KR20180060909A - 분리 병합된 소스/드레인 구조체를 가지는 반도체 디바이스를 제조하는 방법 - Google Patents

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멩-수안 시아오
충-린 리
치 치에 예
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Abstract

핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에서, FinFET 구조체의 소스/드레인 구조체 및 격리 절연 층 위에 희생 층이 형성된다. 마스크 패턴이 희생 층 위에 형성된다. 희생 층 및 소스/드레인 구조체는 에칭 마스크로서 마스크 패턴을 사용함으로써 패터닝되고, 그에 의해 패터닝된 희생 층 및 소스/드레인 구조체에 인접한 개구를 형성한다. 유전체 층이 개구에 형성된다. 유전체 층이 형성된 후에, 패터닝된 소스/드레인 구조체 위에 접촉 개구를 형성하기 위해 패터닝된 희생 층이 제거된다. 도전성 층은 접촉 개구에 형성된다.

Description

분리 병합된 소스/드레인 구조체를 가지는 반도체 디바이스를 제조하는 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE WITH SEPARATED MERGED SOURCE/DRAIN STRUCTURE}
본 출원은 2016년 11월 29일에 출원된 미국 가 특허출원번호 제 62/427,432 호에 대한 우선권을 주장하고, 그 전체 개시물은 본원에 인용에 의해 포함된다.
본 개시물은 반도체 집적 회로를 제조하는 방법에 관한 것으로, 더 구체적으로 핀 전계 효과 트랜지스터(fin field effect transistor: FinFET)를 포함하는 반도체 디바이스를 제조하는 방법 및 반도체 디바이스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하는 나노미터 기술 프로세스로 진화함에 따라, 핀 전계 효과 트랜지스터(Fin FET) 및 하이-k(high-k) (유전 상수) 재료를 가지는 금속 게이트 구조체의 사용과 같이, 3차원 설계의 개발에서 제조 및 설계 쟁점 둘 다로부터의 도전과제가 발생하였다.
본 개시물의 양상은 첨부 도면과 함께 숙독할 때 다음의 상세한 설명으로부터 최적으로 이해된다. 산업분야에서의 표준 실시에 따르면, 다양한 피처가 실척으로 그려지지 않음이 주목된다. 사실, 다양한 피처(feature)의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1a-1c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 2a-2c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 3a-3c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 4a-4c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 5a-5c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 6a-6c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 7a-7c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 8a-8c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 9a-9c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 10a-10e는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 11a 및 11b는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 12a 및 12b는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 13은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 14는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 15a 및 15b는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 16a 및 16b는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 17a 및 17b는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 18은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 19는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 20은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 21a-21d는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 22a 및 22b는 본 개시물의 일부 실시예에 따른 반도체 디바이스의 예시적인 단면도를 도시한다.
도 23은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 24는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 25는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 26은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 27은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
도 28은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지 중 하나를 도시한다.
다음의 개시물은 본 발명의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공하는 것이 이해될 것이다. 컴포넌트 및 장치의 특정 실시예 또는 예는 본 개시물을 간략화하기 위해 이하에 설명된다. 이것은 물론, 단지 예시이고 제한하려는 것이 아니다. 예를 들어, 엘리먼트의 치수는 개시된 범위 또는 값에 제한되는 것이 아니라, 디바이스의 프로세스 조건 및/또는 원하는 속성에 따를 수 있다. 더욱이, 후속하는 설명에서의 제 2 피처 위에 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 및 제 2 피처가 직접 접촉하지 않을 수 있도록, 제 1 및 제 2 피처를 삽입하는 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 다양한 피처가 간략성 및 명확성을 위해 서로 다른 스케일로 임의선택적으로 그려질 수 있다. 첨부 도면에서, 일부 층/피처는 간략화를 위해 생략될 수 있다.
또한, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 다른 엘리먼트 또는 피처에 대한 일 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하도록 의도된다. 디바이스는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에서 사용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다. 추가로, 용어 "~로 제조되는(made of)"은 "~을 포함하는(comprising)" 또는 "~로 이루어지는(consisting of)"을 의미할 수 있다. 또한, 다음의 제조 프로세스에서, 설명된 동작에서/설명된 동작 사이의 하나 이상의 추가적인 동작이 존재할 수 있고, 동작의 순서가 변경될 수 있다.
개시된 실시예는 핀 전계-효과 트랜지스터(FinFET)를 위한 소스/드레인(S/D) 구조체를 형성하는 방법에 관한 것으로, 이 방법은 S/D 구조체를 격리시키거나 분리하는 방법을 포함한다. 본원에 개시된 것과 같은 실시예는 일반적으로 FinFET에 적용가능할 뿐 아니라 더블-게이트(double-gate), 서라운드-게이트(surround-gate), 오메가-게이트(omega-gate) 또는 게이트-올-어라운드 트랜지스터(gate-all-around transistor), 2차원 FET 및/또는 나노와이어 트랜지스터(nanowire transistor) 또는 소스/드레인 에피택셜 성장 프로세스(epitaxial growth process)를 가지는 임의의 적합한 디바이스에 적용가능하다.
도 1a-9c는 본 개시물의 일부 실시예에 따른 반도체 디바이스 제조 프로세스에서의 다양한 프로세스를 도시한다. 다양한 뷰(view) 및 예시적인 실시예 전반에서, 유사 엘리먼트를 지시하기 위해 유사 참조 부호가 사용된다. 도 1a-9c에서, "a" 도면(예를 들어, 도 1a, 2a 등)은 사시도를 도시하고, "b" 도면(예를 들어, 도 1b, 2b 등)은 "a" 도면에 도시되는 라인 Y1-Y1에 대응하는 Y 방향을 따른 단면도를 도시하고, "c" 도면(예를 들어, 도 1c, 2c 등)은 "a" 도면에 도시되는 라인 X1-X1에 대응하는 X 방향을 따른 단면도를 도시한다. 추가적인 동작이 도 1a-9c에 의해 도시된 프로세스 전에, 프로세스 동안 및 프로세스 후에 제공될 수 있고, 이하에 설명된 동작 중 일부는 방법의 추가적인 실시예를 위해 교체될 수 있거나 제거될 수 있음이 이해된다. 동작/프로세스의 순서는 상호교환가능할 수 있다.
먼저 도 1a-1c를 참조하면, 도 1a-1c는 FinFET 구조체를 형성하기 위해 다양한 제조 동작이 수행된 후의 구조체를 도시한다. 도 1a-1c에 도시된 바와 같이, 소스/드레인 구조체(120) 및 금속 게이트(130)는 게이트 유전체 층(131)과 함께 기판(101) 위에 형성된다. 이 구조체는 다음의 제조 동작에 의해 형성될 수 있다.
도 1a-1c에서, 하나 이상의 핀 구조체를 가지는 기판(101)이 도시되고, 하나의 핀 구조체(102)가 도시된다. 예시의 목적을 위해 하나의 핀 구조체가 도시되지만, 다른 실시예는 임의의 수의 핀 구조체를 포함할 수 있음이 이해된다. 일부 실시예에서, 하나 이상의 더미 핀 구조체가 활성 FinFET의 핀 구조체에 인접하여 형성된다. 핀 구조체(102)는 X 방향으로 연장하고 Z방향으로 기판으로부터 돌출하는 한편, 게이트(130)는 Y 방향으로 연장한다.
기판(101)은 설계 요건(예를 들어, p-타입 기판 또는 n-타입 기판)에 따른 다양한 도핑 구역을 포함할 수 있다. 일부 실시예에서, 도핑 구역은 p-타입 또는 n-타입 도펀트(dopant)로 도핑될 수 있다. 예를 들어, 도핑 구역은 붕소 또는 BF2와 같은 p-타입 도펀트; 인 또는 비소와 같은 n-타입 도펀트; 및/또는 그 조합으로 도핑될 수 있다. 도핑 구역은 n-타입 FinFET을 위해 구성될 수 있거나 대안적으로 p-타입 FinFET을 위해 구성될 수 있다.
일부 실시예에서, 기판(101)은 실리콘, 다이아몬드(diamond) 또는 게르마늄(germanium)과 같은 적합한 엘리먼트 반도체; Ⅳ-족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), Ⅲ-Ⅴ족 화합물 반도체(예를 들어, 갈륨 비화물(GaAs), 인듐 갈륨 비화물(InGaAs), 인듐 비화물(InAs), 인듐 인화물(InP), 인듐 안티몬화물(InSb), 갈륨 비소 인화물(GaAsP) 또는 갈륨 인듐 인화물(GaInP)) 등과 같은 적합한 합금 또는 화합물 반도체로 제조될 수 있다. 또한, 기판(101)은 성능 강화를 위해 긴장될(strained) 수 있는 에피택셜 층(epitaxial layer: epi-layer)을 포함할 수 있고, 및/또는 실리콘-온-절연체(silicon-on-insulator: SOI) 구조체를 포함할 수 있다.
핀 구조체(102)는 예를 들어, 핀 구조체(102)가 인접한 핀 구조체 사이에 형성되도록 트렌치(trench)를 형성하기 위해 패터닝 프로세스를 사용하여 형성될 수 있다. 이하에 더 상세하게 논의되는 바와 같이, 핀 구조체(102)는 FinFET을 형성하기 위해 사용될 것이다.
얕은 트렌치 격리(shallow trench isolation: STI)(105)와 같은 격리 구역이 기판(101) 위의 트렌치에 배치된다. 격리 절연 층(105)을 형성하기 전에, 일부 실시예에서 기판(101) 및 핀 구조체(102)의 바닥부(103)의 측벽 위에 하나 이상의 라이너 층(liner layer)이 형성된다. 일부 실시예에서, 라이너 층은 기판(101) 및 핀 구조체(102)의 바닥부(103)의 측벽 상에 형성되는 제 1 핀 라이너 층(106), 및 제 1 핀 라이너 층(106) 상에 형성되는 제 2 핀 라이너 층(108)을 포함한다. 라이너 층의 각각은 일부 실시예에서 약 1 nm 내지 약 20 nm 사이의 두께를 가진다.
일부 실시예에서, 제 1 핀 라이너 층(106)은 실리콘 산화물을 포함하고 약 0.5 nm 내지 약 5 nm 사이의 두께를 가지고, 제 2 핀 라이너 층(108)은 실리콘 질화물을 포함하고 약 0.5 nm 내지 약 5 nm 사이의 두께를 가진다. 임의의 수용가능한 프로세스가 활용될 수 있더라도, 라이너 층은 물리적 기상 증착(physical vapor deposition: PVD), 화학 기상 증착(chemical vapor deposition: CVD) 또는 원자 층 증착(atomic layer deposition: ALD)과 같은 하나 이상의 프로세스를 통해 증착될 수 있다.
격리 절연 층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 플루오르-도핑 규산염 유리(fluorine-doped silicate glass: FSG), 탄소 도핑 산화물과 같은 로우-k 유전체(low-k dielectric), 다공성 탄소 도핑 실리콘 이산화물(porous carbon doped silicon dioxide)과 같은 극도의 로우-k 유전체, 폴리이미드(polyimide)와 같은 폴리머(polymer), 이들의 조합 등과 같은 적합한 유전체 재료로 제조될 수 있다. 일부 실시예에서, 임의의 수용가능한 프로세스가 활용될 수 있더라도, CVD, 유동성(flowable) CVD(FCVD) 또는 스핀-온-글래스 프로세스(spin-on-glass process)와 같은 프로세스를 통해 격리 절연 층(105)이 형성된다. 후속적으로, 핀 구조체(102)의 최상면 위로 연장되는 격리 절연 층(105)의 일부분 및 핀 구조체(102)의 최상면 위에 라이너 층의 일부분이 예를 들어, 에칭 프로세스, 화학 기계적 연마(chemical mechanical polishing: CMP) 등을 사용하여 제거된다.
일부 실시예에서, 도 1a-1c에 도시된 바와 같은 핀 구조체(102)의 상부 부분(104)을 노출하기 위해 격리 절연 층(105) 및 라이너 층이 리세스(recessed)된다. 일부 실시예에서, 격리 절연 층(105) 및 라이너 층은 단일 에칭 프로세스 또는 다수의 에칭 프로세스를 사용하여 리세스된다. 격리 절연 층(105)이 실리콘 산화물로 제조되는 일부 실시예에서, 에칭 프로세스는 예를 들어, 건식 에칭(dry etch), 화학 에칭(chemical etch) 또는 습식 세정 프로세스(wet cleaning process)일 수 있다. 예를 들어, 화학 에칭은 희석 플루오르화수소(dilute hydrofluoric: dHF)산과 같은 플루오르-함유 화학물을 사용할 수 있다. 핀 형성 프로세스 후에, 일부 실시예에서, 핀 높이(Hfin)는 약 50 nm 또는 그 이상과 같은 약 30 nm 또는 그 이상이다. 일 실시예에서, 핀 높이는 약 40 nm 내지 약 80 nm 사이에 있다. 핀 높이는 후속적인 프로세싱에 의해 수정될 수 있음이 이해된다. 다른 재료, 프로세스 및 치수가 사용될 수 있다.
핀 구조체(102)가 형성된 후에, 더미 게이트 유전체 층(dummy gate dielectric layer) 및 더미 게이트 전극(dummy gate electrode)을 포함하는 더미 게이트 구조체(dummy gate structure)가 노출된 핀 구조체(102) 위에 형성된다. 소스/드레인 구역을 정의하고 형성하기 위해 더미 게이트 유전체 층 및 더미 게이트 전극이 후속적으로 사용될 것이다. 일부 실시예에서, 더미 게이트 유전체 층 및 더미 게이트 전극은 노출된 핀 구조체(102) 위에 형성되는 더미 유전체 층 및 더미 게이트 유전체 층 위의 더미 전극 층을 증착하고 패터닝함으로써 형성된다. 더미 유전체 층은 열적 산화(thermal oxidation), CVD, 스퍼터링(sputtering) 또는 더미 유전체 층을 형성하기 위해 기술분야에 알려지고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 일부 실시예에서, 더미 유전체 층은 실리콘 산화물, 실리콘 질화물, SiCN, SiON 및 SiN과 같은 하나 이상의 적합한 유전체 재료, 탄소 도핑 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑 실리콘 이산화물과 같은 극도의 로우-k 유전체, 폴리이미드와 같은 폴리머 등 또는 그 조합으로 제조될 수 있다. 일 실시예에서, SiO2가 사용된다.
후속적으로, 더미 유전체 층 위에 더미 전극 층이 형성된다. 일부 실시예에서, 더미 전극 층은 도전성 재료이고 아모르퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 아모르퍼스 게르마늄(amorphous germanium), 폴리 게르마늄, 아모르퍼스 실리콘-게르마늄(amorphous silicon-gemanium), 폴리 실리콘-게르마늄, 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 전극 층은 PVD, CVD, 스퍼터 증착 또는 도전성 재료를 증착하기 위해 기술분야에 알려지고 사용되는 다른 기술에 의해 증착될 수 있다. 도전성 및 비-도전성의 다른 재료가 사용될 수 있다. 일 실시예에서, 폴리-Si가 사용된다.
패터닝에 조력하기 위해 더미 전극 층 위에 마스크 패턴이 형성될 수 있다. 마스크 패턴은 SiO2, SiCN, SiON, Al2O3, SiN 또는 다른 적합한 재료 중 하나 이상의 층으로 제조된다. 마스크 패턴을 에칭 마스크로서 사용함으로써, 더미 전극 층이 더미 게이트 전극 내로 패터닝된다. 일부 실시예에서, 더미 유전체 층이 또한 더미 게이트 유전체 층을 정의하기 위해 패터닝된다.
후속적으로, 측벽 스페이서(sidewall spacer)(132)는 더미 게이트 구조체의 측벽을 따라 형성된다. 측벽 스페이서(132)는 더미 게이트 구조체, 핀 구조체(102) 및 격리 절연 층(105) 위에 증착되는 절연 층을 증착하고 이방성으로 에칭함으로써 형성될 수 있다. 일부 실시예에서, 측벽 스페이서(132)는 실리콘 질화물로 형성되고 단일-층 구조를 가질 수 있다. 대안적인 실시예에서, 측벽 스페이서(132)는 복수의 층을 포함하는 합성물 구조(composite structure)를 가질 수 있다. 예를 들어, 측벽 스페이서(132)는 실리콘 산화물 층 위에 실리콘 산화물 층 및 실리콘 질화물 층을 포함할 수 있다. SiO2, SiCN, SiON, SiN, SiOCN과 같은 다른 재료, 다른 로우 k 재료 또는 그 조합이 또한 사용될 수 있다. 측벽 스페이서(132)의 두께는 일부 실시예에서 약 5 nm 내지 약 40 nm의 범위에 있다.
더미 게이트 구조체 및 측벽 스페이서가 형성된 후에, 소스/드레인(S/D) 구조체(120)는 더미 게이트 구조체의 대향하는 측을 따라 핀 구조체(120)의 노출된 부분(104) 상에 형성된다. S/D 구조체(120)는 노출된 핀 구조체(104)의 측면 및 최상면 상에 에피택셜로 형성될 수 있다. 일부 실시예에서, 핀 구조체(104)가 리세스될 수 있고 S/D 구조체는 리세스된 핀의 노출된 부분 상에 에피택셜로 형성된다. 소스/드레인 구역에서의 에피택셜 성장 재료의 사용은 소스/드레인 구역이 FinFET의 채널에서 압박을 가하게 허용한다.
S/D 구조체(120)를 위해 사용되는 재료는 n-타입 FinFET이 채널 구역에서의 장력(tensile stress)을 가하게 하기 위해 일 타입의 재료가 사용되고 p-타입 FinFET이 압축력(compressive stress)을 가하게 하기 위해 다른 타입의 재료가 사용되도록 n-타입 및 p-타입 FinFET에 대해 변화될 수 있다. 예를 들어, SiP 또는 SiC는 n-타입 FinFET을 형성하기 위해 사용될 수 있고, SiGe 또는 Ge는 p-타입 FinFET을 형성하기 위해 사용될 수 있다. 다른 재료가 사용될 수 있다. 일부 실시예에서, S/D 구조체(120)는 서로 다른 조성 및/또는 서로 다른 도펀트 농도(dopant concentration)를 가지는 2개 또는 그 이상의 에피택셜 층을 포함한다.
n-타입 디바이스 및 p-타입 디바이스를 위해 서로 다른 재료가 활용되는 일부 실시예에서, 다른 구조체(예를 들어, p-타입 핀 구조체)를 위해 에피택셜 재료를 형성하고, 다른 것에 대한 프로세스를 반복하면서 하나의 구조체(예를 들어, n-타입 핀 구조체)가 마스킹된다. S/D 구조체(120)는 적절한 도펀트를 주입하기 위해 주입 프로세스(implanting process)를 통해, 또는 재료가 성장함에 따른 제자리(in-situ) 도핑에 의해 도핑될 수 있다. 예를 들어, 채널이 Si 또는 Si1 - xGex일 수 있는 p-채널 FET에 대해, 도핑된 에피택셜 막이 붕소-도핑된 Si1 - yGey일 수 있고, 여기서 y는 홀 이동성 강화(hole mobility enhancement)를 위해 채널에서 세로의 압축 변형을 유발시키기 위해 x와 같거나 더 크다. 채널이 Si일 수 있는 n-채널 FET에 대해, 도핑된 에피택셜 막은 예를 들어, 인-도핑(phosphorus-doped) 실리콘(Si:P) 또는 실리콘-탄소(Si1 - zCz:P)일 수 있다. 채널이 InmGa1 - mAs와 같은 화합물 반도체인 경우에, 도핑 에피택셜 막은 예를 들어, InnGa1 - nAs일 수 있고, 여기서 n은 m과 같거나 작다.
도 1a 및 1b에 도시된 바와 같이, S/D 구조체(120)는 핀 구조체(104)보다 더 넓은 폭을 가지는 Y 방향으로 연장한다. 일부 실시예에서, Y 방향으로의 S/D 구조체(120)의 단면은 실질적으로 정육각형 형상(hexagonal shape)을 가지고, 다른 실시예에서, S/D 구조체(120)의 단면은 다이아몬드 형상, 기둥 형상(pillar shape) 또는 바 형상(bar shape)을 가진다. 일부 실시예에서 Y 방향으로의 S/D 구조체의 폭(WSD)은 약 25 nm 내지 약 100 nm의 범위에 있다.
S/D 구조체(120)가 형성된 후에, S/D 구조체(120) 및 더미 게이트 구조체의 측벽 스페이서(132) 상에 커버하기 위해 라이너 층으로서의 제 1 절연 층(122)이 증착된다. 제 1 절연 층(122)은 후속적으로 형성된 유전체 재료의 패터닝 동안 에칭 스톱(etch stop)으로서 동작한다. 일부 실시예에서, 제 1 절연 층(122)은 SiO2, SiCN, SiON, SiN 및 다른 적합한 유전체 재료를 포함한다. 일 실시예에서, SiN이 사용된다. 제 1 절연 층(122)은 상기 언급된 재료의 조합을 포함하는 복수의 층으로 제조될 수 있다. 임의의 수용가능한 프로세스가 활용될 수 있더라도, 제 1 절연 층(122)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 증착될 수 있다. 다른 재료 및/또는 프로세스가 사용될 수 있다. 일부 실시예에서, 제 1 절연 층(122)은 약 0.5 nm 내지 약 5 nm 사이의 두께를 가진다. 다른 실시예에서 다른 두께가 사용될 수 있다.
제 1 절연 층(122)이 형성된 후에, 제 1 희생 층(115)이 제 1 절연 층(122) 위에 형성된다. 일부 실시예에서, 제 1 희생 층은 SiO2, SiCN, SiON, SiOC, SiOH, SiN과 같은 유전체 재료 또는 다른 적합한 유전체 재료 중 하나 이상의 층을 포함한다. 일부 실시예에서, 임의의 수용가능 프로세스가 활용될 수 있더라도, CVD, PVD, ALD, FCVD 또는 스핀-온-글래스 프로세스(spin-on-glass process)와 같은 막 형성 프로세스를 통해 형성된다. 후속적으로, 제 1 절연 층(122)의 일부분은 예를 들어, 더미 게이트 전극의 노출된 상부 표면에 에칭 프로세스, CMP 등을 사용하여 제거된다.
후속적으로, 더미 게이트 전극 및 더미 게이트 유전체 층이 제거된다. 제거 프로세스는 하나 이상의 에칭 프로세스를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제거 프로세스는 건식 또는 습식 에칭을 사용하여 선택적으로 에칭하는 것을 포함한다. 건식 에칭이 사용될 때, 프로세스 가스는 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 또는 그 조합을 포함할 수 있다. N2, O2 또는 Ar과 같은 희석 가스(diluting gas)가 임의선택적으로 사용될 수 있다. 습식 에칭이 사용될 때, 에칭 용액(etching solution)(에천트(etchant))은 NH4OH:H2O2:H2O(APM), NH2OH, KOH, HNO3:NH4F:H2O 및/또는 등을 포함할 수 있다. 더미 게이트 유전체 층은 희석된 HF 산과 같은 습식 에칭 프로세스를 사용하여 제거될 수 있고, 사용될 수 있다. 다른 프로세스 및 재료가 사용될 수 있다.
더미 게이트 구조체가 제거된 후에, 게이트 유전체 층(131)은 핀 구조체(104)의 채널 구역 위에 형성된다. 일부 실시예에서, 게이트 유전체 층(131)은 (예를 들어, 3.9보다 더 큰 유전 상수를 가지는) 하나 이상의 하이-k 유전체 층을 포함한다. 예를 들어, 하나 이상의 게이트 유전체 층은 Hf, Al, Zr, 그 조합의 금속 산화물 또는 규화물 중 하나 이상의 층, 및 그 다수-층(multi-layer)을 포함할 수 있다. 다른 적합한 재료는 금속 산화물, 금속 합금 산화물 및 그 조합의 형태로 La, Mg, Ba, Ti, Pb, Zr을 포함한다. 예시적인 재료는 MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy 및 LaAlO3 등을 포함한다. 게이트 유전체 층(131)의 형성 방법은 분자-빔 증착(molecular-beam deposition: MBD), ALD, PVD 등을 포함한다. 일부 실시예에서, 게이트 유전체 층(131)은 약 0.5 nm 내지 약 5 nm의 두께를 가진다. 일부 실시예에서, 게이트 유전체 층(131)이 또한 측벽 스페이서(132)의 측 상에 형성된다.
일부 실시예에서, 계면 층(interfacial layer)(도시되지 않음)은 게이트 유전체 층(131)을 형성하기 전에 채널 구역(104) 위에 형성될 수 있고, 게이트 유전체 층(131)은 계면 층 위에 형성된다. 계면 층은 하부의 반도체 재료로부터 후속적으로 형성된 하이-k 유전체 층을 버퍼링하는데 도움이 된다. 일부 실시예에서, 계면 층은 화학 반응에 의해 형성될 수 있는 화학 실리콘 산화물이다. 예를 들어, 화학 실리콘 산화물은 탈이온화수(deionized water) + 오존(DIO3), NH4OH+H2O2+H2O(APM) 또는 다른 방법을 사용하여 형성될 수 있다. 다른 실시예는 계면 층을 위한 서로 다른 재료 또는 프로세스를 활용할 수 있다. 일 실시예에서, 계면 층은 약 0.2 nm 내지 약 1 nm의 두께를 가진다.
게이트 유전체 층(131)이 형성된 후에, 게이트 전극(130)은 게이트 유전체 층(131) 위에 형성된다. 게이트 전극(130)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt 및 Zr의 그룹으로부터 선택된 금속일 수 있다. 일부 실시예에서, 게이트 전극(130)은 TiN, WN, TaN 및 Ru의 그룹으로부터 선택된 금속을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금이 사용될 수 있고 및/또는 WNx, TiNx, MoNx, TaNx 및 TaSixNy와 같은 금속 질화물이 사용될 수 있다. 일부 실시예에서, 게이트 전극(130)은 약 5 nm 내지 약 100 nm의 범위에서의 두께를 가진다. 게이트 전극(130)은 ALD, CVD, PVD, 도금(plating) 또는 그 조합과 같은 적합한 프로세스를 사용하여 형성될 수 있다. 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
본 개시물의 특정 실시예에서, 게이트 전극(130)은 게이트 유전체 층(131) 상에 배치되는 하나 이상의 일 함수 조정 층(work function adjustment layer)(도시되지 않음)을 포함한다. 일 함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이들 재료 중 2개 또는 그 이상의 다수층과 같은 도전성 재료로 제조된다. n-채널 FinFET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상은 일 함수 조정 층으로서 사용되고, p-채널 FinFET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일 함수 조정 층으로서 사용된다.
그 후에, 게이트 전극(130), 게이트 유전체 층(131) 및 일 함수 조정 층이 리세스되고, 게이트 캡 층(134)이 리세스된 게이트 전극(130) 상에 형성된다. 일부 실시예에서, 게이트 전극(130)이 주로 W로 제조될 때, 게이트 전극은 예를 들어, 24℃ 내지 150℃의 온도 범위에서, 그리고 1 Torr 미만의 압력에서 Cl2/O2/BCl3를 사용하여 건식 에칭 프로세스를 사용하여 리세스될 수 있다.
게이트 전극(130)을 리세싱한 후에, 후속적인 프로세스 동안 게이트 전극(130)을 보호하기 위해 게이트 캡 층(134)이 리세스에 형성된다. 일부 실시예에서, 게이트 캡 층(134)은 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, SiN, 그 조합 등을 포함하지만 다른 적합한 유전체 막이 사용될 수 있다. 게이트 캡 층(134)은 예를 들어, CVD, PVD, 스핀-온(spin-on) 등을 사용하여 형성될 수 있다. 다른 적합한 프로세스 단계가 사용될 수 있다. 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
도 2a-2c는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
도 2a-2c에 도시된 바와 같이, 제 1 희생 층(115)은 개구(116)를 형성하기 위해 S/D 구조체(120)의 양쪽 측면 구역으로부터 적어도 부분적으로 제거된다. 일부 실시예에서, 제 1 희생 층(115) 전부가 제거된다. 제 1 희생 층(115)은 건식 에칭 및/또는 습식 에칭과 같은 적합한 에칭 동작에 의해 제거될 수 있다. 에칭 동작은 실질적으로 제 1 절연 층(122)에서 중단한다. 일부 실시예에서, 제 1 절연 층(122)은 약 0.5 nm 내지 약 10 nm 사이의 두께를 가진다.
도 3a-3c는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
개구(116)가 형성된 후에, 제 2 희생 층(140)이 개구(116)에 형성된다. 제 2 희생 층(140)은 제 1 절연 층(122) 및/또는 격리 절연 층(105)의 재료에 관하여 더 높은(예를 들어, 5 또는 그 이상) 에칭 선택성을 가지는 재료로 제조된다. 일부 실시예에서, 제 2 희생 층(140)은 결정성(crystalline), 다결정성(polycrystalline) 또는 아모르퍼스일 수 있고 도핑 또는 비-도핑(un-doped)될 수 있는 Si, SiGe, SiC, Ge, SiGeC 및 GeSn과 같은 Ⅳ족 재료의 하나 이상의 층으로 제조된다. 다른 실시예에서, 제 2 희생 층(140)은 SiOC, SiC, SiON, SiCN, SiOCN, SiN 및/또는 SiO2의 하나 이상의 실리콘 기반 유전체 층으로 제조된다. 알루미늄 산화물, 알루미늄 산화탄화물(oxy-carbide) 및 알루미늄 산화질화물과 같은 알루미늄 기반 유전체 재료가 사용될 수 있다. SOC(스핀-온-카본(spin-on-carbon))가 또한 사용될 수 있다. 특정 실시예에서, 제 2 희생 층(140)은 GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN 및/또는 AlGaN(이에 제한되지 않음)을 포함하는 Ⅲ-Ⅴ족 화합물 반도체의 하나 이상의 층으로 제조된다. 임의의 수용가능한 프로세스가 활용될 수 있더라도, 제 2 희생 층(140)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 증착될 수 있다. 다른 재료 및/또는 프로세스가 사용될 수 있다. 일 실시예에서, Si는 제 2 희생 층으로서 사용된다.
에칭-백 프로세스(etch-back process) 또는 CMP와 같은 평탄화 동작은 제 2 희생 층(140)의 상부 표면을 평탄화하기 위해 수행될 수 있다. 평탄화 동작에 의해, 게이트 캡 층(134)의 상부 표면이 노출된다. 평탄화 동작 후에, 격리 절연 층(105) 상의 제 1 절연 층(122)의 표면으로부터 측정된 제 2 희생 층의 높이(Hsacr)는 일부 실시예에서 약 100 nm 내지 약 350 nm의 범위에 있다.
도 4a-4c는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
제 2 희생 층(140)이 형성된 후에, 마스크 패턴(142)은 제 2 희생 층(140) 위에 형성된다. 마스크 패턴(142)은 포토-에칭(photo-etching) 동작을 사용하여 적합한 마스크 재료의 층을 패터닝함으로써 형성될 수 있다. 마스크 패턴(142)은 X 방향으로 연장하고, 일부 실시예에서 약 5 nm 내지 약 100 nm의 범위에서, 그리고 다른 실시예에서 약 10 nm 내지 약 40 nm의 범위에서 Y 방향으로 폭 (Whm)을 가진다. 폭(Whm)은 설계 규칙 및/또는 반도체 디바이스의 타입에 따라 다른 값일 수 있다.
마스크 패턴(142)은 SiO2, SiN 및/또는 SiON 및/또는 TiN과 같은 유전체 재료의 하나 이상의 층으로 제조된다. 임의의 수용가능한 프로세스가 활용될 수 있더라도, 마스크 패턴(142)을 위한 재료가 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 증착될 수 있다. 다른 재료 및/또는 프로세스가 사용될 수 있다.
에칭 마스크로서 마스크 패턴(142)을 사용함으로써, 제 2 희생 층(140), 제 1 절연 층(122) 및 S/D 구조체(120)가 이방성으로 에칭됨으로써, 패터닝된 제 2 희생 층(140) 및 S/D 구조체(120)에 인접한 개구(144)를 형성한다. 에칭 동작은 서로 다른 플라즈마 가스를 사용하여 다수의 에칭 프로세스를 포함할 수 있다.
Si 기반 재료(예를 들어, 폴리-Si 또는 아모르퍼스 Si)가 제 2 희생 층(140)으로서 사용될 때, 에칭은 예를 들어, HBr을 포함하는 가스 또는 Cl2 및 SF6를 포함하는 가스를 사용하여 플라즈마 건식 에칭에 의해 수행될 수 있다. SOC(스핀-온-카본)가 제 2 희생 층(140)으로서 사용될 때, 예를 들어, N2 및 H2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용하여 플라즈마 건식 에칭에 의해 에칭이 수행될 수 있다. FCVD에 의해 형성되는 Si 산화물 기반 재료가 제 2 희생 층(140)으로서 사용될 때, 예를 들어, 플루오로카본(fluorocarbon) 및/또는 플루오르를 포함하는 가스를 사용하여 플라즈마 건식 에칭에 의해 수행될 수 있다. Ge 기반 재료(예를 들어, Ge 또는 SiGe)가 제 2 희생 층(140)으로서 사용될 때, 예를 들어, 플루오로카본을 포함하는 가스 또는 할로겐을 포함하는 가스를 사용하여 플라즈마 건식 에칭에 의해 에칭이 수행될 수 있다. 에칭 동안, 기판은 약 20℃ 내지 약 200℃ 사이의 온도에서 가열될 수 있다.
이러한 에칭 동작에 의해, S/D 구조체(120)의 에칭된 측면이 상부 핀 구조체(104)의 측면에 실질적으로 병렬이도록 S/D 구조체(120)의 적어도 측면 부분이 제거된다. (도 1b에 도시된 WSD와 도 3b에 도시된 Whm 사이의 차이의 절반과 실질적으로 동일한) S/D 구조체(120)의 일 측 부분의 에칭량은 일부 실시예에서 약 5 nm 내지 약 40 nm의 범위에 있다. 양쪽 측면 부분이 에칭될 때, S/D 구조체(120)의 패터닝(에칭) 후에, Y 방향으로 패터닝된 S/D 구조체(120)의 폭은 약 10 nm 내지 약 40 nm의 범위에 있다.
도 4a 및 4b에서, S/D 구조체(120)의 양쪽 측면 부분이 에칭되고 다른 실시예에서, 서로 다른 형상을 가지는 마스크 패턴(142)을 사용함으로써 S/D 구조체(120)의 일 측 부분만이 에칭된다.
도 4a에 도시된 바와 같이, 제 2 희생 층(140) 및 소스/드레인 구조체(120)의 패터닝 동안 게이트 캡 층(134)이 실질적으로 에칭되지 않는다. 다시 말해, 마스크 패턴(142)을 위한 재료는 게이트 캡 층(134)에 관하여 높은 에칭 선택성(예를 들어, 5 또는 그 이상)을 가진다.
도 5a-5c는 본 개시물의 일부 실시예에 따라 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
마스크 패턴(142)은 CMP와 같은 적합한 에칭 동작 및/또는 평탄화 동작을 사용함으로써 제거된다. 일부 실시예에서 마스크 패턴(142)이 제거된 후에, 격리 절연 층(105)의 표면으로부터 제 2 희생 층(140)의 높이(Hetch)는 약 80 nm 내지 약 250 nm의 범위에 있다.
도 6a-6c는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
마스크 패턴(142)이 제거된 후에, 패터닝된 제 2 희생 층(140) 및 패터닝된 S/D 구조체(120) 위에 제 2 절연 층(146)이 형성된다. 도 6a에 도시된 바와 같이, 제 2 절연 층(146)은 또한 측벽 스페이서(132) 및 게이트 캡 층(134) 상에 형성된다.
일부 실시예에서, 제 2 절연 층(146)은 SiO2, SiCN, SiON, SiCN, SiOCN 및 SiN을 포함하지만, 다른 적합한 유전체 재료가 사용될 수 있다. 일 실시예에서, SiN과 같은 실리콘 질화물 기반 재료가 사용된다. 제 2 절연 층(146)은 상기 언급된 재료의 조합을 포함하는 복수의 층으로 제조될 수 있다. 임의의 수용가능한 프로세스가 활용될 수 있더라도, 제 2 절연 층(146)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 증착될 수 있다. 다른 재료 및/또는 프로세스가 사용될 수 있다. 일부 실시예에서, 제 2 절연 층(146)은 약 1 nm 내지 약 10 nm 사이의 두께를 가진다. 다른 두께가 다른 실시예에서 사용된다.
일부 실시예에서, 도 6a 및 6b에 도시된 바와 같이, S/D 구조체와 그 후에 형성된 접촉 금속(contact metal) 사이의 Rc를 감소시키기 위해 제 2 절연 층(146)을 형성하기 전에 패터닝된 S/D 구조체(120) 상에 규화물 층(126)이 형성된다. 금속 규화물 형성 프로세스는 S/D 구조체의 측면 부분 상에 금속 규화물을 형성할 수 있다. 금속 규화물 형성 프로세스는 S/D 구조체(120) 상의 금속 막 증착, S/D 구조체(120)의 계면 또는 표면에서 금속 규화물을 형성하기 위한 열 처리(thermal treatment) 및 과잉 비반응 금속(excess unreacted metal)을 제거하기 위한 에칭 프로세스를 포함한다. 금속 규화물은 TiSix, NiSix, CoSix, NiCoSix 및 TaSix를 포함하지만, 다른 적합한 규화물 재료가 사용될 수 있다. 일부 실시예에서, 규화물 층(126)은 약 0.5 nm 내지 약 10 nm 사이의 두께를 가진다. 다른 실시예에서, 규화물 층은 이러한 제조 동작의 스테이지에서 형성되지 않고, 나중의 제조 스테이지에서 형성될 수 있다.
도 7a-7c는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
제 2 절연 층(146)이 형성된 후에, 개구(144)를 충전하고 제 2 희생 층(140) 및 S/D 구조체(120) 위에 제 1 층간 유전체(interlayer dielectric: ILD)(145)가 형성된다.
ILD 층(145)은 단일 층 또는 다수층을 포함할 수 있다. 일부 실시예에서, ILD 층(145)은 SiO2, SiCN, SiOC, SiON, SiOCN, SiN 또는 로우-k 재료를 포함하지만, 다른 적합한 유전체 막이 사용될 수 있다. ILD 층(145)은 CVD, PECVD 또는 ALD, FCVD, 또는 스핀-온-글래스 프로세스에 의해 형성될 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 과잉 재료를 제거하기 위해 수행될 수 있다. 평탄화 프로세스에 의해, 제 2 희생 층(140)(및 캡 절연 층(134))의 상부 표면은 일부 실시예에서 노출된다.
FCVD가 사용될 때, 일부 실시예에서 유동성 격리 유전체 전구체(precursor) 상에 큐어링 프로세스(curing process)가 수행된다. 큐어링 프로세스는 유동성 격리 유전체 전구체를 실리콘 산화물 층과 같은 유전체 층 내로 전달하도록, UV 큐어링, 오존(O3) 플라즈마 큐어링 또는 저온 O3 플라즈마 + UV 큐어링(LTB + UV 큐어링)을 포함할 수 있다. UV 큐어링 프로세스의 프로세싱 온도 범위는 일부 실시예에서 약 0℃ 내지 약 10℃ 사이에 있다. O3 플라즈마 큐어링 프로세스의 프로세싱 온도 범위는 일부 실시예에서 약 100℃ 내지 약 250℃ 사이에 있다. LTB+UV 큐어링 프로세스의 프로세싱 온도 범위는 일부 실시예에서 약 30℃ 내지 약 50℃ 사이에 있다. 일부 실시예에서, 큐어링 프로세스는 프로세스 시간(그러나 이에 제한되지 않음)을 절약하기 위한 증착 프로세스 후에 한번만 수행될 수 있다. 증착 프로세스 및 큐어링 프로세스는 교번하여 수행될 수 있다. 다른 실시예에서, 유동성 격리 유전체 전구체가 또한 질소, 산소, 오존 또는 증기(steam)를 직접 유입함으로써 산화 프로세스를 통해 유전체 층 내로 직접 전달될 수 있다.
ILD 층의 구조적 밀도(structural density)를 더 증가시키기 위해, 큐어링 프로세스 후에, 열 처리 프로세스가 격리 유전체 층 상에 수행될 수 있다. 열 처리 프로세스는 증기 함유 열 처리 프로세스(steam containing thermal treatment process)(습식 어닐링(wet annealing)) 및 질소-함유 열 처리 프로세스(nitrogen-containing thermal treatment process)(건식 어닐링(dry annealing))를 포함한다. 증기-함유 열 처리의 프로세싱 온도 범위는 일부 실시예에서 약 400℃ 내지 약 1000℃ 사이에 있고, 질소-함유 열 처리 프로세스의 프로세싱 온도는 약 1000℃ 내지 약 1200℃ 사이에 있다. 다른 실시예에서, 열 처리의 온도는 자외선(ultra-violet radiation), 예를 들어, 자외 열 처리(ultra violet thermal processing: UVTP) 프로세스에 막을 노출시킴으로써 약 400℃로 감소될 수 있다.
큐어링 또는 처리 후에, ILD 층은 일부 실시예에서 6보다 작은 상대적 투과율(permittivity)을 가질 수 있다.
다른 실시예에서, ILD 층(145)을 형성하기 위해 스핀 온 유전체(spin on dielectric: SOD) 프로세스가 수행된다. 본 실시예에서, SOD 프로세스에 의해 접촉 격리 구역에서의 증착된 격리 유전체 층에 적합한 사이 층(inter layer)을 제공하기 위해 사전 프로세스에서 질화물-함유 라이너 층(nitride-containing liner layer)이 형성된다. 따라서, ILD 층은 적합한 전구체를 사용하여 SOD 프로세스에 의해 형성될 수 있다.
ILD 층(145)을 위한 SOD 프로세스에서, 전구체는 실록산(siloxane), 메틸실록산(methylsiloxane), 폴리실라잔(polysilazane) 및 하이드로젠실세스퀴옥산(hydrogensilsesquioxane), 퍼하이드로폴리실라잔(perhydro polysilazane: PHPS) 및 다른 적합한 재료(이에 제한되지 않음)와 같은 오르가노실리콘(organosilicon) 화합물일 수 있다. SOD 전구체는 스핀-온 화학물의 코팅 용액(coating solution)에 공통으로 사용되는 호환성 유기 용매에서 용해된다. 적합한 유기 용매는 예를 들어, 디부틸 에테르(dibutyl ether: DBE), 톨루엔(toluene), 크실렌(xylene), 프로필렌글리콜모노메틸에틸에테르아세테이트(propyleneglycol monomethyletheracetate: PGMEA), 에틸 락테이트(ethyl lactate) 및 이소프로필 알콜(isopropyl alcohol: IPA) 등을 포함하고, 바람직하게는 PHPS를 위한 용매로서 크실렌을 사용한다. 용액에서의 SOD 전구체의 농도는 용액의 농도(즉, 점도(viscosity)) 및 코팅의 두께를 조정하기 위해 변화될 수 있다. 일부 실시예에서, 약 4% 내지 약 30%의 SOD 전구체 중량을 함유하는 용액이 사용될 수 있다. 다른 실시예에서, 약 8% 내지 약 20%의 SOD 전구체 중량을 함유하는 용액이 사용된다. 계면 활성제 및 바인더(binder)와 같은 첨가물의 추가적인 미량이 용액에 포함될 수 있다.
웨이퍼는 전구체 스핀-온 프로세스 동안 웨이퍼 중심으로부터 가장자리까지 SOD 전구체를 균일하게 확산시키기 위해 스피닝된다. 일부 실시예에서, 12 인치 웨이퍼에 대해 기판 상의 SOD 전구체 코팅을 위한 캐스트 회전(cast rotation)의 스핀 속도는 아마도 100 rpm 내지 3000 rpm이다. 일부 실시예에서 SOD 전구체의 동적 제공 속도(dynamic dispense rate)는 1 ml/sec 근방에 있고, 제공 퍼들(dispense puddle)은 메인 속도 전에 웨이퍼의 가장자리까지 완전히 확산할 것이다. SOD 전구체는 따라서 접촉 격리 홀의 바닥을 총체적으로 커버할 수 있고 개구(144)를 충전할 수 있다.
후속적으로, SOD 층을 안정화시키기 위해 SOD 증착 후에 프리베이킹 프로세스(prebaking process)가 수행된다. 일부 실시예에서, 주변 공기로 약 100℃ 내지 약 200℃ 범위의 저온에서 프리베이킹 프로세스가 수행된다. SOD 층을 치밀화(densify)하기 위해 프리베이킹 프로세스 후에 열 처리 프로세스가 수행된다. 일부 실시예에서, 열 처리 프로세스는 약 400℃ 내지 약 1100℃의 범위에서 고온으로 수행되는 어닐링 프로세스이다. 어닐링 프로세스는 증기를 포함하는 가스, O2 및 H2 가스를 사용하는 습식 어닐링 프로세스 또는 N2 및 O2 가스를 포함하는 가스를 사용하는 건식 어닐링 프로세스일 수 있다. 다른 실시예에서, 열 처리 프로세스는 약 150℃ 내지 약 400℃의 범위의 더 낮은 온도에서의 플라즈마를 사용한다. 수증기(H20) 대 수소(H2)의 부분 압력 비는 바람직하게는 약 1×10-11 내지 약 1.55 범위에서의 값으로 제어된다.
도 8a-8c는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
후속적으로, 제 2 희생 층(140)이 제거된 후에, S/D 구조체(120)의 최상부 상에 남아있는 제 1 절연 층(122)을 제거함으로써, 접촉 개구(148)를 형성한다. 도 8a-8c에 도시된 바와 같이, 접촉 개구(148)는 제 2 절연 층(146) 및 측벽 스페이서(132)에 의해 정의된다. 제 2 희생 층(140)을 제거하기 위한 에칭 동작은 등방성 또는 이방성일 수 있다.
Si 기반 재료(예를 들어, 폴리-Si 또는 아모르퍼스 Si)가 제 2 희생 층(140)으로서 사용될 때, Cl2 및 NF3을 포함하는 가스 또는 F2를 포함하는 가스를 사용하는 플라즈마 건식 에칭(plasma dry etching) 또는 NH4OH 및/또는 테트라메틸암모늄(tetramethylammonium: TMAH)을 사용하는 습식 에칭에 의해 수행될 수 있다. SOC(스핀-온-카본)가 제 2 희생 층(140)으로서 사용될 때, 예를 들어, N2 및 H2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용하여 플라즈마 건식 에칭에 의해 수행될 수 있다. FCVD에 의해 형성되는 Si 산화물 기반 재료가 제 2 희생 층(140)으로서 사용될 때, 예를 들어, HF 또는 BHF를 사용하는 습식 에칭에 의해 에칭이 수행될 수 있다. Ge 기반 재료(예를 들어, Ge 또는 SiGe)는 제 2 희생 층(140)으로서 사용될 때, 예를 들어, 오존을 사용하는 플라즈마 건식 에칭 또는 NH4OH 및 H2O2를 함유하는 용액 또는 HCl 및 H2O2를 함유하는 용액을 사용하는 습식 에칭에 의해 에칭이 수행될 수 있다. 나머지 제 1 절연 층(122)은 적합한 에칭 동작을 사용함으로써 제거될 수 있다.
도 9a-9c는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
제 2 희생 층(140) 및 나머지 제 1 절연 층(122)이 제거된 후에, 추가적인 규화물 층(127)이 S/D 구조체(120)의 노출된 최상부 상에 형성된다. 규화물 층(126)이 형성되지 않을 때, S/D 구조체(120)의 최상부 부분에만(제 2 절연 층(146) 및 측벽 스페이서(132)에 의해 정의되는 접촉 개구(148)의 바닥부에) 배치된다. 규화물 층(127)은 규화물 층(126)의 형성과 유사한 금속 규화물 형성 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 규화물 층(127)은 약 0.5 nm내지 약 10 nm 사이의 두께를 가진다.
후속적으로, 접촉부(150)는 S/D 구조체(120)의 최상부 상에 형성되는 규화물 층(127)을 접촉하기 위해 접촉 개구(148)에 형성된다.
접촉부(150)는 단일 층 또는 다수-층 구조를 포함할 수 있다. 예를 들어, 일부 실시예에서, 접촉부(150)는 확산 배리어 층(diffusion barrier layer), 접착 층(adhesion layer) 등과 같은 접촉 라이너 층 및 접촉 개구(148)에서의 접촉 라이너 층 위에 형성되는 접촉 몸체를 포함한다. 접촉 라이너 층은 ALD, CVD 등에 의해 형성되는 Ti, TiN, Ta, TaN 등을 포함할 수 있다. 접촉 몸체는 Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, 그 합금, 그 조합 등의 하나 이상의 층과 같은 도전성 재료를 증착함으로써 형성될 수 있지만 다른 적합한 금속이 또한 사용될 수 있다. CMP와 같은 평탄화 프로세스는 ILD 층(145)의 표면으로부터 과잉 재료를 제거하기 위해 수행될 수 있다.
접촉부(150)가 형성된 후에, 핀 구조체(104)의 최상부로부터 측정된 게이트 캡 층(134)을 포함하는 게이트 구조체의 높이(Hg)는 약 20 nm 내지 100 nm의 범위에 있고 핀 구조체(104)의 최상부로부터 측정된 금속 게이트(130)의 높이(Hmg)는 일부 실시예에서 약 10 nm 내지 약 60 nm의 범위에 있다.
접촉부(150)가 형성된 후에, 추가적인 층간 유전체 층, 접촉부/비아(via), 상호연결 금속 층(interconnect metal layer) 및 수동 층(passivation layer) 등과 같은 다양한 피처를 형성하기 위해 추가적인 CMOS 프로세스가 수행된다.
도 10a-21d는 본 개시물의 다른 실시예에 따른 반도체 디바이스 제조 프로세스에서의 다양한 프로세스를 도시한다. 도 10a-21d에 의해 도시되는 프로세스 전에, 프로세스 동안 및 프로세스 후에 추가적인 동작이 제공될 수 있고, 이하에 설명된 동작의 일부가 방법의 추가적인 실시예를 위해 교체 또는 제거될 수 있다. 동작/프로세스의 순서는 상호교환가능할 수 있다. 도 1a-9c에 관하여 설명된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스는 다음의 실시예에서 사용될 수 있고, 그 상세한 설명이 생략될 수 있다.
도 10a-21d는 FinFET에 의해 형성되는 정적 랜덤 액세스 메모리(static random access memory: SRAM) 셀의 반도체 디바이스 제조 프로세스에서의 다양한 프로세스를 도시한다. 도 10a-10e에 도시된 바와 같이, 소스/드레인 구조체(220 및 221) 및 금속 게이트(230)가 게이트 유전체 층(231)과 함께 기판(201) 위에 형성된다. 이 구조체는 상술한 바와 같은 제조 동작에 의해 형성될 수 있다.
도 10a는 SRAM 셀의 평면도를 도시한다. 도 10b는 도 10a의 면적(AR)에 대응하는 사시도이다. 하나의 SRAM 유닛 셀(unit cell)의 셀 경계가 SC에 의해 도시된다. 하나의 SRAM 유닛 셀 내에서, 2개의 게이트(230) 및 4개의 핀 구조체(202)가 존재한다. 제 1 도전성 타입의 S/D 구조체(220) 및 제 2 도전성 타입의 S/D 구조체(221)가 게이트 사이의 핀 구조체 위에 형성된다. 일 실시예에서, 제 1 도전성 타입은 p-타입이고 제 2 도전성 타입은 n-타입이다. 다른 실시예에서, 제 1 도전성 타입이 n-타입이고 제 2 도전성 타입은 p-타입이다.
도 1a-1c와 유사하게, 바닥 부분(203) 및 상부 부분(204)을 포함하는 핀 구조체(202)는 기판(201) 위에 배치된다. 바닥 부분(203)은 격리 절연 층(205)에 임베디드되고 상부 부분(204)은 격리 절연 층(205)으로부터 돌출한다. 게이트 캡 층(234)이 게이트(230) 상에 각각 형성되고, 게이트 캡 층(234) 및 게이트(230)는 측벽 스페이서(232) 사이에 배치된다. 제 1 절연 층(222)은 S/D 구조체를 커버하고 제 1 희생 층(215)은 게이트 구조체 사이의 제 1 절연 층(222)에 의해 커버되는 S/D 구조체 위에 형성된다.
도 10c-10e는 도 10a의 라인 Y21-Y21, Y22-Y22 및 Y23-Y23 각각에 대응하는 단면도이다. 이러한 제조 동작의 스테이지에서, S/D 구조체의 일부는 인접한 핀 구조체 사이의 좁은 분리로 인해 하나 또는 2개의 인접한 S/D 구조체와 바람직하게 않게 병합된다. 예를 들어, 2개의 인접한 핀 구조체 사이의 공간(Sfin)은 약 100 nm보다 작을 때, 인접한 S/D 구조체의 에피택셜로 형성된 층이 병합되는 경향이 있다.
도 10c에 도시된 라인 Y21-Y21에 대응하는 단면에서, 인접한 제 2 도전성 타입 S/D 구조체(221), 더 구체적으로, 에피택셜로 형성된 층이 병합된다. 도 10d에 도시되는 라인 Y22-Y22에 대응하는 단면에서, 인접한 제 2 도전성 타입 S/D 구조체(221), 더 구체적으로, 에피택셜로 형성된 층이 병합되고, 인접한 제 1 도전성 타입 S/D 구조체(220) 및 제 2 도전성 타입 S/D 구조체가 각각 병합된다. 도 10e에 도시된 라인 Y23-Y23에 대응하는 단면에서, 인접한 제 2 도전성 타입 S/D 구조체(221)가 병합되고, 인접한 제 1 도전성 타입 S/D 구조체(220)가 병합되고, 인접한 제 1 도전성 S/D 구조체 및 제 2 도전성 타입 S/D 구조체가 각각 병합된다. 병합된 S/D 구조체 중 일부가 다음의 동작에 의해 분리될 것이다. 일부 실시예에서, 보이드(void)(269)는 S/D 구조체의 병합 부분 아래에 형성된다. 다른 실시예에서, 하나의 S/D 구조체가 병합되지 않지만, 전기 브레이크다운(breakdown)에 의한 전류 누설을 야기시킬 수 있는 (예를 들어, 약 3 nm보다 작은) 인접한 S/D 구조체에 매우 가까이 위치된다. 본 개시물의 실시예는 그와 같이 가깝게 위치되는 S/D 구조체에 적용가능하다.
도 11a 및 11b는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다. 도 11a는 사시도이고 도 11b는 도 10a 및 10b의 라인 Y23-Y23에 대응하는 단면도이다.
도 2a-2c와 유사하게, 개구(216)를 형성하기 위해 그리고 제 1 절연 층(222)을 노출시키기 위해 제 1 희생 층(215)은 S/D 구조체(220 및 221)의 양쪽 측면 구역으로부터 적어도 부분적으로 제거된다. 일부 실시예에서, 제 1 희생 층(215) 전부가 제거된다.
도 12a 및 12b는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다. 도 12a는 사시도이고 도 12b는 도 10a 및 10b의 라인 Y23-Y23에 대응하는 단면도이다.
도 3a-3c와 유사하게, 개구(216)가 형성된 후에, 제 2 희생 층(240)은 개구(216)에 형성된다.
도 13은 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
도 4a-4c와 유사하게, 제 2 희생 층(240)이 형성된 후에, 제 2 희생 층(240) 및 게이트 구조체 위에 마스크 패턴(242)이 형성된다. S/D 구조체 위의 마스크 패턴(142)의 일부분은 일부 실시예에서 약 10 nm 내지 약 40 nm의 범위에서의 폭(Whm)을 가진다.
마스크 패턴(242)을 에칭 마스크로서 사용함으로써, 제 2 희생 층(240), 제 1 절연 층(222) 및 S/D 구조체(220 및 221)는 이방성으로 에칭됨으로써, 패터닝된 제 2 희생 층(240) 및 S/D 구조체(220 및 221)에 인접한 개구(244)를 형성한다.
이러한 에칭 동작에 의해, S/D 구조체(220 및 221)의 에칭된 측면이 상부 핀 구조체(204)의 측면에 실질적으로 병렬이도록 S/D 구조체(220)의 측면 부분 중 적어도 하나가 제거된다.
도 14는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
도 5a-5c와 유사하게, 마스크 패턴(242)은 CMP와 같은 적합한 에칭 동작 및/또는 평탄화 동작을 사용함으로써 제거된다.
도 15a 및 15b는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다. 도 15a는 사시도이고 도 15b는 도 10a 및 10b의 라인 Y23-Y23에 대응하는 단면도이다.
도 6a-6c와 유사하게, 마스크 패턴(242)이 제거된 후에, 패터닝된 제 2 희생 층(240) 및 패터닝된 S/D 구조체(220 및 221) 위에 제 2 절연 층(246)이 형성된다. 도 15a 및 15b에 도시된 바와 같이, 또한 측벽 스페이서(232) 및 게이트 캡 층(234) 상에 제 2 절연 층(246)이 형성된다. 일부 실시예에서, 이러한 제조 동작의 스테이지에서 패터닝된 S/D 구조체 상에 규화물 층이 형성되지 않는다. 다른 실시예에서, 제 2 절연 층을 형성하기 전에 패터닝된 S/D 구조체 상에 규화물 층이 형성된다.
도 16a 및 16b는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다. 도 16a는 사시도이고 도 16b는 도 10a 및 10b의 라인 Y23-Y23에 대응하는 단면도이다.
도 7a-7c와 유사하게, 제 2 절연 층(246)이 형성된 후에, 개구(244)를 충전시키기 위해 그리고 제 2 희생 층(240) 및 S/D 구조체를 커버하기 위해 제 1 층간 절연체(ILD) 층(245)이 형성된다. CMP 프로세스와 같은 평탄화 프로세스는 ILD 층(245)에 대한 과잉 재료 및 제 2 절연 층(246)의 일부를 제거하기 위해 수행된다. 평탄화 프로세스에 의해, 제 2 희생 층(240)의 상부 표면(및 캡 절연 층(234))이 일부 실시예에서 노출된다.
도 17a 및 17b는 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다. 도 17a는 사시도이고 도 17b는 도 10a 및 10b의 라인 Y23-Y23에 대응하는 단면도이다.
도 8a-8c와 유사하게, 제 2 희생 층(240)이 제거된다.
도 18은 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
도 8a-8c와 유사하게, 제 2 희생 층(240)이 제거된 후에, S/D 구조체의 최상부 또는 측면 상에 남아있는 제 1 절연 층(222)이 제거됨으로써 접촉 개구(248)를 형성한다. 도 18에 도시된 바와 같이, 접촉 개구(248) 각각이 제 2 절연 층(246) 및 측벽 스페이서(232)에 의해 정의된다.
도 19는 본 개시물의 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
도 9a-9c와 유사하게, 접촉 개구(248)가 형성된 후에, S/D 구조체(220 및 221)의 노출된 최상부 및 측면 상에 규화물 층(227)이 형성된다.
도 20은 본 개시물의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 스테이지 중 하나의 예시적인 뷰를 도시한다.
도 9a-9c와 유사하게, S/D 구조체의 최상부 및 측면 상에 형성되는 규화물 층(227)을 접촉하기 위해 접촉 개구(248)에 형성된다.
접촉부(250)를 형성한 후에, 추가적인 층간 유전체 층, 접촉부/비아, 상호연결 금속 층 및 수동 층 등과 같은 다양한 피처를 형성하기 위해 추가적인 CMOS 프로세스가 수행된다.
도 21a는 접촉부가 형성된 후에 SRAM 셀의 평면도를 도시한다. 도 21b-21d는 도 20 및 21a 각각의 라인 Y21-Y21, Y22-Y22 및 Y23-Y23에 대응하는 단면도이다. 도 21a는 핀 구조체(202), 게이트(230) 및 S/D 구조체(220 및 221)만을 도시함이 주목된다.
도 21b에서, 제 1 도전성 타입 S/D 구조체(220)의 에피택셜 층의 측면 부분 중 하나만이 에칭 표면을 가지는 한편, 제 2 도전성 타입 S/D 구조체(221)의 에피택셜 층의 양쪽 측면이 에칭 표면을 가진다. 따라서, 제 1 도전성 타입 S/D 구조체(220)는 Y 방향을 따른 핀 구조체(204)에 관한 비대칭 단면을 가진다. 일부 실시예에서, 일 측에서의 에칭 표면과 핀 구조체(204) 사이의 거리(D1)는 타 측에서 비-에칭 표면(핀 구조체로부터 가장 먼 포인트)과 핀 구조체(204) 사이의 거리(D2)의 약 10% 내지 약 70%이다. 다른 실시예에서, 거리(D1)는 거리(D2)의 약 20% 내지 약 50%이다.
제 2 도전성 타입 S/D 구조체(221)는 Y 방향을 따라 핀 구조체(204)에 관하여 실질적으로 대칭인 단면을 가진다. 그러나, 포토리소그래피 동작(photo lithography operation)에서의 오버레이 에러(overlay error)와 같은 프로세스 변화에 의해, 제 2 도전성 타입 S/D 구조체(221)는 약간 비대칭인 단면을 가질 수 있다. 그와 같은 경우에, 일부 실시예에서, 일 측에서의 에칭 표면과 핀 구조체(204) 사이의 거리(D3)는 타 측에서 에칭 표면과 핀 구조체(204) 사이의 거리(D4)의 약 60% 내지 약 140%이다. 다른 실시예에서, 거리(D3)는 거리(D4)의 약 90% 내지 약 110%이다.
도 21c에서, 도 21b와 유사하게, 제 1 도전성 타입 S/D 구조체(220)의 에피택셜 층의 측면 부분 중 하나만이 에칭 표면을 가진다. 제 2 도전성 타입 S/D 구조체(221)의 에피택셜 층은 일 측 상에 병합되는 한편, 타 측은 에칭 표면을 가진다.
도 21d에서, 이러한 단면은 에피택셜 층의 측면 부분 중 하나만이 에칭 표면을 가지는 제 1 도전성 S/D 구조체(220)를 포함하고, 제 1 도전성 S/D 구조체(220)는 인접한 제 2 도전성 S/D 구조체(220)와 병합되고, 제 1 도전성 S/D 구조체(220) 및 제 2 도전성 S/D 구조체(220)의 각각은 에칭 표면을 가진다.
도 21b-21d에 도시된 바와 같이, 보이드(270, 271 및 272)는 S/D 구조체 아래에 형성될 수 있음이 주목된다.
상술한 바와 같이, 도 21b-21d에 의해 도시된 S/D 구조체는 하나의 반도체 디바이스, 예를 들어, SRAM에 존재할 수 있다. 도 9a-9c에 의해 도시된 구조체는 동일한 반도체 디바이스에 포함될 수 있다. 더욱이, 동일한 반도체 디바이스는 또한 도 10c-10e에 도시된 구조체와 유사하게, 에칭 표면을 가지지 않는 S/D 구조체를 포함할 수 있다.
도 22a-22b는 본 개시물의 다른 실시예에 따른 반도체 디바이스의 예시적인 단면도를 도시한다.
전술한 실시예에서, 하나 이상의 에피택셜 층이 S/D 구조체(120, 220 또는 221)로서 핀 구조체(104 또는 204)의 상부 부분 상에 형성된다. 도 22a에 도시된 실시예에서, 핀 구조체(104 또는 204)의 상부 부분이 ILD(205)의 상부 표면 밑에 또는 아래로 리세스되도록, 그리고 그 후에 하나 이상의 에피택셜 층(320 또는 321)이 리세스된 핀 구조체 상에 형성되도록 하나 이상의 에피택셜 층이 형성된다.
도 22b에서, 핀 구조체(104 또는 204)는 게이트-올-어라운드(gate-all-around) FET에 대한 제 1 반도체 층(301) 및 제 2 반도체 층(302)의 스택된 층으로 교체되고, 여기서 FET의 채널은 제 1 반도체 층 또는 제 2 반도체 층의 나노-와이어(nano-wire)이고, 그 각각은 게이트 유전체 층 및 게이트 전극으로 랩핑(wrapped)된다.
도 23-28은 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스 제조 프로세스의 다양한 스테이지를 도시한다. 추가적인 동작이 도 23-28에 의해 도시된 프로세스 전에, 프로세스 동안 및 프로세스 후에 제공될 수 있고, 이하에 설명된 동작의 일부가 방법의 추가적인 실시예에 대해 교체될 수 있거나 제거될 수 있음이 이해된다. 동작/프로세스의 순서는 상호교환가능할 수 있다. 도 1a-22b에 관하여 설명된 전술한 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스는 다음의 실시예에서 사용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 10a-10e에 도시된 구조체가 형성된 후에, 도 23에 도시된 바와 같이, 마스크 패턴(342)이 제 1 희생 층(215) 상에 형성된다. 마스크 패턴(342)은 제 1 희생 층(215)과 다른 재료로 제조되고, SiO2, SiCN, SiON, Al2O3, SiN, TiN, TaN, TiO2, Si, Ge, SiGe, SiC 또는 다른 적합한 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 2개 또는 그 이상의 마스크 층을 사용하는 다수의 패터닝 동작이 마스크 패턴을 형성하기 위해 사용된다.
마스크 패턴(342)을 에칭 마스크로서 사용함으로써, 제 1 희생 층(215), 제 1 절연 층(222) 및 S/D 구조체(220 및 221)는 이방성으로 에칭됨으로써, 개구(344)를 형성하고, 이 개구는 도 24에 도시된 바와 같이 인접한 S/D 구조체를 분리한다. 일부 실시예에서, 다수의 에칭 동작이 수행된다. 예를 들어, 초기의 에칭 동작은 제 1 희생 층(215)을 에칭하고 제 1 절연 층(222) 상에서 중단한다. 후속적인 에칭 동작은 S/D 구조체의 제 1 희생 층(215) 및 에피택셜 층을 에칭한다. 초기의 에칭 및 후속적인 에칭을 위한 에칭 마스크는 (마스크 패턴의 동일한 층을 사용하여) 동일할 수 있거나 (마스크 패턴의 서로 다른 층을 사용하여) 서로 다를 수 있다.
S/D 구조체(220 및 221)의 에칭된 측면이 상부 핀 구조체(204)의 측면과 실질적으로 병렬이도록, 에칭 동작에 의해, S/D 구조체(220 및 221)의 측면 부분 중 적어도 하나가 제거된다. CMP와 같은 적합한 에칭 동작 및/또는 평탄화 동작을 사용함으로써 마스크 패턴(342)이 제거된다.
마스크 패턴(342)이 제거된 후에, 도 25에 도시된 바와 같이, 패터닝된 제 1 희생 층(215) 및 패터닝된 S/D 구조체(220 및 221) 위에 제 2 절연 층(346)이 형성된다.
제 2 절연 층(346)이 형성된 후에, 개구(344)를 충전하고 제 1 희생 층(215) 및 S/D 구조체를 커버하기 위해 제 1 층간 유전체(ILD) 층(345)이 형성된다. CMP 프로세스와 같은 평탄화 프로세스는 ILD 층(345)에 대한 과잉 재료 및 제 2 절연 층(346)의 일부를 제거하기 위해 수행된다. 평탄화 프로세스에 의해, 도 26에 도시된 바와 같이, 제 1 희생 층(215)의 상부 표면이 일부 실시예에서 노출된다.
후속적으로, 도 27에 도시된 바와 같이, 적합한 에칭 동작을 사용함으로써 개구(348)를 형성함으로써 제 1 희생 층(215)이 제거된다. 일부 실시예에서, 습식 에칭 동작이 사용된다.
제 1 희생 층(215)이 제거된 후에, S/D 구조체의 최상부 또는 측면 상에 남아있는 제 1 절연 층(222)이 제거됨으로써, S/D 구조체를 노출하고, S/D 구조체(220 및 221)의 노출된 최상부 및 측면 상에 규화물 층(227)이 형성된다. 후속적으로, S/D 구조체의 최상부 및 측면 상에 형성되는 규화물 층(227)을 접촉하기 위해 접촉부(250)가 형성된다.
접촉부(250)를 형성한 후에, 추가적인 층간 유전체 층, 접촉부/비아, 상호연결 금속 층 및 수동 층 등과 같은 다양한 피처를 형성하기 위해 추가적인 CMOS 프로세스가 수행된다.
모든 장점이 반드시 본원에 논의되지는 않았고, 모든 실시예 또는 예에 대해 특정 장점이 요구되는 것은 아니며, 다른 실시예 또는 예가 서로 다른 장점을 제공할 수 있음이 이해될 것이다.
예를 들어, 본 개시물에서, 일단 인접한 핀 구조체의 좁은 분리로 인해 소스/드레인 구조체의 병합된 에피택셜 층은 이후의 패터닝 동작에 의해 분리되면, 따라서 인접한 FinFET 사이의 단락(short-circuit) 문제점을 야기시키지 않고서 디바이스 면적을 감소시킬 수 있다. 추가로, 더 높은 에칭 선택성(예를 들어, Si)을 가지는 재료가 분리 패터닝에서 제 2 희생 층으로서 사용되기 때문에, 사후-에칭된 S/D 구조체의 크기를 더 정밀하게 제어할 수 있다.
본 개시물의 일 양상에 따르면, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에서, FinFET 구조체 및 격리 절연 층의 소스/드레인 구조체 위에 희생 층이 형성된다. 마스크 패턴은 희생 층 위에 형성된다. 마스크 패턴을 에칭 마스크로서 사용함으로써 희생 층 및 소스/드레인 구조체가 패터닝되고, 그에 의해 패터닝된 희생 층 및 소스/드레인 구조체에 인접한 개구를 형성한다. 유전체 층이 개구에 형성된다. 유전체 층이 형성된 후에, 패터닝된 소스/드레인 구조체 위에 접촉 개구를 형성하기 위해 패터닝된 희생 층이 제거된다. 도전성 층은 접촉 개구에 형성된다.
본 개시물의 다른 양상에 따르면, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에서, 제 1 FinFET 구조체의 제 1 소스/드레인 구조체, 제 2 FinFET 구조체의 제 2 소스/드레인 구조체 및 격리 절연 층 위에 희생 층이 형성된다. 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체가 병합된다. 희생 층 위에 마스크 패턴이 형성된다. 마스크 패턴을 에칭 마스크로서 사용함으로써 희생 층 및 제 1 및 제 2 소스/드레인 구조체가 패터닝되고, 그에 의해 제 1 및 제 2 소스/드레인 구조체를 분리하고 패터닝된 희생 층 및 패터닝된 제 1 및 제 2 소스/드레인 구조체에 인접한 개구를 형성한다. 유전체 층은 개구에 형성된다. 유전체 층이 형성된 후에, 패터닝된 제 1 및 제 2 소스/드레인 구조체 위에 각각 접촉 개구를 형성하기 위해 패터닝된 희생 층이 제거된다. 도전성 층이 접촉 개구에 형성된다.
본 개시물의 다른 양상에 따르면, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스는 제 1 방향으로 연장되는 제 1 핀 구조체 및 제 1 소스/드레인 구조체를 포함하는 제 1 FinFET, 제 1 FinFET에 인접하여 배치되고 제 1 방향으로 연장되는 제 2 핀 구조체 및 제 2 소스/드레인 구조체를 포함하는 제 2 FinFET, 및 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체를 분리하는 유전체 층을 포함한다. 제 1 소스/드레인 구조체는 제 1 방향을 교차하는 제 2 방향을 따른 단면에서 제 1 핀 구조체에 관하여 비대칭이다.
1) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법은, FinFET 구조체의 소스/드레인 구조체 위의 희생 층 및 격리 절연 층을 형성하는 단계; 상기 희생 층 위에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 에칭 마스크로서 사용함으로써 상기 희생 층 및 상기 소스/드레인 구조체를 패터닝하여, 상기 패터닝된 희생 층 및 소스/드레인 구조체에 인접한 개구들을 형성하는 단계; 상기 개구들에 유전체 층을 형성하는 단계; 상기 유전체 층이 형성된 후에, 상기 패터닝된 소스/드레인 구조체 위에 접촉 개구를 형성하기 위해 상기 패터닝된 희생 층을 제거하는 단계; 및 상기 접촉 개구에 도전성 층을 형성하는 단계를 포함할 수 있다.
2) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층이 형성되기 전에, 제 1 절연 층은 상기 소스/드레인 구조체 및 상기 격리 절연 층 위에 형성될 수 있다.
3) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층은 Ⅳ 족 엘리먼트(elemental) 또는 화합물(compound) 재료들 중 하나 이상으로 제조될 수 있다.
4) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층은 실리콘 기반 또는 알루미늄 기반 유전체 재료 중 하나 이상으로 제조될 수 있다.
5) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법은, 상기 희생 층 및 상기 소스/드레인 구조체가 패터닝된 후에 그리고 상기 유전체 층이 형성되기 전에, 상기 패터닝된 희생 층 및 소스/드레인 구조체 위에 제 2 절연 층을 형성하는 단계를 더 포함할 수 있다.
6) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법은, 상기 희생 층 및 상기 소스/드레인 구조체가 패터닝된 후에 그리고 상기 제 2 절연 층이 형성되기 전에, 상기 패터닝된 소스/드레인 구조체 위에 규화물 층을 형성하는 단계를 더 포함할 수 있다.
7) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층은 상기 격리 절연 층, 상기 제 1 절연 층 및 상기 제 2 절연 층과 다른 재료로 제조될 수 있다.
8) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 소스/드레인 구조체는 핀 구조체, 및 대향하는 측면들 상에 그리고 상기 핀 구조체의 최상부 상에 형성되는 하나 이상의 에피택셜 층을 포함할 수 있고, 상기 소스/드레인 구조체는 상기 측면들 중 적어도 하나 상에 형성되는 상기 하나 이상의 에피택셜 층이 부분적으로 에칭되도록 패터닝될 수 있다.
9) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 소스/드레인 구조체는 상기 측면들 양쪽 상에 형성되는 상기 하나 이상의 에피택셜 층이 부분적으로 에칭되도록 패터닝될 수 있다.
10) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 소스/드레인 구조체는 상기 격리 절연 층에 매립된(embedded) 핀 구조체 및 상기 핀 구조체의 최상부 상에 형성되는 하나 이상의 에피택셜 층을 포함할 수 있고, 상기 소스/드레인 구조체는 상기 하나 이상의 에피택셜 층이 부분적으로 에칭되도록 패터닝될 수 있다.
11) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법은, 제 1 FinFET 구조체의 제 1 소스/드레인 구조체, 제 2 FinFET 구조체의 제 2 소스/드레인 구조체 ― 상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체는 병합(merged)됨 ― , 및 격리 절연 층 위에 희생 층을 형성하는 단계; 상기 희생 층 위에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 에칭 마스크로서 사용함으로써 상기 희생 층 및 상기 제 1 및 제 2 소스/드레인 구조체를 패터닝하여, 상기 제 1 및 제 2 소스/드레인 구조체를 분리하고 상기 패터닝된 희생 층 및 상기 패터닝된 제 1 및 제 2 소스/드레인 구조체에 인접한 개구들을 형성하는 단계; 상기 개구들 내에 유전체 층을 형성하는 단계; 상기 유전체 층이 형성된 후에, 상기 패터닝된 제 1 및 제 2 소스/드레인 구조체 각각의 위에 접촉 개구들을 형성하기 위해 상기 패터닝된 희생 층을 제거하는 단계; 및 상기 접촉 개구들 내에 도전성 층을 형성하는 단계를 포함할 수 있다.
12) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 제 1 소스/드레인 구조체는 상기 제 2 소스/드레인 구조체와 동일한 도전성 타입을 가질 수 있다.
13) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 제 1 소스/드레인 구조체는 상기 제 2 소스/드레인 구조체와 다른 도전성 타입을 가질 수 있다.
14) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층이 형성되기 전에, 제 1 절연 층은 상기 병합된 제 1 및 제 2 소스/드레인 구조체 및 상기 격리 절연 층 위에 형성될 수 있다.
15) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층은 Si, SiGe 및 Ge 중 적어도 하나로 제조될 수 있다.
16) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층은 SiOC, SiC, SiON, SiCN, SiOCN, SiN 및 SiO2 중 적어도 하나로 제조될 수 있다.
17) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법은, 상기 희생 층 및 상기 제 1 및 제 2 소스/드레인 구조체가 패터닝된 후에 그리고 상기 유전체 층이 형성되기 전에, 상기 패터닝된 희생 층 및 제 1 및 제 2 소스/드레인 구조체 위에 제 2 절연 층을 형성하는 단계를 더 포함할 수 있다.
18) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 희생 층은 상기 격리 절연 층, 상기 제 1 절연 층 및 상기 제 2 절연 층과 다른 재료로 제조될 수 있다.
19) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서, 상기 제 1 소스/드레인 구조체는 제 1 에피택셜 층(epitaxial layer)을 포함할 수 있고, 상기 제 2 소스/드레이 구조체는 제 2 에피택셜 층을 포함할 수 있고, 상기 제 1 에피택셜 층은 상기 제 2 에피택셜 층과 병합될(merged) 수 있고, 상기 제 1 및 제 2 소스/드레인 구조체는 상기 병합된 제 1 및 제 2 에피택셜 층이 분리되도록 패터닝될 수 있다.
20) 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스는, 제 1 방향으로 연장되는 제 1 핀 구조체 및 제 1 소스/드레인 구조체를 포함하는 제 1 FinFET; 상기 제 1 FinFET에 인접하여 배치되고, 상기 제 1 방향으로 연장되는 제 2 핀 구조체 및 제 2 소스/드레인 구조체를 포함하는 제 2 FinFET; 및 상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체를 분리시키는 유전체 층을 포함할 수 있고, 상기 제 1 소스/드레인 구조체는 상기 제 1 방향을 교차하는 제 2 방향을 따른 단면으로 상기 제 1 핀 구조체에 관하여 비대칭일 수 있다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예 또는 예의 피처를 개략한다. 당업자는 동일한 목적을 실행하고 및/또는 본원에 도입된 실시예 또는 예의 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 등가물 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않고, 본 개시물의 정신 및 범위로부터 이탈하지 않고서 본원에서의 다양한 변경, 치환 및 개정을 행할 수 있음을 깨달아야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor: FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
    FinFET 구조체의 소스/드레인 구조체 위의 희생 층 및 격리 절연 층을 형성하는 단계;
    상기 희생 층 위에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 에칭 마스크로서 사용함으로써 상기 희생 층 및 상기 소스/드레인 구조체를 패터닝하여, 상기 패터닝된 희생 층 및 소스/드레인 구조체에 인접한 개구들을 형성하는 단계;
    상기 개구들에 유전체 층을 형성하는 단계;
    상기 유전체 층이 형성된 후에, 상기 패터닝된 소스/드레인 구조체 위에 접촉 개구를 형성하기 위해 상기 패터닝된 희생 층을 제거하는 단계; 및
    상기 접촉 개구에 도전성 층을 형성하는 단계
    를 포함하는, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 희생 층이 형성되기 전에, 제 1 절연 층은 상기 소스/드레인 구조체 및 상기 격리 절연 층 위에 형성되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 희생 층 및 상기 소스/드레인 구조체가 패터닝된 후에 그리고 상기 유전체 층이 형성되기 전에, 상기 패터닝된 희생 층 및 소스/드레인 구조체 위에 제 2 절연 층을 형성하는 단계를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  4. 제3항에 있어서,
    상기 희생 층 및 상기 소스/드레인 구조체가 패터닝된 후에 그리고 상기 제 2 절연 층이 형성되기 전에, 상기 패터닝된 소스/드레인 구조체 위에 규화물 층을 형성하는 단계를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  5. 제3항에 있어서,
    상기 희생 층은 상기 격리 절연 층, 상기 제 1 절연 층 및 상기 제 2 절연 층과 다른 재료로 제조되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 소스/드레인 구조체는 핀 구조체, 및 대향하는 측면들 상에 그리고 상기 핀 구조체의 최상부 상에 형성되는 하나 이상의 에피택셜 층을 포함하고,
    상기 소스/드레인 구조체는 상기 측면들 중 적어도 하나 상에 형성되는 상기 하나 이상의 에피택셜 층이 부분적으로 에칭되도록 패터닝되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  7. 제6항에 있어서,
    상기 소스/드레인 구조체는 상기 측면들 양쪽 상에 형성되는 상기 하나 이상의 에피택셜 층이 부분적으로 에칭되도록 패터닝되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 소스/드레인 구조체는 상기 격리 절연 층에 매립된(embedded) 핀 구조체, 및 상기 핀 구조체의 최상부 상에 형성되는 하나 이상의 에피택셜 층을 포함하고,
    상기 소스/드레인 구조체는 상기 하나 이상의 에피택셜 층이 부분적으로 에칭되도록 패터닝되는 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  9. 핀 전계 효과 트랜지스터(fin field effect transistor: FinFET)를 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 FinFET 구조체의 제 1 소스/드레인 구조체, 제 2 FinFET 구조체의 제 2 소스/드레인 구조체 ― 상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체는 병합(merged)됨 ― , 및 격리 절연 층 위에 희생 층을 형성하는 단계;
    상기 희생 층 위에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 에칭 마스크로서 사용함으로써 상기 희생 층 및 상기 제 1 및 제 2 소스/드레인 구조체를 패터닝하여, 상기 제 1 및 제 2 소스/드레인 구조체를 분리하고 상기 패터닝된 희생 층 및 상기 패터닝된 제 1 및 제 2 소스/드레인 구조체에 인접한 개구들을 형성하는 단계;
    상기 개구들 내에 유전체 층을 형성하는 단계;
    상기 유전체 층이 형성된 후에, 상기 패터닝된 제 1 및 제 2 소스/드레인 구조체 각각의 위에 접촉 개구들을 형성하기 위해 상기 패터닝된 희생 층을 제거하는 단계; 및
    상기 접촉 개구들 내에 도전성 층을 형성하는 단계
    를 포함하는, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스를 형성하는 방법.
  10. 핀 전계 효과 트랜지스터(fin field effect transistor: FinFET)를 포함하는 반도체 디바이스에 있어서,
    제 1 방향으로 연장되는 제 1 핀 구조체 및 제 1 소스/드레인 구조체를 포함하는 제 1 FinFET;
    상기 제 1 FinFET에 인접하여 배치되고, 상기 제 1 방향으로 연장되는 제 2 핀 구조체 및 제 2 소스/드레인 구조체를 포함하는 제 2 FinFET; 및
    상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체를 분리시키는 유전체 층
    을 포함하고,
    상기 제 1 소스/드레인 구조체는 상기 제 1 방향을 교차하는 제 2 방향을 따른 단면으로 상기 제 1 핀 구조체에 관하여 비대칭인 것인, 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스.
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