KR101581153B1 - 인접 디바이스들의 합선 방지 - Google Patents

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Abstract

본 발명의 실시예들은 인접한 반도체 디바이스들의 전기적 합선을 방지하는 방법을 제공한다. 상기 방법은 기판 (109) 상 복수의 전계-효과-트랜지스터들의 복수의 핀들 (101-104)을 형성하는 단계; 상기 복수 핀들의 제1 (102) 및 제2 (103) 핀 사이에 적어도 하나의 장벽 구조 (162)를 형성하는 단계; 및 상기 복수의 핀들로부터 에피택셜 필름 (181-188)을 성장시키는 단계를 포함하되, 상기 에피택셜 필름은 적어도 상기 제1 및 제2 핀들의 측벽들로부터 수평적으로 연장되고 상기 제1 및 제2 핀들 사이에 위치하는 상기 장벽 구조에 도달한다.

Description

인접 디바이스들의 합선 방지{PREVENTING SHORTING OF ADJACENT DEVICES}
본 출원은 2012년 5월 15일 출원된 “인접 디바이스들의 합선 방지”라는 제목의 미국 특허 출원 13/471,487호의 우선권의 특혜를 주장하며, 그 내용은 전체적으로 아래 참조로써 사용된다.
본 발명은 일반적으로 반도체 제조, 그리고 특별히 인접 반도체 디바이스들의 합선 (shorting)을 방지하는 방법 및 그것에 의하여 형성되는 디바이스 구조들과 관련된다.
반도체 디바이스의 제조를 위한 실제 면적 (real estate)이 지속적으로 감소됨과 더불어, 비-평면 (non-planar) 반도체 디바이스들이 특정 노드 사이즈, 예를 들어, 22 nm 노드 사이즈를 넘는 전계-효과-트랜지스터 (field-effect-transistor (FET)) 분야에서 점점 중요한 역할을 담당할 것으로 기대되는데, 이들 디바이스들이 제조를 위하여 더 적은 실제 면적을 요구한다는, 적어도 이 한 가지 단순한 이유로 인하여 점점 중요한 역할을 담당할 것으로 기대된다. 많은 다른 타입들의 비-평면 반도체 디바이스들이 존재하며, 이들은, 예를 들어, 트라이-게이트 정적-랜덤-액세스-메모리 (tri-gate static-random-access-memory (SRAM))와 같은 트라이-게이트 디바이스, 및 핀-타입 FET (FinFET)를 포함한다. FinFET 트랜지스터들은 p-타입 도펀트가 도프된 FinFET (또는 간단히 PFET) 및 n-타입 도펀트가 도프된 FinFET (또는 간단히 NFET)를 포함할 수 있다.
다른 타입들의 디바이스들뿐만 아니라 비-평면 디바이스들을 제조하는 동안, 실리콘-기반 에피택셜 필름 (silicon-based epitaxial film)은 액세스 저항을 줄이기 위한 수단으로서 종종 이들 디바이스들에 대한 액세스를 형성하기 위하여 사용된다. 실리콘-기반 에피택셜 필름은 또한 전도 영역들을 형성하는데 사용될 수 있는데, 이 때 바람직한 도펀트들은, 예를 들어, 인-시추 (in-situ) 도핑을 통하여, 상기 에피택셜하게 성장한 필름에 결합될 수 있다. 한편, 22 nm 모드를 넘어서는 경우 상기 디바이스들에 대한 무경계 컨택들 (borderless contacts)이 유리, 및/또는 바람직할 수 있는데 이는 계속된 피처 피치 스케일링 (continued feature pitch scaling)으로 인하여 오버레이 허용오차들 (overlay tolerances)이 감소하기 (shrink) 때문이다. 도프된 영역들을 형성함을 통한, 실리콘-기반 에피택셜 필름의 성장은 비-평면 FET 디바이스의 소스 및 드레인에 대한 무경계 컨택을 형성할 수 있다.
일반적으로, 실리콘-기반 에피택셜 필름은 상기 핀들의 노출된 측벽 면 (the exposed sidewall facet of the fins)으로 인하여 FinFET 디바이스상 수직 및 횡적 양쪽으로 모두 (both vertically and laterally) 성장한다. 예를 들어, 보여주기 위해, 도 11A-11C는 종래 기술에서 알려진 반도체 구조의 제조 프로세스에서 반도체 구조의 투시도 (perspective), 상면도 (top), 및 횡-단면도들 (cross-sectional views)을 단순화하여 도시한다. 좀 더 구체적으로, 핀들 (201), (202), (203) 및 (204)와 같은 복수의 핀들이 실리콘-온-절연체 (silicon-on-insulator (SOI)) 기판 (220)으로부터 형성된다. 제조 도중, 실리콘-기반 에피택셜 필름 (a silicon-based epitaxial film)이 형성될 수 있다. 상기 에피택셜 필름의 성장은 실리콘 재료에 대해서 선택적일 수 있다. 달리 말하여, 상기 필름은 실리콘 재료의 상부에서만 성장하며, 다른 재료, 예를 들어, 실리콘-산화물 (silicon-oxide (SiO2)) 또는 실리콘-질화물 (SiN) 상에서는 성장하지 않는다. 좀 더 구체적으로, 상기 에피택셜 필름은 SOI 기판 (220)의 산화물 층 (200) 상에서는 성장하지 않는다. 상기 에피택셜 필름은 핀들 (201) - (204)의 측벽 표면들로부터 성장할 수 있으며 상기 성장 방향은 상기 핀들의 노출 면들에 따라 달라질 수 있다. 도 11에서 도시된 예에 있어서, 필름들 (211) 및 (212)는 핀 (201)의 측벽들로부터 성장할 수 있고; 필름들 (213) 및 (214)는 핀 (202)의 측벽들로부터 성장할 수 있으며; 필름들 (215) 및 (216)은 핀 (203)의 측벽들로부터 성장할 수 있고; 그리고 필름들 (217) 및 (218)은 핀 (204)의 측벽들로부터 성장할 수 있다. 도 11C에서 보여주기 위해 도시된 바와 같이, 횡적 에피택셜 성장 때문에, 예를 들어, 필름 (214) 및 (215)는 결국 서로 컨택할 수 있을 만큼 충분히 성장할 수 있는데, 이로 인하여 핀 (202)는 핀 (203)과 합선을 일으킬 수 있다.
종래에는 (Conventionally), 실리콘-기반 에피택셜 필름의 횡적 성장으로 인한 이웃한 핀들의 합선을 회피하기 위하여, 이웃한 핀들 사이의 거리 또는 피치 (pitch)가 의도적으로 증가되어야 한다. 하지만, n-타입 FinFET의 핀들 및 p-타입 FinFET의 핀들 사이의 간격조정 (spacing)이 셀 밀도를 결정하는데 지배적인 팩터인 고밀도 SRAM 셀들에서, 에피택셜 RSD (융기한 소스/드레인)의 두께는 궁극적으로 상기 셀의 밀도를 제한하거나 또는 에피택셜 필름을 무경계 (borderless) 컨택으로서 사용하지 못하게 할 수 있다.
본 발명의 실시예들은 인접한 반도체 디바이스들의 전기적 합선을 방지하는 방법을 제공한다. 한 실시예에 따라, 상기 방법은 기판 상에 복수의 전계-효과-트랜지스터들의 복수의 핀들 (fins)을 형성하는 단계; 상기 복수 핀들의 제1 및 제2 핀 사이에서 적어도 하나의 장벽 구조 (barrier structure)를 형성하는 단계; 및 상기 복수의 핀들로부터 에피택셜 필름 (an epitaxial film)을 성장시키는 단계를 포함하되, 상기 에피택셜 필름은 적어도 상기 제1 및 제2 핀들의 측벽들로부터 수평적으로 연장되고 상기 장벽 구조는 상기 제1 및 제2 핀들이 상기 에피택셜 필름을 통하여 서로 컨택하지 못하도록 한다.
한 실시예에서, 상기 적어도 하나의 장벽 구조를 형성하는 단계는 상기 복수의 핀들을 커버하는 (covering) 희생 층 (a sacrificial layer)을 형성하는 단계; 상기 희생 층 내에 개구부 (opening) - 상기 개구부는 상기 제1 핀 및 제2 핀 사이에 위치하고 (situating) 제1 및 제2 핀들이 형성되는 상기 기판을 노출함 - 를 생성하는 단계; 및 상기 개구부를 유전체 재료로 채우는 단계를 포함한다.
한 실시예에서, 상기 희생 층은 고온 처리 프로세스와 양립할 수 있는 (compatible with) 탄소-기반 재료를 포함하고, 상기 탄소-기반 재료는 무정형 탄소 또는 무정형 탄소-질화물 (amorphous carbon-nitride)이다. 또 다른 실시예에서, 상기 희생 층은 폴리이미드 (polyimide)를 포함한다.
한 실시예에 따라, 상기 개구부를 채우는 단계는 약 500℃에서 수행되는 원자 층 증착 (atomic layer deposition (ALD)) 프로세스를 통하여 상기 개구부 내에 실리콘-질화물을 증착하는 단계, 또는 약 250℃ 내지 400℃에서 수행되는 ALD 프로세스를 통하여 상기 개구부 내에 하프늄-산화물 (hafnium-oxide) 또는 알루미늄-산화물 (aluminum-oxide)을 증착하는 단계를 포함한다.
한 실시예에 따라, 상기 방법은, 상기 에피택셜 필름을 성장시키기 전에, 상기 희생 층 (도 7c)을 제거하고 그리함으로써 (thereby) 그 아래의 상기 복수의 핀들과 상기 장벽 구조를 노출하는 단계; 및 상기 복수의 핀들을 선-세정하여 (pre-cleaning) 오염물들 및 이물질들 (contaminants and strange objects)을 제거하는 단계를 더 포함한다.
또 다른 실시예에 따라, 상기 방법은 상기 에피택셜 필름 및 상기 장벽 구조를 커버하는 유전체 층을 증착하는 단계; 및 전도성 컨택들 (conductive contacts) - 상기 컨택들은 상기 유전체 층을 통하여 적어도 상기 에피택셜 필름 및 상기 복수의 핀들중 하나를 컨택함 - 을 생성하는 단계를 더 포함한다.
한 실시예에서, 상기 기판은 산화물 층 상부에 실리콘 층을 갖는 실리콘-온-절연체 (SOI) 기판이고, 상기 복수의 핀들을 형성하는 단계는 상기 실리콘 층을 식각하여 상기 복수의 핀들을 상기 산화물 층 상부에 위치시키는 단계를 포함한다.
이제 첨부된 도면들을 참조하여, 아래의 바람직한 실시예들의 상세한 설명으로부터 본 발명이 좀 더 완벽하게 이해될 것이다:
도 1A-1C는 본 발명 실시예에 따라 제조 프로세스 동안 보여지는 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 2A-2C는 본 발명 실시예에 따라, 도 1에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 3A-3C는 본 발명 실시예에 따라, 도 2에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 4A-4C는 본 발명 실시예에 따라, 도 3에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 5A-5C는 본 발명 실시예에 따라, 도 4에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 6A-6C는 본 발명 실시예에 따라, 도 5에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 7A-7C는 본 발명 실시예에 따라, 도 6에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 8A-8C는 본 발명 실시예에 따라, 도 7에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 9A-9C는 본 발명 실시예에 의하여, 도 8에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도 10A-10C는 본 발명 실시예에 따라, 도 9에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다; 그리고
도 11A-11C는 본 발명 실시예에 따라, 종래 기술에서 알려진 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도이다;
도시의 간결성 및 명확성을 위해, 도면들에서 엘리먼트들이 반드시 실제 비율로 그려진 것이 아님을 이해해야 한다. 예를 들어, 일부 엘리먼트들의 디멘젼들은 명확성을 위해 다른 엘리먼트들보다 상대적으로 과장되어 있을 수 있다.
다음의 상세한 설명에서, 본 발명의 다양한 실시예들의 철저한 이해를 제공하기 위하여 많은 특정한 상세사항들이 설명된다 (set forth). 하지만, 본 발명의 실시예들은 이런 특정한 상세사항들 없이도 실시될 수 있음을 이해한다.
본 발명의 핵심들 (essences) 및/또는 실시예들의 설명에 혼란을 초래하지 않도록 하기 위하여 (in the interest of not obscuring), 다음의 상세한 설명에서, 종래 기술에서 알려진 일부 처리 단계들 및/또는 동작들이 설명 및/또는 도시를 위하여 포함되었으며 일부 예들에서는 상세히 설명되지 않았다. 다른 예들에서, 종래 기술에서 알려진 일부 처리 단계들 및/또는 동작들이 전혀 설명되지 않을 수도 있다. 게다가, 일부 잘-알려진 디바이스 처리 기술들은 상세히 설명되지 않았을 수 있으며, 일부 예들에서는, 본 발명의 핵심 및/또는 실시예들의 설명이 혼란스럽지 않도록 하기 위하여 기타 간행물들 (published articles), 특허들 및/또는 공개 특허 출원들이 레퍼런스로 참조될 수 있다. 다음의 설명들은 본 발명의 뚜렷한 특징들 및/또는 다양한 실시예들에 더욱 중점을 두었음을 이해해야 한다.
본 발명의 실시예들은 FinFET 디바이스들 및/또는 트라이-게이트 SRAM 셀들과 같은 트라이-게이트 디바이스들을 제조하는 동안 횡적 실리콘 에피택셜 성장에서 제한을 제공하는 제조 프로세스를 개시한다. 한 실시예에서, 예를 들어, 횡적 실리콘 에피택셜 성장 (에피-성장 ("epi-growth"))의 방지에 기여하는 성장 스토퍼 (또는 스토퍼)가 이웃한 디바이스들 특히 n-타입 FinFET (NFET) 및 p-타입 FinFET (PFET) 사이에 도입될 수 있다. 나아가, 한 실시예에서, 상기 횡적 에피-성장 스토퍼는 고온 양립가능 탄소 기반 필름 (a high temperature compatible carbon based film)과 같은 특별 장벽 필름으로 만들어질 수 있는데, 이것은 어떠한 종래 포토-리소그래픽 (photo- lithographic) 프로세스들 및 반응성-이온-식각 (reactive-ion-etching (RIE)) 기술을 통하여 패턴될 수 있다. 한 실시예에서, 상기 에피-성장 스토퍼를 형성하는 장벽 필름은 예를 들어, 원자 층 증착 (atomic layer deposition (ALD)) 기술을 통해서 또는 화학적 증기 증착 (chemical vapor deposition (CVD)) 기술을 통하여 증착될 수 있다. 한 실시예에 따라, 상기 장벽 필름의 패터닝은 하부 반도체 디바이스들을 손상하지 않고 (without compromising the integrity of underlying semiconductor devices) 수행될 수 있다.
좀 더 구체적으로, 도 1A-1C는 본 발명 실시예에 따라 제조 프로세스 동안 보여지는 반도체 구조의 투시도, 상면도 및 횡-단면도를 개별적으로 도시한다. 아래 실시예의 상세한 설명에서, 참조번호들 (references)이 상기 구조의 상면도 및 횡-단면도 (도 1B, 도 1C)에만 부여되며, 그리고 상기 반도체 구조의 투시도인 도 1A는 본 발명의 좀 더 나은 이해 및 명확한 파악을 목적으로 주로 제공된다. 동일 목적을 위해, 본 출원의 다른 도면들 또한 상기 반도체 구조의 투시도들을 포함할 수 있다. 이제부터, 도 1A-1C는 일괄적으로 도 1이라 하고 유사 참조번호들이 다른 도면들에도 붙여질 수 있다.
본 발명의 실시예는 도 1에서 도시된 바와 같이 반도체 구조 (300)의 제조 방법을 제공한다. 반도체 구조 (300)은 예를 들어, 반도체 칩, 반도체 웨이퍼, 또는 그들의 부품일 수 있다. 본 방법의 실시예는 하나의 반도체 기판 (109)를 제공하는 것으로 시작할 수 있는데 이것은 하나의 벌크 실리콘 기판, 도프된 실리콘 기판, 또는 실리콘-온-절연체 (SOI) 기판일 수 있다. 다른 재료들로 된 다른 형태의 기판들이 또한 가능한 후보 기판으로서 제공될 수 있다. 벌크 실리콘 기판이 사용될 때, 예를 들어, 상기 기판은 그 위에 형성될 트랜지스터들의 핀들 사이에 격리 (isolation)를 제공하기 위하여 보통 유전체 필름으로 부동태화된다 (passivated). 상기 부동태화 층은 일반적으로 상기 벌크 실리콘 웨이퍼로부터 핀이 형성된 이후에 형성된다. 또한, 예를 들어, SOI 기판이 사용될 때, 이는 본 발명을 설명 및 도시의 목적을 위해 일반적인 것으로 가정되며, 이 기판은 흔히 BOX 층이라고 알려진, 매립 산화물 층 (buried oxide layer)에 의하여 본질적으로 (inherently) 커버되는데, 상기 핀들은 상기 SOI 기판의 상부 SOI 층으로부터 형성될 수 있다. 사실, 상기 핀들은 패턴된 SOI 층의 잔존물들 (remnants)일 수 있다.
도 1A-1C에서, 기판 (109)는 산화물 층 (100)의 상부에 실리콘 층을 가진 하나의 SOI 기판이다. 본 발명의 실시예는 도 1B 및 도 1C에서 산화물 층 (100)의 상부에 도시된 바와 같이 예를 들어 핀들 (101), (102), (103) 및 (104)와 같은 복수의 SOI 핀들을 형성하는 단계를 포함한다. 핀들 (101)-(104)의 형성은 표준 리소그래픽 패터닝 프로세스 (a standard lithographic patterning process )를 통하여 이루어지고 반응성-이온-식각 (RIE) 프로세스와 같은 식각 프로세스가 뒤따른다. 프로세스들과 프로세스들에서 사용되는 재료에 따라서, 핀들 (101)-(104)는 순수 실리콘, 도프된 실리콘, 또는 기타 적절한 반도체 재료들로 이루어질 수 있으며, 이것은 산화물 층 (100)의 상부의 SOI 층의 일부가 된다. 도 1B는 산화물 층 (100)의 상부에 위치한 핀들 (101)-(104)를 가진 반도체 구조 (300)의 상면도이다. 도 1B에서, 핀들 (102) 및 (103)은 핀들 (101) 및 (104)와 다른 길이를 가질 수 있고, 그리고 핀 (102)는 핀 (103)과는 전략적으로 다르게 배치될 수 있다. 도 1C는 도 1A에서 도시된 횡-단면 A-A'에서 취해진 반도체 구조 (300)의 횡-단면도이다. 횡-단면 A-A'는 모든 네 개의 핀들 (101)-(104)를 가로지르는데, 이것은 이후 일괄적으로 핀 (110)으로 칭한다. 이 분야에서 통상의 지식을 가진 자는 본 발명의 실시예들이 상기 실시예들에 국한되지 않음을 주목해야 한다. 예를 들어, 많거나 또는 적은 수의 핀들이 산화물 층 (100)의 상부에 형성될 수 있다.
도 2A-2C는 본 발명 실시예에 따라, 도 1에서 보여진 단계들 다음의, 제조 프로세스 동안 보여지는 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 핀들 (101)-(104)의 형성 다음에, 하나 또는 그 이상의 게이트 스택들 (120)이 형성될 수 있는데 이들은 하나 또는 그 이상의 핀들을 가로질러 커버한다. 게이트 스택들 (120)은 얇은 게이트 유전체 층 (도시되지 않음)을 포함할 수 있으며, 이것은 상기 핀들 상부에 직접적으로 형성된다. 상기 게이트 유전체 층은 이산화실리콘 (SiO2), 하프늄-산화물 (HfO), 하프늄--실리콘-질화-산화물 (HfSiOxNy), 또는 기타 적합한 재료로 이루어질 수 있다. 상기 유전체 층 상부에, 하나 또는 그 이상의 전도 재료들로 이루어진 게이트 전극 (121)이 형성될 수 있다. 일반적으로, 게이트 스택들 (120)은 예를 들어, 증착, 리소그래픽 패터닝, 식각, 및 기타 현존 및/또는 미래에 개발될 프로세스들과 같은 프로세스들을 통하여 형성될 수 있다. 제조 중에, 하드 마스크 (122)가 게이트 스택들 (120)을 패턴하는데 사용될 수 있는데, 이것은 패터닝 후 게이트 스택들 (120)의 상부에 남을 수 있다. 하드 마스크 (122)는 실리콘-질화물 (Si3N4)과 같은 유전체 재료로 이루어 질 수 있다. 도 2C는 도 2A에 도시된 횡-단면 B-B'에서 취해진 반도체 구조 (300)의 횡-단면도이다. 예를 들어, 도 1C에서의 횡-단면 A- A'와는 달리, 횡-단면 B-B'는 도 2C에서 도시된 바와 같이 핀들 (101), (102) 및 (104)를 횡단하며, 그리고 도 2B에서 도시된 바와 같이 부분적으로 핀 (103)위에 걸쳐 있다. 한편, 도 2C는 두 개의 분리된 게이트 스택들 (120)이 핀들 (101) 및 (102)를 횡단하는 것과 그리고 핀 (104)를 횡단하는 다른 것으로 형성됨을 도시한다.
도 3A-3C는 본 발명의 실시예에 따라, 도 2에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 게이트 스택들 (120)의 형성 다음에, 스페이서들 (131)이 게이트 스택들 (120)의 주위에 형성될 수 있다. 스페이서들 (131)의 형성은. 예를 들어, 유전체 재료와 같은 스페이서 재료 또는 스페이서-적합 재료 층, 블랭킷-커버링 산화물 층 (blanket-covering oxide layer) (100) 및 그 위의 게이트 스택들 (120)을 증착하는 단계, 그리고, 게이트 스택들 (120)의 인접 측벽들 영역에서 상기 스페이서 또는 스페이서-적합 재료만을 남기기 위해, 그 후 상기 증착된 층을 식각하되, 방향성이 있는 방식으로 (in a directional manner) 식각하는 단계를 통해서 이루어 질 수 있다. 스페이서 재료의 증착은 컨포말한 방식으로 (in a conformal manner) 수행되는 것이 바람직하지만 상기 유전체 재료의 비-컨포말 증착 (non-conformal deposition)도 또한 사용될 수 있다. 도 3B 및 도 3C에서 도시된 바와 같이, 방향성 식각 이후, 스페이서들 (131)은 게이트 스택들 (120)의 측벽들을 둘러싸면서 형성된다.
본 발명의 한 실시예에 따라, 스페이서들 (131) 또는 스페이서들 (131)을 만드는데 사용되는 재료는 에피택셜한 실리콘-성장 이전에 통상적으로 수행되는 선-세정 프로세스를 허용 또는 견뎌낼 수 있도록 선택될 수 있는데, 이에 관해서는 아래에서 좀 더 상세하게 설명될 것이다.
도 4A-4C는 본 발명 실시예에 따라, 도 3에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 스페이서들 (131)의 형성 다음에, 본 발명의 실시예는 핀들 (101)-(104) 및 게이트 스택들 (120)을 커버하는 희생 층 (141)을 형성하는 단계를 포함한다. 상기 희생 층 (141)의 재료는 고-온 처리 프로세스에 양립할 수 있도록 선택될 수 있으며, 그것은 실리콘, 이산화실리콘 및/또는 실리콘-질화물과 같은 재료들에 대해서 높은 식각-선택도 (high etch-selectivity)를 제공하도록 선택될 수 있다. 예를 들어, 고온 처리에 양립할 수 있는 탄소 기반의 재료가, 산화물 층 (100) 및 그것의 상부의 구조들, 예를 들어, 핀들 (101)-(104)을 커버하는, 희생 층 (141)을 형성하기 위하여 사용될 수 있다. 한 실시예에 따라, 희생 층 (141)을 위한 상기 고-온 프로세스 양립가능 재료는, 비-제한적 예들로서, 무정형 탄소, 무정형 탄소-질화물, 및/또는 폴리이미드를 포함할 수 있다. 다른 타입의 고-온 프로세스 양립가능 재료들이 또한 사용될 수 있다. 사용되는 재료의 타입에 따라서, 희생 층 (141)은 스핀-온 (spin-on) 프로세스 또는 CVD 기반의 증착 프로세스를 통하여 형성될 수 있다.
도 5A-5C는 본 발명 실시예에 따라, 도 4에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 상기 형성 이후, 희생 층 (141)은 전략적 영역들에서 개구부들을 생성하도록 패턴될 수 있는데, 이 영역들에서, 본 발명의 실시예에 따라, 추가적인 특징들 (further features)이 형성된다. 개구부들을 생성하기 위하여, 희생 층 (141)을 위하여 사용된 재료에 따라서, 상기 층 (141)의 상부 표면이 선택적으로 먼저 평탄화될 (planarized) 수 있다. 예를 들어, CVD 증착된 희생 층 (141)의 상기 상부 표면은 평탄화될 수 있는데, 예를 들어, 화학-기계적-연마 (chemical-mechanic-polishing (CMP)) 프로세스 또는 기타 평탄화 프로세스들을 통하여 평탄화 (planar) 될 수 있다. 다음, 희생 층 (141)을 패턴하기 위하여, 하드 마스크 층이 희생 층 (141)의 상부에 먼저 증착될 수 있고 그 다음 포토-레지스트 (photo-resist) 층이 증착된다. 상기 포토-레지스트 층은 그 다음 표준 리소그래픽 프로세스를 통하여 패턴된다. 상기 포토-레지스트 마스크는 희생 층 (141)의 원하는 (desired) 위치들에서 만들어질 개구부들을 나타내는 패턴을 갖도록 형성될 수 있다. 좀 더 구체적으로 설명하면, 개구부들이 필요하고 그래서 이웃하는 핀들 사이, 예를 들어 핀 (102) 및 핀 (103) 사이에 만들어질 수 있는데, 이웃하는 핀들 사이의 간격은 상대적으로 제한되어 있어서 이웃하는 핀들 사이의 전기적 합선이 이후의 에피택셜 필름이 형성되는 단계 동안 일어날 가능성이 있다.
상기 포토-레지스트 패턴은 그 다음 바로 아래의 하드 마스크 층으로 전사된다 (transferred). 본 발명의 실시예는 그 다음 상기 하드 마스크에 방향성 식각 프로세스를 적용하여, 전술한 선택된 위치들에서 희생 층 (141) 내부에, 개구부들, 예를 들어, 개구부들 (151), (152) 및 (153)를 생성한다. 상기 방향성 식각 프로세스는 반응성-이온-식각 (RIE) 프로세스일 수 있으며, 상기 하드 마스크 층 및 디바이스 구조에서 실리콘 (Si), 실리콘-질화물 (SiN), 실리콘-산화물 (SiO2) 및 기타 재료들에 대해서 높게 (highly) 선택적으로 되도록 조정될 수 있다. 다시 말하면, 상기 RIE 프로세스는 특히 희생 층 (141)의 탄소-기반 재료에 대해서 매우 효과적이 되도록 조정될 수 있고 상기 디바이스 내 다른 재료들에 대해서는 매우 덜 효과적이 되도록 조정되어 거의 식각을 하지 않도록 할 수 있다. A-A'에서 취해진 횡-단면도인 도 5C에서 도시된 바와 같이, 개구부 (152)는 탄소-기반 희생 층 (141)을 통하여 만들어 지며 희생 층 (141) 아래 산화물 층 (100) 상부 표면의 적어도 일부분을 노출한다.
도 6A-6C는 본 발명 실시예에 따라, 도 5에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 탄소-기반 희생 층 (141) 내부에 개구부들 (151)-(153)을 생성한 다음에, 유전체 재료를 사용하여 개구부들 (151), (152) 및 (153)을 효과적으로 채우고, 그리함으로써, 산화물 층 (100) 상부에 장벽 구조들 (161), (162) 및 (163)을 생성할 수 있다. 좀 더 구체적으로 설명하면, 예를 들어, 유전체 재료는 희생 층 (141)의 상부에 먼저 증착되고 그리고 개구부들 (151)-(153) 내로 증착될 수 있다. 그 후에, CMP 프로세스를 사용하여 상기 희생 층 (141)의 상부에 남아 있는 유전체 재료의 여분을 제거하고 상기 개구부들 (151)-(153)내의 유전체 재료들만 남게 할 수 있다. 상기 CMP 프로세스는 상기 탄소-기반 희생 층 (141)에서 멈출 수 있다.
본 발명의 한 실시예에 따라, 장벽 구조들 (161)-(163)을 만들기 위한 적합한 재료는, 예를 들어, 약 500℃에서 수행되는 원자 층 증착 (ALD) 프로세스를 통하여 증착되는 실리콘 질화물 (SiN); 약 250 ~ 400℃에서 수행되는 ALD 프로세스를 통하여 증착되는 하프늄-산화물 (hafnium-oxide); 및/또는 약 250 ~ 400℃에서 수행되는 ALD 프로세스를 통하여 증착되는 알루미늄-산화물 (Al2O2)을 포함할 수 있다. 상기 고-온 프로세스 양립가능 희생 층 (141)은 장벽 구조들 (161)-(163)을 그들 각각의 고온에서 형성하는 상기 프로세스를 가능하게 한다.
도 7A-7C는 본 발명 실시예에 따라, 도 6에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 탄소-기반 희생 층 (141)내의 개구부들, 즉 개구부들 (151)-(153)을 유전체 재료들로 채우고 난 후, 희생 층 (141)을 제거하여 아래의 산화물 층 (100), 게이트 스택들 (120)뿐만아니라 핀들 (101)-(104)을 노출할 수 있다. 상기 희생 층 (141)의 제거는 습식 및 건식 식각 기술들의 조합을 통하여 이루어질 수 있다. 예를 들어, 상기 희생 층 (141)의 제거는 도 5에서 도시된 바와 같은 개구부들 (151)-(153)을 생성하는데 사용되는 것과 유사한 프로세스에 의하여 이루어질 수 있으며, 이 프로세스는 장벽 구조들 (161)-(163)의 재료들에 대하여 선택적이다. 더 나아가서, 희생 층 (141)을 제거하는데 사용되는 모든 채용된 제거 기술들은 상기 탄소-기반 희생 층 (141)보다 디바이스 구조 재료들에 대해서 높게 (highly) 선택적으로 조정된다. 예를 들어, 건식 식각 프로세스는 실리콘 (Si), 실리콘-산화물 (SiO2) 및 실리콘-질화물 (SiN)에 대해서 더 높게 선택적이 되도록 할 수 있다.
여기서, 장벽 구조들 또는 장벽 필름 (161)-(163)이, 산화물 층 (100)의 상부에, 이웃하는 핀들의 합선을 방지하기 위하여 중요하다고 고려되는 영역들 내에 생성되었다는 것을 주목해야 한다. 예를 들어, 장벽 구조들 또는 장벽 필름 (162)는 핀들 (102) 및 (103) 사이에 형성되어서 다음의 프로세스에서 이들 두 개 핀들의 전기적 합선을 방지하게 된다.
도 8A-8C는 본 발명 실시예에 따라, 도 7에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 장벽 구조들 (161)-(163)이 생성된 이후, 실리콘-기반 에피택셜 필름 성장이 수행되어 핀들 (101)-(104) 주위에 에피택셜 필름들 (181), (182), (183), (184), (185), (186), (187) 및 (188)을 생성할 수 있다. 에피택셜 필름들 (181-188)은 도 8에서는 분리된 것으로 또는 격리된 것으로 도시되었지만, 이들은 일괄적으로 단일의 에피택셜 필름 또는 단일 에피택셜 필름의 부분일 수 있는데, 그 이유는 실리콘 에피택셜 필름이 기판 (109)의 산화물 층 (100)과 같은 산화물 층의 상부에서는 정상적으로 (normally) 성장하지 않기 때문이다. 필름 또는 필름들의 에피택셜 성장을 수행하기 전에, 기판 (109), 특히 기판 (109)의 산화물 층 (100)의 상부에서 형성된 핀들 (101)-(104) 표면들의 선-세정을 수행하여 핀들의 실리콘 표면상의 가능한 오염물들 및/또는 이물질들을 제거할 수 있다. 상기 실리콘 에피택셜 필름들 (181)-(188)을 사용하여, 예를 들어, 외부 컨택 저항을 낮출 수 있는데, 이는, FinFET 트랜지스터들 (180)을 위하여, 실리사이드 (silicide)를 형성하기 위해, 및/또는 로컬 상호접속들을 형성하기 위해 실리콘 (Si) 컨택 영역들을 증가시킴으로써 할 수 있다. 한 실시예에서, 에피택셜 성장 프로세스 동안, 횡적으로 성장한 에피택셜 필름들 (184) 및 (185)는, 예를 들어, 장벽 구조 (162)에 도달하여 장벽 구조 (162)의 존재에 의하여 차단될 (arrested) 수 있다. 또 다른 실시예에서, 에피택셜 필름들 (184) 및 (185)는 횡적으로 성장할 수 있으며 장벽 구조 (162)에 도달할 수도 또는 아닐 수도 있다. 어떤 경우에라도, 장벽 구조 (162)는 핀 (102)가 에피택셜 필름들 (184) 및 (185)를 통하여 핀 (103)을 컨택하지 못하도록 방지 또는 차단한다. 상기와 같은 이유로, 장벽 구조 (162)는 또한 이제부터 성장 스토퍼 (162)라고도 불릴 수 있다. 결과적으로, 이웃한 핀들 및 그러므로 이웃한 FET들 사이의 잠재적인 전기적 합선이 방지된다.
도 9A-9C는 본 발명 실시예에 따라, 도 8에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 에피택셜 필름들 (181)-(188)가 성장한 이후, FinFET 트랜지스터들 (180)을 형성하는 나머지 단계들이 공지된 또는 미래 개발될 프로세스들 및/또는 기술들을 사용하여 수행될 수 있다. 반도체 구조 (300)은 그 다음 다른 유전체 재료로 인캡슐레이트된다 (encapsulated). 예를 들어, 유전체 재료 (191)이 증착되어 산화물 층 (100), 핀들 (101)-(104) 및 상기 핀들, 게이트 스택들 (120) 및 장벽 구조들 또는 성장 스토퍼들 (161)-(163) 주위에 형성된 에피택셜 필름들을 커버할 수 있다. 유전체 재료 (191)은 실리콘-산화물 (silicon-oxide (SiO2)), 실리콘-질화물 (SiN) 및/또는 층-간-유전체 (inter-layer-dielectric (ILD)) 층으로 적합한 기타 다른 재료들을 포함할 수 있다.
도 10A-10C는 본 발명 실시예에 따라, 도 9에서 보여진 단계들 다음의, 제조 프로세스 동안 반도체 구조의 투시도, 상면도 및 횡-단면도를 각각 도시한다. 산화물 층 (100) 및 그 상부의 상기 디바이스 구조를 유전체 재료 (191)로 커버한 이후, FinFET 트랜지스터들 (180)의 게이트 전극들 및/또는 소스들/드레인들에 대한 전도 컨택들이 형성된다. 상기 컨택들의 형성은 먼저 유전체 재료 (191)내에 컨택 개구부들을 생성하여 아래의 게이트 스택들 뿐만 아니라, 소스/드레인 에피택셜 필름들을 노출하여서 만들어 질 수 있다. 상기 게이트 스택들 및/또는 소스/드레인 에피택셜 필름들은 이전 단계 또는 단계들에서 선택적으로 실리사이드될 수 있다 (silicided). 그 후, 유전체 재료 (191)내 개구부들은, 예를 들어, 알루미늄 (Al), 구리 (Cu), 텅스텐 (W), 티타늄 (Ti), 탄탈륨 (Ta), 티타늄-질화물 (TiN), 탄탈륨-질화물 (TaN) 또는 하나 또는 그 이상의 상기 또는 기타 적합한 금속 또는 도프된 반도체 재료들의 조합과 같은 하나 또는 그 이상의 전도성 재료들로 채워질 수 있다. 상기 개구부들의 채움은 증착 및 기타 공지된 또는 미래 개발될 기술들을 통하여 수행될 수 있다.
본 발명의 일부 특징들이 여기서 도시되고 설명되었지만, 많은 수정들 (modifications), 치환들 (substitutions), 변경들 (changes), 및 등가물들 (equivalents)이 이 분야에서 통상의 지식을 가진 자들에게 가능할 것이다. 그러므로, 첨부된 청구범위는 본 발명의 정신 내에 속하는 그러한 모든 수정들 및 변경들을 커버하도록 의도됨을 이해 하여야 한다.

Claims (20)

  1. 인접한 반도체 디바이스들의 전기적 합선을 방지하는 반도체 디바이스 제조 방법에 있어서, 상기 방법은:
    기판 상에 복수의 전계-효과-트랜지스터들의 복수의 핀들(fins)을 형성하는 단계;
    상기 복수 핀들의 제1 및 제2 핀 사이에서 적어도 하나의 장벽 구조 (barrier structure)를 형성하는 단계 ― 상기 적어도 하나의 장벽 구조는 상기 제1 및 제2 핀들의 높이보다 더 높은 상기 기판으로부터 측정된 높이를 가짐 ―; 및
    상기 복수의 핀들로부터 에피택셜 필름(an epitaxial film)을 성장시키는 단계를 포함하되, 상기 에피택셜 필름은 적어도 상기 제1 및 제2 핀들의 측벽들로부터 수평적으로 연장되고 상기 장벽 구조는 상기 제1 및 제2 핀들이 상기 에피택셜 필름을 통하여 서로 컨택하지 못하도록 하는
    반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 적어도 하나의 장벽 구조를 형성하는 단계는:
    상기 복수의 핀들을 커버하는(covering) 희생 층(a sacrificial layer)(141)을 형성하는 단계;
    상기 희생 층 내에 개구부(opening)를 생성하는 단계 ― 상기 개구부는 상기 제1 핀 및 제2 핀 사이에 위치하고 (situating) 상기 제1 및 제2 핀들이 형성되어 있는 상기 기판을 노출함 ―; 및
    상기 개구부를 유전체 재료로 채우는 단계를 포함하는
    반도체 디바이스 제조 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제2항에 있어서, 상기 방법은, 상기 에피택셜 필름을 성장시키는 단계 전에: 상기 희생 층을 제거하여서 그 아래의 상기 복수의 핀들과 상기 장벽 구조를 노출하는 단계; 및
    상기 복수의 핀들을 선-세정하여(pre-cleaning) 오염물들 및 이물질들(contaminants and strange objects)을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 방법은:
    상기 에피택셜 필름 및 상기 장벽 구조를 커버하는 유전체 층을 증착하는 단계; 및
    전도성 컨택들(conductive contacts)을 생성하는 단계 ― 상기 컨택들은 상기 유전체 층을 통하여 상기 에피택셜 필름 및 상기 복수의 핀들 중 적어도 하나를 컨택함 ― 를 더 포함하는
    반도체 디바이스 제조 방법.
  8. 삭제
  9. 인접한 반도체 디바이스들의 전기적 합선을 방지하는 반도체 디바이스 제조 방법에 있어서, 상기 방법은:
    기판 상에 복수의 전계-효과-트랜지스터들의 복수의 핀들을 형성하는 단계;
    희생 층으로 상기 복수의 핀들을 커버하는 단계;
    상기 복수의 핀들의 제1 및 제2 핀 사이의 상기 희생 층 내부에 적어도 하나의 장벽 구조를 형성하는 단계; 및
    상기 복수의 핀들로부터 에피택셜 필름을 성장시키는 단계를 포함하되, 상기 에피택셜 필름은 상기 제1 및 제2 핀들의 측벽들로부터 상기 장벽 구조를 향해 성장하는
    반도체 디바이스 제조 방법.
  10. 제9항에 있어서, 상기 적어도 하나의 장벽 구조를 형성하는 단계는:
    상기 희생 층 내에 개구부(opening)를 생성하는 단계 ― 상기 개구부는 상기 제1 핀 및 제2 핀 사이에 위치하고(situating) 상기 제1 및 제2 핀들이 형성되어 있는 상기 기판을 노출함 ―; 및
    상기 개구부 내에 유전체 재료(162)를 증착하여 상기 장벽 구조를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제10항에 있어서, 상기 방법은, 상기 에피택셜 필름을 성장시키는 단계 전에:
    상기 희생 층을 제거하여서 그 아래 상기 복수의 핀들 및 상기 장벽 구조를 노출하는 단계; 및
    상기 복수의 핀들을 선-세정하여서(pre-cleaning) 상기 복수의 핀들의 노출된 표면들에서 오염물들을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  15. 제9항에 있어서, 상기 방법은:
    상기 에피택셜 필름 및 상기 장벽 구조를 커버하는 유전체 층을 증착하는 단계; 및
    전도성 컨택들을 생성하는 단계 ― 상기 전도성 컨택들은 상기 유전체 층을 통하여 상기 에피택셜 필름 및 복수의 핀들중 적어도 하나를 컨택함 ― 를 더 포함하는
    반도체 디바이스 제조 방법.
  16. 삭제
  17. 인접한 반도체 디바이스들의 전기적 합선을 방지하는 반도체 디바이스 제조 방법에 있어서, 상기 방법은:
    실리콘-온-절연체(silicon-on-insulator (SOI)) 기판을 제공하는 단계 ― 상기 SOI 기판은 산화물 층의 상부에 실리콘 층을 가짐 ―;
    상기 SOI 기판의 상기 실리콘 층을 패터닝하여 복수의 핀-타입 전계-효과-트랜지스터들(FinFETs)의 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들의 제1 및 제2 핀 사이에 적어도 하나의 장벽 구조를 형성하는 단계; 및
    상기 복수의 핀들로부터 에피택셜 필름을 성장시키는 단계를 포함하되, 상기 에피택셜 필름은 적어도 상기 제1 및 제2 핀들의 측벽들로부터 수평적으로 연장되고, 상기 장벽 구조는 상기 제1 핀이 상기 에피택셜 필름을 통하여 상기 제2 핀에 도달하지 못하도록 하는
    반도체 디바이스 제조 방법.
  18. 제17항에 있어서, 상기 적어도 하나의 장벽 구조를 형성하는 단계는:
    상기 복수의 핀들을 커버하는 희생 층(sacrificial layer)을 형성하는 단계;
    상기 희생 층 내에 개구부(opening)를 생성하는 단계 ― 상기 개구부는 상기 제1 핀 및 제2 핀 사이에 위치하고(situating) 상기 제1 및 제2 핀들이 형성되어 있는 상기 기판을 노출함 ―; 및
    상기 개구부를 유전체 재료로 채우는 단계를 포함하는
    반도체 디바이스 제조 방법.
  19. 삭제
  20. 삭제
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