CN104303276B - 防止相邻器件的短路的方法 - Google Patents

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Abstract

本发明的实施例提供了一种防止相邻半导体器件的电气短路的方法。所述方法包括：在基板(109)上形成多个场效应晶体管的多个鳍(101‑104)；在所述多个鳍中的第一(102)和第二(103)鳍之间形成至少一个阻挡结构(162)；以及从所述多个鳍生长外延膜(181‑188)，所述外延膜从至少所述第一和第二鳍的侧壁水平地延伸，并且抵达位于所述第一和第二鳍之间的阻挡结构。

Description

防止相邻器件的短路的方法
相关申请的交叉引用
本申请要求2012年5月15日提交的、名称为“Preventing Shorting of AdjacentDevices”的美国专利申请S/N：13/471,487的优先权的权益，其全部内容在此通过引用被并入本文。
技术领域
本发明一般涉及半导体器件制造领域，具体涉及防止相邻半导体器件的短路的方法以及由此形成的器件结构。
背景技术
随着用于半导体器件制造的基板面(real estate)持续缩小，非平面半导体器件有望在超越特定节点尺寸(诸如超越22nm节点)的场效应晶体管(FET)领域中发挥日益重要的作用，因为至少一个简单的原因：这些器件需要更少的用于制造的基板面。存在很多不同类型的非平面半导体器件，包括例如三栅极器件(诸如三栅极静态随机存取存储器(SRAM))和鳍式FET(FinFET)。FinFET晶体管可以包括p型掺杂剂掺杂的FinFET(或者简称PFET)和n型掺杂剂掺杂的FinFET(或者简称NFET)。
在非平面器件以及其它类型器件的制造期间，硅基外延膜常用于形成对这些器件的访问，作为降低访问电阻的手段。硅基外延膜还可以用于形成导电区域，在该导电区域中可以通过例如原位掺杂将希望的掺杂剂并入外延生长膜。另一方面，由于持续的特征间距(feature pitch)调整导致覆盖容差缩小，超越22nm节点的到器件的无边界接触件可以是有利的和/或希望的。通过形成掺杂区域，硅基外延膜生长可以形成到非平面FET器件的源极和漏极的无边界接触件。
一般地，由于鳍的暴露侧壁面，所以硅基外延膜在FinFET器件上垂直地和横向地双向生长。例如，为了说明的目的，图11A-11C分别是现有技术中已知的制造半导体结构的过程中的半导体结构的立体图、俯视图和截面图的简化的示图。更具体地，用绝缘体上硅(SOI)基板220形成多个鳍(诸如鳍201、202、203和204)。在制造期间，可以形成硅基外延膜。外延膜的生长对硅材料具有选择性。换句话说，膜将只在硅材料的顶上生长，而不在其它材料(诸如例如氧化硅(SiO2)或者氮化硅(SiN))上生长。更具体地，外延膜在SOI基板220的氧化物层200的顶上不生长。外延膜可以从鳍201-204的侧壁表面生长，并且生长方向可以取决于鳍的暴露面。对于图11中示出的例子，膜211和212可以从鳍201的侧壁生长；膜213和214可以从鳍202的侧壁生长；膜215和216可以从鳍203的侧壁生长；以及膜217和218可以从鳍204的侧壁生长。如图11C中说明性地示出的，随着横向外延生长，例如膜214和215可能最终长得足够大以变成彼此接触，导致鳍202与鳍203的短路。
传统地，为了避免由于硅基外延膜的横向生长导致的相邻鳍的短路，必须有意增加相邻鳍之间的距离或者间距。但是，在高密度SRAM单元中，其中n型FinFET和p型FinFET的鳍之间的间隔是决定单元密度的主导因素，外延RSD(凸起的源极/漏极)的厚度可能最终限制单元的密度或者排除使用外延膜作为无边界接触件。
发明内容
本发明的实施例提供了一种防止相邻半导体器件的电气短路的方法。根据一个实施例，所述方法包括：在基板上形成多个场效应晶体管的多个鳍；在所述多个鳍中的第一鳍和第二鳍之间形成至少一个阻挡结构；以及从所述多个鳍生长外延膜，所述外延膜从至少所述第一鳍和第二鳍的侧壁水平地延伸，并且所述阻挡结构防止所述第一鳍和第二鳍通过所述外延膜彼此接触。
在一个实施例中，形成所述至少一个阻挡结构包括：形成覆盖所述多个鳍的牺牲层；在所述牺牲层中产生开口，所述开口位于所述第一鳍和所述第二鳍之间并且暴露其上形成有所述第一鳍和第二鳍的所述基板；以及用电介质材料填充所述开口。
在一个实施例中，所述牺牲层包括与高温处理过程兼容的碳基材料，所述碳基材料是无定形碳或者无定形氮化碳。在另一个实施例中，所述牺牲层包括聚酰亚胺。
根据一个实施例，填充所述开口包括通过在约500摄氏度下执行的原子层沉积(ALD)过程在所述开口中沉积氮化硅，或者通过在约250～400摄氏度下的ALD过程在所述开口中沉积氧化铪，或者在所述开口中沉积氧化铝。
根据一个实施例，所述方法还包括：在生长所述外延膜之前，去除所述牺牲层，由此暴露所述牺牲层下面的所述多个鳍以及所述阻挡结构；以及预清洁所述多个鳍以去除污染物和异物。
根据另一个实施例，所述方法还包括：沉积覆盖所述外延膜和所述阻挡结构的电介质层；以及产生导电接触件，所述接触件穿过所述电介质层接触所述多个鳍和所述外延膜中的至少一个。
在一个实施例中，所述基板是在氧化物层的顶上具有硅层的绝缘体上硅(SOI)基板，并且其中形成所述多个鳍包括蚀刻所述硅层成为位于所述氧化物层顶上的所述多个鳍。
附图说明
结合附图，从优选实施例的以下详细描述中将更充分地理解和了解本发明：
图1A-1C是根据本发明的实施例的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图2A-2C是根据本发明的实施例的在图1中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图3A-3C是根据本发明的实施例的在图2中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图4A-4C是根据本发明的实施例的在图3中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图5A-5C是根据本发明的实施例的在图4中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图6A-6C是根据本发明的实施例的在图5中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图7A-7C是根据本发明的实施例的在图6中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图8A-8C是根据本发明的实施例的在图7中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图9A-9C是根据本发明的实施例的在图8中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；
图10A-10C是根据本发明的实施例的在图9中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图；以及
图11A-11C是现有技术中已知的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。
将了解，为了示图的简单和清楚的目的，附图中的元件不一定按比例绘制。例如，为了清楚的目的，可以将一些元件的尺寸相对于其它元件的尺寸放大。
具体实施方式
在以下详细描述中，为了提供对本发明的各种实施例的透彻理解，阐述了很多具体细节。但是，要理解，在没有这些具体细节的情况下可以实践本发明的实施例。
为了使本发明的实施例和/或本质的呈现不模糊，在以下详细描述中，为了呈现和/或为了说明的目的，现有技术中已知的一些处理步骤和/或操作可能已经被组合在一起，以及在一些情况下可能没有被详细地描述。在其它情况下，可能完全没有描述现有技术中已知的一些处理步骤和/或操作。此外，一些众所周知的器件处理技术可能没有被详细地描述，以及为了使本发明的实施例和/或本质的描述不模糊，在一些情况下可以参考用于参考的其它已公开的文章、专利和/或公开的专利申请。要理解，以下描述可能更集中于本发明的各种实施例的区别特征和/或元件。
本发明的实施例公开了在FinFET器件和/或其它三栅极器件(诸如三栅极SRAM单元)的制造期间提供对横向硅外延生长的限制的制造过程。在一个实施例中，例如，用于停止横向外延生长(“外延生长(epi-growth)”)的生长停止器(或者停止器)可以被引入相邻器件之间，特别是n型FinFET(NFET)和p型FinFET(PFET)之间。进一步在一个实施例中，横向外延生长停止器可以用特殊的阻挡膜(诸如高温兼容碳基膜)制成，通过任何传统的光刻过程和反应离子蚀刻(RIE)技术可以将该阻挡膜图案化。在一个实施例中，例如，可以通过原子层沉积(ALD)技术或者通过化学气相沉积(CVD)技术沉积形成外延生长停止器的阻挡膜。根据一个实施例，可以在不损害下层半导体器件的完整性的情况下执行阻挡膜的图案化。
更具体地，图1A-1C分别是根据本发明的实施例的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在实施例的以下详细描述中，可能只提及所述结构的俯视图和截面图(图1B、图1C)，而提供半导体结构的图1A的立体图的主要目的在于更好地理解和更清楚地了解本发明。为了相同的预期目的，本申请全文中的其它附图也可以包括半导体结构的立体图。在下文中，图1A-1C可以被统称为图1，并且这同样适用于其它附图。
本发明的实施例提供了制造如图1所示的半导体结构300的方法。半导体结构300可以是例如半导体芯片、半导体晶圆或者它们的一部分。所述方法的实施例可以从提供半导体基板109开始，所述半导体基板109可以是体硅基板、掺杂的硅基板或者绝缘体上硅(SOI)基板。可以提供不同材料的其它类型的基板以及可能的候选基板。当使用体硅基板时，例如，通常用电介质膜钝化基板以在要在其上形成的晶体管的鳍之间提供隔离。一般在从体硅晶圆形成鳍之后形成钝化层。进一步例如，当使用SOI基板时(在不放松一般性的情况下为了本发明的描述和说明目的在此假设使用SOI基板)，掩埋氧化物层(通常称为BOX层)固有地覆盖基板，而鳍可以从SOI基板的顶部SOI层形成。事实上，鳍可以是图案化的SOI层的残余物。
在图1A-1C中，假设基板109是在氧化物层100的顶上具有硅层的SOI基板。本发明的实施例包括在氧化物层100的顶部形成多个SOI鳍，例如如图1B和1C所示的鳍101、102、103和104。可以通过标准光刻图案化过程和随后的蚀刻过程(诸如反应离子蚀刻(RIE)过程)实现鳍101-104的形成。取决于工艺和工艺中使用的材料，鳍101-104可以由作为氧化物层100顶上的SOI层的一部分的纯硅、掺杂的硅或者其它合适的半导体材料制成。图1B是其中鳍101-104位于氧化物层100的顶上的半导体结构300的俯视图。在图1B中，示出了鳍102和103可以与鳍101和104具有不同的长度，并且鳍102可与鳍103战略性地不同放置。图1C是在如图1A所示的截面A-A’处获取的半导体结构300的截面图。截面A-A’与所有四个鳍101-104相交，所述四个鳍101-104在下文中可以被统称为鳍110。此处要注意，本领域技术人员将了解，本发明的实施例不限于以上各方面。例如，在氧化物层100顶上可以形成更多或者更少数量的鳍。
图2A-2C分别是根据本发明的实施例的在图1中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在形成鳍101-104之后，可以形成覆盖一个或多个鳍的一个或多个栅极叠层120。栅极叠层120可以包括直接在鳍的顶上形成的薄栅极电介质层(未示出)。栅极电介质层可以用二氧化硅(SiO2)、氧化铪(HfO)、氮氧化铪硅(HfSiOxNy)或者其它合适的材料制成。在电介质层的顶上可以形成用一种或多种导电材料制成的栅极电极121。一般地，可以通过例如诸如沉积、光刻图案化、蚀刻和其它当前存在和/或将来开发的过程之类的过程来形成或者制造栅极叠层120。在制造期间，硬掩模122可以用于图案化栅极叠层120，在图案化之后硬掩模122可以被留在栅极叠层120的顶上。硬掩模122可以用诸如氮化硅(Si3N4)的电介质材料制成。图2C是在如图2A所示的截面B-B’处获取的半导体结构300的截面图。作为例子并且与图1C中的截面A-A’不同，如图2C所示截面B-B’与鳍101、102和104相交，并且如图2B所示部分地在鳍103上方。另一方面，图2C示出了形成两个分离的栅极叠层120，其中一个与鳍101和102相交，并且另一个与鳍104相交。
图3A-3C分别是根据本发明的实施例的在图2中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在形成栅极叠层120之后，可以在栅极叠层120周围形成间隔物131。可以通过这样的方式实现间隔物131的形成：例如沉积一层间隔物材料或者适合间隔物的材料(诸如电介质材料)，毯式覆盖氧化物层100和在氧化物层100顶上的栅极叠层120，以及随后以定向的方式蚀刻沉积层，只在邻近栅极叠层120的侧壁的区域留下间隔物或者适合间隔物的材料。优选以保形方式执行间隔物材料的沉积，但是也可以使用电介质材料的非保形沉积。如图3B和图3C所示，在定向蚀刻之后，围绕栅极叠层120的侧壁形成了间隔物131。
根据本发明的一个实施例，可以选择间隔物131或者用于制作间隔物131的材料，使得它将容忍或者经受通常在外延硅生长之前执行的预清洁过程，如以下更详细的描述。
图4A-4C分别是根据本发明的实施例的在图3中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在形成间隔物131之后，本发明的实施例包括形成覆盖鳍101-104和栅极叠层120的牺牲层141。可以选择牺牲层141的材料以与高温处理过程兼容，并且还可以选择牺牲层141的材料使得它提供对诸如硅、二氧化硅和/或氮化硅的材料的高蚀刻选择性。例如，与高温处理兼容的碳基材料可以用于形成牺牲层141，所述牺牲层141覆盖氧化物层100和氧化物层100顶上的结构(诸如鳍101-104)。根据一个实施例，用于牺牲层141的与高温过程兼容的材料可以包括(作为非限制性例子)无定形碳、无定形氮化碳和/或聚酰亚胺。还可以使用其它类型的与高温过程兼容的材料。取决于使用的材料的类型，可以通过旋涂过程或者通过基于CVD的沉积过程形成牺牲层141。
图5A-5C分别是根据本发明的实施例的在图4中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在形成之后，牺牲层141可以被图案化以在战略区域中产生开口，在所述战略区域中将形成根据本发明的实施例的进一步的构造。为了产生开口，取决于用于牺牲层141的材料，可以首先可选地平坦化层141的顶表面。例如，可以通过例如化学机械抛光(CMP)过程或者其它平坦化过程使得CVD沉积的牺牲层141的顶表面平坦。接下来，为了图案化牺牲层141，可以首先在牺牲层141的顶上沉积硬掩模层，然后沉积光阻层。然后通过标准光刻过程图案化光阻层。可以形成光阻掩模以具有图案，所述图案代表要在牺牲层141的期望的位置形成的开口。更具体地，开口可以是期望的并且因此在这样的位置实现开口：在该位置，相邻鳍之间(诸如鳍102和鳍103之间)的间隔相对有限，并且在该位置，在形成外延膜的后续步骤期间可能发生相邻鳍之间的电气短路。
光阻图案然后被转印到下面的硬掩模层。本发明的实施例然后在定向蚀刻过程中应用硬掩模层以在如上所述的选择的位置处产生开口，诸如牺牲层141内的开口151、152和153。定向蚀刻过程可以是反应离子蚀刻(RIE)过程，并且可以被调整为对硬掩模层和器件结构中的硅(Si)、氮化硅(SiN)、氧化硅(SiO2)以及其它材料具有高选择性。换句话说，RIE过程可以被调整为特定地对牺牲层141的碳基材料非常有效，而对器件中的其它材料明显不太有效并且将几乎不蚀刻器件中的其它材料。如作为在A-A，处获取的截面图的图5C所示，穿过碳基牺牲层141形成开口152并且暴露牺牲层141下面的氧化物层100的顶表面的至少一部分。
图6A-6C分别是根据本发明的实施例的在图5中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在产生碳基牺牲层141内的开口151-153之后，可以使用电介质材料以有效地填满开口151、152和153，由此在氧化物层100的顶上产生阻挡结构161、162和163。更具体地，例如，可以首先将电介质材料沉积在牺牲层141的顶上以及开口151-153中。随后，可以使用CMP过程去除过量的电介质材料(诸如牺牲层141顶上的电介质材料)，只留下151-153的开口中的电介质材料。CMP过程可以在碳基牺牲层141处停止。
根据本发明的一个实施例，用于形成阻挡结构161-163的合适的材料可以包括，例如，通过在约500摄氏度下执行的原子层沉积(ALD)过程沉积的氮化硅(SiN)；通过在约250～400摄氏度下执行的ALD过程沉积的氧化铪(HfO2)；和/或通过在约250～400摄氏度下的ALD过程沉积的氧化铝(Al2O2)。与高温过程兼容的牺牲层141使得以上形成阻挡结构161-163的过程能够在它们各自的高温处执行。
图7A-7C分别是根据本发明的实施例的在图6中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在已经用电介质材料填满碳基牺牲层141中的开口(诸如开口151-153)之后，牺牲层141可以被去除以暴露下面的氧化物层100、栅极叠层120以及鳍101-104。可以通过湿和干蚀刻技术的组合来实现牺牲层141的去除。例如，可以由对于阻挡结构161-163的材料具有选择性的如图5所示的在产生开口151-153中使用的类似过程来实现牺牲层141的去除。此外，用于去除牺牲层141的任何所采用的去除技术被调整为对除了碳基牺牲层141之外的器件结构300的材料具有高选择性。例如可以使得干蚀刻过程对硅(Si)、氧化硅(SiO2)和氮化硅(SiN)具有高选择性。
此处，要注意，已经在被认为是防止相邻鳍的短路的关键区域中在氧化物层100的顶上产生了阻挡结构或者阻挡膜161-163。例如，在鳍102和103之间形成了阻挡结构或者阻挡膜162以防止二者在后续过程中的电气短路。
图8A-8C分别是根据本发明的实施例的在图7中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在已经产生阻挡结构161-163之后，可以执行硅基外延膜生长以在鳍101-104周围产生外延膜181、182、183、184、185、186、187和188。尽管由于硅外延膜通常不在氧化物层(诸如基板109的氧化物层100)的顶上生长，因而硅外延膜181-188可以在图8中被示出为分离的或者孤立的，但是外延膜181-188可以共同是单个外延膜或者是单个外延膜的一部分。在执行一个膜或多个膜的外延生长之前，可以执行基板109(尤其是在基板109的氧化物层100的顶上形成的鳍101-104的表面)的预清洁，以去除鳍的硅表面上可能的污染物和/或异物。硅外延膜181-188可以用于，例如，通过增加用于形成硅化物和/或用于形成局部互连的硅(Si)接触面积来为FinFET晶体管180降低外部接触电阻。在外延生长的过程期间，在一个实施例中，横向生长的外延膜184和185例如可能抵达阻挡结构162并且被阻挡结构162的存在所阻止。在另一个实施例中，外延膜184和185可能朝着阻挡结构162横向生长，并且可能抵达或者不抵达阻挡结构162。在任何情况下，阻挡结构162防止或者阻碍鳍102通过外延膜184和185接触鳍103。因此，阻挡结构162在此处还可以被称为生长停止器162。作为结果，防止了相邻鳍之间的潜在电气短路，从而防止了相邻FET之间的潜在电气短路。
图9A-9C分别是根据本发明的实施例的在图8中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在生长外延膜181-188之后，可以使用已知或者将来开发的工艺和/或技术来执行形成FinFET晶体管180的剩余步骤，半导体结构300然后被封装到另一电介质材料中。例如，可以沉积电介质材料191以覆盖氧化物层100、鳍101-104和在鳍周围形成的外延膜、栅极叠层120、以及阻挡结构或者生长停止器161-163。电介质材料191可以包括适于作为层间电介质(ILD)层的氧化硅(SiO2)、氮化硅(SiN)和/或任何其它材料。
图10A-10C分别是根据本发明的实施例的在图9中示出的步骤之后的制造半导体结构的过程期间的半导体结构的立体图、俯视图和截面图的说明性示图。在用电介质材料191覆盖氧化物层100和氧化物层100顶上的器件结构之后，可以形成到FinFET晶体管180的源极/漏极和/或栅极电极的导电接触件。可以通过首先在电介质层191中产生接触开口以暴露下面的栅极叠层以及源极/漏极外延膜来实现接触件的形成。可以可选地在前面的一个步骤或多个步骤中硅化栅极叠层和/或源极/漏极外延膜。随后，可以用一种或多种导电材料填充电介质层191中的开口，所述一种或多种导电材料诸如为例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、或者一种或多种上述材料或者其它合适的金属或掺杂的半导体材料的组合。可以通过沉积和其它已知或将来开发的技术来执行开口的填充。
虽然此处已经描述和示出了本发明的某些特征，但是对本领域普通技术人员来说将出现很多修改、替代、改变和等同物。因此，要理解，所附权利要求是要覆盖落入本发明的精神内的所有这些修改和改变。

Claims (17)

1.一种防止相邻器件的短路的方法，包括：
在基板(109)上形成多个场效应晶体管的多个鳍(101-104)；
形成覆盖所述多个鳍的牺牲层(141)；
在所述牺牲层中产生开口(152)，所述开口位于第一鳍(102)和第二鳍(103)之间并且暴露其上形成有所述第一鳍和第二鳍的所述基板；
用电介质材料(162)填充所述开口以直接在所述基板的顶部以及在所述多个鳍中的所述第一鳍和所述第二鳍之间形成至少一个阻挡结构(162)；以及
从所述多个鳍生长外延膜(181-188)，所述外延膜从至少所述第一鳍和第二鳍的侧壁水平地延伸，并且所述阻挡结构(162)防止所述第一鳍和第二鳍通过所述外延膜彼此接触。
2.根据权利要求1所述的方法，其中所述牺牲层包括与高温处理过程兼容的碳基材料，所述碳基材料是无定形碳或者无定形氮化碳。
3.根据权利要求1所述的方法，其中所述牺牲层包括与高温处理过程兼容的聚酰亚胺。
4.根据权利要求1所述的方法，其中填充所述开口包括通过在约500摄氏度下执行的原子层沉积ALD过程在所述开口中沉积氮化硅，或者通过在250～400摄氏度下的所述ALD过程在所述开口中沉积氧化铪或氧化铝。
5.根据权利要求1所述的方法，还包括，在生长所述外延膜之前：
去除所述牺牲层，由此暴露所述牺牲层下面的所述多个鳍以及所述阻挡结构；以及
预清洁所述多个鳍以去除污染物和异物。
6.根据权利要求1所述的方法，还包括：
沉积覆盖所述外延膜和所述阻挡结构的电介质层(191)；以及
产生导电接触件(1101-1102)，所述接触件穿过所述电介质层接触所述多个鳍和所述外延膜中的至少一个。
7.根据权利要求1所述的方法，其中所述基板是在氧化物层的顶上具有硅层的绝缘体上硅(SOI)基板，并且其中形成所述多个鳍包括蚀刻所述硅层成为位于所述氧化物层顶上的所述多个鳍。
8.一种防止相邻器件的短路的方法，包括：
在基板(109)上形成多个场效应晶体管的多个鳍(101-104)；
用牺牲层(141)覆盖所述多个鳍；
在所述牺牲层中产生开口(152)，所述开口位于第一鳍(102)和第二鳍(103)之间并且暴露其上形成有所述第一鳍和第二鳍的所述基板；以及
在所述开口内沉积电介质材料(162)以在所述多个鳍中的所述第一鳍和所述第二鳍之间在所述牺牲层内形成至少一个阻挡结构(162)，其中所述至少一个阻挡结构(162)的底部与所述第一鳍(102)和所述第二鳍(103)的底部齐平；以及
从所述多个鳍生长外延膜(181-188)，所述外延膜从所述第一鳍和第二鳍的侧壁朝着所述阻挡结构生长。
9.根据权利要求8所述的方法，其中所述牺牲层由与高温处理过程兼容的碳基材料制成，所述碳基材料是无定形碳或者无定形氮化碳。
10.根据权利要求8所述的方法，其中所述牺牲层是与高温处理过程兼容的聚酰亚胺层。
11.根据权利要求8所述的方法，其中在所述开口内沉积所述电介质材料包括通过在约500摄氏度下执行的原子层沉积ALD过程沉积氮化硅，或者通过在250～400摄氏度下的所述ALD过程沉积氧化铪，或者通过在250～400摄氏度下的所述ALD过程沉积氧化铝。
12.根据权利要求8所述的方法，还包括，在生长所述外延膜之前：
去除所述牺牲层，以暴露所述牺牲层下面的所述多个鳍以及所述阻挡结构；以及
预清洁所述多个鳍，由此去除在所述多个鳍的暴露表面处的污染物。
13.根据权利要求8所述的方法，还包括：
沉积覆盖所述外延膜和所述阻挡结构的电介质层(191)；以及
产生导电接触件(1101-1102)，所述接触件穿过所述电介质层接触所述多个鳍和所述外延膜中的至少一个。
14.根据权利要求8所述的方法，其中所述基板是在氧化物层的顶上具有硅层的绝缘体上硅(SOI)基板，并且其中形成所述多个鳍包括蚀刻所述硅层成为位于所述氧化物层顶上的所述多个鳍。
15.一种防止相邻器件的短路的方法，包括：
提供绝缘体上硅基板(109)，所述绝缘体上硅基板在氧化物层(100)的顶上具有硅层；
图案化所述绝缘体上硅基板的所述硅层成为多个鳍式场效应晶体管(FinFET)的多个鳍(101-104)；
形成覆盖所述多个鳍的牺牲层(141)；
在所述牺牲层中产生开口(152)，所述开口位于第一鳍(102)和第二鳍(103)之间并且暴露其上形成有所述第一鳍和第二鳍的所述基板；以及
用电介质材料(162)填充所述开口以在所述多个鳍中的所述第一鳍和所述第二鳍之间形成至少一个阻挡结构(162)，其中所述至少一个阻挡结构(162)的底部与所述第一鳍(102)和所述第二鳍(103)的底部齐平；以及
从所述多个鳍生长外延膜(181-188)，所述外延膜从至少所述第一鳍和第二鳍的侧壁水平地延伸，并且所述阻挡结构阻碍所述第一鳍通过所述外延膜抵达所述第二鳍。
16.根据权利要求15所述的方法，其中所述牺牲层包括与高温处理过程兼容的碳基材料，所述碳基材料是无定形碳或者无定形氮化碳。
17.根据权利要求15所述的方法，其中所述牺牲层包括与高温处理过程兼容的聚酰亚胺。
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