CN108933084B - 用于纳米片装置的取代金属栅极图案化 - Google Patents

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Abstract

本发明涉及用于纳米片装置的取代金属栅极图案化，其关于一种用于纳米片装置的取代金属栅极图型化的方法，包括：在衬底上形成第一与第二纳米片堆栈，该第一与第二纳米片堆栈彼此相邻，并且各包括以一距离分开的垂直相邻的纳米片；沉积围绕该第一纳米片堆栈的第一金属、及该第一金属的围绕该第二纳米片堆栈的第二部分；在该第一纳米片堆栈与该第二纳米片堆栈之间形成隔离区；利用蚀刻程序移除该第一金属的围绕该第二纳米片堆栈的该第二部分，该隔离区防止该蚀刻程序伸抵该第一金属的该第一部分，并且藉以防止移除该第一金属的该第一部分；以及沉积将该第二纳米片堆栈的各该纳米片围绕的第二金属。

Description

用于纳米片装置的取代金属栅极图案化
技术领域
本发明是涉及集成电路设计，并且更尤指形成用于纳米片晶体管装置的功函数金属。
背景技术
纳米片晶体管是指一种场效晶体管(FET)，其包括在一对源极/漏极区之间延展的多个堆栈的纳米片。FET一般包括在半导体衬底中形成并通过沟道区分开的掺杂源极/漏极区。栅极绝缘层置于沟道区上面，传导栅极电极置于栅极绝缘层上面。栅极绝缘层与栅极电极可一起称为用于装置的栅极堆栈。通过对栅极电极施加适度电压，沟道区变为具有传导性，并且容许电流从源极区流动至漏极区。
为了改善FET的运作速度且为了增大集成电路(IC)上FET的密度，设计在尺寸方面已逐渐变更小。FET中尺寸及沟道长度缩减可改善FET的切换速度。若干挑战随着FET及IC的特征尺寸愈来愈小而显现。举例而言，传统平面性FET尺寸显著缩小可能造生静电问题及电子迁移率降低。缩小后的平面型FET可具有更短的栅极长度，以致更难以控制沟道。诸如「环绕式栅极」纳米线或纳米片结构等新装置架构容许进一步调整IC尺寸，部分原因在于栅极经结构化而环绕沟道。此结构可提供更佳的控制而使漏电流更低、运作更快，并且输出电阻更低。
在诸如纳米片FET等非常小的晶体管中，金属栅极用于避免阈值电压出现不期望的变异。FET的阈值电压为在源极与漏极之间建立传导路径所需的最小电压。金属栅极搭配功函数金属及具有高介电常数(高k)的一层一起使用，称为高k金属栅极(HKMG)。功函数金属一般位于高k层与金属栅极之间，并且用于调整晶体管的阈值电压。不同的晶体管可能需要不同的阈值电压，功函数金属也因此不同。举例而言，PFET(所具沟道含有电洞的FET)与NFET(所具沟道含有电子的FET)可能需要不同的功函数金属。在纳米片装置中，使功函数金属将纳米片完全环绕以形成足够、可靠的接触可能具有重要性。
有一些集成电路称为双金属集成电路，兼含NFET与PFET。这些双金属集成电路可能需要至少两种不同的功函数金属，一种用于PFET且另一种用于NFET。在一些情况下，集成电路设计可包括直接相邻于NFET的PFET。在此状况下，相邻FET的纳米片周围可能难以完全沉积不同的功函数金属。举例而言，将第一功函数金属涂敷至两FET之后，必须将第一功函数金属从需要第二功函数金属的FET移除。各向同性蚀刻可将第一功函数金属从需要第二功函数金属的FET的诸纳米片之间移除。各向同性蚀刻可将功函数金属从目标FET的诸片体之间蚀刻掉，但同时将会依循该层功函数金属至相邻FET，建立底部截槽。在将第一功函数金属从目标FET的该片体之间移除所需的时间内，该底部截槽可延展到足以使相邻FET的纳米片曝露。
发明内容
本发明的第一态样提供一种方法，其包括：在衬底上形成第一与第二纳米片堆栈，该第一与第二纳米片堆栈彼此相邻，并且各包括以一距离分开的垂直相邻的纳米片；沉积第一金属，使得该第一金属的第一部分围绕该第一纳米片堆栈的各该纳米片，并且该第一金属的第二部分围绕该第二纳米片堆栈的各该纳米片；在该第一纳米片堆栈与该第二纳米片堆栈之间形成隔离区；利用蚀刻程序移除该第一金属的围绕该第二纳米片堆栈的该第二部分，该隔离区防止该蚀刻程序伸抵该第一金属的该第一部分，并且藉以防止移除该第一金属的该第一部分；移除该隔离区；以及沉积围绕该第二纳米片堆栈的各该纳米片的第二金属。
附图说明
本发明的具体实施例将搭配下列图式详述，其中相似的名称表示相似的组件，并且其中：
图1是根据本发明，展示多个纳米片堆栈与栅极区的平面图。
图2A是根据本发明，沿着图1的线条X-X，展示衬底上所形成的源极/漏极区、纳米片堆栈、及虚设栅极的截面图。
图2B是沿着图1的线条Y-Y，展示根据本发明所形成的纳米片堆栈及虚设栅极的截面图。
图2C是沿着图1的线条Z-Z，展示根据本发明所形成的虚设栅极的截面图。
图3A是根据本发明，展示虚设栅极、栅极切口隔离区及纳米片的平面图。
图3B是根据本发明，沿着图3A的线条Z-Z，展示形成栅极切口隔离区的截面图。
图3C是根据本发明，沿着图3A的线条Y-Y，展示形成栅极切口隔离区的截面图。
图4是根据本发明，沿着图1的线条Y-Y，展示移除虚设栅极的截面图。
图5是根据本发明，沿着图1的线条Y-Y，展示沉积高k介电层与第一功函数金属的截面图。
图6是根据本发明，沿着图1的线条Y-Y，展示掩蔽第一纳米片堆栈的截面图。
图7是根据本发明，沿着图1的线条Y-Y，展示将第一功函数金属的一部分从第二纳米片堆栈移除的截面图。
图8是根据本发明，沿着图1的线条Y-Y，展示将屏蔽从第一纳米片堆栈移除的截面图。
图9A是根据本发明，沿着图1的线条Y-Y，展示移除栅极切口隔离区的截面图。
图9B是根据本发明，沿着图1的线条Z-Z，展示移除栅极切口隔离区的截面图。
图10A是根据本发明，沿着图1的线条Y-Y，展示沉积第二功函数金属的截面图。
图10B是根据本发明，沿着图1的线条Z-Z，展示沉积第二功函数金属的截面图。
图11是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示在纳米片堆栈上沉积高k介电层与第一功函数金属的截面图。
图12是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示移除栅极的一部分并且形成栅极切口隔离区的截面图。
图13是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示将第一功函数金属的一部分从第二纳米片堆栈移除的截面图。
图14是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示移除栅极切口隔离区的截面图。
图15是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示沉积第二功函数金属的截面图。
图16是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示掩蔽第一纳米片堆栈的截面图。
图17是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示定向性蚀刻的截面图。
图18是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示形成隔离区的截面图。
图19是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示掩蔽第二纳米片堆栈的截面图。
图20是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示将屏蔽从第二纳米片堆栈移除的截面图。
图21是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示将隔离区的一部分移除的截面图。
图22是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示将第一金属从第二纳米片堆栈移除的截面图。
图23是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示将屏蔽从第一与第二纳米片堆栈移除的截面图。
图24是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示穿过第一金属的一部分进行蚀刻以使衬底曝露的截面图。
图25是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示将覆盖第一与第二纳米片堆栈的屏蔽移除的截面图。
图26是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示形成一软屏蔽，以覆盖第一金属的第一部分、第一金属的与该第一部分连接的一部分、及已曝露的衬底、以及将第一金属的第二部分从第二纳米片堆栈移除的截面图。
图27是根据本发明的进一步具体实施例，沿着图1的线条Y-Y，展示将覆盖第一金属与已曝露的衬底的屏蔽移除的截面图。
需注意到的是，本发明的图式并未按照比例。该图式用意仅在于绘示本发明的典型态样，因而不应该视为限制本发明的范畴。在图式中，相同的附图标记代表该图式之间相似的组件。
具体实施方式
本发明的具体实施例提供取代金属栅极图型化的方法，可使用在集成电路(IC)中的纳米片晶体管装置，。纳米片晶体管是指在一对源极/漏极区之间纳米片堆栈上布置有栅极、并且在该对源极/漏极区之间延展有多个纳米片的晶体管。该纳米片是通过牺牲层垂直隔开。
在诸如纳米片FET等非常小的晶体管中，金属栅极是用于避免阈值电压出现不期望的变异。FET的阈值电压为在源极与漏极之间建立传导路径所需的最小电压。金属栅极可连同功函数金属、及一层高介电常数(高k)材料用于形成高k金属栅极(HKMG)。功函数金属可位于高k层与金属栅极之间，并且可用于调整晶体管的阈值电压。不同的晶体管可能需要不同的阈值电压，功函数金属也因此不同。举例而言，PFET(所具沟道含有电洞的FET)与NFET(所具沟道含有电子的FET)可能需要不同的功函数金属。在纳米片装置中，功函数金属可将纳米片完全环绕以形成更可靠的接触。
有一些集成电路称为双金属集成电路，兼含NFET与PFET。这些双金属集成电路大体上使用二或更多种相异的功函数金属，举例来说，一种用于PFET且另一种用于NFET。在一些情况下，IC设计可包括直接相邻于NFET的PFET。在此一情境中，相邻FET的纳米片周围可能难以完全沉积功函数金属。举例而言，将第一功函数金属涂敷至两FET之后，可能必须将第一功函数金属从需要第二功函数金属的FET移除。可能需要各向同性蚀刻才能将第一功函数金属从需要第二功函数金属的FET的诸纳米片之间移除。各向同性蚀刻可包括湿蚀刻或其它化学蚀刻。各向同性蚀刻会将功函数金属从目标FET的诸片体之间蚀刻掉，但同时将会依循该层功函数金属至相邻FET，建立底部截槽。在将第一功函数金属从目标FET的该片体之间移除之后，所产生的底部截槽可延展到足以使相邻FET的纳米片曝露。
本发明提供一种用于纳米片装置的取代金属栅极(HKRMG)图型化方法。在一些具体实施例中，栅极切口隔离区可缩减或消除底部截槽，使得底部截槽不使相邻的纳米片曝露。所产生的集成电路(IC)可包括沉积于相邻的纳米片堆栈上的两种不同功函数金属。
据了解，本发明将依照具有硅衬底的给定说明性架构作说明，然而，可在本发明的范畴内改变其它架构、结构、衬底材料、及程序特征。
亦将了解的是，诸如一层、区域或衬底的组件若称为位在另一组件「上」或「上方」，则可直接位在该另一组件上，或者亦可存在中介组件。相比之下，一组件若是称为「直接」位在另一组件「上」或「直接」位在另一组件「上方」，则可以不存在中介组件。亦将了解的是，一组件若称为「连接」或「耦接」至另一组件时，则可直接连接或耦接至该另一组件，或可存在中介组件。相比之下，一组件若是称为「直接连接」或「直接耦接」至另一组件，则可以不存在中介组件。
如本文中所述的方法可用于制造IC芯片。所产生的集成电路芯片可与其它芯片、离散电路组件、及/或其它信号处理装置整合为下列任一者的部分：(a)中间产品，诸如主板，或(b)最终产品。最终产品可以是包括集成电路芯片的任何产品。
本说明书中对于本发明的「一项具体实施例」或「一具体实施例」、及以上的其它变例的参照意味着配合该具体实施例所述的特定特征、结构、特性等等是含括于本发明的至少一项具体实施例中。因此，整篇说明书各处出现的「在一项具体实施例中」或「在一具体实施例中」等词组、以及任何其它变例不必然全都指到相同的具体实施例。
要领会的是，举例而言，至于「A/B」、「A及/或B」及「A与B其中至少一者」，以下「/」、「及/或」及「其中至少一者」中任一者在使用方面，用意为含括仅选择第一列示选项(a)、或仅选择第二列示选项(B)、或两选项都选择(A与B)。举进一步实施例来说，至于「A、B、及/或C」及「A、B及C其中至少一者」，此类措辞用意在于含括仅选择第一列示选项(A)、或仅选择第二列示选项(B)、或仅选择第三列示选项(C)、或选择第一与第二列示选项(A与B)、或仅选择第一与第三列示选项(A与C)、或仅选择第二与第三列示选项(B与C)、或三个选项全都选择(A与B与C)。如所属领域技术人员轻易明白者，列示的项目数量并无限制。
现请参阅图式，其中相同的附图标记代表相同或类似的组件，图1绘示多个纳米片堆栈104与栅极106的平面图。图1展示在两个相邻纳米片堆栈104之间延展的多个栅极106。图1展示沿着栅极106并且垂直于纳米片堆栈104延展的截面线Y-Y。图1亦展示沿着纳米片堆栈104并且垂直于多个栅极106延展的截面线X-X。图1亦展示垂直于多个栅极106并且在诸纳米片堆栈104之间延展的截面线Z-Z。
图2A、2B及2C各展示预先存在的纳米片装置110。形成预先存在的纳米片装置110可包括在衬底112上形成源极/漏极区108。在一项具体实施例中，源极/漏极区108可磊晶生长自纳米片118的侧壁。图2A中所示的衬底112包括布置于半导体层116上的介电层114。然而，应了解的是，衬底112可包括硅衬底、硅绝缘体(SOI)衬底、或其它衬底材料而不脱离本发明。形成预先存在的纳米片装置110亦可包括形成在源极/漏极区108之间延展的多个纳米片堆栈104。多个纳米片堆栈104各可包括多个交替的纳米片118及牺牲层120。各纳米片堆栈104上可布置一虚设栅极122。虚设栅极122可包括半导体材料。在一项具体实施例中，虚设栅极122可包括布置于薄二氧化硅(SiO2)层上的非晶硅(a-Si)。在一项具体实施例中，介于相邻虚设栅极122之间的空间可用介电质来填充。在一项具体实施例中，介电质164可通过化学气相沉积(CVD)、高密度电浆化学气相沉积(HDP-CVD)、或高外观比程序(HARP)来形成。介电质164可包括任何层间或内层介电材料，包括无机介电材料、有机介电材料、或以上的组合。合适的介电材料包括碳掺杂二氧化硅材料；氟化硅酸盐玻璃(FSG)；有机聚合热固性材料；碳氧化硅；SiCOH介电质；氟掺杂氧化硅；旋涂玻璃；硅倍半氧烷，包括氢硅倍半氧烷(HSQ)、甲基硅倍半氧烷(MSQ)、及HSQ与MSQ的混合物或共聚物；苯环丁烯(BCB)为基础的聚合物介电质、以及任何含硅的低k介电质。使用硅倍半氧烷化学作用具有SiCOH类组成的旋涂低k膜实施例包括HOSPTM(可得自Honeywell)、JSR 5109与5108(可得自JapanSynthetic Rubber)、ZirkonTM(可得自Shipley Microelectronics，Rohm and Haas的一个部栅)、以及多孔低k(ELk)材料(可得自Applied Materials)。碳掺杂二氧化硅材料、或有机硅烷的实施例包括Black DiamondTM(可得自Applied Materials)及CoralTM(可得自LamResearch)。HSQ材料的一实施例为FOxTM(可得自Dow Corning)。在一项具体实施例中，介电质164可包括氧化物。在一项具体实施例中，本方法可包括介电质164的平坦化。介电质164的平坦化可通过化学机械研磨(CMP)发生。在一特定具体实施例中，介电质164的平坦化可通过多晶开口CMP(poly-open CMP，简称POC)发生。
图2A是沿着图1中的线条X-X，展示预先存在的纳米片装置110的截面图。图2B是沿着图1中的线条Y-Y，展示预先存在的纳米片装置110的截面图。图2C是沿着图1中的线条Z-Z，展示预先存在的纳米片装置110的截面图。这些取向适用于该图式。
在一项具体实施例中，牺牲层120可包括硅锗(SiGe)。纳米片118可含有半导电性材料，包括但不限于硅、锗、硅锗、碳化硅、以及主要由一或多种III-V族化合物半导体所组成者，该化合物半导体具有由化学式AlX1GaX2InX3AsY1PY2NY3SbY4所定义的组成，其中X1、X2、X3、Y1、Y2、Y3及Y4代表相对比例，各大于或等于零，而且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对莫耳量)。其它合适的衬底包括具有以下组成的II-VI族化合物半导体：ZnA1CdA2SeB1TeB2，其中A1、A2、B1及B2为各大于或等于零的相对比例，并且A1+A2+B1+B2＝1(1为总莫耳量)。
在一项特定具体实施例中，纳米片118可包括硅(Si)。纳米片堆栈104可包括SiGe牺牲层120与Si纳米片118的交替层。纳米片堆栈104可包括至少一个纳米片118。在一项具体实施例中，纳米片堆栈104包括三个纳米片118。衬底112可包括位在主体半导体衬底116上方的埋置型绝缘体层114。埋置型绝缘体层114举例而言，可包括氧化硅，并且半导体层116可包括纳米片118所列示的任何半导体材料。
图2A、2B及2C亦展示形成预先存在的纳米片装置110可包括形成多个隆起源极/漏极(S/D)区108。隆起S/D区108可相邻于纳米片堆栈104而成，使得纳米片118在相邻隆起S/D区1008的诸部分之间延展。为了厘清各个截面中栅极106与纳米片118的取向，图1的平面图省略了S/D区108。应了解的是，纳米片118可不伸透S/D区108。在一项具体实施例中，纳米片118在相邻S/D区108之间延展，并且未伸透S/D区108。在一项具体实施例中，可外延生长S/D区108。「外延生长」及「外延形成及/或生长」等词意为在半导体材料的沉积表面上生长半导体材料，其中该半导体材料可与该沉积表面的半导体材料具有相同的结晶特性。在外延生长程序中，来源气体所提供的化学反应剂受到控制，而系统参数是设定成使得沉积原子采足以在半导体衬底的沉积表面上绕动的能量抵达该沉积表面，并且沉积原子本身的取向符合沉积表面原子的晶体排列。因此，外延半导体材料与可在其上形成的沉积表面可具有相同的结晶特性。举例而言，{100}晶体表面上的外延半导体材料可有{100}取向。在一些具体实施例中，外延生长程序对于在半导体表面上的形成可有选择性，并且可不在诸如二氧化硅或氮化硅表面的介电质表面上沉积材料。在一项特定具体实施例中，S/D区108可通过外延生长重度掺杂的硅(Si)或硅锗(SiGe)来形成。
可使用例如沉积氮化硅(SiN)等任何目前已知或后开发的技巧，在虚设栅极122上方形成栅极硬罩124。举例而言，在一项具体实施例中，栅极硬罩124可包括沉积于虚设栅极122上的如SiN的材料。在此一具体实施例中，偏移间隔物126可通过移除牺牲层120的对纳米片118有选择性的一部分、并且沉积SiN取代牺牲层120遭受移除的部分来形成。应了解的是，栅极硬罩124及偏移间隔物126可包括不同材料。举例而言，在一项具体实施例中，栅极硬罩124可包括SiN，并且偏移间隔物126可包括SiBCN(硅硼碳氮化物)。偏移间隔物126的形成可包括间隔物下拉形成程序、侧壁影像移转(SIT)、原子层沉积(ALD)、反应性离子蚀刻(RIE)、或任何其它目前已知或以后才开发的偏移间隔物126形成技巧。在一项具体实施例中，形成偏移间隔物126之后，可从纳米片118的侧壁外延生长源极/漏极区108。
图3A是展示虚设栅极122、纳米片118、及多个栅极切口隔离区128的平面图。图3B是沿着线条Z-Z展示图3A的截面图，以及图3C是沿着线条Y-Y展示图3A的截面图。如图3C清楚所示，各虚设栅极122的一部分可在介于诸纳米片堆栈104之间的位置被移除，并且以栅极切口隔离区128来取代。在一项具体实施例中，虚设栅极是通过穿过对衬底112有选择性的栅极硬罩124及虚设栅极122进行蚀刻来切割。在一项具体实施例中，切割虚设栅极122包括将屏蔽(图未示)涂敷至栅极硬罩124、以及使用电浆蚀刻、反应性离子蚀刻、或其它各向异性蚀刻程序将材料从虚设栅极122移除。可沉积栅极切口隔离区128以取代从虚设栅极122移除的材料。在一项具体实施例中，栅极切口隔离区128包括氮化物材料。在一项特定具体实施例中，栅极切口隔离区128包括氮化硅。
图4展示移除虚设栅极122的程序。虚设栅极122的移除包括通过化学机械研磨(CMP)移除虚设栅极122上面的诸层介电质与栅极硬罩124(图3A及3B中有展示)。虚设栅极122的移除亦可包括对衬底112、纳米片118、与栅极切口隔离区128有选择性的各向同性蚀刻。在一项具体实施例中，虚设栅极122的移除可包括移除对SiO2有选择性的a-Si，然后进行短暂的SiO2移除以使纳米片118曝露。在一项具体实施例中，可通过湿式热氨蚀刻、或氢氧化四甲基铵(TMAH)湿蚀刻对SiO2选择性移除a-Si。薄SiO2层可通过稀氢氟酸(DHF)蚀刻来移除。
图5展示沉积高k介电层130与第一功函数金属132的程序。通过原子层沉积(ALD)、热原子层沉积、或任何其它为了沉积高k介电质而目前已知或以后才开发的类似程序，可在纳米片118上沉积高k金属层130。在一项具体实施例中，可在纳米片118上沉积高k层130，使得高k层130完全围绕各纳米片118。在一项具体实施例中，可在纳米片118、衬底112、栅极硬罩124、与栅极切口隔离区128上沉积高k层130。在一项具体实施例中，高k层130可为薄层，使得高k层130未夹止介于诸纳米片118之间的空间。可在高k层130上方沉积第一功函数金属132，使得第一功函数金属132完全围绕纳米片堆栈104中的各纳米片118。在一项具体实施例中，仅通过围绕隔离区128的第一功函数金属132的一部分，便可将位在第一纳米片堆栈134上方的第一功函数金属132连接至位在第二纳米片堆栈136上方的第一功函数金属132。在一项具体实施例中，第一功函数金属132可完全填充介于各纳米片堆栈104的诸个别纳米片118之间的任何其余空间。
图6展示掩蔽第一纳米片堆栈134并使第二纳米片堆栈136曝露的程序。掩蔽第一纳米片堆栈134可包括在第一纳米片堆栈134与第二纳米片堆栈136上方沉积有机平坦化层(OPL)138或其它软屏蔽材料、以及图型化位在第一纳米片堆栈134上方的屏蔽142。屏蔽142可包括光阻材料144及介于光阻材料144与OPL 138之间的抗反射涂层146。抗反射涂层146可包括含硅抗反射涂层(SiARC)或其它抗反射涂层(ARC)材料，诸如TiARC、TiOx、SiON等。在一项具体实施例中，形成屏蔽142包括在OPL 138上方沉积抗反射涂层146，然后在抗反射涂层146上方沉积光阻材料144。可通过光刻程序将光阻材料144从第二纳米片堆栈136上方的抗反射涂层146移除。第二纳米片堆栈136上方的抗反射涂层146及OPL 138可通过反应性离子蚀刻(RIE)程序来移除，以使第二纳米片堆栈136上方的第一功函数金属132曝露。在RIE程序期间，可将光阻材料144从第一纳米片堆栈134上方移除。
第二纳米片堆栈136的曝露可包括各向异性蚀刻对第一功函数金属132有选择性的光阻层144及已曝露OPL 138。各向异性蚀刻可包括反应性的反应性离子蚀刻(RIE)、或任何其它目前已知或以后才开发的合适的各向异性蚀刻程序。因此，在图6所示的具体实施例中，第一纳米片堆栈134可被第一纳米片堆栈134上方的OPL 138上留下的抗反射涂层146掩蔽，并且可使第二纳米片堆栈136上的第一功函数金属132曝露。在一项具体实施例中，抗反射涂层146可接着通过对OPL 138及第一功函数金属132有选择性的蚀刻剂被移除。如图6所示，OPL 138可覆盖位在第一纳米片堆栈134上方的第一功函数金属132、及在隔离区128周围的一部分的第一功函数金属132。
图7是展示包括将第一功函数金属132的一部分从第二纳米片堆栈136移除的一程序的截面图。可通过各向同性蚀刻将第一功函数金属132从第二纳米片堆栈136移除。可通过各向同性蚀刻将第一功函数金属132从第二纳米片堆栈136的诸纳米片118之间移除。将第一功函数金属132从第二纳米片堆栈136的诸纳米片118之间各向同性蚀刻亦可将第一功函数金属132的通过OPL 138掩蔽的一小部分移除，以建立底部截槽148。底部截槽148如图7所示，是可接受的，因为底部截槽148未与第一纳米片堆栈134的纳米片118交会。所以，第一纳米片堆栈134的纳米片118可维持完全被第一功函数金属132围绕。
图8是展示将OPL 138从第一纳米片堆栈134移除的程序的截面图。OPL 138可通过对第一功函数金属132及高k层130有选择性的蚀刻剂来移除。于此制作点，如图8所示，第一功函数金属132可留在第一纳米片堆栈134上，并且可让第二纳米片堆栈136上没有功函数金属。
图9A及9B是分别沿着图1的线条Y-Y及Z-Z，展示将栅极切口隔离区128移除的程序的截面图。此程序可包括光刻图型化及蚀刻程序。如图9A清楚所示，可在纳米片堆栈104上方沉积第二OPL 150。在一项具体实施例中，可将第二OPL 150沉积到至少高达栅极切口隔离区128的高度处。在一项具体实施例中，第二抗反射涂层及光阻层可予以沉积在第二OPL150(图未示)上，并且使用光刻图型化及蚀刻程序来图型化，以移除将会再连接栅极106的位置处的栅极切口隔离区128。栅极切口隔离区128可接着通过蚀刻对氧化物有选择性的栅极切口隔离区128来移除。在栅极切口隔离区128包括氮化物的一具体实施例中，将栅极切口隔离区128移除的蚀刻剂亦可移除栅极硬罩124，如图9B清楚所示。回到图9A所示，栅极切口隔离区128的移除可在第一纳米片堆栈134与第二纳米片堆栈136之间留下第一功函数金属132的柱体152。在一项具体实施例中，第二OPL 150可用对第一功函数金属132及高k层130有选择性的蚀刻剂来移除(图未示)。
图10A及10B是分别沿着线条Y-Y及Z-Z，展示沉积位在第一功函数金属132、及第二纳米片堆栈136上方的第二功函数金属154的程序的截面图。可在已曝露高k层130上方沉积第二功函数金属154，使得第二功函数金属154完全围绕第二纳米片堆栈136中的各纳米片118。在一项具体实施例中，第二功函数金属154可完全填充介于第二纳米片堆栈136的诸个别纳米片118之间的任何其余空间。如图10A清楚所示，可在第一功函数金属132的柱体152两旁沉积第二功函数金属154。在图3A至3C中，将栅极106切割以沉积栅极切口隔离区128。然而，IC设计可深思将至少一些栅极106再连接。在一项具体实施例中，可在第二功函数金属154上方沉积栅极金属156。栅极金属156可包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、或铝(Al)。栅极金属156一经形成便可再连接栅极106。将介电质盖体160沉积于栅极金属156上方之前，可使用CMP程序后再使用栅极金属凹陷程序来整平上表面158。在一项具体实施例中，介电质盖体160可包括氮化物。在一项具体实施例中，介电质盖体160可包括氮化硅(SiN)、硅硼碳氮化物(SiBCN)、碳氧化硅(SiCO)、或硅氧碳氮化物(SiOCN)。在一特定具体实施例中，介电质盖体160可包括氮化硅。
图11展示本发明的进一步具体实施例。图11是展示将高k层130及第一功函数金属132沉积的程序的截面图，与以上关于图5所述类似。然而，在本具体实施例中，高k层130及第一功函数金属132的沉积是在移除虚设栅极122之后且在形成栅极切口隔离区128前发生。换句话说，先形成第一虚设栅极122及纳米片堆栈104，如以上所述及图2A至2C所示。随后，如上述依照类似方式移除虚设栅极122并且沉积高k层130、及第一功函数金属132。
图12展示始于图11的具体实施例的程序，其包括形成栅极切口隔离区128。在这里，可在纳米片堆栈104上方沉积OPL 138。在本具体实施例中，可在各该纳米片堆栈104之间形成开口162(如图所示已填充)。开口162可通过掩蔽(图未示)OPL 138并且利用各向异性蚀刻来移除一部分OPL 138来形成。在一项具体实施例中，形成开口162包括穿过第一功函数金属132与高k层130蚀刻至衬底112、将第一纳米片堆栈134上方的第一功函数金属132与第二纳米片堆栈136上方的第一功函数金属132断开。在一项具体实施例中，形成开口162包括进行蚀刻以穿过第一功函数金属132，而使高k层130曝露。如图所示，可在开口162中沉积栅极切口隔离区128。隔离区128可覆盖第一功函数金属132的一部分的截面，其可介于诸纳米片堆栈104之间并且连接至位在第一纳米片堆栈134上方的第一功函数金属132。在一项具体实施例中，沉积栅极切口隔离区128后可进行回蚀程序以使OPL 138露出。
图13展示始于图11的具体实施例的程序，其包括将第一功函数金属132从第二纳米片堆栈136移除。此程序可部分类似于关于以上图6所述的掩蔽第一纳米片堆栈134以及使第二纳米片堆栈136曝露，并且为求扼要，这里不再展示或重申。图13展示一程序、以及将第一功函数金属132从第二纳米片堆栈136移除的结果。与以上关于图7所述类似的是，可将各向同性蚀刻用于将第一功函数金属132从第二纳米片堆栈136移除。然而，在本具体实施例中，各向同性蚀刻未建立底部截槽(例如图7中所示的底部截槽148)。这是因为本具体实施例中的栅极切口隔离区128将第一纳米片堆栈134上的第一功函数金属132与第二纳米片堆栈136上的第一功函数金属132断开(如图12中清楚展示)。
图14展示始于图11的具体实施例的程序，其包括移除栅极切口隔离区128。此程序可实质类似于移除以上关于图9A所述的栅极切口隔离区128，并且为求扼要，不在这里重申。图9A与图14之间的差异可以是，在图14所示替代具体实施例中移除栅极切口隔离区之后，可未遗留第一功函数金属132的柱体152(柱体152是图9A中清楚展示者)。本具体实施例中可以没有柱体152，因为可在第一功函数金属132之后才沉积栅极切口隔离区128，而且栅极切口隔离区128上未形成第一功函数金属132(如图12中展示)。
图15展示始于图11的具体实施例的程序，其包括沉积第二功函数金属154与栅极金属156。此程序可实质类似于如以上关于图10A所述沉积第二功函数金属154的程序，并且为求扼要，不在这里重申。图10A与图15之间的一个差异可以是在图15中，柱体152仍未留下。如此，可将第二功函数金属154沉积在可将第一纳米片堆栈134覆盖的第一功函数金属132上、沉积在可将第二纳米片堆栈136的纳米片118覆盖的高k层130上、以及不沉积在柱体152上(柱体152是图10A中清楚展示者)。
图16展示本发明的进一步具体实施例。图16展示与上述图11类似的程序的截面图。在本具体实施例中，如上述，依照类似方式，在衬底112上形成第一纳米片堆栈134及第二纳米片堆栈136。可如以上关于图5所述，依照类似方式，在纳米片堆栈104上沉积第一功函数金属132。然而，在本具体实施例中，高k层130及第一功函数金属的沉积并未形成任何栅极切口隔离区128。如图16所示，可在第一纳米片堆栈134、及第一功函数金属132介于第一纳米片堆栈134与第二纳米片堆栈136之间的一部分上方形成屏蔽。类似的是，如以上关于图12及13所述，OPL层138及任选抗反射涂层146可沉积于第一纳米片堆栈134及第二纳米片堆栈136上(图未示)并且经过蚀刻，使得第一纳米片堆栈134受掩蔽且第二纳米片堆栈136曝露，如图16所示。
图17展示始于图16的具体实施例的程序，其包括定向性蚀刻第一功函数金属132的曝露部分。在一项具体实施例中，第一功函数金属132的曝露部分可使用各向异性或干蚀刻程序来蚀刻，诸如反应性离子蚀刻(RIE)程序、或任何其它目前已知或以后才开发的各向异性干蚀刻程序。如图17所示，可对高k层130选择性蚀刻第一功函数金属132的曝露部分，使高k层130曝露。各向异性蚀刻程序可将第一纳米片堆栈134上方形成的第一功函数金属132与第二纳米片堆栈136上方形成的第一功函数金属132断开。应了解的是，图16至23所示的具体实施例中可不包括以上关于图12及13所述的具体实施例中所示的开口162。
图18展示始于图16的具体实施例的程序，其包括形成隔离区168。如图18所示，在本具体实施例中，隔离区168可以是纳米片堆栈104上方所形成的保形介电层。在一项具体实施例中，隔离区168可包括介电材料，诸如氮化硅。在一项具体实施例中，隔离区168可通过化学气相沉积(CVD)、高密度电浆化学气相沉积(HDP-CVD)、或高外观比程序(HARP)来形成。在一项具体实施例中，可沉积隔离区168，使得隔离区168将第一纳米片堆栈134上的第一功函数金属132与第二纳米片堆栈136上的第一功函数金属132分开。在本具体实施例中，隔离区168可形成至比OPL 138下面第一功函数金属132的曝露截面还高的高度。隔离区168可接着用OPL 138来覆盖，如图19所示。
图20展示始于图16的具体实施例的程序，其包括移除OPL 138的一部分。在一项具体实施例中，可对隔离区168选择性蚀刻OPL 138并加以控制，使得诸纳米片堆栈104之间的OPL 138不被完全移除。在一项具体实施例中，OPL 138的一部分可留在诸纳米片堆栈104之间，高于在诸纳米片堆栈104之间延展的第一功函数金属132的深度。在一项具体实施例中，OPL 138的控制型移除可包括定时蚀刻。
图21展示始于图16的具体实施例的程序，其包括移除隔离区168的一部分。可通过对OPL 138及高k层130的选择性蚀刻来移除隔离区168。在一项具体实施例中，诸纳米片堆栈104之间可将隔离区168移除至诸纳米片堆栈104之间隔离区168上OPL 138的其余部分的深度。此蚀刻可导致隔离区168的U形部分将第一纳米片堆栈134上的第一功函数金属132与第二纳米片堆栈136上的第一功函数金属132分开，如图所示。
图22展示始于图16的具体实施例的程序，其包括将第一功函数金属132从第二纳米片堆栈136移除。在一项具体实施例中，可通过对隔离区168及OPL 138的选择性蚀刻来移除第一功函数金属132。因此，可将第一功函数金属132从第二纳米片堆栈136的诸纳米片118之间移除。因此，可使第二纳米片堆栈136的纳米片118上的高k层130曝露。与以上关于图7所述类似的是，可将各向同性湿蚀刻用于将第一功函数金属132从第二纳米片堆栈136移除。然而，在本具体实施例中，各向同性蚀刻未建立底部截槽，因为在本具体实施例中，隔离区168将第一纳米片堆栈134上的第一功函数金属132与第二纳米片堆栈136上的第一功函数金属132分开。因此，在第二纳米片堆栈136上第一功函数金属132移除期间，可使第一纳米片堆栈134上的第一功函数金属132不曝露于蚀刻。
图23展示始于图16的具体实施例的程序，其包括移除OPL 138及隔离区168(图中未单独展示)。在一项具体实施例中，OPL 138可用对隔离区168、第一功函数金属132及高k层130有选择性的蚀刻来移除。移除OPL 138之后，隔离区168可通过对第一功函数金属130及高k层130有选择性的蚀刻来移除。在一项具体实施例中，OPL 138及隔离区168可通过对第一功函数金属132及高k层130有选择性的单一蚀刻来移除。在本具体实施例中，如图23所示，移除OPL 138及隔离区168之后，此程序可如以上关于图15所述继续进行。在本具体实施例中，沉积第二功函数金属154的程序可与以上关于图10A及15所详述的程序实质相同，为求扼要，不在本文中重申。然而，与以上关于始于图11的具体实施例所述类似的是，本具体实施例中可没有图10A所示的柱体152。
图24展示本发明的进一步具体实施例。图24展示类似于图12的程序的截面图。如图24所示，在如以上关于图11所述沉积第一功函数金属132之后，可于纳米片堆栈104上方沉积OPL 138。在本具体实施例中，可在各该纳米片堆栈104之间形成开口162。开口162可通过掩蔽(图未示)OPL 138并且将各向异性蚀刻用于移除一部分OPL 138来形成，以使第一功函数金属132曝露。在本具体实施例中，形成开口162可包括进行蚀刻来穿过第一功函数金属132与高k层130，以使衬底112曝露、将第一纳米片堆栈134上方的第一功函数金属132与第二纳米片堆栈136上方的第一功函数金属132断开。在一项具体实施例中，形成开口162包括穿过第一功函数金属132进行蚀刻以使高k层130曝露。
图25展示始于图24的具体实施例的程序。图25展示移除OPL 138、抗反射涂层146及光阻材料144的程序。这些层可通过对第一功函数金属132及衬底112进行选择性蚀刻来移除。如图所示，可将OPL 138从第一纳米片堆栈134及第二纳米片堆栈136移除，使第一功函数金属132曝露。
图26展示始于图24的具体实施例的程序。图26展示将第一纳米片堆栈134及开口162上方第一功函数金属132覆盖的第二OPL 150的形成程序的结果。可直接在衬底112上形成OPL 150在开口162中所形成的部分，如图所示。类似于以上所述的OPL 138，可在纳米片堆栈104上方形成OPL 150，以及可形成并且图型化屏蔽142，以使第二纳米片堆栈136上方的一部分OPL 150曝露(图中有结果)。接着，可将OPL 150从第二纳米片堆栈136移除，使第二纳米片堆栈136上的第一功函数金属132曝露(图未示)。OPL 150可留在第一纳米片堆栈134、开口162、及与第一纳米片堆栈134上方第一功函数金属132连接的任何第一功函数金属132上方。留下的OPL 150可以是隔离区178，其将第一纳米片堆栈134上方的第一功函数金属132与第二纳米片堆栈136上方的第一功函数金属132分开。如图26所示，可利用各向同性蚀刻将第一功函数金属132从第二纳米片堆栈136移除。如以上所述，可能需要各向同性蚀刻才能将第一功函数金属132从第二纳米片堆栈136的诸纳米片118之间移除。隔离区178可防止各向同性蚀刻期间而造成第一纳米片堆栈134上方的第一功函数金属132的移除。
图27展示始于图24的具体实施例的程序。图27展示移除隔离区178的程序。在本具体实施例中，类似于上述OPL 138的移除，隔离区178可通过对第一功函数金属132有选择性的蚀刻来移除。如图27所示，移除隔离区178之后，第一功函数金属132可完全围绕第一纳米片堆栈134的纳米片118，而且第二纳米片堆栈136上方可没有功函数金属。在图27所示的程序之后，如以上所述及图10A与15所示，可将第二功函数金属154涂敷至纳米片堆栈104。本具体实施例中所述的程序可导致类似于上述图15的结构。
在图10A及图15所示的具体实施例中，第一功函数金属132可包括有别于第二功函数金属154的金属。在一项具体实施例中，第一纳米片堆栈134与第一功函数金属132可组合以形成PFET装置，而第二纳米片堆栈136与第二功函数金属组合以形成NFET装置。在第一纳米片堆栈134将会是PFET装置的一具体实施例中，第一功函数金属可包括氮化钛(TiN)。在第二纳米片堆栈136将会是与PFET装置相邻的NFET装置的一具体实施例中，第二功函数金属可包括碳化钛(TiC)、或碳化钛铝(Ti2AlC)。
本方法的具体实施例提供至少一对相邻纳米片FET装置166。请参阅图10A，该对纳米片FET装置166包括布置于衬底112上并且水平相邻于第二纳米片堆栈136的第一纳米片堆栈134。各纳米片堆栈104包括以距离彼此分开的多个垂直相邻的纳米片118。可在第一纳米片堆栈134上布置第一功函数金属132，使得第一功函数金属132完全围绕第一纳米片堆栈134的各纳米片118。可在第二纳米片堆栈136上布置第二功函数金属154，使得第二功函数金属154完全围绕第二纳米片堆栈136的各纳米片118。第一功函数金属132的柱体152可在第一纳米片堆栈134与第二纳米片堆栈136之间垂直延展。续参照图10A，在一项具体实施例中，柱体152与第一纳米片堆栈134之间可布置第二功函数金属154的一部分。如上述，本方法可提供需要不同功函数金属的一对相邻纳米片FET装置166，其不会造成蚀刻有效底部截槽以及损坏该FET装置其中一者的风险。
本发明的说明已基于说明和描述目的而介绍，但用意不在于以所揭示的形式穷举或限制本发明。许多修改及变化对于所属领域技术人员将会显而易知而不脱离本发明的范畴及精神。举例而言，尽管本发明说明与纳米片装置有关的程序，仍得以预见可将类似程序应用于FinFET装置。选择并说明具体实施例是为了更佳阐释本发明的原理及实际应用，并且如适用于经思考的特定用途，让所属领域技术人员能够理解本发明经各种修改的各项具体实施例。

Claims (20)

1.一种制造集成电路的方法，其包含：
在衬底上形成第一与第二纳米片堆栈，该第一与第二纳米片堆栈彼此相邻，并且各包括以一距离分开的垂直相邻的纳米片；
沉积第一金属，使得该第一金属的第一部分围绕该第一纳米片堆栈的各该纳米片，并且该第一金属的第二部分围绕该第二纳米片堆栈的各该纳米片；
在该第一纳米片堆栈与该第二纳米片堆栈之间形成隔离区，该隔离区从该衬底的表面延展至该第一纳米片堆栈的顶部与该第二纳米片堆栈的顶部；
利用蚀刻程序移除该第一金属围绕该第二纳米片堆栈的该第二部分，该隔离区防止该蚀刻程序伸抵该第一金属的该第一部分，并且藉以防止移除该第一金属的该第一部分；
移除该隔离区；以及
沉积将该第二纳米片堆栈的各该纳米片围绕的第二金属。
2.如权利要求1所述的方法，进一步包含在沉积该第一金属之前，先在该衬底及该第一与第二纳米片堆栈的该纳米片上形成具有高介电常数(高k)的一层。
3.如权利要求2所述的方法，其中，该隔离区的该形成包括：
在沉积该第一金属之前，先形成该隔离区，使得该第一金属的该第一部分仅通过该隔离区周围所形成该第一金属的一层连接至该第一金属的该第二部分。
4.如权利要求3所述的方法，进一步包含：
在移除该第一金属的该第二部分之前，先利用软屏蔽覆盖该第一金属的该第一部分、及该隔离区周围的该第一金属的一部分，
其中，该蚀刻程序仅移除该第一金属介于该软屏蔽与该隔离区之间的部分的一小部分。
5.如权利要求4所述的方法，进一步包含：
在形成该隔离区前，先形成自该第一纳米片堆栈延展至该第二纳米片堆栈的虚设栅极；以及
移除该虚设栅极位于该第一纳米片堆栈与该第二纳米片堆栈之间第一位置处的一部分。
6.如权利要求5所述的方法，其中，该隔离区的形成包括在该第一纳米片堆栈与该第二纳米片堆栈之间该虚设栅极被移除的该部分的该第一位置处形成该隔离区。
7.如权利要求2所述的方法，其中，在沉积该第一金属期间，于高k层上沉积该第一金属的第三部分，该第一金属的该第三部分连接该第一金属的该第一与该第二部分。
8.如权利要求7所述的方法，进一步包含：
通过进行蚀刻来穿过该第一金属的该第三部分，以将该第一部分与该第二部分断开，而使下伏于该第一金属的一层曝露，以及
形成该隔离区以覆盖与该第一金属的该第一部分连接的该第一金属的该第三部分的截面。
9.如权利要求8所述的方法，其中，将该第一金属的该第一部分与该第二部分断开包括：
利用软屏蔽覆盖该第一金属的该第一与第二部分；
在该软屏蔽中建立开口以使该第一金属的该第三部分曝露；以及
移除该第一金属的已曝露的该第三部分以使该衬底曝露。
10.如权利要求9所述的方法，其中，该软屏蔽为第一软屏蔽，以及其中，该隔离区的该形成包括移除该第一软屏蔽并且形成第二软屏蔽，该第二软屏蔽覆盖该第一金属的该第一部分、及与该第一金属的该第一部分连接的该第一金属的该第三部分的该截面的一部分。
11.如权利要求10所述的方法，其中，该软屏蔽的一部分直接在该衬底上形成。
12.如权利要求9所述的方法，其中，该隔离区的该形成包括以介电材料直接在该衬底的顶部上填充该开口。
13.如权利要求8所述的方法，其中，通过穿过该第一金属的该第三部分进行蚀刻将该第一金属的该第一部分与该第二部分断开使该高k层曝露。
14.如权利要求13所述的方法，其中，该隔离区的该形成包括：
利用软屏蔽覆盖该第一金属的该第一部分、及该第一金属的该第三部分的一部分；
移除该第一金属的该第三部分在该软屏蔽旁边但未遭该软屏蔽覆盖的至少一部分以使该高k层曝露；以及
在已曝露的该高k层上形成介电材料层至比该软屏蔽下面该第一金属的该第三部分的已曝露截面还高的高度。
15.如权利要求14所述的方法，其中，该隔离区的该形成包括在该已曝露高k层、该第二纳米片堆栈、以及将该第一金属的该第一部分覆盖的该软屏蔽上方保形形成该介电材料层。
16.如权利要求1所述的方法，其中，该第一金属包括有别于该第二金属的金属。
17.如权利要求1所述的方法，其中，该第一纳米片堆栈为PFET装置，并且该第二纳米片堆栈为NFET装置。
18.如权利要求1所述的方法，其中，该第一金属为PFET功函数金属，并且该第二金属为NFET功函数金属。
19.如权利要求1所述的方法，其中，该第一金属的该第二部分的该移除包括利用各向同性蚀刻将该第一金属从该第二纳米片堆栈的该纳米片之间移除。
20.如权利要求1所述的方法，其中，该隔离区包括氮化硅(SiN)。
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