CN113823691B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法包括：衬底；鳍部，位于衬底上，包括第一部分由牺牲层和衬层组成；第二部分由衬层和通道组成；金属栅极结构，位于衬底上且横跨鳍部的第二部分，填满通道且包围衬层；第一源漏掺杂层，位于金属栅极结构两侧的所述鳍部的第一部分内且位于所述衬底上，第一源漏掺杂层内具有第一掺杂离子；隔离层，位于第一源漏掺杂层上；第二源漏掺杂层，位于部分隔离层上，第二源漏掺杂层内具有第二源掺杂离子，第一掺杂离子与第二掺杂离子的导电类型相反；介质层，位于隔离层上，且覆盖第二源漏掺杂层的顶部和侧壁以及所述金属栅极结构的侧壁；第一导电结构，位于金属栅极结构一侧的介质层内，与第一源漏掺杂层和第二源漏掺杂层电连接。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种半导体器件，包括：衬底；鳍部，位于所述衬底上，包括第一部分由牺牲层和衬层组成；第二部分由衬层和通道组成；金属栅极结构，位于所述衬底上且横跨所述鳍部的第二部分，填满所述通道且包围所述衬层；第一源漏掺杂层，位于所述金属栅极结构两侧的所述鳍部的第一部分内且位于所述衬底上，所述第一源漏掺杂层内具有第一掺杂离子；隔离层，位于所述第一源漏掺杂层上；第二源漏掺杂层，位于部分所述隔离层上，所述第二源漏掺杂层内具有第二源掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反；介质层，位于所述隔离层上，且覆盖所述第二源漏掺杂层的顶部和侧壁以及所述金属栅极结构的侧壁；第一导电结构，位于所述金属栅极结构一侧的所述介质层内，与所述第一源漏掺杂层和所述第二源漏掺杂层电连接。
可选的，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子；或所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子。
可选的，还包括：第一侧墙，位于所述第一源漏掺杂层与所述金属栅极结构之间。
可选的，还包括：第二侧墙和第三侧墙，所述第三侧墙位于相邻的所述衬层之间，且所述第三侧墙位于相邻所述衬层之间的所述金属栅极结构的侧壁上。
可选的，所述第二侧墙位于所述第三侧墙的侧壁上，且位于所述隔离层与所述第三侧墙之间。
可选的，还包括：位于所述介质层内的第二导电结构和第三导电结构，所述第二导电结构和所述第三导电结构位于所述金属栅极结构另一侧的所述介质层内，所述第二导电结构与作为漏极的所述第一源漏掺杂层电连接，所述第三导电结构与漏极的所述第二源漏掺杂层电连接。
相应的，本发明还提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有鳍部，所述鳍部包括沿所述衬底表面法线方向交替层叠的牺牲层和衬层，所述衬层位于相邻两层所述牺牲层之间以及顶部所述牺牲层上；在所述衬底上形成横跨所述鳍部的伪栅结构；依次刻蚀所述伪栅结构两侧的所述鳍部的所述衬层以及所述牺牲层，在所述鳍部内形成凹槽，所述凹槽的底部暴露出所述衬底的表面；在所述凹槽的内形成第一源漏掺杂层，所述第一源漏掺杂层内具有第一掺杂离子；在所述第一源漏掺杂层的表面上形成隔离层；在部分所述隔离层的表面上形成第二源漏掺杂层，所述第二源漏掺杂层内具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反；在所述隔离层上形成介质层，所述介质层覆盖所述第二源漏掺杂层的顶部和侧壁以及所述伪栅结构的侧壁；在所述伪栅结构一侧的所述介质层内形成第一导电结构，所述第一导电结构与所述第一源漏掺杂层和所述第二源漏掺杂层形成电连接。
可选的，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子；或所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子。
可选的，在形成所述凹槽之前，还包括：依次刻蚀所述伪栅结构两侧的至少一层所述衬层和至少一层所述牺牲层，在所述鳍部内形成第一凹槽；刻蚀所述第一凹槽侧壁的部分所述牺牲层，形成第二凹槽；在所述第二凹槽内形成第三侧墙；在所述伪栅结构的侧壁上、刻蚀后的所述衬层的侧壁上以及所述第三侧墙的侧壁上形成侧墙；以所述侧墙为掩膜，刻蚀所述第一凹槽底部的所述衬层以及位于所述衬层底部的所述牺牲层，至暴露出所述衬底的表面形成凹槽。
可选的，在形成凹槽之后，在形成所述第一源漏掺杂层之前，还包括：刻蚀所述凹槽侧壁的部分所述牺牲层，在刻蚀后的所述牺牲层侧壁上形成第一侧墙，所述第一侧墙的顶部表面低于所述凹槽的顶部表面。
可选的，形成所述隔离层的步骤包括：在所述第一源漏掺杂层上形成初始隔离层，所述初始隔离层覆盖所述侧墙的侧壁和所述伪栅结构的顶部；平坦化所述初始隔离层，至暴露出所述伪栅结构的顶部表面；回刻蚀部分厚度的所述初始隔离层，形成隔离层，所述隔离层覆盖所述侧墙的部分侧壁且顶部表面低于最顶层的所述衬层的底部表面。
可选的，在形成所述隔离层之后，在形成所述第二源漏掺杂层之前，还包括：刻蚀去除未被所述隔离层覆盖的所述侧墙，形成第二侧墙。
可选的，在形成所述介质层之后，在形成所述第一导电结构之前，还包括：去除所述伪栅结构以及所述伪栅结构覆盖的所述牺牲层，形成栅极开口和通道，所述通道位于相邻的所述衬层之间以及所述衬层与所述衬底之间。
可选的，形成所述栅极开口以及所述通道之后，在所述栅极开口内以及所述通道内形成金属栅极结构，所述金属栅极结构填满所述栅极开口以及所述通道，且包围所述衬层。
与现有技术相比，本发明的技术方案具有以下优点：
通过在金属栅极结构一侧的介质层内形成第一导电结构，第一导电结构将作为源极使用的第一源漏掺杂层和第二源漏掺杂层进行电连接，其中，第一源漏掺杂层内具有第一掺杂离子，第二源漏掺杂层内具有第二掺杂离子，第一掺杂离子与第二掺杂离子的导电类型相反，这种半导体器件将形成的两种不同器件(NMOS和PMOS)堆叠在一起，使得器件的占用的面积缩小，占用的空间更小，能够有效的减小最终形成的半导体器件的设计尺寸，提高半导体器件中的器件密度。
在衬底上形成横跨鳍部的伪栅结构之后，依次刻蚀伪栅结构两侧的鳍部的衬层和牺牲层在鳍部内形成凹槽，凹槽的底部暴露出衬底的表面，在凹槽内形成第一源漏掺杂层，第一源漏掺杂层内具有第一掺杂离子，在第一源漏掺杂层上形成隔离层，在部分隔离层上形成第二源漏掺杂层，第二源漏掺杂层内具有第二掺杂离子，第一掺杂离子与第二掺杂离子的导电类型相反，在隔离层以及第二源漏掺杂层上形成介质层，在介质层内形成第一导电结构，第一导电结构将作为源极的第一源漏掺杂层和第二源漏掺杂层进行电连接，实现将两种不同类型的器件堆叠在一起，缩小半导体器件的面积、使得占用的空间更小，提高形成的半导体器件中的器件密度。
附图说明
图1是一种半导体器件的结构剖面图；
图2至图19是本发明半导体器件的形成方法一实施例各步骤结构示意图。
具体实施方式
目前形成的半导体器件面积较大，占用的空间较大，半导体器件中的器件密度较小，具体结构请参考图1。
请参考图1，所述半导体器件包括衬底100；鳍部101位于所述衬底100上，所述鳍部101，位于所述衬底100上，所述鳍部101包括牺牲层102和衬层103，金属栅极结构104，位于所述衬底100上且横跨所述鳍部101，且包围位于所述金属栅极结构104底部的所述衬层103；源漏掺杂层105，位于所述金属栅极结构104两侧的所述鳍部101内；介质层106，位于所述源漏掺杂层105上，且覆盖所述金属栅极结构104的侧壁；第一导电结构107，位于金属栅极结构104一侧的所述介质层106内，与所述源漏掺杂层105形成电连接。
发明人发现，这种结构的半导体器件由于源漏掺杂层105内只能同时掺杂一种离子，形成一种类型的半导体器件，不能将不同类型的半导体器件集成在一起，使得形成的半导体器件的密度较小，占用的空间较大，不能满足高密度器件需求。
发明人研究发现，在金属栅极结构两侧的鳍部内形成第一源漏掺杂层，第一源漏掺杂层内具有第一掺杂离子，在第一源漏掺杂层上形成隔离层，在部分隔离层上形成第二源漏掺杂层，第二源漏掺杂层内具有第二掺杂离子，第一掺杂离子和第二掺杂离子的导电类型相反，在隔离层和第二源漏掺杂层上形成介质层，金属栅极结构一侧的介质层内形成第一导电结构，第一导电结构与第一源漏掺杂层和第二源漏掺杂层形成电连接；利用第一源漏掺杂层和第二源漏掺杂层内掺杂导电类型相反的离子，形成两种不同的器件，这两种不同的器件堆叠在一起，能够大大的减少形成的半导体器件的面积和提高半导体器件的密度，能够适应于更小尺寸的应用。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图2至图19是本发明实施例的一种半导体器件的形成过程的结构示意图。
请参考图2，提供衬底200，所述衬底200上具有鳍部201。
所述衬底200的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述衬底200的材料为硅。
所述鳍部201包括沿所述衬底200表面法线方向交替层叠的牺牲层202和衬层203，所述衬层203位于相邻两层牺牲层202之间。
在本实施例中，所述牺牲层202的材料为硅锗；在其他实施例中，所述牺牲层202的材料还可为硅。
在本实施例中，所述衬层203的材料为硅；在其他实施例中，所述衬层203的材料还可为硅锗。
形成所述鳍部201的方法包括：在所述半导体衬底200上形成鳍部材料膜，鳍部材料膜包括若干层沿半导体衬底200表面法线方向交替层叠的牺牲层膜和衬层膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部201，且使牺牲层膜形成牺牲层202，使衬层膜形成衬层203。
请参考图3和图4，在所述衬底200上形成横跨所述鳍部201的伪栅结构204。
图3中虚线部分的所述鳍部部分206表示被伪栅结构204覆盖的部分，看不到；图4是图3在A-A剖线的剖面图。
所述伪栅结构204覆盖所述鳍部201的部分顶部表面和部分侧壁表面。
所述伪栅结构204将所述鳍部201分成第一部分205和第二部分206，所述第一部分205没有被所述伪栅结构204覆盖，所述第二部分206的顶部和侧壁表面被所述伪栅结构204覆盖(即图3中虚线的部分所示)。
在本实施例中，所述伪栅结构204包括栅介质层和伪栅极层。
在本实施例中，所述伪栅极层的材料为多晶硅。
在本实施例中，还在所述伪栅结构204的顶部表面上形成保护层207。
在本实施例中，所述保护层207的材料包括：氮化硅或氧化硅；在其它实施例中，所述保护层207的材料还可以为碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，还在所述伪栅结构204和所述保护层207的侧壁上形成保护侧墙208。
在本实施例中，所述保护侧墙208的材料为氧化硅；在其他实施例中，所述保护侧墙208的材料还可以为氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，所述保护侧墙208用于定义后续形成源漏掺杂层的位置，具有与保护层207不同的刻蚀选择比。
请参考图5，依次刻蚀所述伪栅结构204两侧的所述鳍部201的第一部分205的至少一层衬层203和至少一层牺牲层202，在所述鳍部201的第一部分205内形成第一凹槽209。
在本实施例中，沿着所述保护侧墙208的侧壁刻蚀一层所述衬层203和一层所述牺牲层202，在所述鳍部201的第一部分205内形成第一凹槽209。
在其他实施例中，还可刻蚀多层所述衬层203和多层所述牺牲层202。
本实施例中，刻蚀所述鳍部201的工艺为各向异性的干法刻蚀工艺，其工艺参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流量为10sccm～1000sccm，Ar的流量为10sccm～1000sccm。
请参考图6，回刻蚀所述第一凹槽209侧壁的部分所述牺牲层202，形成第二凹槽210。
在本实施例中，形成所述第二凹槽210的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液对硅和硅锗有很好的刻蚀选择比，能够保证在去除硅的同时，硅锗的形貌不受影响。
本实施例中所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵(Tetra-methyl-ammonium Hydroxide,TMAH)溶液，温度为20℃～80℃，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
请参考图7，在所述第二凹槽210内形成第三侧墙211。
在本实施例中，在刻蚀后的所述牺牲层202的侧壁上且位于所述第二凹槽210内形成所述第三侧墙211。
在本实施例中，所述第三侧墙211的材料为SiN；在其他实施例中，所述第三侧墙211的材料还可为氧化硅、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，形成所述第三侧墙211的目的在于：在后续形成的栅极结构与第二源漏掺杂层之间形成介电隔离，从而减少栅极结构与第二源漏掺杂层之间的寄生电容，并降低漏电风险。
在本实施例中，所述第三侧墙211的厚度为2nm至10nm。
在本实施例中，形成所述第三侧墙211的步骤包括：在所述第一凹槽209的底部、所述第二凹槽210内、所述衬层203的侧壁、所述保护侧墙208的侧壁以及所述保护层207的顶部表面形成初始第三侧墙层，回刻蚀所述初始第三侧墙层，至暴露出所述第一凹槽209的底部、所述衬层203的侧壁、所述保护侧墙208的侧壁以及所述保护层207的顶部表面，在所述第二凹槽210内形成所述第三侧墙211。
在本实施例中，采用原子层沉积工艺形成初始第三侧墙层。所述原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mTorr～10mTorr，温度为200℃～600℃，沉积次数为30次～100次。
在本实施例中，如果所述第三侧墙211的厚度小于2nm，即：形成的所述第三侧墙211的厚度太薄，后续栅极结构与第二源漏掺杂层之间的距离太小，导致栅极结构与第二源漏掺杂层之间的寄生电容太大，容易导致击穿或漏电等高风险，从而影响半导体器件的使用性能；如果所述第三侧墙211的厚度大于10nm，即：形成的所述第三侧墙211的厚度太厚，则会导致器件的寄生电阻过大，造成诸如开启不灵敏或关断困难等各方面的器件使用问题。
请参考图8，在所述伪栅结构204的侧壁上、刻蚀后的所述衬层203上以及所述第三侧墙211的侧壁上形成侧墙212。
在本实施例中，在所述保护侧墙208的侧壁上、刻蚀后的所述衬层203的侧壁上以及所述第三侧墙211的侧壁上形成侧墙212。
在本实施例中，所述侧墙212的材料为氮化硅；在其他实施例中，所述第四侧墙212的材料还可为氧化硅、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，形成所述侧墙212的工艺为化学气相沉积工艺；在其他实施例中，还可采用物理气相沉积工艺形成所述侧墙212。
在本实施例中，形成所述侧墙212的目的在于在形成第一源漏掺杂层时，能够保护第二源漏掺杂层的形成区域
在本实施例中，所述侧墙212的厚度为1nm至10nm。
在本实施例中，如果所述侧墙212的厚度小于1nm，在形成第一源漏掺杂层的过程中，不能保护形成第二源漏掺杂层的区域；如果所述侧墙212的厚度大于10nm，形成第一源漏掺杂层是用于形成第一器件，当形成的所述侧墙212太厚，导致形成的第一器件的寄生电阻太大。
在本实施了中，所述侧墙212与所述第三侧墙211的厚度比值为1～2，所述第三侧墙211的厚度决定后续形成第二器件的寄生电阻，所述侧墙212和所述第三侧墙211的厚度决定后续形成第二器件的寄生电容，当所述侧墙212与所述第三侧墙211的厚度比值小于1，后续第二源漏掺杂层形成第二器件时，第二器件的寄生电容就过大；所述侧墙212与所述第三侧墙211的厚度比值大于2，第二器件的寄生电阻过大。
在本实施例中，形成所述侧墙212的目的在于为后续形成第二侧墙做准备。
请参考图9，以所述侧墙212为掩膜，继续刻蚀所述第一凹槽209底部的所述衬层203以及位于所述衬层203底部的所述牺牲层202，至暴露出所述衬底200的表面形成凹槽213。
在本实施例中，形成所述凹槽213的目的在于为后续形成源漏掺杂层提供空间。
在本实施例中，形成所述凹槽213的工艺为干法刻蚀工艺。
在本实施例中，形成所述凹槽213的工艺参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流量为10sccm～1000sccm，Ar的流量为10sccm～1000sccm、压强为50torr～300torr、温度为650℃～800℃。
请参考图10，在形成所述凹槽213之后，刻蚀所述凹槽213侧壁的部分所述牺牲层202，在刻蚀后的所述牺牲层202侧壁上形成第一侧墙214。
在本实施例中，形成所述第一侧墙214的目的在于后续将形成的第一源漏掺杂层与金属栅极结构之间形成电学隔离，防止漏电产生。
在本实施例中，所述第一侧墙214的材料氧化硅；在其他实施例中，所述第一侧墙214的材料还可是氮化硅、碳氮化硅或碳氧化硅中的一种或多种。
在本实施例中，形成所述第一侧墙214的工艺为化学气相沉积工艺；在其他实施例中，形成所述第一侧墙214的工艺还可为物理气相沉积工艺、原子层沉积工艺、热处理等方式。
在本实施例中，所述第一侧墙214的厚度为1nm～10nm；当所述第一侧墙214的厚度小于1nm，即形成的所述第一侧墙214的厚度薄，使得第一源漏掺杂层与金属栅极结构之间的寄生电容多大，影响形成的半导体器件的电学性能；当所述第一侧墙214的厚度大于10nm时，形成的所述第一侧墙214的厚度太厚，使得最终形成的半导体器件中，第一器件的轻掺杂漏的电阻过大，使得性能下降。
在本实施例中，所述第一侧墙214的侧壁与刻蚀后的所述衬层203的侧壁对齐。
在本实施例中，所述第一侧墙214的厚度大于所述第三侧墙211和所述侧墙212的厚度，这样设置的目的在于用于控制第一器件的短沟道效应，这是因为所述第一侧墙214越厚，其对应的器件轻掺杂漏的宽度(LDD width)越大，其短沟道效应越好，后续形成的第一器件中由于掺杂层内的离子容易扩散，所以需要轻掺杂漏的宽度大些，从而控制第一器件的短沟道效应。
请参考图11，在所述凹槽213的内形成第一源漏掺杂层215。
所述第一源漏掺杂层215内具有第一掺杂离子。
在本实施例中，所述第一源漏掺杂层215用于形成第一器件(NMOS或PMOS)。
在本实施例中，形成所述第一源漏掺杂层215的工艺包括外延生长工艺和原位掺杂工艺：所述第一源漏掺杂层215的形成工艺包括外延生长工艺；在第一源漏掺杂层215内掺杂源漏离子的工艺为原位掺杂工艺。
在本实施例中，所述第一掺杂离子为N型离子如：磷离子、铝离子或砷离子等五价离子。
在其他实施例中，所述第一掺杂离子还可为P型离子，所述第一掺杂离子为硼离子、镓离子或铟离子等三价离子。
在本实施例中，所述第一源漏掺杂层215填充部分所述凹槽213，所述第一源漏掺杂层215的顶部表面至少与位于所述衬底200上的最底层的所述衬层203的顶部表面相齐平，使得位于源漏掺杂层之间的所述衬层203作为沟道使用。
在本实施例中，所述第一源漏掺杂层215的顶部表面低于所述凹槽213的顶部表面，目的在于给后续形成的所述第二源漏掺杂层提供空间，保证所述第一源漏掺杂层215和所述第二源漏掺杂层能够形成在同一所述凹槽213内，这样利用所述第一源漏掺杂层和所述第二源漏掺杂层内掺杂不同类型的离子，使得形成的两种器件可以堆叠在一起，从而减少最终形成的半导体器件的体积，提高最终形成的半导体器件的集成度和密度。
请参考图12，在所述第一源漏掺杂层215的表面上形成所述隔离层216。
在本实施例中，形成所述隔离层216的步骤包括：在所述第一源漏掺杂层215上形成初始隔离层，所述初始隔离层覆盖所述侧墙的侧壁和所述伪栅结构的顶部；平坦化所述初始隔离层，至暴露出所述伪栅结构的顶部表面；回刻蚀部分厚度的所述初始隔离层，形成所述隔离层216，所述隔离层216覆盖所述侧墙的部分侧壁且顶部表面低于最顶层的所述衬层的底部表面。
在本实施例中，所述隔离层的作用在于将后续形成的第二源漏掺杂层与所述第一源漏掺杂层之间形成电学隔离。
在本实施例中，所述隔离层的材料为氧化硅，在其他实施例中，所述隔离层的材料还可为氮化硅、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
请参考图13，刻蚀去除未被所述隔离层216覆盖的所述侧墙212，形成第二侧墙217，所述第二侧墙217的顶部表面与所述隔离层216的顶部表面齐平。
在本实施例中，刻蚀未被所述隔离层覆盖的所述侧墙212的目的在于将被所述侧墙212覆盖的所述衬层203的侧壁露出来，使得所述衬层203可以作为沟道使用。
在本实施例中，形成所述第二侧墙217和第三侧墙211的目的在于后续将金属栅极结构与所述第二源漏掺杂层之间进行电学隔离，防止漏电产生。
请参考图14，在部分所述隔离层216的表面上形成所述第二源漏掺杂层218。
所述第二源漏掺杂层218内具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反。
在本实施例中，所述第二源漏掺杂层用于形成第二器件(PMOS或NMOS)。
在本实施例中，所述第二掺杂离子为P型离子，所述第二掺杂离子为硼离子、铝离子或铟离子等五价离子。
在其他实施例中，所述第二掺杂离子还可为N型离子，所述第二掺杂离子为磷离子、镓离子或砷离子等三价离子。
在本实施例中，利用第一掺杂离子与第二掺杂离子的导电类型相反，使得在所述凹槽213内能够形成两种不同类型的源漏掺杂层，从而将两种不同类型的器件堆叠在一起，这样使得最终形成的半导体器件所占用的空间变小，集成度和密度变大，有利于形成更小尺寸的半导体器件，适应更广泛的应用范围。
在本实施例中，形成所述第二源漏掺杂层218的工艺包括外延生长工艺和原位掺杂工艺：所述第二源漏掺杂层218的形成工艺包括外延生长工艺；在第二源漏掺杂层218内掺杂源漏离子的工艺为原位掺杂工艺。
在本实施例中，在部分所述隔离层216上形成所述第二源漏掺杂层218的目的在于后续形成第二导电结构和第三导电结构的过程中，第二导电结构与第三导电结构只能与其中一个源漏掺杂层相接触形成电连接。
在本实施例中，所述第二源漏掺杂层218也同时形成在所述第二侧墙217上。
在本实施例中，所述第二源漏掺杂层218的顶部表面与顶层的所述衬层203的顶部表面齐平。
请参考图15，在所述隔离层216上形成介质层219，所述介质层219覆盖所述第二源漏掺杂层218的顶部和侧壁以及所述伪栅结构204的侧壁。
在本实施例中，所述介质层219覆盖所述第二源漏掺杂层218的顶部和侧壁以及所述保护侧墙208的侧壁。
在本实施例中，形成所述介质层219的工艺为化学气相沉积工艺；在其他实施例中，形成所述介质层219的工艺还可为物理气相沉积工艺、原子层沉积工艺、旋涂工艺等。
在本实施例中，形成所述介质层219的步骤包括：在所述隔离层216上形成初始介质层，所述初始介质层的顶部表面高于所述保护层207的顶部表面，平坦化所述初始介质层的顶部表面，至暴露出所述保护层207的顶部表面，形成所述介质层。
在本实施例中，所述介质层219的材料为氧化硅。
请参考图16，去除所述伪栅结构204以及所述伪栅结构204覆盖的所述牺牲层202，形成栅极开口220和通道221，所述通道221位于相邻的所述衬层203之间以及所述衬层203与所述衬底200之间。
在本实施例中，去除所述伪栅结构204和所述牺牲层202的工艺为湿法刻蚀工艺。
在本实施例中，去除所述伪栅结构204和所述牺牲层202的同时去除所述保护层207。
在本实施例中，去除所述伪栅结构204覆盖的所述牺牲层203的目的在于，后续形成金属栅极结构时，所述金属栅极结构能够包围所述衬层，在通电的过程中，所述衬层203作为沟道使用，这样所述金属栅极结构对沟道的控制能力增强，沟道的有效长度增大，使得形成的最终半导体器件的电学性能增强。
请参考图17，在所述栅极开口220内以及所述通道221内形成金属栅极结构222，所述金属栅极结构222填满所述栅极开口220以及所述通道221，且包围所述衬层203。
在本实施例中，由于所述金属栅极结构222包围所述衬层203，使得沟道的有效宽度增大，金属栅极结构对沟道的控制能力增强，从而使得半导体器件的电学性能得到增强。
在本实施中，所述金属栅极结构222包括位于所述衬层203表面以及所述侧墙208的侧壁上形成栅介质层(图中未示出)、位于所述栅介质层上的功函数层(图中未示出)以及位于所述功函数层上的栅电极层(图中未示出)。
在本实施例中，所述栅介质层为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
在本实施例中，所述功函数层的材料包括氮化钛、钛化铝或氮化钽中的至少一种。
在本实施例中，所述栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
请参考图18，在所述金属栅极结构222一侧的所述介质层219内形成第一导电结构223，所述第一导电结构223与作为源极的所述第一源漏掺杂层215和作为源极的所述第二源漏掺杂层218形成电连接。
在本实施例中，所述第一导电结构223与所述第一源漏掺杂层215和所述第二源漏掺杂层218之间形成电连接，同时所述隔离层216将所述第一源漏掺杂层215与所述第二源漏掺杂层218之间进行电学隔离，由于所述第一源漏掺杂层215和所述第二源漏掺杂层218内掺杂相反的离子，实现不同类型的器件堆叠在一起，使得器件的尺寸得到大大的减少，同时器件的密度和集成度得到大幅度的提高，使得最终形成的半导体器件具有很广泛的使用范围。
在本实施例中，形成所述第一导电结构223之前，在所述金属栅极结构222的顶部以及所述介质层219的顶部表面形成第二隔离层226。
在本实施例中，所述第一导电结构223的材料包括金属，所述金属包括铜、钨或铝。
形成所述第一导电结构223的工艺包括物理气相沉积工艺或电镀工艺。
请参考图19，在所述金属栅极结构222另一侧的所述介质层219内形成第二导电结构224和第三导电结构225，所述第二导电结构224与作为漏极的所述第一源漏掺杂层215形成电连接，所述第三导电结构225与作为漏极的所述第二源漏掺杂层218形成电连接。
在本实施例中，所述第二导电结构224的材料包括金属，所述金属包括铜、钨或铝。
形成所述第二导电结构224的工艺包括物理气相沉积工艺或电镀工艺
在本实施例中，所述第三导电结构225的材料包括金属，所述金属包括铜、钨或铝。
形成所述第三导电结构225的工艺包括物理气相沉积工艺或电镀工艺
相应的，本发明还提供一种半导体器件，请参考图19。
一种半导体器件，包括：衬底200；鳍部201，位于所述衬底200上，包括第一部分205由牺牲层202和衬层203组成；第二部分206由衬层203和通道221组成；金属栅极结构222，位于所述衬底200上且横跨所述鳍部201的第二部分206，填满所述通道221且包围所述衬层203；第一源漏掺杂层215，位于所述金属栅极结构222两侧的所述鳍部201的第一部分205内且位于所述衬底200上，所述第一源漏掺杂层215内具有第一掺杂离子；隔离层216，位于所述第一源漏掺杂层215上；第二源漏掺杂层218，位于部分所述隔离层216上，所述第二源漏掺杂层218内具有第二源掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反；介质层219，位于所述隔离层216上，且覆盖所述第二源漏掺杂层218的顶部和侧壁以及所述金属栅极结构222的侧壁；第一导电结构223，位于所述金属栅极结构222一侧的所述介质层内，与作为源极的所述第一源漏掺杂层215和作为源极的所述第二源漏掺杂层218电连接。
在本实施例中，在所述金属栅极结构222两侧的所述鳍部的第一部分205内形成第一源漏掺杂层215和所述第二源漏掺杂层，所述第一源漏掺杂层215和所述第二源漏掺杂层内具有相反的掺杂离子，所述第一导电结构同时与作为源极的所述第一源漏掺杂层和作为源极的所述第二源漏掺杂层电连接，所述第一源漏掺杂层215用于形成第一器件(NMOS或PMOS)，所述第二源漏掺杂层用于形成第二器件(PMOS或NMOS)，这样可以将两种不同器件(NMOS和PMOS)堆叠在一起，使得器件的占用的面积缩小，占用的空间更小，能够有效的减小最终形成的半导体器件的设计尺寸，提高半导体器件中的器件密度。
在本实施例中，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子；或所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子，从而可以形成不同类型的器件。
在本实施例中，当所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子时，所述第一掺杂离子为磷离子、铝离子或砷离子等五价离子，所述第二掺杂离子为硼离子、镓离子或铟离子等三价离子。
在其他实施例中，当所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子时，所述第一掺杂离子为硼离子、镓离子或铟离子等三价离子，所述第二掺杂离子为磷离子、镓离子或砷离子等五价离子。
在本实施例中，还包括：第一侧墙214，位于所述第一源漏掺杂层215与所述金属栅极结构222之间，用于将所述第一源漏掺杂层215与所述金属栅极结构222之间形成电学隔离。
在本实施例中，所述第一侧墙214的厚度为1nm～10nm。
在本实施例中，所述第一侧墙214的厚度为1nm～10nm；当所述第一侧墙214的厚度小于1nm，即形成的所述第一侧墙214的厚度薄，使得第一源漏掺杂层与金属栅极结构之间的寄生电容多大，影响形成的半导体器件的电学性能；当所述第一侧墙214的厚度大于10nm时，形成的所述第一侧墙214的厚度太厚，使得最终形成的半导体器件中，第一器件的轻掺杂漏的电阻过大，使得性能下降
在本实施例中，第二侧墙217和第三侧墙211，所述第三侧墙211位于相邻的所述衬层202之间，且所述第三侧墙211位于相邻所述衬层202之间的所述金属栅极结构222的侧壁上。
在本实施例中，所述第二侧墙217用来保护形成的第二器件，当形成第一源漏掺杂层形成第一器件时，如果所述第二侧墙217太薄，起不到很好的保护作用；如果所述第二侧墙217太厚，影响轻掺杂漏(LDD)的宽度，从而影响第一器件的性能，当轻掺杂漏(LDD)的宽度过大，电阻较高，性能下降，所述第二侧墙的厚度为1nm至10nm。
在本实施例中，所述第二侧墙217和所述第三侧墙211的厚度比值为1～2。
所述第三侧墙211的厚度决定后续形成第二器件的寄生电阻，所述侧墙212和所述第三侧墙211的厚度决定后续形成第二器件的寄生电容，当所述侧墙212与所述第三侧墙211的厚度比值小于1，后续第二源漏掺杂层形成第二器件时，第二器件的寄生电容就过大；所述侧墙212与所述第三侧墙211的厚度比值大于2，第二器件的寄生电阻过大。
在本实施例中，所述第二侧墙217位于所述第三侧墙211的侧壁上，且位于所述隔离层216与所述第三侧墙211之间，所述第二侧墙217的顶部表面与所述隔离层216的顶部表面齐平。
在本实施例中，所述第二侧墙217的作用在于形成第一源漏掺杂层时，能够保护第二源漏掺杂层的形成区域。
在本实施例中，所述第三侧墙211的作用在于增加后续形成的栅极结构与第二源漏掺杂层之间距离，从而减少栅极结构与第二源漏掺杂层之间的寄生电容。
在本实施例中，所述第三侧墙211的厚度为2nm至10nm。
本实施例中，如果所述第三侧墙211的厚度小于2nm，即：形成的所述第三侧墙211的厚度太薄，后续栅极结构与第二源漏掺杂层之间的距离太小，导致栅极结构与第二源漏掺杂层之间的寄生电容太大，容易导致击穿或漏电等高风险，从而影响半导体器件的使用性能；如果所述第三侧墙211的厚度大于10nm，即：形成的所述第三侧墙211的厚度太厚，则会导致器件的寄生电阻过大，造成诸如开启不灵敏或关断困难等各方面的器件使用问题。
在本实施例中，还包括：位于所述介质层219内的第二导电结构224和第三导电结构225，所述第二导电结构224和所述第三导电结构225位于所述金属栅极结构222另一侧的所述介质层219内，所述第二导电结构224与作为漏极的所述第一源漏掺杂层215电连接，所述第三导电结构225与作为漏极的所述第二源漏掺杂层218电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底；
鳍部，位于所述衬底上，包括第一部分由牺牲层和衬层组成；第二部分由衬层和通道组成；
金属栅极结构，位于所述衬底上且横跨所述鳍部的第二部分，填满所述通道且包围所述衬层；
第一源漏掺杂层，位于所述金属栅极结构两侧的所述鳍部的第一部分内且位于所述衬底上，所述第一源漏掺杂层内具有第一掺杂离子；
隔离层，位于所述第一源漏掺杂层上；
第二源漏掺杂层，位于部分所述隔离层上，所述第二源漏掺杂层内具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反；
介质层，位于所述隔离层上，且覆盖所述第二源漏掺杂层的顶部和侧壁以及所述金属栅极结构的侧壁；
第一导电结构，位于所述金属栅极结构一侧的所述介质层内，与所述第一源漏掺杂层和所述第二源漏掺杂层电连接；
第三侧墙，所述第三侧墙位于相邻的所述衬层之间，且所述第三侧墙位于相邻所述衬层之间的所述金属栅极结构的侧壁上；
第二侧墙，所述第二侧墙位于所述第三侧墙的侧壁上，且位于所述隔离层与所述第三侧墙之间。
2.如权利要求1所述的半导体器件，其特征在于，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子；或所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子。
3.如权利要求1所述的半导体器件，其特征在于，还包括：第一侧墙，位于所述第一源漏掺杂层与所述金属栅极结构之间。
4.如权利要求1所述的半导体器件，其特征在于，还包括：位于所述介质层内的第二导电结构和第三导电结构，所述第二导电结构和所述第三导电结构位于所述金属栅极结构另一侧的所述介质层内，所述第二导电结构与所述第一源漏掺杂层电连接，所述第三导电结构与所述第二源漏掺杂层电连接。
5.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，所述鳍部包括沿所述衬底表面法线方向交替层叠的牺牲层和衬层，所述衬层位于相邻两层所述牺牲层之间以及顶部所述牺牲层上；
在所述衬底上形成横跨所述鳍部的伪栅结构；
刻蚀所述伪栅结构两侧的所述鳍部的所述衬层以及所述牺牲层，在所述鳍部内形成凹槽，所述凹槽的底部暴露出所述衬底的表面；
在所述凹槽内形成第一源漏掺杂层，所述第一源漏掺杂层内具有第一掺杂离子；
在所述第一源漏掺杂层的表面上形成隔离层；
在部分所述隔离层的表面上形成第二源漏掺杂层，所述第二源漏掺杂层内具有第二掺杂离子，所述第一掺杂离子与所述第二掺杂离子的导电类型相反；
在所述隔离层上形成介质层，所述介质层覆盖所述第二源漏掺杂层的顶部和侧壁以及所述伪栅结构的侧壁；
在所述伪栅结构一侧的所述介质层内形成第一导电结构，所述第一导电结构与所述第一源漏掺杂层和所述第二源漏掺杂层形成电连接；其中在形成所述凹槽之前，还包括：
依次刻蚀所述伪栅结构两侧的至少一层所述衬层和至少一层所述牺牲层，在所述鳍部内形成第一凹槽；
刻蚀所述第一凹槽侧壁的部分所述牺牲层，形成第二凹槽；
在所述第二凹槽内形成第三侧墙；
在所述伪栅结构的侧壁上、刻蚀后的所述衬层的侧壁上以及所述第三侧墙的侧壁上形成侧墙；
以所述侧墙为掩膜，刻蚀所述第一凹槽底部的所述衬层以及位于所述衬层底部的所述牺牲层，至暴露出所述衬底的表面形成凹槽。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子；或所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子。
7.如权利要求5所述的半导体器件的形成方法，其特征在于，在形成凹槽之后，在形成所述第一源漏掺杂层之前，还包括：刻蚀所述凹槽侧壁的部分所述牺牲层，在刻蚀后的所述牺牲层侧壁上形成第一侧墙，所述第一侧墙的顶部表面低于所述凹槽的顶部表面。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，形成所述隔离层的步骤包括：
在所述第一源漏掺杂层上形成初始隔离层，所述初始隔离层覆盖所述侧墙的侧壁和所述伪栅结构的顶部；
平坦化所述初始隔离层，至暴露出所述伪栅结构的顶部表面；
回刻蚀部分厚度的所述初始隔离层，形成隔离层，所述隔离层覆盖所述侧墙的部分侧壁且顶部表面低于最顶层的所述衬层的底部表面。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，在形成所述隔离层之后，在形成所述第二源漏掺杂层之前，还包括：刻蚀去除未被所述隔离层覆盖的所述侧墙，形成第二侧墙。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，在形成所述介质层之后，在形成所述第一导电结构之前，还包括：去除所述伪栅结构以及所述伪栅结构覆盖的所述牺牲层，形成栅极开口和通道，所述通道位于相邻的所述衬层之间以及所述衬层与所述衬底之间。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，形成所述栅极开口以及所述通道之后，在所述栅极开口内以及所述通道内形成金属栅极结构，所述金属栅极结构填满所述栅极开口以及所述通道，且包围所述衬层。
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