TWI692016B - 用於奈米片裝置之取代金屬閘極圖案化 - Google Patents

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Abstract

本揭露係關於一種用於奈米片裝置之取代金屬閘極圖型化之方法，其包括：在基板上形成第一與第二奈米片堆疊，該等第一與第二奈米片堆疊係彼此相鄰，並且各包括以一距離分開之垂直相鄰之奈米片；沉積圍繞該第一奈米片堆疊之第一金屬、及該第一金屬之圍繞該第二奈米片堆疊之第二部分；在該第一奈米片堆疊與該第二奈米片堆疊之間形成隔離區；利用蝕刻程序移除該第一金屬之圍繞該第二奈米片堆疊之該第二部分，該隔離區防止該蝕刻程序伸抵該第一金屬之該第一部分，並且藉以防止移除該第一金屬之該第一部分；以及沉積將該第二奈米片堆疊之各該奈米片圍繞之第二金屬。

Description

用於奈米片裝置之取代金屬閘極圖案化
本揭露係關於積體電路，並且更尤指形成用於奈米片電晶體裝置之功函數金屬。
奈米片電晶體係指一種場效電晶體(FET)，其包括在一對源極/汲極區之間延展之複數個堆疊之奈米片。FET一般包括在半導體基板中形成並藉由通道區分開之摻雜源極/汲極區。閘極絕緣層係置於通道區上面，傳導閘極電極係置於閘極絕緣層上面。閘極絕緣層與閘極電極可一起稱為用於裝置之閘極堆疊。藉由對閘極電極施加適度電壓，通道區變為具有傳導性，並且容許電流從源極區流動至汲極區。
為了改善FET之運作速度且為了增大積體電路(IC)上FET之密度，設計在尺寸方面已逐漸變更小。FET中尺寸及通道長度縮減可改善FET之切換速度。若干挑戰隨著FET及IC的特徵尺寸愈來愈小而顯現。舉例而言，傳統平面性FET尺寸顯著縮小可能造生靜電問題及電子遷移率降低。縮小後的平面型FET可具有更短的閘極長 度，以致更難以控制通道。諸如「環繞式閘極」奈米線或奈米片結構等新裝置架構容許進一步調整IC尺寸，部分原因在於閘極經結構化而環繞通道。此結構可提供更佳的控制而使漏電流更低、運作更快，並且輸出電阻更低。
在諸如奈米片FET等非常小的電晶體中，金屬閘極係用於避免閾值電壓出現不期望的變異。FET之閾值電壓為在源極與汲極之間建立傳導路徑所需的最小電壓。金屬閘極係搭配功函數金屬及具有高介電常數(高k)之一層一起使用，稱為高k金屬閘極(HKMG)。功函數金屬一般係位於高k層與金屬閘極之間，並且係用於調整電晶體之閾值電壓。不同的電晶體可能需要不同的閾值電壓，功函數金屬也因此不同。舉例而言，PFET(所具通道含有電洞之FET)與NFET(所具通道含有電子之FET)可能需要不同的功函數金屬。在奈米片裝置中，使功函數金屬將奈米片完全環繞以形成足夠、可靠的接觸可能具有重要性。
有一些積體電路稱為雙金屬積體電路，兼含NFET與PFET。這些雙金屬積體電路可能需要至少兩種不同的功函數金屬，一種用於PFET且另一種用於NFET。在一些情況下，積體電路設計可包括直接相鄰於NFET之PFET。在此狀況下，相鄰FET之奈米片周圍可能難以完全沉積不同的功函數金屬。舉例而言，將第一功函數金屬塗敷至兩FET之後，必須將第一功函數金屬從需要第二功函數金屬之FET移除。等向性蝕刻可將第一功函數金屬從需 要第二功函數金屬之FET的諸奈米片之間移除。等向性蝕刻可將功函數金屬從目標FET之諸片體之間蝕刻掉，但同時將會依循該層功函數金屬至相鄰FET，建立底部截槽。在將第一功函數金屬從目標FET之該等片體之間移除所需的時間內，該底部截槽可延展到足以使相鄰FET之奈米片曝露。
本揭露之第一態樣提供一種方法，其包括：在基板上形成第一與第二奈米片堆疊，該等第一與第二奈米片堆疊係彼此相鄰，並且各包括以一距離分開之垂直相鄰之奈米片；沉積第一金屬，使得該第一金屬之第一部分圍繞該第一奈米片堆疊之各該奈米片，並且該第一金屬之第二部分圍繞該第二奈米片堆疊之各該奈米片；在該第一奈米片堆疊與該第二奈米片堆疊之間形成隔離區；利用蝕刻程序移除該第一金屬之圍繞該第二奈米片堆疊之該第二部分，該隔離區防止該蝕刻程序伸抵該第一金屬之該第一部分，並且藉以防止移除該第一金屬之該第一部分；移除該隔離區；以及沉積圍繞該第二奈米片堆疊之各該奈米片之第二金屬。
104:奈米片堆疊
106:閘極
108:源極/汲極區
110:預先存在之奈米片裝置
112:基板
114:介電層
116:半導體層
118:奈米片
120:SiGe犧牲層
122:虛設閘極
124:閘極硬罩
126:偏移間隔物
128:閘極切口隔離區
130:高k介電層、高k層
132:功函數金屬
134:奈米片堆疊
136:奈米片堆疊
138:有機平坦化層
142:遮罩
144:光阻材料
146:抗反射塗層
148:底部截槽
150:OPL
152:柱體
154‧‧‧功函數金屬
156‧‧‧閘極金屬
158‧‧‧上表面
160‧‧‧介電質蓋體
162‧‧‧開口
164‧‧‧介電質
166‧‧‧奈米片FET裝置
168‧‧‧隔離區
178‧‧‧隔離區
本揭露之具體實施例將搭配下列圖式詳述，其中相似的名稱表示相似的元件，並且其中：
第1圖係根據本揭露，展示複數個奈米片堆疊與閘極區的平面圖。
第2A圖係根據本揭露，沿著第1圖之線條X-X，展示基板上所形成之源極/汲極區、奈米片堆疊、及虛設閘極的截面圖。
第2B圖係沿著第1圖之線條Y-Y，展示根據本揭露所形成之奈米片堆疊及虛設閘極的截面圖。
第2C圖係沿著第1圖之線條Z-Z，展示根據本揭露所形成之虛設閘極的截面圖。
第3A圖係根據本揭露，展示虛設閘極、閘極切口隔離區及奈米片的平面圖。
第3B圖係根據本揭露，沿著第3A圖之線條Z-Z，展示形成閘極切口隔離區的截面圖。
第3C圖係根據本揭露，沿著第3A圖之線條Y-Y，展示形成閘極切口隔離區的截面圖。
第4圖係根據本揭露，沿著第1圖之線條Y-Y，展示移除虛設閘極的截面圖。
第5圖係根據本揭露，沿著第1圖之線條Y-Y，展示沉積高k介電層與第一功函數金屬的截面圖。
第6圖係根據本揭露，沿著第1圖之線條Y-Y，展示掩蔽第一奈米片堆疊的截面圖。
第7圖係根據本揭露，沿著第1圖之線條Y-Y，展示將第一功函數金屬之一部分從第二奈米片堆疊移除的截面圖。
第8圖係根據本揭露，沿著第1圖之線條Y-Y，展示將遮罩從第一奈米片堆疊移除的截面圖。
第9A圖係根據本揭露，沿著第1圖之線條Y-Y，展示移除閘極切口隔離區的截面圖。
第9B圖係根據本揭露，沿著第1圖之線條Z-Z，展示移除閘極切口隔離區的截面圖。
第10A圖係根據本揭露，沿著第1圖之線條Y-Y，展示沉積第二功函數金屬的截面圖。
第10B圖係根據本揭露，沿著第1圖之線條Z-Z，展示沉積第二功函數金屬的截面圖。
第11圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示在奈米片堆疊上沉積高k介電層與第一功函數金屬的截面圖。
第12圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示移除閘極之一部分並且形成閘極切口隔離區的截面圖。
第13圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示將第一功函數金屬之一部分從第二奈米片堆疊移除的截面圖。
第14圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示移除閘極切口隔離區的截面圖。
第15圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示沉積第二功函數金屬的截面圖。
第16圖係根據本揭露之進一步具體實施 例，沿著第1圖之線條Y-Y，展示掩蔽第一奈米片堆疊的截面圖。
第17圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示定向性蝕刻的截面圖。
第18圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示形成隔離區的截面圖。
第19圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示掩蔽第二奈米片堆疊的截面圖。
第20圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示將遮罩從第二奈米片堆疊移除的截面圖。
第21圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示將隔離區之一部分移除的截面圖。
第22圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示將第一金屬從第二奈米片堆疊移除的截面圖。
第23圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示將遮罩從第一與第二奈米片堆疊移除的截面圖。
第24圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示穿過第一金屬之一部分進行蝕刻以使基板曝露的截面圖。
第25圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示將覆蓋第一與第二奈米片堆疊之遮罩移除的截面圖。
第26圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示形成一軟遮罩，以覆蓋第一金屬之第一部分、第一金屬之與該第一部分連接之一部分、及已曝露之基板、以及將第一金屬之第二部分從第二奈米片堆疊移除的截面圖。
第27圖係根據本揭露之進一步具體實施例，沿著第1圖之線條Y-Y，展示將覆蓋第一金屬與已曝露之基板之遮罩移除的截面圖。
需注意到的是，本揭露之圖式並未按照比例。該等圖式用意僅在於繪示本揭露之典型態樣，因而不應該視為限制本揭露之範疇。在圖式中，相似的數符代表該等圖式之間相似的元件。
本揭露之具體實施例提供取代金屬閘極圖型化之方法，可使用在積體電路(IC)中之奈米片電晶體裝置，。奈米片電晶體係指在一對源極/汲極區之間奈米片堆疊上布置有閘極、並且在該對源極/汲極區之間延展有複數個奈米片之電晶體。該等奈米片係藉由犧牲層垂直隔開。
在諸如奈米片FET等非常小的電晶體中，金屬閘極係用於避免閾值電壓出現不期望的變異。FET之閾值電壓為在源極與汲極之間建立傳導路徑所需的最小電 壓。金屬閘極可連同功函數金屬、及一層高介電常數(高k)材料用於形成高k金屬閘極(HKMG)。功函數金屬可位於高k層與金屬閘極之間，並且可用於調整電晶體之閾值電壓。不同的電晶體可能需要不同的閾值電壓，功函數金屬也因此不同。舉例而言，PFET(所具通道含有電洞之FET)與NFET(所具通道含有電子之FET)可能需要不同的功函數金屬。在奈米片裝置中，功函數金屬可將奈米片完全環繞以形成更可靠的接觸。
有一些積體電路稱為雙金屬積體電路，兼含NFET與PFET。這些雙金屬積體電路大體上使用二或更多種相異的功函數金屬，舉例來說，一種用於PFET且另一種用於NFET。在一些情況下，IC設計可包括直接相鄰於NFET之PFET。在此一情境中，相鄰FET之奈米片周圍可能難以完全沉積功函數金屬。舉例而言，將第一功函數金屬塗敷至兩FET之後，可能必須將第一功函數金屬從需要第二功函數金屬之FET移除。可能需要等向性蝕刻才能將第一功函數金屬從需要第二功函數金屬之FET的諸奈米片之間移除。等向性蝕刻可包括濕蝕刻或其它化學蝕刻。等向性蝕刻會將功函數金屬從目標FET之諸片體之間蝕刻掉，但同時將會依循該層功函數金屬至相鄰FET，建立底部截槽。在將第一功函數金屬從目標FET之該等片體之間移除之後，所產生的底部截槽可延展到足以使相鄰FET之奈米片曝露。
本揭露提供一種用於奈米片裝置之取代金 屬閘極(HKRMG)圖型化方法。在一些具體實施例中，閘極切口隔離區可縮減或消除底部截槽，使得底部截槽不使相鄰之奈米片曝露。所產生的積體電路(IC)可包括沉積於相鄰之奈米片堆疊上之兩種不同功函數金屬。
據了解，本揭露將依照具有矽基板之給定說明性架構作說明，然而，可在本揭露之範疇內改變其它架構、結構、基板材料、及程序特徵。
亦將了解的是，諸如一層、區域或基板之元件若稱為位在另一元件「上」或「上方」，則可直接位在該另一元件上，或者亦可存在中介元件。相比之下，一元件若是稱為「直接」位在另一元件「上」或「直接」位在另一元件「上方」，則可以不存在中介元件。亦將了解的是，一元件若稱為「連接」或「耦接」至另一元件時，則可直接連接或耦接至該另一元件，或可存在中介元件。相比之下，一元件若是稱為「直接連接」或「直接耦接」至另一元件，則可以不存在中介元件。
如本文中所述之方法可用於製造IC晶片。所產生的積體電路晶片可與其它晶片、離散電路元件、及/或其它信號處理裝置整合為下列任一者之部分：(a)中間產品，諸如主機板，或(b)最終產品。最終產品可以是包括積體電路晶片之任何產品。
本說明書中對於本揭露之「一項具體實施例」或「一具體實施例」、及以上之其它變例的參照意味著配合該具體實施例所述之特定特徵、結構、特性等等係含 括於本揭露的至少一項具體實施例中。因此，整篇說明書各處出現的「在一項具體實施例中」或「在一具體實施例中」等詞組、以及任何其它變例不必然全都指到相同的具體實施例。
要領會的是，舉例而言，至於「A/B」、「A及/或B」及「A與B其中至少一者」，以下「/」、「及/或」及「其中至少一者」中任一者在使用方面，用意為含括僅選擇第一列示選項(a)、或僅選擇第二列示選項(B)、或兩選項都選擇(A與B)。舉進一步實施例來說，至於「A、B、及/或C」及「A、B及C其中至少一者」，此類措辭用意在於含括僅選擇第一列示選項(A)、或僅選擇第二列示選項(B)、或僅選擇第三列示選項(C)、或選擇第一與第二列示選項(A與B)、或僅選擇第一與第三列示選項(A與C)、或僅選擇第二與第三列示選項(B與C)、或三個選項全都選擇(A與B與C)。如所屬技術領域中具有通常知識者輕易明白者，列示的項目數量並無限制。
現請參閱圖式，其中相似的元件符號代表相同或類似的元件，第1圖繪示複數個奈米片堆疊104及閘極106的平面圖。第1圖展示在兩個相鄰奈米片堆疊104之間延展之複數個閘極106。第1圖展示沿著閘極106並且垂直於奈米片堆疊104延展之截面線Y-Y。第1圖亦展示沿著奈米片堆疊104並且垂直於複數個閘極106延展之截面線X-X。第1圖亦展示垂直於複數個閘極106並且在諸奈米片堆疊104之間延展之截面線Z-Z。
第2A、2B及2C圖各展示預先存在之奈米片裝置110。形成預先存在之奈米片裝置110可包括在基板112上形成源極/汲極區108。在一項具體實施例中，源極/汲極區108可磊晶生長自奈米片118之側壁。第2A圖中所示的基板112包括布置於半導體層116上之介電層114。然而，應了解的是，基板112可包括矽基板、矽絕緣體(SOI)基板、或其它基板材料而不脫離本揭露。形成預先存在之奈米片裝置110亦可包括形成在源極/汲極區108之間延展之複數個奈米片堆疊104。複數個奈米片堆疊104各可包括複數個交替之奈米片118及犧牲層120。各奈米片堆疊104上可布置一虛設閘極122。虛設閘極122可包括半導體材料。在一項具體實施例中，虛設閘極122可包括布置於薄二氧化矽(SiO2)層上之非晶矽(a-Si)。在一項具體實施例中，介於相鄰虛設閘極122之間的空間可用介電質來填充。在一項具體實施例中，介電質164可藉由化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高外觀比程序(HARP)來形成。介電質164可包括任何層間或內層介電材料，包括無機介電材料、有機介電材料、或以上之組合。合適的介電材料包括碳摻雜二氧化矽材料；氟化矽酸鹽玻璃(FSG)；有機聚合熱固性材料；碳氧化矽；SiCOH介電質；氟摻雜氧化矽；旋塗玻璃；矽倍半氧烷，包括氫矽倍半氧烷(HSQ)、甲基矽倍半氧烷(MSQ)、及HSQ與MSQ之混合物或共聚物；苯環丁烯(BCB)為基礎之聚合物介電質、以及任何含矽之低k介電質。使用矽倍半 氧烷化學作用具有SiCOH類組成之旋塗低k膜實施例包括HOSPTM(可得自Honeywell)、JSR 5109與5108(可得自Japan Synthetic Rubber)、ZirkonTM(可得自Shipley Microelectronics，Rohm and Haas的一個部門)、以及多孔低k(ELk)材料(可得自Applied Materials)。碳摻雜二氧化矽材料、或有機矽烷之實施例包括Black DiamondTM(可得自Applied Materials)及CoralTM(可得自Lam Research)。HSQ材料之一實施例為FOxTM(可得自Dow Corning)。在一項具體實施例中，介電質164可包括氧化物。在一項具體實施例中，本方法可包括介電質164之平坦化。介電質164之平坦化可藉由化學機械研磨(CMP)發生。在一特定具體實施例中，介電質164之平坦化可藉由多晶開口CMP(poly-open CMP，簡稱POC)發生。
第2A圖係沿著第1圖中的線條X-X，展示預先存在之奈米片裝置110的截面圖。第2B圖係沿著第1圖中的線條Y-Y，展示預先存在之奈米片裝置110的截面圖。第2C圖係沿著第1圖中的線條Z-Z，展示預先存在之奈米片裝置110的截面圖。這些取向適用於該等圖式。
在一項具體實施例中，犧牲層120可包括矽鍺(SiGe)。奈米片118可含有半導電性材料，包括但不限於矽、鍺、矽鍺、碳化矽、以及主要由一或多種III-V族化合物半導體所組成者，該等化合物半導體具有由化學式AlX1GaX2InX3AsY1PY2NY3SbY4所定義之組成，其中X1、X2、X3、Y1、Y2、Y3及Y4代表相對比例，各大於或等於零，而且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其它合適的基板包括具有以下組成之II-VI族化合物半導體：ZnA1CdA2SeB1TeB2，其中A1、A2、B1及B2為各大於或等於零之相對比例，並且A1+A2+B1+B2=1(1為總莫耳量)。
在一項特定具體實施例中，奈米片118可包括矽(Si)。奈米片堆疊104可包括SiGe犧牲層120與Si奈米片118之交替層。奈米片堆疊104可包括至少一個奈米片118。在一項具體實施例中，奈米片堆疊104包括三個奈米片118。基板112可包括位在主體半導體基板116上方之埋置型絕緣體層114。埋置型絕緣體層114舉例而言，可包括氧化矽，並且半導體層116可包括奈米片118所列示之任何半導體材料。
第2A、2B及2C圖亦展示形成預先存在之奈米片裝置110可包括形成複數個隆起源極/汲極(S/D)區108。隆起S/D區108可相鄰於奈米片堆疊104而成，使得奈米片118在相鄰隆起S/D區108之諸部分之間延展。為了釐清各個截面中閘極106與奈米片118之取向，第1圖之平面圖省略了S/D區108。應了解的是，奈米片118可不伸透S/D區108。在一項具體實施例中，奈米片118在相鄰S/D區108之間延展，並且未伸透S/D區108。在一項具體實施例中，可磊晶生長S/D區108。「磊晶生長」及「磊晶形成及/或生長」等詞意為在半導體材料之沉積表面上生長半導體材料，其中該半導體材料可與該沉積表面之半導體材料具有相同的結晶特性。在磊晶生長程序中，來源氣體所提供的化學反應劑受到控制，而系統參數係設定成使得沉積原子採足以在半導體基板之沉積表面上繞動之能量抵達該沉積表面，並且沉積原子本身的取向符合沉積表面原子之晶體排列。因此，磊晶半導體材料與可在其上形成之沉積表面可具有相同的結晶特性。舉例而言，{100}晶體表面上的磊晶半導體材料可有{100}取向。在一些具體實施例中，磊晶生長程序對於在半導體表面上之形成可有選擇性，並且可不在諸如二氧化矽或氮化矽表面之介電質表面上沉積材料。在一項特定具體實施例中，S/D區108可藉由磊晶生長重度摻雜之矽(Si)或矽鍺(SiGe)來形成。
可使用例如沉積氮化矽(SiN)等任何目前已知或後開發的技巧，在虛設閘極122上方形成閘極硬罩124。舉例而言，在一項具體實施例中，閘極硬罩124可包括沉積於虛設閘極122上之如SiN之材料。在此一具體實施例中，偏移間隔物126可藉由移除犧牲層120之對奈米片118有選擇性之一部分、並且沉積SiN取代犧牲層120遭受移除之部分來形成。應了解的是，閘極硬罩124及偏移間隔物126可包括不同材料。舉例而言，在一項具體實施例中，閘極硬罩124可包括SiN，並且偏移間隔物126可包括SiBCN(矽硼碳氮化物)。偏移間隔物126之形成可包括間隔物下拉形成程序、側壁影像移轉(SIT)、原子層沉積(ALD)、反應性離子蝕刻(RIE)、或任何其它目前已知或以後才開發之偏移間隔物126形成技巧。在一項具體實施 例中，形成偏移間隔物126之後，可從奈米片118之側壁磊晶生長源極/汲極區108。
第3A圖係展示虛設閘極122、奈米片118、及複數個閘極切口隔離區128的平面圖。第3B圖係沿著線條Z-Z展示第3A圖的截面圖，以及第3C圖係沿著線條Y-Y展示第3A圖的截面圖。如第3C圖清楚所示，各虛設閘極122之一部分可在介於諸奈米片堆疊104之間的位置被移除，並且以閘極切口隔離區128來取代。在一項具體實施例中，虛設閘極係藉由穿過對基板112有選擇性之閘極硬罩124及虛設閘極122進行蝕刻來切割。在一項具體實施例中，切割虛設閘極122包括將遮罩(圖未示)塗敷至閘極硬罩124、以及使用電漿蝕刻、反應性離子蝕刻、或其它異向性蝕刻程序將材料從虛設閘極122移除。可沉積閘極切口隔離區128以取代從虛設閘極122移除之材料。在一項具體實施例中，閘極切口隔離區128包括氮化物材料。在一項特定具體實施例中，閘極切口隔離區128包括氮化矽。
第4圖展示移除虛設閘極122之程序。虛設閘極122之移除包括藉由化學機械研磨(CMP)移除虛設閘極122上面之諸層介電質及閘極硬罩124(第3A及3B圖中有展示)。虛設閘極122之移除亦可包括對基板112、奈米片118、及閘極切口隔離區128有選擇性之等向性蝕刻。在一項具體實施例中，虛設閘極122之移除可包括移除對SiO2有選擇性之a-Si，然後進行短暫的SiO2移除以使奈米片118曝露。在一項具體實施例中，可藉由濕式熱氨蝕刻、或氫氧化四甲基銨(TMAH)濕蝕刻對SiO2選擇性移除a-Si。薄SiO2層可藉由稀氫氟酸(DHF)蝕刻來移除。
第5圖展示沉積高k介電層130(亦稱為高k層130)與第一功函數金屬132之程序。藉由原子層沉積(ALD)、熱原子層沉積、或任何其它為了沉積高k介電質而目前已知或以後才開發之類似程序，可在奈米片118上沉積高k層130。在一項具體實施例中，可在奈米片118上沉積高k層130，使得高k層130完全圍繞各奈米片118。在一項具體實施例中，可在奈米片118、基板112、閘極硬罩124、及閘極切口隔離區128上沉積高k層130。在一項具體實施例中，高k層130可為薄層，使得高k層130未夾止介於諸奈米片118之間的空間。可在高k層130上方沉積第一功函數金屬132，使得第一功函數金屬132完全圍繞奈米片堆疊104中之各奈米片118。在一項具體實施例中，僅藉由圍繞隔離區128之第一功函數金屬132的一部分，便可將位在第一奈米片堆疊134上方之第一功函數金屬132連接至位在第二奈米片堆疊136上方之第一功函數金屬132。在一項具體實施例中，第一功函數金屬132可完全填充介於各奈米片堆疊104之諸個別奈米片118之間的任何其餘空間。
第6圖展示掩蔽第一奈米片堆疊134並使第二奈米片堆疊136曝露之程序。掩蔽第一奈米片堆疊134可包括在第一奈米片堆疊134與第二奈米片堆疊136上方沉積有機平坦化層(OPL)138或其它軟遮罩材料、以及圖型化位在第一奈米片堆疊134上方之遮罩142。遮罩142可包括光阻材料144及介於光阻材料144與OPL 138之間的抗反射塗層146。抗反射塗層146可包括含矽抗反射塗層(SiARC)或其它抗反射塗層(ARC)材料，諸如TiARC、TiOx、SiON等。在一項具體實施例中，形成遮罩142包括在OPL 138上方沉積抗反射塗層146，然後在抗反射塗層146上方沉積光阻材料144。可藉由微影程序將光阻材料144從第二奈米片堆疊136上方之抗反射塗層146移除。第二奈米片堆疊136上方之抗反射塗層146及OPL 138可藉由反應性離子蝕刻(RIE)程序來移除，以使第二奈米片堆疊136上方之第一功函數金屬132曝露。在RIE程序期間，可將光阻材料144從第一奈米片堆疊134上方移除。
第二奈米片堆疊136之曝露可包括異向性蝕刻對第一功函數金屬132有選擇性之光阻層144及已曝露OPL 138。異向性蝕刻可包括反應性之反應性離子蝕刻(RIE)、或任何其它目前已知或以後才開發之合適的異向性蝕刻程序。因此，在第6圖所示之具體實施例中，第一奈米片堆疊134可被第一奈米片堆疊134上方之OPL 138上留下的抗反射塗層146掩蔽，並且可使第二奈米片堆疊136上之第一功函數金屬132曝露。在一項具體實施例中，抗反射塗層146可接著藉由對OPL 138及第一功函數金屬132有選擇性之蝕刻劑被移除。如第6圖所示，OPL 138可覆蓋位在第一奈米片堆疊134上方之第一功函數金屬 132、及在隔離區128周圍之一部分的第一功函數金屬132。
第7圖係展示包括將第一功函數金屬132之一部分從第二奈米片堆疊136移除之一程序的截面圖。可藉由等向性蝕刻將第一功函數金屬132從第二奈米片堆疊136移除。可藉由等向性蝕刻將第一功函數金屬132從第二奈米片堆疊136之諸奈米片118之間移除。將第一功函數金屬132從第二奈米片堆疊136之諸奈米片118之間等向性蝕刻亦可將第一功函數金屬132之藉由OPL 138掩蔽之一小部分移除，以建立底部截槽148。底部截槽148如第7圖所示，是可接受的，因為底部截槽148未與第一奈米片堆疊134之奈米片118交會。所以，第一奈米片堆疊134之奈米片118可維持完全被第一功函數金屬132圍繞。
第8圖係展示將OPL 138從第一奈米片堆疊134移除之程序的截面圖。OPL 138可藉由對第一功函數金屬132及高k層130有選擇性之蝕刻劑來移除。於此製作點，如第8圖所示，第一功函數金屬132可留在第一奈米片堆疊134上，並且可讓第二奈米片堆疊136上沒有功函數金屬。
第9A及9B圖係分別沿著第1圖之線條Y-Y及Z-Z，展示將閘極切口隔離區128移除之程序的截面圖。此程序可包括微影圖型化及蝕刻程序。如第9A圖清楚所示，可在奈米片堆疊104上方沉積第二OPL 150。在一項具體實施例中，可將第二OPL 150沉積到至少高達閘極切 口隔離區128之高度處。在一項具體實施例中，第二抗反射塗層及光阻層可予以沉積在第二OPL 150(圖未示)上，並且使用微影圖型化及蝕刻程序來圖型化，以移除將會再連接閘極106之位置處的閘極切口隔離區128。閘極切口隔離區128可接著藉由蝕刻對氧化物有選擇性之閘極切口隔離區128來移除。在閘極切口隔離區128包括氮化物之一具體實施例中，將閘極切口隔離區128移除之蝕刻劑亦可移除閘極硬罩124，如第9B圖清楚所示。回到第9A圖所示，閘極切口隔離區128之移除可在第一奈米片堆疊134與第二奈米片堆疊136之間留下第一功函數金屬132之柱體152。在一項具體實施例中，第二OPL 150可用對第一功函數金屬132及高k層130有選擇性之蝕刻劑來移除(圖未示)。
第10A及10B圖係分別沿著線條Y-Y及Z-Z，展示沉積位在第一功函數金屬132、及第二奈米片堆疊136上方之第二功函數金屬154之程序的截面圖。可在已曝露高k層130上方沉積第二功函數金屬154，使得第二功函數金屬154完全圍繞第二奈米片堆疊136中之各奈米片118。在一項具體實施例中，第二功函數金屬154可完全填充介於第二奈米片堆疊136之諸個別奈米片118之間的任何其餘空間。如第10A圖清楚所示，可在第一功函數金屬132之柱體152兩旁沉積第二功函數金屬154。在第3A至3C圖中，將閘極106切割以沉積閘極切口隔離區128。然而，IC設計可深思將至少一些閘極106再連接。 在一項具體實施例中，可在第二功函數金屬154上方沉積閘極金屬156。閘極金屬156可包括鎢(W)、釕(Ru)、鈷(Co)、銅(Cu)、或鋁(Al)。閘極金屬156一經形成便可再連接閘極106。將介電質蓋體160沉積於閘極金屬156上方之前，可使用CMP程序後再使用閘極金屬凹陷程序來整平上表面158。在一項具體實施例中，介電質蓋體160可包括氮化物。在一項具體實施例中，介電質蓋體160可包括氮化矽(SiN)、矽硼碳氮化物(SiBCN)、碳氧化矽(SiCO)、或矽氧碳氮化物(SiOCN)。在一特定具體實施例中，介電質蓋體160可包括氮化矽。
第11圖展示本揭露之進一步具體實施例。第11圖係展示將高k層130及第一功函數金屬132沉積之程序的截面圖，與以上關於第5圖所述類似。然而，在本具體實施例中，高k層130及第一功函數金屬132之沉積是在移除虛設閘極122之後且在形成閘極切口隔離區128前發生。換句話說，先形成第一虛設閘極122及奈米片堆疊104，如以上所述及第2A至2C圖所示。隨後，如上述依照類似方式移除虛設閘極122並且沉積高k層130、及第一功函數金屬132。
第12圖展示始於第11圖之具體實施例之程序，其包括形成閘極切口隔離區128。在這裡，可在奈米片堆疊104上方沉積OPL 138。在本具體實施例中，可在各該奈米片堆疊104之間形成開口162(如圖所示已填充)。開口162可藉由掩蔽(圖未示)OPL 138並且利用異向 性蝕刻來移除一部分OPL 138來形成。在一項具體實施例中，形成開口162包括穿過第一功函數金屬132與高k層130蝕刻至基板112、將第一奈米片堆疊134上方之第一功函數金屬132與第二奈米片堆疊136上方之第一功函數金屬132斷開。在一項具體實施例中，形成開口162包括進行蝕刻以穿過第一功函數金屬132，而使高k層130曝露。如圖所示，可在開口162中沉積閘極切口隔離區128。隔離區128可覆蓋第一功函數金屬132之一部分的截面，其可介於諸奈米片堆疊104之間並且連接至位在第一奈米片堆疊134上方之第一功函數金屬132。在一項具體實施例中，沉積閘極切口隔離區128後可進行回蝕程序以使OPL 138露出。
第13圖展示始於第11圖之具體實施例之程序，其包括將第一功函數金屬132從第二奈米片堆疊136移除。此程序可部分類似於關於以上第6圖所述之掩蔽第一奈米片堆疊134以及使第二奈米片堆疊136曝露，並且為求扼要，這裡不再展示或重申。第13圖展示一程序、以及將第一功函數金屬132從第二奈米片堆疊136移除的結果。與以上關於第7圖所述類似的是，可將等向性蝕刻用於將第一功函數金屬132從第二奈米片堆疊136移除。然而，在本具體實施例中，等向性蝕刻未建立底部截槽(例如第7圖中所示之底部截槽148)。這是因為本具體實施例中之閘極切口隔離區128將第一奈米片堆疊134上之第一功函數金屬132與第二奈米片堆疊136上之第一功函數金屬 132斷開(如第12圖中清楚展示)。
第14圖展示始於第11圖之具體實施例之程序，其包括移除閘極切口隔離區128。此程序可實質類似於移除以上關於第9A圖所述之閘極切口隔離區128，並且為求扼要，不在這裡重申。第9A圖與第14圖之間的差異可以是，在第14圖所示替代具體實施例中移除閘極切口隔離區之後，可未遺留第一功函數金屬132之柱體152(柱體152係第9A圖中清楚展示者)。本具體實施例中可以沒有柱體152，因為可在第一功函數金屬132之後才沉積閘極切口隔離區128，而且閘極切口隔離區128上未形成第一功函數金屬132(如第12圖中展示)。
第15圖展示始於第11圖之具體實施例之程序，其包括沉積第二功函數金屬154及閘極金屬156。此程序可實質類似於如以上關於第10A圖所述沉積第二功函數金屬154之程序，並且為求扼要，不在這裡重申。第10A圖與第15圖之間的一個差異可以是在第15圖中，柱體152仍未留下。如此，可將第二功函數金屬154沉積在可將第一奈米片堆疊134覆蓋之第一功函數金屬132上、沉積在可將第二奈米片堆疊136之奈米片118覆蓋之高k層130上、以及不沉積在柱體152上(柱體152係第10A圖中清楚展示者)。
第16圖展示本揭露之進一步具體實施例。第16圖展示與上述第11圖類似之程序的截面圖。在本具體實施例中，如上述，依照類似方式，在基板112上形成 第一奈米片堆疊134及第二奈米片堆疊136。可如以上關於第5圖所述，依照類似方式，在奈米片堆疊104上沉積第一功函數金屬132。然而，在本具體實施例中，高k層130及第一功函數金屬之沉積並未形成任何閘極切口隔離區128。如第16圖所示，可在第一奈米片堆疊134、及第一功函數金屬132介於第一奈米片堆疊134與第二奈米片堆疊136之間的一部分上方形成遮罩。類似的是，如以上關於第12及13圖所述，OPL層138及任選抗反射塗層146可沉積於第一奈米片堆疊134及第二奈米片堆疊136上(圖未示)並且經過蝕刻，使得第一奈米片堆疊134受掩蔽且第二奈米片堆疊136曝露，如第16圖所示。
第17圖展示始於第16圖之具體實施例之程序，其包括定向性蝕刻第一功函數金屬132之曝露部分。在一項具體實施例中，第一功函數金屬132之曝露部分可使用異向性或乾蝕刻程序來蝕刻，諸如反應性離子蝕刻(RIE)程序、或任何其它目前已知或以後才開發之異向性乾蝕刻程序。如第17圖所示，可對高k層130選擇性蝕刻第一功函數金屬132之曝露部分，使高k層130曝露。異向性蝕刻程序可將第一奈米片堆疊134上方形成之第一功函數金屬132與第二奈米片堆疊136上方形成之第一功函數金屬132斷開。應了解的是，第16至23圖所示之具體實施例中可不包括以上關於第12及13圖所述之具體實施例中所示之開口162。
第18圖展示始於第16圖之具體實施例之 程序，其包括形成隔離區168。如第18圖所示，在本具體實施例中，隔離區168可以是奈米片堆疊104上方所形成之保形介電層。在一項具體實施例中，隔離區168可包括介電材料，諸如氮化矽。在一項具體實施例中，隔離區168可藉由化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、或高外觀比程序(HARP)來形成。在一項具體實施例中，可沉積隔離區168，使得隔離區168將第一奈米片堆疊134上之第一功函數金屬132與第二奈米片堆疊136上之第一功函數金屬132分開。在本具體實施例中，隔離區168可形成至比OPL 138下面第一功函數金屬132之曝露截面還高之高度。隔離區168可接著用OPL 138來覆蓋，如第19圖所示。
第20圖展示始於第16圖之具體實施例之程序，其包括移除OPL 138之一部分。在一項具體實施例中，可對隔離區168選擇性蝕刻OPL 138並加以控制，使得諸奈米片堆疊104之間的OPL 138不被完全移除。在一項具體實施例中，OPL 138之一部分可留在諸奈米片堆疊104之間，高於在諸奈米片堆疊104之間延展之第一功函數金屬132的深度。在一項具體實施例中，OPL 138之控制型移除可包括定時蝕刻。
第21圖展示始於第16圖之具體實施例之程序，其包括移除隔離區168之一部分。可藉由對OPL 138及高k層130之選擇性蝕刻來移除隔離區168。在一項具體實施例中，諸奈米片堆疊104之間可將隔離區168移除 至諸奈米片堆疊104之間隔離區168上OPL 138之其餘部分的深度。此蝕刻可導致隔離區168之U形部分將第一奈米片堆疊134上之第一功函數金屬132與第二奈米片堆疊136上之第一功函數金屬132分開，如圖所示。
第22圖展示始於第16圖之具體實施例之程序，其包括將第一功函數金屬132從第二奈米片堆疊136移除。在一項具體實施例中，可藉由對隔離區168及OPL 138之選擇性蝕刻來移除第一功函數金屬132。因此，可將第一功函數金屬132從第二奈米片堆疊136之諸奈米片118之間移除。因此，可使第二奈米片堆疊136之奈米片118上的高k層130曝露。與以上關於第7圖所述類似的是，可將等向性濕蝕刻用於將第一功函數金屬132從第二奈米片堆疊136移除。然而，在本具體實施例中，等向性蝕刻未建立底部截槽，因為在本具體實施例中，隔離區168將第一奈米片堆疊134上之第一功函數金屬132與第二奈米片堆疊136上之第一功函數金屬132分開。因此，在第二奈米片堆疊136上第一功函數金屬132移除期間，可使第一奈米片堆疊134上之第一功函數金屬132不曝露於蝕刻。
第23圖展示始於第16圖之具體實施例之程序，其包括移除OPL 138及隔離區168(圖中未單獨展示)。在一項具體實施例中，OPL 138可用對隔離區168、第一功函數金屬132及高k層130有選擇性之蝕刻來移除。移除OPL 138之後，隔離區168可藉由對第一功函數金屬132及高k層130有選擇性之蝕刻來移除。在一項具體實施例中，OPL 138及隔離區168可藉由對第一功函數金屬132及高k層130有選擇性之單一蝕刻來移除。在本具體實施例中，如第23圖所示，移除OPL 138及隔離區168之後，此程序可如以上關於第15圖所述繼續進行。在本具體實施例中，沉積第二功函數金屬154之程序可與以上關於第10A及15圖所詳述之程序實質相同，為求扼要，不在本文中重申。然而，與以上關於始於第11圖之具體實施例所述類似的是，本具體實施例中可沒有第10A圖所示之柱體152。
第24圖展示本揭露之進一步具體實施例。第24圖展示類似於第12圖之程序的截面圖。如第24圖所示，在如以上關於第11圖所述沉積第一功函數金屬132之後，可於奈米片堆疊104上方沉積OPL 138。在本具體實施例中，可在各該奈米片堆疊104之間形成開口162。開口162可藉由掩蔽(圖未示)OPL 138並且將異向性蝕刻用於移除一部分OPL 138來形成，以使第一功函數金屬132曝露。在本具體實施例中，形成開口162可包括進行蝕刻來穿過第一功函數金屬132與高k層130，以使基板112曝露、將第一奈米片堆疊134上方之第一功函數金屬132與第二奈米片堆疊136上方之第一功函數金屬132斷開。在一項具體實施例中，形成開口162包括穿過第一功函數金屬132進行蝕刻以使高k層130曝露。
第25圖展示始於第24圖之具體實施例之程序。第25圖展示移除OPL 138、抗反射塗層146及光阻材料144之程序。這些層可藉由對第一功函數金屬132及基板112進行選擇性蝕刻來移除。如圖所示，可將OPL 138從第一奈米片堆疊134及第二奈米片堆疊136移除，使第一功函數金屬132曝露。
第26圖展示始於第24圖之具體實施例之程序。第26圖展示將第一奈米片堆疊134及開口162上方第一功函數金屬132覆蓋之第二OPL 150之形成程序的結果。可直接在基板112上形成OPL 150在開口162中所形成之部分，如圖所示。類似於以上所述之OPL 138，可在奈米片堆疊104上方形成OPL 150，以及可形成並且圖型化遮罩142，以使第二奈米片堆疊136上方之一部分OPL 150曝露(圖中有結果)。接著，可將OPL 150從第二奈米片堆疊136移除，使第二奈米片堆疊136上之第一功函數金屬132曝露(圖未示)。OPL 150可留在第一奈米片堆疊134、開口162、及與第一奈米片堆疊134上方第一功函數金屬132連接之任何第一功函數金屬132上方。留下的OPL 150可以是隔離區178，其將第一奈米片堆疊134上方之第一功函數金屬132與第二奈米片堆疊136上方之第一功函數金屬132分開。如第26圖所示，可利用等向性蝕刻將第一功函數金屬132從第二奈米片堆疊136移除。如以上所述，可能需要等向性蝕刻才能將第一功函數金屬132從第二奈米片堆疊136之諸奈米片118之間移除。隔離區178可防止等向性蝕刻期間而造成第一奈米片堆疊134上方之 第一功函數金屬132的移除。
第27圖展示始於第24圖之具體實施例之程序。第27圖展示移除隔離區178之程序。在本具體實施例中，類似於上述OPL 138之移除，隔離區178可藉由對第一功函數金屬132有選擇性之蝕刻來移除。如第27圖所示，移除隔離區178之後，第一功函數金屬132可完全圍繞第一奈米片堆疊134之奈米片118，而且第二奈米片堆疊136上方可沒有功函數金屬。在第27圖所示之程序之後，如以上所述及第10A與15圖所示，可將第二功函數金屬154塗敷至奈米片堆疊104。本具體實施例中所述之程序可導致類似於上述第15圖之結構。
在第10A圖及第15圖所示之具體實施例中，第一功函數金屬132可包括有別於第二功函數金屬154之金屬。在一項具體實施例中，第一奈米片堆疊134與第一功函數金屬132可組合以形成PFET裝置，而第二奈米片堆疊136與第二功函數金屬組合以形成NFET裝置。在第一奈米片堆疊134將會是PFET裝置之一具體實施例中，第一功函數金屬可包括氮化鈦(TiN)。在第二奈米片堆疊136將會是與PFET裝置相鄰之NFET裝置的一具體實施例中，第二功函數金屬可包括碳化鈦(TiC)、或碳化鈦鋁(Ti2AlC)。
本方法之具體實施例提供至少一對相鄰奈米片FET裝置166。請參閱第10A圖，該對奈米片FET裝置166包括布置於基板112上並且水平相鄰於第二奈米片 堆疊136之第一奈米片堆疊134。各奈米片堆疊104包括以距離彼此分開之複數個垂直相鄰之奈米片118。可在第一奈米片堆疊134上布置第一功函數金屬132，使得第一功函數金屬132完全圍繞第一奈米片堆疊134之各奈米片118。可在第二奈米片堆疊136上布置第二功函數金屬154，使得第二功函數金屬154完全圍繞第二奈米片堆疊136之各奈米片118。第一功函數金屬132之柱體152可在第一奈米片堆疊134與第二奈米片堆疊136之間垂直延展。續參照第10A圖，在一項具體實施例中，柱體152與第一奈米片堆疊134之間可布置第二功函數金屬154之一部分。如上述，本方法可提供需要不同功函數金屬之一對相鄰奈米片FET裝置166，其不會造成蝕刻有效底部截槽以及損壞該等FET裝置其中一者的風險。
本揭露之說明已基於說明和描述目的而介紹，但用意不在於以所揭示之形式窮舉或限制本揭露。許多修改及變化對於所屬技術領域中具有通常知識者將會顯而易知而不脫離本揭露的範疇及精神。舉例而言，儘管本揭露說明與奈米片裝置有關之程序，仍得以預見可將類似程序應用於FinFET裝置。選擇並說明具體實施例是為了更佳闡釋本揭露之原理及實際應用，並且如適用於經思考之特定用途，讓所屬技術領域中具有通常知識者能夠理解本揭露經各種修改之各項具體實施例。
104‧‧‧奈米片堆疊
112‧‧‧基板
114‧‧‧介電層
116‧‧‧半導體層
118‧‧‧奈米片
130‧‧‧高k介電層
132‧‧‧功函數金屬
134‧‧‧奈米片堆疊
136‧‧‧奈米片堆疊
152‧‧‧柱體
154‧‧‧功函數金屬
156‧‧‧閘極金屬
158‧‧‧上表面
160‧‧‧介電質蓋體
166‧‧‧奈米片FET裝置

Claims (20)

  1. 一種製造積體電路之方法，該方法包含：在基板上形成第一與第二奈米片堆疊，該等第一與第二奈米片堆疊係彼此相鄰，並且各包括以一距離分開之垂直相鄰之奈米片；沉積第一金屬，使得該第一金屬之第一部分圍繞該第一奈米片堆疊之各該奈米片，並且該第一金屬之第二部分圍繞該第二奈米片堆疊之各該奈米片；在該第一奈米片堆疊與該第二奈米片堆疊之間形成隔離區，該隔離區自該基板的表面延伸至該第一奈米片堆疊的頂部以及該第二奈米片堆疊的頂部；利用蝕刻程序移除該第一金屬圍繞該第二奈米片堆疊之該第二部分，該隔離區防止該蝕刻程序伸抵該第一金屬之該第一部分，並且藉以防止移除該第一金屬之該第一部分；移除該隔離區；以及沉積將該第二奈米片堆疊之各該奈米片圍繞之第二金屬。
  2. 如申請專利範圍第1項所述之方法，更包含在沉積該第一金屬之前，先在該基板及該等第一與第二奈米片堆疊之該等奈米片上形成具有高介電常數(高k)之一層。
  3. 如申請專利範圍第2項所述之方法，其中，該隔離區之該形成包括： 在沉積該第一金屬之前，先形成該隔離區，使得該第一金屬之該第一部分僅藉由該隔離區周圍所形成該第一金屬之一層連接至該第一金屬之該第二部分。
  4. 如申請專利範圍第3項所述之方法，更包含：在移除該第一金屬之該第二部分之前，先利用軟遮罩覆蓋該第一金屬之該第一部分、及該隔離區周圍之該第一金屬之一部分，其中，該蝕刻程序僅移除該第一金屬介於該軟遮罩與該隔離區之間的部分之一小部分。
  5. 如申請專利範圍第4項所述之方法，更包含：在形成該隔離區前，先形成自該第一奈米片堆疊延展至該第二奈米片堆疊之虛設閘極；以及移除該虛設閘極位於該第一奈米片堆疊與該第二奈米片堆疊之間第一位置處之一部分。
  6. 如申請專利範圍第5項所述之方法，其中，該隔離區之形成包括在該第一奈米片堆疊與該第二奈米片堆疊之間該虛設閘極被移除之該部分之該第一位置處形成該隔離區。
  7. 如申請專利範圍第2項所述之方法，其中，在沉積該第一金屬期間，於該高k層上沉積該第一金屬之第三部分，該第一金屬之該第三部分係連接該第一金屬之該第一與該第二部分。
  8. 如申請專利範圍第7項所述之方法，更包含：藉由進行蝕刻來穿過該第一金屬之該第三部分， 以將該第一部分與該第二部分斷開，而使下伏於該第一金屬之一層曝露，以及形成該隔離區以覆蓋與該第一金屬之該第一部分連接之該第一金屬之該第三部分的截面。
  9. 如申請專利範圍第8項所述之方法，其中，將該第一金屬之該第一部分與該第二部分斷開包括：利用軟遮罩覆蓋該第一金屬之該等第一與第二部分；在該軟遮罩中建立開口以使該第一金屬之該第三部分曝露；以及移除該第一金屬之已曝露的該第三部分以使該基板曝露。
  10. 如申請專利範圍第9項所述之方法，其中，該軟遮罩為第一軟遮罩，以及其中，該隔離區之該形成包括移除該第一軟遮罩並且形成第二軟遮罩，該第二軟遮罩覆蓋該第一金屬之該第一部分、及與該第一金屬之該第一部分連接之該第一金屬之該第三部分的該截面之一部分。
  11. 如申請專利範圍第10項所述之方法，其中，該第二軟遮罩之一部分係直接在該基板上形成。
  12. 如申請專利範圍第9項所述之方法，其中，該隔離區之該形成包括以介電材料直接在該基板之頂部上填充該開口。
  13. 如申請專利範圍第8項所述之方法，其中，藉由穿過 該第一金屬之該第三部分進行蝕刻將該第一金屬之該第一部分與該第二部分斷開使該高k層曝露。
  14. 如申請專利範圍第13項所述之方法，其中，該隔離區之該形成包括：利用軟遮罩覆蓋該第一金屬之該第一部分、及該第一金屬之該第三部分之一部分；移除該第一金屬之該第三部分在該軟遮罩旁邊但未遭該軟遮罩覆蓋之至少一部分以使該高k層曝露；以及在該已曝露高k層上形成介電材料層至比該軟遮罩下面該第一金屬之該第三部分之已曝露截面還高之高度。
  15. 如申請專利範圍第14項所述之方法，其中，該隔離區之該形成包括在該已曝露高k層、該第二奈米片堆疊、以及將該第一金屬之該第一部分覆蓋之該軟遮罩上方保形形成該介電材料層。
  16. 如申請專利範圍第1項所述之方法，其中，該第一金屬包括有別於該第二金屬之金屬。
  17. 如申請專利範圍第1項所述之方法，其中，該第一奈米片堆疊為PFET裝置，並且該第二奈米片堆疊為NFET裝置。
  18. 如申請專利範圍第1項所述之方法，其中，該第一金屬為PFET功函數金屬，並且該第二金屬為NFET功函數金屬。
  19. 如申請專利範圍第1項所述之方法，其中，該第一金屬之該第二部分之該移除包括利用等向性蝕刻將該第一金屬從該第二奈米片堆疊之該等奈米片之間移除。
  20. 如申請專利範圍第1項所述之方法，其中，該隔離區包括氮化矽(SiN)。
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