TWI752530B - 用於ｓｒａｍ的非對稱閘極底切絕緣及其形成方法 - Google Patents

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TWI752530B
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謝瑞龍
朱里安 佛洛吉爾
丹尼爾 沙內穆芙根
輝 臧
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Abstract

本發明揭示一種形成用於SRAM的閘極底切絕緣的方法，包括形成彼此相鄰並由一空間隔開的第一和第二主動奈米結構；在面向該空間的該第一主動奈米結構的至少一側上形成犧牲襯墊，該犧牲襯墊使該空間的剩餘部分與該第一主動奈米結構間之一第一距離大於該空間的剩餘部分與該第二主動奈米結構間之一第二距離。在該空間的剩餘部分中形成閘極底切絕緣，使得它比第一主動奈米結構更靠近第二主動奈米結構；移除犧牲襯墊，並且在主動奈米結構上方形成閘極，其中該等閘極通過閘極底切絕緣而彼此分離。本發明揭示另包括具有閘極底切絕緣的SRAM和具有該SRAM的IC結構。

Description

用於SRAM的非對稱閘極底切絕緣及其形成方法
此申請案係關於2018年7月27日提交，名稱為WORK FUNCTION METAL PATTERNING FOR N-P SPACES BETWEEN ACTIVE NANOSTRUCTURES的16/047,043號美國專利申請案，卷號JALB282-US-NP(GFF-0195)，目前待審查中；以及2018年7月27日提交，名稱為WORK FUNCTION METAL PATTERNING FOR N-P SPACES BETWEEN ACTIVE NANOSTRUCTURES USING UNITARY ISOLATION PILLAR的16/047,044號美國專利申請案，卷號為KALB014-US-NP(GFF-0211)，目前待審。
本發明係關於積體電路技術，並且尤其係關於建立靜態隨機存取記憶體(SRAM)的非對稱閘極底切絕緣。
場效電晶體(FET)包括在半導體中形成並由一通道區分開的摻雜源極區/汲極區。閘極絕緣層位於該通道區周圍，而導電閘電極位於該閘極絕緣層上方或附近。閘極絕緣層和閘電極一起可稱為該裝置的閘極堆疊。通過向閘電極提供適當的電壓，該通道區變得導電，並且允許電流從該源極區流到該汲極區。
為了提高FET的工作速度並增加積體電路(IC)上FET的密度，設計的尺寸逐漸縮小。減小FET中的尺寸和通道長度可提高FET的切換速度。隨著FET和IC的特徵尺寸變小，出現了許多挑戰，例如，傳統FET大幅縮小可能會產生靜 電問題並降低遷移率。按比例縮小的FET可能具有較短的閘極長度，這使得更難以控制該通道。新的裝置架構，例如「環繞式閘極」主動奈米結構，允許IC進一步縮小，部分原因是將該閘極建構成環繞該通道，從而創造更大的表面積和更好的控制能力。這種結構可以更低的洩漏電流、更快的操作和更低的輸出阻抗，提供更好的控制。用於形成該通道的主動奈米結構可包括半導體奈米線，即垂直或水平取向的細線，或多個堆疊的奈米片，即多個垂直間隔的半導體片。
在非常小的電晶體(例如奈米結構FET)中，金屬閘極用於提供高性能。FET的臨界電壓是在源極與汲極之間建立導電路徑所需之最小電壓。金屬閘極包括具有功函數金屬(WFM)的閘極金屬和具有高介電常數(high-k)的層，其組合稱為高k金屬閘極(HKMG)。該功函數金屬通常位於高k層和金屬閘極之間，並用於調整電晶體的臨界電壓。功函數是將電子從固體中移至就在固體表面外一點所需的最小能量(通常以電子伏特為單位)(或將電子從費米能級移至真空所需的能量)，即最終電子位置在原子比例上遠離表面，但在宏觀比例上仍接近固體。不同的電晶體可能需要不同的臨界電壓，因此需要不同的功函數金屬，例如，PFET(具有內含電洞的通道之FET)可能需要與NFET(具有內含電子的通道之FET)不同的功函數金屬。
一些被稱為雙金屬積體電路的積體電路包括NFET和PFET。在一些情況下，積體電路設計可包括與NFET直接相鄰的PFET。在這種情況下，稱為自對準閘極邊緣(SAGE)製程的方法用於允許縮放相鄰主動奈米結構。當前的SAGE製程產生對稱間隔的閘極底切絕緣，以在相鄰FET的主動奈米結構間之空間中，例如在相鄰NFET和PFET的主動奈米結構間之N-P空間中，將相鄰FET的閘極電絕緣。SRAM需要一閘極擴展交叉耦合接觸，如此會使閘極與相鄰的源極/汲極電短路。將自對準、對稱間隔的閘極底切絕緣與交叉耦合接觸一起使用會增加SRAM單元的面積需求，從而使當前微影技術的形成公差極小。另外，當前的SAGE製程限制額外的N到P縮放。
本發明的第一態樣提供一種方法，包括：在該基板的一靜態隨機存取記憶體(SRAM)區域內：在一基板上形成一第一主動奈米結構，並在該基板上形成一第二主動奈米結構，該第一和第二主動奈米結構彼此相鄰並由一第一空間隔開；在面向該第一空間的該第一主動奈米結構的至少一側上形成犧牲襯墊，該犧牲襯墊使該第一空間的剩餘部分與該第一主動奈米結構間之一第一距離大於該第一空間的剩餘部分與該第二主動奈米結構間之一第二距離；在該第一與第二主動奈米結構之間該第一空間的剩餘部分中形成一閘極底切絕緣，該閘極底切絕緣比該第一主動奈米結構更靠近該第二主動奈米結構；以及在該第一主動奈米結構上形成一第一閘極，並在該第二主動奈米結構上形成一第二閘極，該第一閘極通過該閘極底切絕緣與該第二閘極分離，其中形成該第一和第二閘極包括去除該犧牲襯墊。
第二態樣包括一積體電路(IC)，包括：一靜態隨機存取記憶體(SRAM)，包括：一第一n型場效電晶體(NFET)，其在一基板上具有一第一主動奈米結構，以及圍繞該第一主動奈米結構的一第一閘極；一第一p型場效電晶體(PFET)，其在該基板上具有與該第一NFET的該第一主動奈米結構相鄰的一第二主動奈米結構，以及圍繞該第二主動奈米結構的一第二閘極；以及一第一閘極底切絕緣，其將該第一閘極與該第二閘極分開，該第一閘極底切絕緣比該第一NFET的該第一主動奈米結構更靠近該第一PFET的該第二主動奈米結構。
一第三態樣包括一靜態隨機存取記憶體(SRAM)，其包括：一n型場效電晶體(NFET)，其在一基板上具有一第一主動奈米結構，以及圍繞該第一主動奈米結構的一第一閘極；一p型場效電晶體(PFET)，其在該基板上具有與該NFET的該第一主動奈米結構相鄰的一第二主動奈米結構，以及圍繞該第二主動奈米結構的一第二閘極；以及一閘極底切絕緣，其將該第一閘極與該第二閘極分開，該閘極底切絕緣比該NFET的該第一主動奈米結構更靠近該PFET的該第二主動奈米結構。
80:積體電路配置
82:積體電路
86:SRAM
90:第一閘極區域
90’:SRAM區域
92:第二閘極區域
92’:邏輯區域
94:SRAM
96:交叉耦合接點
110:前驅體結構
112:基板
114:淺溝渠絕緣
116:第一空間
118:第二空間
120P、220P:p型主動奈米結構
120N、220N:n型主動奈米結構
120、220:主動奈米結構
122、222:半導體鰭片
124、224:p型場效電晶體
128、228:n型場效電晶體
130:閘極底切著陸區域
132、160、260:閘極底切絕緣
134:N-P間隔
146:虛置閘極
148:虛置閘極氧化物層
150:保護層
154:源極/汲極區域
158:中間層介電質
162、262:下半部
164、264:上半部
170:犧牲襯墊
172、330:光罩
174:邊緣
176:側面
178:犧牲材料
180、188:剩餘部分
182:額外犧牲材料
192、200:介電質
194、196:開口
210:第一閘極
212、216、210、214:閘極
212:第二閘極
214:第三閘極
216:第四閘極
240:高介電常數(高K)層
242:功函數金屬層
242A:第一WFM
242B:第二WFM
244:閘極導體
250:傳統閘極帽
252:閘極帽
256:導電帶
284、334:上表面
310:奈米片
312:犧牲層
320N:第二奈米片堆疊
320P:第二奈米片堆疊
332:第一側面
336:第二側面
420N:第三奈米片堆疊
420P:第四奈米片堆疊
在此參考下列圖式詳細說明本發明的該等具體實施例，其中相同的標號代表相同的元件，其中：圖1顯示根據本發明具體實施例的IC配置之平面圖。
圖2根據本發明具體實施例，顯示以半導體鰭片形式形成主動奈米結構之剖面圖。
圖3根據本發明具體實施例，顯示從一第一主動奈米結構移除一保護層之剖面圖。
圖4根據本發明具體實施例，顯示在該第一主動奈米結構之上形成一犧牲襯墊之剖面圖。
圖5根據本發明具體實施例，顯示在該主動奈米結構之上形成額外犧牲材料之剖面圖。
圖6根據本發明具體實施例，顯示在該IC的SRAM區域內形成包括一非對稱閘極底切絕緣之閘極底切絕緣之剖面圖。
圖7根據本發明具體實施例，顯示形成閘極之剖面圖。
圖8根據本發明具體實施例，顯示在該IC的邏輯區域內形成一導電帶之剖面圖。
圖9根據本發明其他具體實施例，顯示以半導體奈米片堆疊形式形成主動奈米結構之剖面圖。
圖10根據本發明具體實施例，顯示根據圖2至圖8套用至在圖9內所示半導體奈米片堆疊形式下主動奈米結構來形成閘極底切絕緣之剖面圖。
圖11根據本發明具體實施例，顯示從如圖9內所示一第一主動奈米結構移除一保護層之剖面圖。
圖12根據本發明其他具體實施例，顯示在該第一主動奈米結構之上形成一犧牲襯墊之剖面圖。
圖13根據本發明其他具體實施例，顯示在該IC的SRAM區域內形成包括一非對稱閘極底切絕緣之閘極底切絕緣之剖面圖。
圖14根據本發明其他具體實施例，顯示形成閘極之剖面圖。
圖15根據本發明其他具體實施例，顯示在該IC的邏輯區域內形成一導電帶之剖面圖。
請注意，本發明的圖式並不必依照比例。圖式旨在僅描繪本發明的典型態樣，因此不應被視為限制本發明的範圍。在圖式內，圖式之間相同的編號代表相同的元件。
本發明的具體實施例提供形成用於SRAM的一非對稱閘極底切絕緣之方法。該方法包括形成彼此相鄰並由一空間隔開的第一和第二主動奈米結構；以及在面向該空間的該第一主動奈米結構的至少一側上形成犧牲襯墊，該犧牲襯墊使該空間的剩餘部分與該第一主動奈米結構間之一第一距離大於該空間的剩餘部分與該第二主動奈米結構間之一第二距離。各種具體實施例通過從第一主動奈米結構的至少一側上去除保護層來形成犧牲襯墊，並在其至少一側上形成犧牲襯墊，從而減小第一空間的尺寸。在該空間的剩餘部分中形成閘極底切絕緣，使得它比第一主動奈米結構更靠近第二主動奈米結構。移除犧牲襯墊，並且在主動奈米結構上方形成閘極，其中該等閘極通過閘極底切絕緣而彼此分離。另包括具有閘極底切絕緣的SRAM和具有該SRAM的IC結構。
應暸解的是，當提到像是層、區域或基板位於其他元件「上」或「之上」時，其可為直接位於其他元件上或存在有中間元件。相較之下，提到元件在其他元件「直接之上」或「直接上面」時，則並無中間元件存在。亦應暸解的是，當提到元件「連接」或「耦合」到其他元件時，其可為直接連接或耦合到其他元件或存在有中間元件。相較之下，當提到元件「直接連接」或「直接耦合」到其他元件時，則並無中間元件存在。
本案說明書內參考本發明的「一個具體實施例」或「具體實施例」，以及其他變體，意味著，與該具體實施例有關連所說明的特定功能、結構、特性以及與該具體實施例結合揭示的都包含在本發明的至少一個具體實施例內。因此，出現在整個規格書內許多地方的「在一個具體實施例內」或「在具體實施例內」，以及其他變體並不一定全都參照到同一個具體實施例。應當理解，例如在「A/B」、「A及/或B」以及「至少A和B之一者」的情況下，使用以下「/」、「及/或」和「至少之一者」中的任何一個，旨在涵蓋僅選擇第一個列出的選項(a)，或者僅選擇第二個列出的選項(B)，或者同時選擇兩個選項(A和B)。針對進一步範例，在「A、B及/或C」和「至少A、B和C之一者」的情況下，這種措詞僅旨在涵蓋第一個列出的選項(A)，或者僅選擇第二個列出的選項(B)，或者僅選擇第三個列出的選項(C)，或者選擇第一個和第二個列出的選項(A和B)，或者僅選擇第一個和第三個列出的選項(A和C)，或僅選擇列出的第二和第三選項(B和C)，或選擇所有三個選項(A和B和C)。如精通技術人士顯而易見的那樣，對於列出的許多項目，這可以擴充。
參考圖式，將描述根據本發明具體實施例的方法。圖1顯示根據本發明具體實施例的積體電路(IC)配置80之平面圖。圖1顯示完成積體電路(IC)82的IC配置80，但是為了描述根據本發明具體實施例的方法步驟，也將參考圖1。如圖1所示，IC配置80包括用於p型場效電晶體管(PFET)124、224的多個p型主動奈米結構120P、220P，即其中閘極212、216分別在主動奈米結構120P、220P之上延伸。IC配置80還包括用於n型場效電晶體(NFET)128、228的多個n型主動奈米結構120N、220N，即其中閘極210、214分別在主動奈米結構120N、220N之上延伸(主動奈米結構在本文中可用參考編號120、220表示)。IC配置80具有第一閘極區域90(在中心示出一個)，其中相鄰NFET 128和PFET 124的閘極電絕緣。第一閘極區域90可用於例如靜態隨機存取記憶體(SRAM)區域(以下稱為「SRAM區域90'」)中。IC配置80還可具有第二閘極區域92，其中相鄰 NFET 228和PFET 224的閘極可或不可電連接或共享。第二閘極區域92可用於例如邏輯區域(以下稱為「邏輯區域92'」)。
為了描述的目的，圖1也顯示用於在相鄰P型和N型主動奈米結構120P、220P和120N、220N之間預期閘極底切絕緣132(未實際構建，以虛線示出)的閘極底切著陸區域130。閘極切割著陸區域130通常限定在以其間的N-P間隔134內各個相鄰PFET 124、224與NFET 128、228之間(其他閘極底切絕緣(未顯示)可隔離相鄰NFET和相鄰PFET)。如精通技術人士所理解，通常在形成虛置閘極(未顯示，其中存在閘極210、212、214、216)之後形成傳統閘極底切絕緣。例如，可通過在主動奈米結構之間該虛置閘極內建立至其下基板的開口，並用在去除虛置閘極之後保留在原地的絕緣體填充該開口，來形成閘極底切絕緣。另外，可在虛置閘極開口中形成閘極底切絕緣(在移除虛置閘極之後)，然後在該閘極底切絕緣周圍形成金屬閘極。如圖1所示，包括NFET 128和PFET 124的SRAM 94還可包括一交叉耦合接點96。接點96使得利用對稱、置中的閘極底切絕緣132(以虛線示出)具有挑戰性，因為對於當前的微影技術而言，接點、閘極底切絕緣和閘極導體的公差太小，例如可能為7奈米。
圖2顯示沿圖1中IC配置80的A-A線之前驅體結構110之剖面圖。在該剖面圖中，SRAM區域90在邏輯區域92的右側。前驅體結構110可包括一基板112，其可包括但不限於矽、鍺、矽鍺、碳化矽以及基本上由一或多種具有由化學式AlX1GaX2InX3AsY1PY2NY3SbY4所定義成分的III-V族化合物半導體所組成之材料，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相對比例，各自大於或等於零並且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總相對摩爾量)。其他合適的基材包括具有成分ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，其中A1、A2、B1和B2表示相對比例，各自大於或等於零並且A1+A2+B1+B2=1(1為總摩爾量)。此外，半導體基板的一部分或整個基板可能應變。基板112也可採取絕緣體上半導體(SOI)基板的形式，包括在塊體半導體層之上一掩埋絕緣體層(未顯示)之上 的SOI層。掩埋絕緣體層可包括例如氧化矽，並且半導體層可包括在此列出的任何半導體材料。
圖2另顯示將主動奈米結構120N、220N、120P、220P分開的多個淺溝渠絕緣(STI)114。每個STI 114都可包括蝕刻到基板112的溝渠，填充有絕緣體，或者包括沉積在基板112頂部的絕緣體。STI 114將基板的一個區域與基板的相鄰區域隔離。可以理解，已知極性的一或多個電晶體可配置在由STI 114隔離的區域內。每一STI 114可由任何當前已知或以後開發用於提供電絕緣的物質所形成，並且例如可包括：氧化矽(SiO2)、氟化SiO2(FSG)、氮化矽(Si3N4)、氫化碳氧化矽(SiCOH)、多孔SiCOH、硼磷矽玻璃(BPSG)、倍半矽氧烷、碳(C)摻雜的氧化物(即有機矽酸鹽)，其中包括矽(Si)、碳(C)、氧(O)及/或氫(H)、熱固性聚亞芳基醚、旋塗式含矽碳聚合物材料、近無摩擦碳(NFC)或其層。
圖2在SRAM區域90中，顯示形成由第一空間116隔開的基板112上第一主動奈米結構120P和基板112上第二主動奈米結構120N。圖2在邏輯區域92中，也顯示形成由第二空間118隔開的基板112上第三主動奈米結構220P和基板112上第四主動奈米結構220N。此步驟可發生在STI 114形成之前或之後。可使用任何現在已知或以後開發的微影製程來形成主動奈米結構120。在微影蝕刻(或「光微影蝕刻」)中，以一些方式在待處理的一或多個層上形成輻射敏感的「抗蝕劑」塗層，以便選擇性摻雜及/或具有轉移到其上的圖案。有時被稱為光致抗蝕劑的抗蝕劑本身首先通過將其暴露於輻射下而圖案化，其中輻射(選擇性)穿過包含圖案的中間光罩或模板。結果，根據所用光致抗蝕劑的類型，抗蝕劑塗層的曝光或未曝光區域或多或少變得可溶。然後使用光致抗蝕劑顯影劑去除抗蝕劑的較可溶區，留下圖案化的抗蝕劑。然後，圖案化抗蝕劑可當成下層的光罩，然後可對其進行選擇性處理，例如接收摻雜劑及/或進行蝕刻。在此，奈米結構經過蝕刻以形成其最終形狀。「蝕刻」通常是指從基材(或基材上形成的結構)去除材料，並且通常在光罩就位的情況下進行，使得可從基材 的某些區域選擇性去除材料，同時基板其他區域內的材料不受影響。一般蝕刻有兩種類別，(i)濕式蝕刻以及(ii)乾式蝕刻。濕式蝕刻用溶劑(例如酸)來執行，溶劑可選擇以具備選擇性溶解已知材料(例如氧化物)，同時使另一種材料(例如多晶矽)相對完整之能力。此選擇性蝕刻已知材料為許多半導體製程的基礎能力。濕式蝕刻通常以等向方式蝕刻均勻材料(例如，氧化物)，但濕式蝕刻也可以非等向方式蝕刻單晶材料(例如矽晶圓)。乾式蝕刻可使用電漿來執行。電漿系統可通過調整電漿的參數，在各種模式內操作。原始電漿蝕刻產生高能自由基、中性電荷，在晶圓表面反應。因為中性粒子從各個角度攻擊晶圓，因此該過程是等向的。離子研磨或濺鍍蝕刻用惰性氣體的高能離子轟擊晶圓，所述惰性氣體大致從一個方向接近晶片，因此該過程是極度非等向性。反應離子蝕刻(RIE)在濺鍍與電漿蝕刻之間的中間條件下操作，並且可用於產生深、窄的部件，例如STI溝渠。
「沉積」可包括適用於待沉積材料的任何現在已知或以後開發之技術，包括但不限於例如：化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、半大氣CVD(SACVD)和高密度電漿CVD(HDPCVD)、快速熱CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反應處理CVD(LRPCVD)、金屬有機CVD(MOCVD)、濺鍍、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗法、物理氣相沉積(PVD)、原子層沉積(ALD)、化學氧化、分子束磊晶(MBE)、電鍍、蒸鍍。
形成之後，第一主動奈米結構120P和第二主動奈米結構120N在基板112上彼此相鄰，並由第一空間116隔開。第一空間116可小於40奈米(nm)。如本文所使用的，「主動奈米結構」可包括用於提供電晶體裝置的一通道之任何形式垂直取向的半導體結構，例如，能夠在周圍佈置閘極的結構。主動奈米結構120可包括但不限於：多個半導體奈米線，即垂直或水平取向的細線；多個半導體鰭片(如圖2-8所示)；或多個堆疊的奈米片(如圖9-15所示)，即多個垂直間隔的半導體片。在圖2所示的具體實施例中，主動奈米結構120是半導體鰭 片122，並且主動奈米結構220是半導體鰭片222。在此，形成主動奈米結構120可包括例如從基板112磊晶成長鰭片，或者從基板112圖案化並蝕刻鰭片。本發明的具體實施例可套用於當成半導體鰭片的主動奈米結構120、220，但也可主動奈米結構的任何多種替代形式，包括但不限於：半導體奈米片、半導體奈米線等。也就是，本發明的教示適用於各種奈米結構。
繼續參照圖2，請注意，主動奈米結構之間的第一空間116在成對的相鄰NFET和PFET(N-P間隔)、相鄰NFET以/或相鄰PFET之間可以具有不同寬度。例如，N-P間隔134可小於其他位置的間隔，使得在N-P空間中僅形成一個閘極底切絕緣，但是可在N-N或P-P空間中形成兩個。可使用任何適當的蝕刻處理，將主動奈米結構120N、120P蝕刻成其所示形狀。一旦使主動奈米結構120N、120P成形，就可去除所使用的光罩(未顯示)，例如使用任何合適的灰化處理來去除光罩。
如將相對於主動奈米結構的各種具體實施例所描述那樣，在IC配置80(圖1)的期望區域中，方法可從所選主動奈米結構的至少一側(例如120N)上方去除保護層，並且在奈米結構的至少一側上形成犧牲襯墊，從而減小第一空間116的尺寸。形成於第一空間116中剩餘部分內的閘極底切絕緣移向相鄰主動奈米結構，例如120P，使其相對於主動奈米結構120N、120P不對稱。因此，保護層在主動奈米結構上的位置指示閘極底切絕緣將朝哪個方向(和主動奈米結構)移動。根據例如主動奈米結構的類型，去除保護層的程度和形式可採取多種形式。如將要描述的那樣，圖2至圖8和圖10的具體實施例使用一光罩來保護整個主動奈米結構，而閘極底切絕緣將朝向該結構移動。在此，光罩暴露出犧牲襯墊所施加的整個主動奈米結構，從而允許從整個主動奈米結構去除保護層並在其上形成犧牲襯墊。保護層保留在所有其他主動奈米結構上。這些具體實施例對於主動奈米結構是有利的，其可能太窄以致於不能讓光罩邊緣精確落在例如寬度小於10奈米(nm)的半導體鰭片上，或者在不需要光罩邊緣降落精度的情況下。相反，在圖9和圖11至圖15的具體實施例中，保護層基本上僅保留在 主動奈米結構的閘極底切絕緣將向其偏移的一側上。這些具體實施例可應用於足夠寬以在其上具有光罩邊緣的主動奈米結構，例如，具有大於10nm寬度的半導體奈米片堆疊，從而允許光罩保護該保護層的一小部分。在後一種情況下，將保護層從所有其他主動奈米結構中去除，除了所選主動奈米結構中閘極底切絕緣將向其移動的那一側。
圖2另顯示第一和第二主動奈米結構120N、120P的剖面圖，在當成替代金屬閘極(RMG)處理一部分的虛置閘極146(以虛線顯示)去除之後，兩主動奈米結構之間具有第一空間116。通常，虛置閘極146包括犧牲材料，例如非晶矽或多晶矽(未顯示)，以及在主動奈米結構120上方的虛置閘極氧化物層148。在這一階段，將在主動奈米結構120N、120P中於提供虛置閘極146的相對側上(在圖1中顯示閘極210、212、214、216的位置)形成源極/汲極區154(圖1)，例如，通過摻雜劑的離子注入。根據本發明的具體實施例，虛置閘極氧化物層148保留當成保護層150。也就是，保護層150可在形成犧牲襯墊170之前，當成RMG處理一部分所形成的虛置閘極氧化物層148。可以理解的是，圖2顯示用於閘極區域90、92(圖1)的閘極腔開口(在去除虛置閘極146之後)之剖面。應當理解，主動奈米結構120、220通常將由中間層介電質(ILD)158(圖1)圍繞。ILD 158可包括但不限於：摻碳二氧化矽材料、氟化矽酸鹽玻璃(FSG)、有機聚合物熱固性材料、碳氧化矽、SiCOH介電質、氟摻雜氧化矽、旋轉塗敷玻璃、倍半矽氧烷，包括氫倍半矽氧烷(HSQ)、甲基倍半矽氧烷(MSQ)和HSQ和MSQ的混合物或共聚物、基於苯並環丁烯(BCB)的聚合物介電質和任何含矽低k介電質。使用倍半矽氧烷化學物，具有SiCOH型組合物的旋轉塗敷低k膜之範例包括HOSPTM(Honeywell出品)、JSR 5109和5108(Japan Synthetic Rubber出品)、ZirkonTM(Shipley Microelectronics出品，此為Rohm and Haas的分公司)以及多孔低k(Elk)材料(Applied Materials出品)。碳摻雜二氧化矽材料或有機矽烷的範例包括Black DiamondTM(Applied Materials出品)和CoralTM(Lam Research出品)。HSQ材料的範例為FOxTM(Dow Corning出品)。
圖3至圖6顯示在第一和第二主動奈米結構120N、120P之間形成閘極底切絕緣160(圖6)以及在第三和第四主動奈米結構220N、220P之間形成閘極底割絕緣260(圖6)之處理剖面圖。可使用任何現在已知或以後開發的閘極底切絕緣形成處理，來形成閘極底切絕緣160、260。如將在本文中更詳細描述，閘極底切絕緣160、260可在第一空間116的剩餘部分180(圖6)中具有下半部162、262以及上方、較寬的部分164、264。上半部164、264和下半部162、262是一體的，即在各部分之間沒有接縫，並且形成為一個整體結構。相對於SRAM區域90，將相對於用於NFET 128和PFET 124(即用於N-P空間134(圖1))的第一和第二主動奈米結構120N、120P間之絕緣柱160，來描述本發明的教示。相對於邏輯區域92，將相對於用於NFET 228和PFET 224(即用於另一N-P空間134(圖1))的第三和第四主動奈米結構220N、220P間之絕緣柱260(圖6)，來描述本發明的教示。可以理解，閘極底切絕緣160和閘極底切絕緣260的形成可同時發生。還應注意，雖然未顯示，但是可在相同類型FET之間的空間中形成一或多個閘極底切絕緣。也就是，可在基板上的所有相鄰主動奈米結構之間，例如在N-N空間和P-P空間中，形成閘極底切絕緣。
如圖3和圖4的剖面圖所示，本發明的具體實施例可包括在面對空間116的第一主動奈米結構120N至少一側上形成犧牲襯墊170(圖4)。在圖3和圖4的具體實施例中，形成犧牲襯墊170可包括在第一和第二半導體鰭片122N、122P，即主動奈米結構120N、120P，上方形成保護層150。如前所述，保護層150可為在去除虛置閘極之後保留的虛置閘極氧化物148(圖2)。然而，如果需要，可在去除虛置閘極之後沉積保護層150。圖3顯示形成暴露第一半導體鰭片122N的光罩172。光罩172可包括任何現在已知或以後開發的光致抗蝕劑光罩。如圖所示，光罩172的邊緣174可落在半導體鰭片122N、122P之間的第一空間116中。光罩172覆蓋邏輯區域92和其他主動奈米結構，例如SRAM區域90中的第二半導體鰭片122P。
圖3也顯示從其他結構中，完全從第一半導體鰭片122N去除保護層150，在第二半導體鰭片122P上留下保護層150。可使用用於保護層材料的任何適當蝕刻處理來去除保護層150，在範例中提供的為氧化物。例如，該蝕刻可包括RIE。可使用任何適當的處理，例如灰化處理，去除光罩172。
圖4顯示在第一主動奈米結構120N面對空間116的至少一側176(即半導體鰭片122N)上形成犧牲襯墊170。可通過在第一半導體鰭片122N的至少側面176上磊晶成長犧牲材料178，來形成犧牲襯墊170。「磊晶成長」、「磊晶形成及/或成長」等詞表示在半導體材料的沉積表面上成長半導體材料，其中所成長的半導體材料與沉積表面的半導體材料具有相同結晶特性。在磊晶成長過程中，控制由來源氣體提供的化學反應物，並設定系統參數，以使沉積原子以足夠能量到達半導體基板的沉積表面，從而在表面上移動並定向到沉積表面原子的晶體排列。犧牲襯墊170可包括例如矽鍺，但可包括在主動奈米結構上的其他選擇性成長材料，例如金屬、介電質等。在所示的範例中，犧牲材料178在所有第一半導體鰭片122N上磊晶成長，並且可包括與半導體鰭片相同的材料。如圖4所示，犧牲襯墊170使空間116(圖3)的剩餘部分180與第一半導體鰭片122N(即第一主動奈米結構120N)之間的第一距離D1，大於空間116(圖3)的剩餘部分180與第二半導體鰭片122P之間的第二距離D2，即在第二主動奈米結構120P上方的虛置閘氧化物層148之厚度。以這種方式，對於SRAM區域90，主動奈米結構120N、120P之間的空間已經從n型主動奈米結構120N轉移朝向p型主動奈米結構120P。就是說，空間116不再與主動奈米結構120N、120P對稱佈置；也就是不對稱的。
圖5顯示一些額外步驟之後的結構。首先，圖5顯示從第二半導體鰭片122P之上移除保護層150。更特別是，執行一選擇蝕刻，從第二半導體鰭片122P之上移除保護層150。保護層150可用例如氧化物RIE的方式去除。如圖所示，另從邏輯區域92中主動奈米結構220P、220N上方去除保護層150。圖5另顯示在犧牲襯墊170和第二半導體鰭片122P之上磊晶成長另外的犧牲材料182。犧 牲材料182也在邏輯區域92中的第三和第四主動奈米結構220N、220P上形成，例如磊晶成長。如圖5所示，犧牲材料182使空間116(圖3)的剩餘部分180與第一半導體鰭片122N(即第一主動奈米結構120N)之間的距離D3進一步增大。距離D3保持大於空間116(圖3)的剩餘部分180與第二半導體鰭片122P(即第二主動奈米結構120P)之間的距離D4。以這種方式，減小該空間的尺寸，但是對於SRAM區域90，該空間仍然從n型主動奈米結構120N轉移朝向p型主動奈米結構120P。剩餘部分180保持不對稱地佈置在主動奈米結構120N、120P之間。相反，在邏輯區域92中，第二空間118(圖4)的剩餘部分188與第三主動奈米結構220N之間的距離D5基本等於第二空間118(圖4)的剩餘部分188與第四主動奈米結構220P之間的距離D6。也就是，保持對稱佈置第三和第四主動奈米結構220N、220P之間的第二空間118(圖4)之剩餘部分188。犧牲襯墊170可應用在IC配置的任何區域中，其中需要用於閘極底切絕緣的不對稱佈置。
圖6顯示在第一主動奈米結構120N與第二主動奈米結構120P之間空間116(圖2)的剩餘部分180中形成閘極底切絕緣160之一個具體實施例的剖面圖。圖6也顯示在第三和第四主動奈米結構220N、220P之間第二空間118(圖4)的剩餘部分188中形成另一閘極底切絕緣260。在此具體實施例中，可沉積例如氧化物的介電質192，然後對其進行圖案化和蝕刻以在其中形成開口194(在SRAM區域90中)。蝕刻可持續一段時間以從剩餘部分180去除介電質192，從而導致開口194與第一空間116(圖2)的剩餘部分180連通。類似地，可對介電質192進行圖案化和蝕刻以建立開口196(在邏輯區域92中)。如所提及，蝕刻可持續一段時間以從剩餘部分188去除介電質192，從而導致開口196與第二空間118(圖4)的剩餘部分188連通。如圖13所示，開口194和196分別比剩餘部分180、188寬。開口194、196以及剩餘部分180和188可用介電質200填充，以產生閘極底切絕緣160、260。此處理可包括例如使用CVD沉積介電質200。介電質200可包括但不限於：碳氧化矽(SiOC)、氧化矽、碳氮化碳氮化矽(SiOCN)、氮化矽(SiN)或碳氮化硼矽(SiBCN)。介電質200填充每個開口194、196、180、 188，從而形成閘極底切絕緣160、260。在介電質200沉積之後，可進行任何必要的平坦化。
如所提及，閘極底切絕緣160比第一主動奈米結構120N更靠近第二主動奈米結構120P，即在SRAM區域90中。閘極底切絕緣160具有在第一空間116(圖4)的剩餘部分180內之下半部162，以及在第二主動奈米結構120P的上表面190之上延伸的上半部164。上半部164和下半部162是一體的，並且上半部164比下半部162寬。上半部164可從下半部162向第一主動奈米結構120N稍微延伸，但這不是必須的。相反，閘極底切絕緣260與第三主動奈米結構220N和第四主動奈米結構220P(即半導體鰭片222N、222P)等距。閘極底切絕緣260具有在第一空間118(圖4)的剩餘部分188內之下半部262，以及在第三和第四主動奈米結構220N、220P的上表面284之上延伸(之上並朝向)的上半部264。上半部264和下半部262是一體的，並且上半部264比下半部262寬。如圖所示，邏輯區域92中的閘極底切絕緣260可具有T形剖面。根據需要，每個閘極底切絕緣160、260的高度可減小。
圖7和圖8顯示多個額外步驟的剖面圖。圖7顯示在第一主動奈米結構120N上方形成第一閘極210，以及在第二主動奈米結構120P上方形成第二閘極212。此處理可包括去除犧牲襯墊170(圖6)以及額外犧牲材料180(圖6)。如圖所示，第一閘極210通過閘極底切絕緣160與第二閘極212分離。可以理解，閘極210、212分別形成具有主動奈米結構120N、120P，即具有半導體鰭片122N、122P的FET 124、128(另請參閱圖1)。圖7和圖8也顯示在第三主動奈米結構220N上方形成第三閘極214，以及在第四主動奈米結構220P上方形成第四閘極216。第三和第四閘極214、216由閘極底切絕緣260分開。可以理解，閘極214、216分別形成具有主動奈米結構220N、220P，即具有半導體鰭片222N、222P的FET 228、224(另請參閱圖1)。
可使用任何現在已知或以後開發的方法來形成閘極210、212、214、216。閘極210、212、214、216可包括高介電常數(高K)層240、功函數 金屬層242和閘極導體244。高K層240可包括通常用於金屬閘極的任何現在已知或以後開發的高K材料，例如但不限於：金屬氧化物，例如氧化鉭(Ta2O5)、鋇氧化鈦(BaTiO3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)或金屬矽酸鹽，例如氧化矽酸鉿(HfA1SiA2OA3)或矽酸氧氮化物(HfA1SiA2OA3NA4)，其中A1、A2、A3和A4表示相對比例，每個均大於或等於零以及A1+A2+A3+A4(1為總相對摩爾量)。
功函數金屬(WFM)層242取決於NFET或PFET裝置，可包括各種金屬，但是例如可包括：鋁(Al)、鋅(Zn)、銦(In)、銅(Cu)、銦銅(InCu)、錫(Sn)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鈦(Ti)、氮化鈦(TiN)、碳化鈦(TiC)、TiAlC、TiAl、鎢(W)、氮化鎢(WN)、碳化鎢(WC)、多晶矽(poly-Si)及/或其組合。用於一種FET(例如，NFET)的一種WFM可在相鄰閘極之上形成，然後在另一種FET(例如，PFET)的閘極上另一處替換為另一種WFM。有許多眾所周知來形成所需WFM之處理。在一個範例中，可如在2018年7月27日提交第16/047,044號相關美國專利申請案中所描述形成閘極210、212、214、216，該專利申請案通過引用併入本文中。在此處理中，在去除犧牲襯墊170和犧牲材料180之後，可在第一主動奈米結構120N、閘極底切絕緣160和第二主動奈米結構120P上方形成高K層240和第一WFM 242A。第一WFM 242A也可形成於第三主動奈米結構220N、閘極底切絕緣260和第三主動奈米結構220P之上。第一WFM 242A是用於NFET 124、224的特定WFM。可從一部分閘極底切絕緣160、260中去除第一WFM 242A，在第一WFM中產生不連續性，從而將位於第一主動奈米結構120N上方的第一WFM與位於第二主動奈米結構120P上方的第一WFM分開(並且類似地將第三奈米結構220N與第四奈米結構220P的第一WFM 242A分開)。然後可蝕刻第一WFM 242A，以去除圍繞第二主動奈米結構120P(和第四奈米結構220P)的第一WFM。閘極底切絕緣160、260或閘極底切絕緣160、260一部分上的第一WFM 242A中之不連續性，阻止蝕刻到達並去除第一主動奈米結構120N(和第三主動奈米結構220N)上的第一WFM 242A。然後可圍繞第二主動奈米結構120P(和 第四主動奈米結構220P)沉積第二WFM 242B。第二WFM 242B可為用於PFET 128、228的功函數金屬。然後可根據需要沉積和平坦化閘極導體244，以形成FET 124、128、224、228。閘極導體244可包括任何現在已知或以後開發的閘極導體，例如銅(Cu)。
圖8顯示在SRAM區域90中閘極210、212上方形成例如氮化物的傳統閘極帽250，以及在邏輯區域92中閘極214、216上方形成閘極帽252之剖面圖。圖8也顯示閘極214、216以已知方式在邏輯區域92內選擇性用導電帶256電耦合。
請參閱圖9至圖15，本發明的具體實施例也可應用於以半導體奈米片，即奈米片堆疊形式的主動奈米結構。在此，如圖9所示，形成第一和第二主動奈米結構120P、120N可包括形成相應的第一和第二奈米片堆疊320N、320P，並且形成相應的第三和第四主動奈米結構220N、220N包括形成相應的第三和第四奈米片堆疊420N、420P(奈米片堆疊可用參考編號320、420表示)。每個奈米片堆疊320、420可包括由犧牲層312(交替)隔開的奈米片310。奈米片310可包括例如矽的半導體，並且犧牲層312可包括各種犧牲材料中的任何一種，例如矽鍺。其他材料也可用於奈米片及/或犧牲層。奈米片堆疊可包括至少一個奈米片310。在一個具體實施例中，每個奈米片堆疊包括三個奈米片310，如圖9所示。可通過交替沉積犧牲層312和奈米片310層來形成奈米片堆疊320、420，隨後使用包括硬光罩，例如氮化矽，以及焊墊氧化物的光罩(未顯示)進行光微影圖案化。與半導體鰭片122(圖2至圖8)相比，奈米片堆疊320、420更寬。在一個非限制性範例中，與半導體鰭片122的5奈米相比，奈米片堆疊320、420的寬度可為25奈米(圖2至圖8)。結果，與半導體鰭片122(圖2至圖8)相反，可將光罩邊緣落在奈米片堆疊320、420上。第一和第二主動奈米結構120N、120P之間的空間116可大約為40奈米。
圖9另顯示第一和第二主動奈米結構120N、120P的剖面圖，在虛置閘極146(以虛線顯示)去除之後，兩主動奈米結構之間具有第一空間116。在此，虛置閘極氧化物層148保留在主動奈米結構120、220上方。在這一階段， 將在奈米片310中於提供虛置閘極146的相對側上(在圖1中顯示閘極210、212、214、216的位置)形成源極/汲極區154(圖1)，例如，通過摻雜劑的離子注入。如先前具體實施例，虛置閘極氧化物層148提供保護層150。可以理解的是，圖9顯示用於閘極區域90、92(圖1)的閘極腔開口之剖面。應當理解，主動奈米結構120、220通常將由ILD 158(圖1)圍繞。
圖10顯示一個具體實施例，其中圖2至圖8的教示套用於圖9的納米片堆疊320、420。該處理可包括在第一和第二奈米片堆疊320N、320P之上形成保護層150，如圖2針對半導體鰭片122所示。保護層150可從面對第一空間116的第一奈米片堆疊320N之至少側面176去除，如圖3針對半導體鰭片122所示。並且，類似於圖4，通過從第一奈米片堆疊320N的半導體奈米片310磊晶成長犧牲材料178，在第一奈米片堆疊320N面對第一空間116的至少側面176上形成犧牲襯墊170(在圖10中以虛線示出)。保護層150防止在其覆蓋的區域中磊晶成長。圖10顯示一些額外步驟之後的結構，類似於圖5中適用於半導體鰭片122的步驟。圖10顯示從第二奈米片堆疊320P之上移除保護層150。如所提及，例如經由灰化處理去除光罩172(圖4)，並且執行蝕刻以例如通過RIE從第二奈米片堆疊320P去除保護層150。另從邏輯區域92中的主動奈米結構220P、220N上方，即第三和第四奈米片堆疊420N、420P上方，去除光罩和保護層150。圖10另顯示在犧牲襯墊170和第二奈米片堆疊320P之上磊晶成長另外的犧牲材料182。犧牲材料182也在邏輯區域92中的主動奈米結構220P、220N上，即第三和第四奈米片堆疊420N、420P上，例如磊晶成長。如圖10所示，犧牲材料182使空間116(圖9)的剩餘部分180與第一奈米片堆疊320N(即第一主動奈米結構120N)之間的距離D3進一步增大。距離D3保持大於空間116(圖9)的剩餘部分180與第二奈米片堆疊320P(即第二主動奈米結構120P)之間的距離D4。以這種方式，減小該空間的尺寸，但是對於SRAM區域90，該空間仍然從n型主動奈米結構120N轉移朝向p型主動奈米結構120P。剩餘部分180保持不對稱地佈置在主動奈米結構120N、120P之間，即奈米片堆疊320N、320P之間。相反，在邏輯區域92中，第 二空間118(圖4)的剩餘部分188與第三主動奈米結構220N之間的距離D5基本等於第二空間118(圖9)的剩餘部分188與第四主動奈米結構220P之間的距離D6。也就是，保持對稱佈置第三和第四主動奈米結構220N、220P之間的第二空間118(圖9)之剩餘部分188。犧牲襯墊170可應用在IC配置80(圖1)的任何區域中，其中需要用於閘極底切絕緣的不對稱佈置。如相對於圖6至圖8所述，處理將從此處進行，來創建具有奈米片310的FET。
請回到圖9，並進一步參考圖11至圖15，顯示採用落在第二主動奈米結構120P上的光罩330之具體實施例。光罩330允許從第一主動奈米結構120N的至少側面176去除保護層150，但是以比圖2至圖8具體實施例更精確的方式。此具體實施例可應用於主動奈米結構足夠寬(例如，大於10nm)以允許光罩330邊緣落在其上之情況。圖11顯示從第一奈米片堆疊320N面向第一空間116的至少側面176上去除保護層150之剖面圖。在此具體實施例中，光罩330露出第一奈米片堆疊320N，並且具有第一邊緣340落在第二奈米片堆疊320P的上表面334上，並且覆蓋第二奈米片堆疊320P面向第一空間116的第一側面332。光罩330露出第一奈米片堆疊320N，並且可露出第二奈米片堆疊320P與第一空間116相對的第二側面336。光罩330可包括任何現在已知或以後開發的光罩材料。圖11顯示使用光罩330從第一奈米片堆疊320N完全去除保護層150，而在第二奈米片堆疊320P的一部分上保留保護層150。也就是，保護層150從第一奈米片堆疊320N中完全去除，並保留在第二奈米片堆疊320P面向第一空間116的第一側面332之上，以及第二奈米片堆疊320P的上表面334一部分之上。因此，保護層150僅保護第二奈米片堆疊320P的側面332和上表面334的一部分。保護層150從相對的第二側面336和第二奈米片堆疊320P的上表面334其餘部分去除。保護層150也在第三和第四主動奈米結構420P、420N上方去除。光罩330可以是例如18-23nm寬。去除可包括使用適合於保護層150的任何蝕刻處理，例如用於氧化物的RIE。與圖2至圖8的具體實施例相反並且如將進一步所描述，保護層150可保留在第二主動奈米結構120P的側面332上方，即不必如圖5具體實施例那樣將其去除。
圖12顯示在第一奈米片堆疊320N面對第一空間116的至少側面176上形成犧牲襯墊170之剖面圖。在此，可通過從第一奈米片堆疊320N的半導體奈米片310磊晶成長犧牲材料178，來形成犧牲襯墊170。在所示的範例中，犧牲材料178在所有第一半導體奈米片330N上磊晶成長，並且可包括與半導體奈米片310相同的材料，例如矽鍺。保護層150防止由第二主動奈米片堆疊320P的側面332和上表面334的一部分所覆蓋之區域磊晶成長。如圖所示，犧牲材料178也可形成在任何其他露出的奈米片堆疊上，例如邏輯區域90中的420N、420P。
圖13顯示在第一主動奈米結構120N與第二主動奈米結構120P之間空間116(圖12)的剩餘部分180中形成閘極底切絕緣160之一個具體實施例的剖面圖。圖13也顯示在第三和第四主動奈米結構220N、220P之間第二空間118(圖12)的剩餘部分188中形成閘極底切絕緣260。在此具體實施例中，可沉積例如氧化物的介電質192，然後對其進行圖案化和蝕刻以在其中形成開口194(在SRAM區域90中)，該開口分別與第一空間116的剩餘部分180連通(圖12)。類似地，介電質192可進行圖案化和蝕刻以在其中形成開口196(在邏輯區域92中)，該開口分別與第二空間118的剩餘部分188連通(圖12)。開口194和196比剩餘部分180、188寬。保護層150保留在第二主動奈米結構120P的側面332上方。開口194、196以及剩餘部分180和188可用介電質200填充。此處理可包括例如使用CVD沉積介電質200。介電質200可包括任何上述材料。介電質200填充每個開口，從而形成閘極底切絕緣160、260。在另一個具體實施例中，如在2018年7月27日提交的第16/047,044號相關美國專利申請案中所述，可使用每個主動奈米結構上方的犧牲柱並用介電質填充空間來形成閘極底切絕緣160及/或260。每個閘極底切絕緣160及/或260應具有大體上類似的形狀，如圖13至圖15內所示。
閘極底切絕緣160比第一主動奈米結構120N更靠近第二主動奈米結構120P，即在SRAM區域90中。在此，保護層150保留在第二主動奈米結構120P的側面332與閘極底切絕緣160之間。閘極底切絕緣160具有在第一空間116(圖4)的剩餘部分180內之下半部162，以及在第二主動奈米結構120P的上表面190之上 延伸的上半部164。上半部164和下半部162是一體的，並且上半部164比下半部162寬。下半部162可鄰接保護層150，並且上半部164的一部分可在第二主動奈米結構120P的保護層150及/或上表面190上方延伸。相反，閘極底切絕緣260與第三主動奈米結構220N和第四主動奈米結構220P，即在此具體實施例中的半導體奈米片堆疊420N、420P，大約等距。閘極底切絕緣260具有在第一空間118(圖12)的剩餘部分188內之下半部262，以及在第三和第四主動奈米結構220N、220P的上表面284之上延伸的上半部264。上半部264和下半部262是一體的，並且上半部264比下半部262寬。如圖所示，邏輯區域92中的閘極底切絕緣260可具有T形剖面。根據需要，每個閘極底切絕緣160、260的高度可減小。
圖14和圖15顯示多個額外步驟的剖面圖。與圖7和圖8相反，在此具體實施例中，不必去除第二主動奈米結構120P的側面332上方之保護層150。圖13顯示去除犧牲襯墊170(圖13)，並在第一主動奈米結構120N上方形成第一閘極210，以及在第二主動奈米結構120P上方形成第二閘極212。如圖所示，第一閘極210通過閘極底切絕緣160與第二閘極212分離。可以理解，閘極210、212分別形成具有主動奈米結構120N、120P，即具有半導體奈米片310的FET 124、128(另請參閱圖1)。圖14和圖15也顯示在第三主動奈米結構220P上方形成第三閘極214，以及在第四主動奈米結構220N上方形成第四閘極216。第三和第四閘極214、216由閘極底切絕緣260分開。可以理解，閘極214、216分別形成具有主動奈米結構220N、220P，即具有半導體奈米片堆疊420N、420P的FET 228、224(另請參閱圖1)。可使用任何現在已知或以後開發的方法來形成閘極210、212、214、216，如本文先前所述。閘極210、212、214、216可包括本文先前描述的任何高k金屬閘極材料。
圖15顯示在SRAM區域90中閘極210、212上方氮化物的閘極帽250，以及在邏輯區域92中閘極214、216上方的閘極帽252。圖15也顯示閘極214、216在邏輯區域92內選擇性用導電帶256電耦合。
圖8和圖15顯示根據本發明具體實施例的IC 82。IC 82包括一SRAM 86。SRAM 86可例如用於以持久的方式(即不需要資料更新操作)，將資料臨時儲存在電腦系統中。SRAM 86可包括位元單元的陣列，每一者都用於在操作期間保留單一資料位元。每個SRAM位元單元都可包括例如六電晶體設計，該設計包括一對交叉耦合的反相器和將反相器連接到互補位元線的一對存取電晶體。為此，SRAM 86可包括：NFET 124具有在基板112上的第一主動奈米結構120N和圍繞第一主動奈米結構的第一閘極110。SRAM 86還包括PFET 128，其具有在基板112上與NFET 124的第一主動奈米結構120N相鄰的第二主動奈米結構120P，以及圍繞第二主動奈米結構120P的第二閘極212。SRAM 86另包括將第一閘極210與第二閘極212(即NFET 124和PFET 128)分開的第一閘極底切絕緣160。第一閘極底切絕緣160比第一NFET 124的第一主動奈米結構120N更靠近第一PFET 128的第二主動奈米結構120P，這允許使用交叉耦合接點96(圖1)。閘極底切絕緣160具有下半部162和一個整體、較寬的上半部164，該上半部在PFET 128的第二主動奈米結構120P之上表面190上方延伸。如圖8內所示，在一個具體實施例中，第一和第二主動奈米結構120N、120P包括半導體鰭片122N、122P。如圖15內所示，在另一個具體實施例中，第一和第二主動奈米結構120N、120P包括由閘極材料(即高K層240、WFM 242A-B以及閘極導體244)分隔的半導體奈米片310。在此具體實施例中，保護層150可位於閘極底切絕緣150和PFET 128的第二主動奈米結構120P的側面332之間。
IC 82也可包括邏輯區域90，包括：NFET 228具有在基板112上的第三主動奈米結構220N和圍繞第三主動奈米結構220N的第三閘極214。邏輯區域90還包括PFET 224，其具有在基板112上與NFET 228的第三主動奈米結構220N相鄰的第四主動奈米結構220P，以及圍繞第四主動奈米結構220P的第四閘極216。在邏輯區域90中，第二閘極底切絕緣260在第三和第四主動奈米結構220N、220P之間等距。此外，在邏輯區域90中，導電帶256可位於第二閘極底切絕緣260上方，以電耦合第三和第四閘極214、216，即NFET 228和PFET 224。
本發明具體實施例提供在SRAM中相鄰FET的主動奈米結構間之空間中形成不對稱閘極底切絕緣以電絕緣相鄰FET的柵極之方法。與對稱閘極底切絕緣相比，採用這種結構的閘極延伸交叉耦合接點可使閘極與相鄰源極/汲極短路，而不增加SRAM單元的面積要求。本發明具體實施例不進一步限制額外的N至P縮放。本發明具體實施例還能夠使用在第16/047,044號相關美國申請案內揭示之技術(帶SRAM)。因此，本發明也能夠在稍後形成的第二閘極，例如NFET閘極，所需之按比例縮放N-P空間處(例如在7nm技術節點處)，形成用於圍繞閘極的主動奈米結構的耐用第一閘極，例如PFET柵極。本發明的教示還通過放寬對選定為微影步驟的要求(例如，從極紫外(EUV)技術到非EUV技術)，來提高整合耐用性，例如：用於第一WFM的去除光罩之邊緣放置。關於閘極底切絕緣形成，本發明使得能夠以上述寬鬆微影要求來進行閘極底切絕緣形成(使用柵極或使用替代金屬閘極(RMG)處理)，並且消除了形成錐形器件的需要，例如，利用微動(jogs)或裝置中的轉角，以便為閘極底切絕緣提供空間。該方法的具體實施例也提供自我對準結構，從而減少邊緣放置誤差的影響。此外，即使在N和P閘極連接在一起的情況下，較寬的頂部閘極底切絕緣也可提供較低的N到P閘極寄生電容。有利地，本發明具體實施例也不需要額外的材料。
如上述，該方法用於積體電路晶片製造。產生的積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)末端產品的部分。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的進階電腦產品。
此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則該等單數形式「一」(a,an)和「該」(the)也包含該等複數形式。吾人將進一步瞭解，說明書中使用的「包含」(comprises及/或comprising)指明所陳述的特徵、整體、步驟、操作、元件及/或組件的存在，但是不排除還有一或多個其他特徵、整體、步驟、操作、元件、組件及/或群組的存在或添加。「選擇性」或「選擇性地」表示隨後描述的事件或情況可能發生或可能不發生，並且該描述包括事件發生的實例和事件不發生的實例。
在整個說明書和申請專利範圍中使用的近似語言可用於修改任何允許變化的定量表示，而不會導致與其相關基本功能的變化。因此，由一或多個術語修飾的值，例如「約」、「大約」和「基本上」，不限於指定的精確值。在至少一些情況下，近似說法可對應於用於測量值的儀器之精準度。本文和整個說明書與申請專利範圍中，範圍限制可組合及/或互換，這種範圍被識別並包括其中包含的所有子範圍，除非上下文或語言另有說明。應用於範圍特定值的「近似」適用於兩值，並且除非另外取決於測量值的儀器精準度，否則可指示所述值的+/- 10%。
對應的結構、材料、動作以及所有裝置或步驟的同等項，加上以下申請專利範圍內的功能元件，都包含用來執行該功能結合特別主張的其他主張元件之任何結構、材料或動作。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明毫無遺漏地限制在所揭之形式中。在不脫離本發明之範疇與精神的前提下，本技術之一般技術者將瞭解許多修正例以及變化例。具體實施例經過選擇與說明來最佳闡述本發明原理，並且以許多具體實施例讓其他精通此技術的人士對本發明有最佳瞭解，這些具體實施例都適合特定使用期待。
82:積體電路
86:SRAM
90:第一閘極區域
92:第二閘極區域
112:基板
114:淺溝渠絕緣
120P、220P:p型主動奈米結構
120N、220N:n型主動奈米結構
124、224:p型場效電晶體
128、228:n型場效電晶體
160、260:閘極底切絕緣
162:下半部
164、264:上半部
200:介電質
210:第一閘極
212:第二閘極
214:第三閘極
216:第四閘極
240:高介電常數(高K)層
242A:第一WFM
242B:第二WFM
244:閘極導體
250:傳統閘極帽
252:閘極帽
256:導電帶

Claims (18)

  1. 一種積體電路(IC)，包括：一靜態隨機存取記憶體(SRAM)，包括：一第一n型場效電晶體(NFET)，其在一基板上具有一第一主動奈米結構，以及圍繞該第一主動奈米結構的一第一閘極；一第一p型場效電晶體(PFET)，其在該基板上具有與該第一NFET的該第一主動奈米結構相鄰的一第二主動奈米結構，以及圍繞該第二主動奈米結構的一第二閘極；以及一第一閘極底切絕緣，其將該第一閘極與該第二閘極分開，該第一閘極底切絕緣比該第一NFET的該第一主動奈米結構更靠近該第一PFET的該第二主動奈米結構；以及一邏輯區域，包括：一第二NFET，其在一基板上具有一第三主動奈米結構，以及圍繞該第三主動奈米結構的一第三閘極；一第二PFET，其在該基板上具有與該第二NFET的該第三主動奈米結構相鄰的一第四主動奈米結構，以及圍繞該第四主動奈米結構的一第四閘極；一第二閘極底切絕緣，其在該第三與第四主動奈米結構之間等距。
  2. 如請求項1所述之IC，其中該閘極底切絕緣包括一下半部和一一體、較寬的上半部，該一體、較寬的上半部在該第一PFET的該第二主動奈米結構之一上表面上方延伸。
  3. 如請求項1所述之IC，其中該第一和第二主動奈米結構包括由閘極材料隔開的半導體奈米片，並且另包括位於該閘極底切絕緣與該第一PFET的該第二主動奈米結構之一側面間之一保護層。
  4. 如請求項1所述之IC，其中該第一和第二主動奈米結構各包括一半導體鰭片。
  5. 如請求項1所述之IC，其中該第一和第二主動奈米結構各包括一半導體奈米片堆疊。
  6. 如請求項1所述之IC，另包括位於該第二閘極底切絕緣上方的一導電帶，以電耦合該第三和第四閘極。
  7. 一種靜態隨機存取記憶體(SRAM)，包括：一n型場效電晶體(NFET)，其在一基板上具有一第一主動奈米結構，以及圍繞該第一主動奈米結構的一第一閘極；一p型場效電晶體(PFET)，其在該基板上具有與該NFET的該第一主動奈米結構相鄰的一第二主動奈米結構，以及圍繞該第二主動奈米結構的一第二閘極；以及一閘極底切絕緣，其將該第一閘極與該第二閘極分開，該閘極底切絕緣比該NFET的該第一主動奈米結構更靠近該PFET的該第二主動奈米結構；一邏輯區域，包括：一第二NFET，其在一基板上具有一第三主動奈米結構，以及圍繞該第三主動奈米結構的一第三閘極； 一第二PFET，其在該基板上具有與該第二NFET的該第三主動奈米結構相鄰的一第四主動奈米結構，以及圍繞該第四主動奈米結構的一第四閘極；一第二閘極底切絕緣，其在該第三與第四主動奈米結構之間等距。
  8. 如請求項7所述之SRAM，其中該閘極底切絕緣包括一下半部和一一體、較寬的上半部，該一體、較寬的上半部在該PFET的該第二主動奈米結構之一上表面上方延伸。
  9. 如請求項7所述之SRAM，其中該第一和第二主動奈米結構包括由閘極材料隔開的半導體奈米片，並且另包括位於該閘極底切絕緣下半部與該PFET的該第二主動奈米結構之一側面間之一保護層。
  10. 如請求項7所述之SRAM，其中該第一和第二主動奈米結構包括由閘極材料隔開的半導體奈米片，並且另包括位於該閘極底切絕緣與該PFET的該第二主動奈米結構之一側面間之一保護層。
  11. 一種形成積體電路(IC)之方法，包括：在一基板的一靜態隨機存取記憶體(SRAM)區域內：在該基板上形成一第一主動奈米結構，並在該基板上形成一第二主動奈米結構，該第一和第二主動奈米結構彼此相鄰並由一第一空間隔開；在面向該第一空間的該第一主動奈米結構的至少一側上形成犧牲襯墊，該犧牲襯墊使該第一空間的一剩餘部分與該第一主動奈米結構間之一第一距離大於該第一空間的該剩餘部分與該第二主動奈米結構間之一第二距離； 在該第一與第二主動奈米結構之間該第一空間的該剩餘部分中形成一閘極底切絕緣，該閘極底切絕緣比該第一主動奈米結構更靠近該第二主動奈米結構；以及在該第一主動奈米結構上形成一第一閘極，並在該第二主動奈米結構上形成一第二閘極，該第一閘極通過該閘極底切絕緣與該第二閘極分離，其中形成該第一和第二閘極包括去除該犧牲襯墊；在該基板之上的一邏輯區域內：在一基板上形成一第三主動奈米結構，並在該基板上形成一第四主動奈米結構，該第三和第四主動奈米結構彼此相鄰並由一第二空間隔開；在該第三和第四主動奈米結構上形成一犧牲材料，該第二空間的一剩餘部分與該第三主動奈米結構間之一第三距離大體上等於該第二空間的該剩餘部分與該第四主動奈米結構間之一第二距離；在該第三與第四主動奈米結構之間該第二空間的該剩餘部分中形成另一閘極底切絕緣，該閘極底切絕緣與該第三主動奈米結構和該第四主動奈米結構等距離；以及在該第三主動奈米結構上形成一第三閘極，並在該第四主動奈米結構上形成一第四閘極，該第三和第四閘極由該另一閘極底切絕緣隔開。
  12. 如請求項11所述之方法，其中該形成該第一和第二主動奈米結構包括形成相應第一和第二奈米片堆疊，每一奈米片堆疊都包括由犧牲層隔開的半導體奈米片，以及其中形成該犧牲襯墊包括：在該第一和第二奈米片堆疊上形成一保護層，從該第一奈米片堆疊面對該第一空間的至少一側面去除該保護層；以及 通過從該第一奈米片堆疊的該半導體奈米片磊晶成長一犧牲材料，在該第一奈米片堆疊面對該第一空間的至少該側面上形成該犧牲襯墊，該保護層防止在其覆蓋的區域中磊晶成長。
  13. 如請求項12所述之方法，其中從該第一奈米片堆疊面對該第一空間的至少一側面去除該保護層包括：形成一光罩露出該第一奈米片堆疊，以及從該第一奈米片堆疊完全去除該保護層，而在該第二奈米片堆疊之上保留該保護層；以及另包括，在形成該犧牲襯墊之後：從該第二半導體鰭片上去除該保護層，以及在該犧牲襯墊與該第二半導體鰭片之上磊晶成長額外犧牲材料。
  14. 如請求項12所述之方法，其中從該第一奈米片堆疊面對該第一空間的至少一側面去除該保護層包括：形成具有一第一邊緣落在該第二奈米片堆疊的一上表面上並覆蓋該第二奈米片堆疊面向該第一空間的一第一側面之一光罩，該光罩露出該第一奈米片堆疊和該第二奈米片堆疊與該第一空間相對的一第二側面，以及從該第一奈米片堆疊完全去除該保護層，而在該第二奈米片堆疊面對該第一空間的該第一側面之上保留該保護層。
  15. 如請求項12所述之方法，其中該保護層為在形成該犧牲襯墊之前，當成一替代金屬閘極(RMG)處理一部分所形成之一虛置閘極氧化物層。
  16. 如請求項11所述之方法，其中該形成該第一和第二主動奈米結構包括形成相應第一和第二半導體鰭片，以及 其中形成該犧牲襯墊包括：在該第一和第二半導體鰭片之上形成一保護層，形成一光罩露出該第一半導體鰭片；從該第一半導體鰭片完全去除該保護層，而在該第二半導體鰭片之上保留該保護層；以及通過在該第一半導體鰭片的該至少一側面之上磊晶成長一犧牲材料，在該第一半導體鰭片面對該第一空間的至少該側面上形成該犧牲襯墊；以及另包括：從該第二半導體鰭片之上去除該保護層；以及在該犧牲襯墊與該第二半導體鰭片之上磊晶成長額外犧牲材料。
  17. 如請求項11所述之方法，其中該閘極底切絕緣具有在該第一空間剩餘部分內的一下半部以及在該第二主動奈米結構的一上表面之上延伸之一上半部，該上半部與該下半部為一整體，並且該上半部比該下半部寬。
  18. 如請求項11所述之方法，其中該另一閘極底切絕緣在該邏輯區域內具有一T形剖面。
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