DE102020115785A1 - Halbleiterstruktur und verfahren zu deren herstellung - Google Patents

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Yu-Chao Lin
Tung-Ying Lee
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract

Es wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist einen ersten Gate-all-around-Feldeffekttransistor (GAA-FET) über einem Substrat auf, wobei der erste GAA-FET erste Nanostrukturen und einen ersten Gatestapel aufweist, der die ersten Nanostrukturen umschließt. Die Halbleiterstruktur weist außerdem einen ersten Finnen-Feldeffekttransistor (FinFET) auf, der zu dem ersten GAA-FET benachbart ist und eine erste Finnenstruktur und einen zweiten Gatestapel über der ersten Finnenstruktur aufweist. Die Halbleiterstruktur weist außerdem ein Gate-Schneide-Element auf, das zwischen dem ersten Gatestapel des ersten GAA-FET und dem zweiten Gatestapel des ersten FinFET angeordnet ist.

Description

  • Prioritätsanspruch
  • Die vorliegende Anmeldung beansprucht die Priorität der am 17. Dezember 2019 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/949.261 und dem Titel „Semiconductor Structure and Method for Forming the Same“ („Halbleiterstruktur und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Die Elektronikindustrie hat eine ständig wachsende Nachfrage nach kleineren und schnelleren elektronischen Vorrichtungen erfahren, die gleichzeitig in der Lage sind, eine höhere Anzahl von immer komplexeren und anspruchsvolleren Funktionen zu unterstützen. Daher besteht in der Halbleiterindustrie ein anhaltender Trend, kostengünstige integrierte Schaltkreise (ICs) mit hoher Leistung und niedrigem Energieverbrauch herzustellen. Bisher sind diese Ziele zum großen Teil dadurch erreicht worden, dass die Abmessungen der Halbleiter-ICs (z. B. die kleinste Strukturbreite) verringert worden sind und dadurch die Produktionsausbeute verbessert worden ist und die damit verbundenen Kosten gesenkt worden sind. Diese Verkleinerung hat aber auch den Halbleiter-Herstellungsprozess komplexer gemacht. Daher erfordert die Realisierung von weiteren Fortschritten bei Halbleiter-ICs und -vorrichtungen ähnliche Fortschritte bei Halbleiter-Herstellungsprozessen und -Technologien.
  • Vor Kurzem sind in dem Bestreben, die Gate-Kanalkopplung zu verbessern, den Strom im ausgeschalteten Zustand zu verringern und Kurzkanaleffekte (SCEs) zu verringern, Multigate-Vorrichtungen eingeführt worden. Eine solche Multigate-Vorrichtung, die eingeführt worden ist, ist ein Gate-all-around(GAA)-Transistor. Die GAA-Vorrichtung hat ihren Namen von der Gatestruktur, die sich um einen Kanalbereich erstrecken kann, sodass auf zwei oder vier Seiten auf den Kanal zugegriffen werden kann. GAA-Vorrichtungen sind mit herkömmlichen CMOS-Prozessen (CMOS: komplementärer Metalloxidhalbleiter) kompatibel, und ihre Struktur ermöglicht eine offensive Verkleinerung unter Beibehaltung der Gate-Steuerung und Abschwächung der SCEs. Bei herkömmlichen Prozessen ist in GAA-Vorrichtungen ein Kanal in einem Silizium-Nanodraht vorgesehen. Eine Integration der Herstellung von GAA-Strukturelementen um den Nanodraht kann jedoch schwierig sein. Obwohl die bisherigen Verfahren in vielerlei Hinsicht zufriedenstellend gewesen sind, sind noch weitere Verbesserungen erforderlich.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist eine perspektivische Darstellung einer Halbleiterstruktur gemäß einigen Ausführungsformen der Erfindung.
    • Die 2A, 2B, 2C, 2D-2, 2E-2 bis 2E-5, 2F-2 bis 2F-5, 2G-2 bis 2G-5, 2H-2 bis 2H-6, 2I-2 bis 2I-6, 2J-2 bis 2J-4 und 2K-2 bis 2K-4 sind Schnittansichten, die die Herstellung einer Halbleiterstruktur auf verschiedenen Zwischenstufen gemäß einigen Ausführungsformen der Erfindung zeigen.
    • Die 2D-1, 2E-1, 2F-1, 2G-1, 2H-1, 2I-1, 2J-1 und 2K-1 sind Draufsichten, die die Herstellung einer Halbleiterstruktur auf verschiedenen Zwischenstufen gemäß einigen Ausführungsformen der Erfindung zeigen.
    • 3 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleiterstruktur gemäß einigen Ausführungsformen der Erfindung.
    • Die 4A bis 4D sind Schnittansichten, die die Herstellung eines Schneidegrabens gemäß einigen Ausführungsformen der Erfindung zeigen.
    • Die 5A bis 5D sind Schnittansichten, die die Herstellung von Gate-Schneide-Öffnungen gemäß einigen Ausführungsformen der Erfindung zeigen.
    • Die 6-1, 7-1, 8-1, 9-1, 10-1, 11-1, 12-1, 13-1, 14-1, 15-1, 16-1, 17-1, 18-1, 19-1, 20-1, 21-1 und 22-1 sind Draufsichten verschiedener Modifikationen der Halbleiterstruktur gemäß einigen Ausführungsformen der Erfindung.
    • Die 6-2 und 6-3, 7-2 bis 7-4, 8-2, 9-2, 10-2, 11-2, 12-2, 13-2, 14-2, 14-3, 15-2, 16-2, 17-2, 18-2, 19-2, 20-2, 21-2 und 22-2 sind Schnittansichten verschiedener Modifikationen der Halbleiterstruktur gemäß einigen Ausführungsformen der Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Es werden einige Abwandlungen der Ausführungsformen beschrieben. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugszahlen zum Bezeichnen von ähnlichen Elementen verwendet. Es versteht sich, dass weitere Schritte vor, während und nach dem Verfahren vorgesehen werden können und einige der beschriebenen Schritte bei anderen Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
  • Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb eines angemessenen Bereichs liegen, der die genannte Anzahl enthält, zum Beispiel innerhalb von ±10 % der angegebenen Anzahl oder anderer Werte, die von einem Fachmann verstanden werden. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Gate-all-around(GAA)-Transistorstrukturen, die nachstehend beschrieben werden, können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Strukturen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der GAA-Struktur verwendet werden.
  • Finnen-Feldeffekttransistoren (FinFETs) werden häufig in integrierten Schaltkreisen (ICs) verwendet, die unterschiedliche Arten von Vorrichtungen aufweisen, z. B. Logikvorrichtungen, Speichervorrichtungen, wie etwa einen statischen Direktzugriffsspeicher (SRAM), und dergleichen. Gate-all-around-Feldeffekttransistoren (GAA-FETs) können eine bessere Gatesteuerung ihres Kanalbereichs, z. B. eine geringe Drain-induzierte Barrierenabsenkung (DIBL), als FinFETs zeigen. Die Ausführungsformen der vorliegenden Erfindung sind auf ein Herstellungsverfahren und Strukturen gerichtet, die Hybridstrukturen mit GAA-FETs und FinFETs ermöglichen, die über ein und demselben Halbleitersubstrat (oder Chip) hergestellt werden. Außerdem stellen die Ausführungsformen der vorliegenden Erfindung Hybridstrukturen mit einem Isolationselement und Gate-Schneide-Elementen bereit, um diese Transistoren elektrisch voneinander zu trennen. Daher können mit der Halbleiterstruktur der Ausführungsformen der vorliegenden Erfindung geringere Bearbeitungsschwierigkeiten und eine höhere Entwurfsflexibilität für integrierte Schaltkreise erzielt werden, die unterschiedliche Arten von Vorrichtungen aufweisen.
  • 1 ist eine perspektivische Darstellung einer Halbleiterstruktur gemäß einigen Ausführungsformen der Erfindung. Es wird eine Halbleiterstruktur 12, die in 1 gezeigt ist, gemäß einigen Ausführungsformen bereitgestellt. Die Halbleiterstruktur 12 weist bei einigen Ausführungsformen ein Substrat 102 sowie eine erste Finnenstruktur 118 und eine zweite Finnenstruktur 120 über dem Substrat 102 auf. Die erste Finnenstruktur 118 kann zum Beispiel zum Herstellen von GAA-FET-Vorrichtungen verwendet werden, und die zweite Finnenstruktur 120 kann zum Herstellen von FinFET-Vorrichtungen verwendet werden.
  • Zum besseren Verständnis der Halbleiterstruktur zeigt 1 eine xyz-Koordinatenreferenz, die in späteren Figuren verwendet wird. Die x-Achse und die y-Achse sind im Allgemeinen entlang den Querrichtungen orientiert, die parallel zu der Hauptfläche des Substrats 102 sind. Die y-Achse ist quer (z. B. im Wesentlichen senkrecht) zu der x-Achse. Die z-Achse ist im Allgemeinen entlang der vertikalen Richtung orientiert, die senkrecht zu der Hauptfläche des Substrats 102 (oder der xy-Ebene) ist.
  • Die erste Finnenstruktur 118 weist bei einigen Ausführungsformen ein unteres Finnen-Element 103, das von einem Teil des Substrats 102 gebildet wird, und ein oberes Finnen-Element auf, das von einem Epitaxiestapel mit Halbleiterschichten 104, 110 und 112 gebildet wird. Die zweite Finnenstruktur 120 weist bei einigen Ausführungsformen ein unteres Finnen-Element 103, das von einem Teil des Substrats 102 gebildet wird, und ein oberes Finnen-Element auf, das von einem Epitaxiestapel mit Halbleiterschichten 104 und 106 gebildet wird.
  • Die Finnenstrukturen 118 und 120 erstrecken sich bei einigen Ausführungsformen in der x-Richtung. Das heißt, die Finnenstrukturen 118 und 120 haben bei einigen Ausführungsformen jeweils eine Längsachse, die parallel zu der x-Richtung ist. Die x-Richtung kann auch als eine Kanalverlaufsrichtung bezeichnet werden. Die Finnenstrukturen 118 und 120 weisen bei einigen Ausführungsformen jeweils einen Kanalbereich CH und Source-/Drain-Bereiche SD auf, wobei der Kanalbereich CH zwischen den Source-/Drain-Bereichen SD definiert ist. 1 zeigt einen Kanalbereich CH und zwei Source-/Drain-Bereiche SD zur Erläuterung und nicht zur Beschränkung. Die Anzahl von Kanalbereichen CH und Source-/Drain-Bereichen SD kann von den Entwurfsanforderungen an die Halbleitervorrichtung und/oder von Leistungserwägungen abhängig sein. Gatestrukturen (nicht dargestellt) werden mit einer Längsachse, die parallel zu der y-Richtung ist, und so hergestellt, dass sie sich quer über die Kanalbereiche CH von Finnenstrukturen 3 und 4 erstrecken. Die y-Richtung kann auch als eine Gateverlaufsrichtung bezeichnet werden.
  • Die 2A bis 2K-4 sind schematische Darstellungen, die die Herstellung einer Halbleitervorrichtung auf verschiedenen Zwischenstufen gemäß einigen Ausführungsformen zeigen.
  • 2A ist eine Schnittansicht einer Halbleiterstruktur 12 nach der Herstellung eines ersten Epitaxiestapels gemäß einigen Ausführungsformen.
  • Die Halbleiterstruktur 12 weist bei einigen Ausführungsformen ein Substrat 102 auf, wie in 2A gezeigt ist. Das Substrat 102 weist bei einigen Ausführungsformen einen ersten Bereich 200, in dem GAA-FET-Vorrichtungen hergestellt werden sollen, und einen zweiten Bereich 300 auf, in dem die FinFET-Vorrichtungen hergestellt werden sollen. Bei einigen Ausführungsformen ist der erste Bereich 200 benachbart zu dem zweiten Bereich 300 angeordnet.
  • Bei einigen Ausführungsformen ist das Substrat 102 ein Siliziumsubstrat. Bei einigen Ausführungsformen umfasst das Substrat 102 Folgendes: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Galliumnitrid (GaN), Siliziumcarbid (SiC), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumarsenid (InAs) und/oder Indiumantimonid (InSb); einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder eine Kombination davon. Außerdem kann das Substrat 102 optional eine Epitaxialschicht aufweisen, kann zur Verbesserung der Leistung verspannt werden, kann eine Silizium-auf-Isolator(SOI)-Struktur haben und/oder kann andere geeignete Verbesserungselemente aufweisen.
  • Bei einigen Ausführungsformen wird über dem Substrat 102 eine erste Halbleiterschicht 104 hergestellt, und über der ersten Halbleiterschicht 104 wird eine zweite Halbleiterschicht 106 hergestellt, wie in 2A gezeigt ist. Bei einigen Ausführungsformen hat die erste Halbleiterschicht 104 eine Dicke von etwa 1,5 nm bis etwa 20 nm. Bei einigen Ausführungsformen hat die zweite Halbleiterschicht 106 eine Dicke von etwa 5 nm bis etwa 300 nm.
  • Die Halbleiterschicht 104 hat bei einigen Ausführungsformen eine andere Gitterkonstante als die zweite Halbleiterschicht 106. Die erste Halbleiterschicht 104 und die zweite Halbleiterschicht 106 haben bei einigen Ausführungsformen unterschiedliche Oxidationsgeschwindigkeiten und/oder Ätzselektivitäten. Bei einigen Ausführungsformen wird die erste Halbleiterschicht 104 aus Siliziumgermanium (SiGe) hergestellt, wobei der Anteil von Germanium (Ge) in dem SiGe etwa 20 Atom-% bis etwa 50 Atom-% beträgt, und die zweite Halbleiterschicht 106 wird aus Silizium (Si) hergestellt. Bei einigen Ausführungsformen werden die erste Halbleiterschicht 104 und die zweite Halbleiterschicht 106 mit epitaxialen Aufwachsverfahren, wie etwa Molekularstrahlepitaxie (MBE), metallorganische chemische Aufdampfung (MOCVD) oder Dampfphasenepitaxie (VPE), oder einem anderen geeigneten Verfahren hergestellt. Bei einigen Ausführungsformen werden die erste Halbleiterschicht 104 und die zweite Halbleiterschicht 106 kollektiv als ein erster Epitaxiestapel bezeichnet.
  • 2B ist eine Schnittansicht einer Halbleiterstruktur 12 nach dem Erzeugen einer Aussparung 108 gemäß einigen Ausführungsformen.
  • Bei einigen Ausführungsformen wird zum Aussparen des ersten Epitaxiestapels aus dem ersten Bereich 200 des Substrats 102 ein Ätzprozess an der Halbleiterstruktur 12 durchgeführt. Bei einigen Ausführungsformen wird ein Teil der zweiten Halbleiterschicht 106 in dem ersten Bereich 200 entfernt, um eine Aussparung 108 zu erzeugen, wie in 2B gezeigt ist. Bei einigen Ausführungsformen wird vor dem Ätzprozess eine strukturierte Maskenschicht (nicht dargestellt) über der zweiten Halbleiterschicht 106 hergestellt. Die strukturierte Maskenschicht kann eine strukturierte Fotoresistschicht und/oder eine strukturierte Hartmaskenschicht sein, und sie wird so hergestellt, dass sie den zweiten Bereich 300 des Substrats 102 bedeckt, aber den ersten Bereich 200 des Substrats 102 unbedeckt lässt. Der Ätzprozess kann eine Trockenätzung und/oder eine Nassätzung sein, und die erste Halbleiterschicht 104 wird als eine Ätzstoppschicht in dem Ätzprozess verwendet. Bei einigen Ausführungsformen wird der Ätzprozess so lange durchgeführt, bis ein Teil der ersten Halbleiterschicht 104 in dem ersten Bereich 200 aus der Aussparung 108 befreit ist.
  • 2C ist eine Schnittansicht der Halbleiterstruktur 12 nach der Herstellung eines zweiten Epitaxiestapels gemäß einigen Ausführungsformen.
  • Über der ersten Halbleiterschicht 104 werden bei einigen Ausführungsformen dritte Halbleiterschichten 110 und vierte Halbleiterschichten 112 abwechselnd aus der Aussparung 108 hergestellt, wie in 2C gezeigt ist. Bei einigen Ausführungsformen beträgt eine Dicke der dritten Halbleiterschichten 110 jeweils etwa 1,5 nm bis etwa 20 nm. Bei einigen Ausführungsformen beträgt eine Dicke der vierten Halbleiterschichten 112 ebenfalls jeweils etwa 1,5 nm bis etwa 20 nm. Bei einigen Ausführungsformen sind die Dicken der dritten Halbleiterschichten 110 und der vierten Halbleiterschichten 112 größer als die Dicke der ersten Halbleiterschicht 104.
  • Die dritten Halbleiterschichten 110 haben bei einigen Ausführungsformen eine andere Gitterkonstante als die vierten Halbleiterschichten 112 und die erste Halbleiterschicht 104. Die dritten Halbleiterschichten 110 haben bei einigen Ausführungsformen eine andere Oxidationsgeschwindigkeit und/oder Ätzselektivität als die vierten Halbleiterschichten 112 und die erste Halbleiterschicht 104. Bei einigen Ausführungsformen werden die dritten Halbleiterschichten 110 aus Silizium (Si) hergestellt, und die vierten Halbleiterschichten 112 werden aus Siliziumgermanium (SiGe) hergestellt, wobei der Anteil von Germanium (Ge) in dem SiGe etwa 20 Atom-% bis etwa 50 Atom-% beträgt. Bei einigen Ausführungsformen ist die Zusammensetzung der dritten Halbleiterschichten 110 im Wesentlichen die Gleiche wie die der zweiten Halbleiterschicht 106, und die Zusammensetzung der vierten Halbleiterschichten 112 ist im Wesentlichen die Gleiche wie die der ersten Halbleiterschicht 104.
  • Bei einigen Ausführungsformen werden die dritten Halbleiterschichten 110 und die vierten Halbleiterschichten 112 mit einem epitaxialen Aufwachsverfahren, wie etwa MBE, MOCVD oder VPE, oder einem anderen geeigneten Verfahren hergestellt. Bei einigen Ausführungsformen werden die dritten Halbleiterschichten 110, die vierten Halbleiterschichten 112 und ein Teil der ersten Halbleiterschicht 104 in dem ersten Bereich 200 kollektiv als ein zweiter Epitaxiestapel bezeichnet. Bei einigen Ausführungsformen ist der erste Epitaxiestapel über dem zweiten Bereich 300 des Substrats 102 angeordnet, und der zweite Epitaxiestapel ist über dem ersten Bereich 200 des Siliziumsubstrats 102 angeordnet.
  • Ein Planarisierungsprozess, z. B. eine chemisch-mechanische Polierung (CMP), kann an der Halbleiterstruktur 12 durchgeführt werden, um über der Oberseite der zweiten Halbleiterschicht 106 entstandene Teile der dritten Halbleiterschichten 110 und der vierten Halbleiterschichten 112 zu entfernen. Mit dem Planarisierungsprozess kann auch die strukturierte Maskenschicht über der zweiten Halbleiterschicht 106 entfernt werden, um die zweite Halbleiterschicht 106 freizulegen. Nach dem Planarisierungsprozess ist bei einigen Ausführungsformen die Oberseite der obersten dritten Halbleiterschicht 110 im Wesentlichen koplanar mit der Oberseite der zweiten Halbleiterschicht 106.
  • 2D-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach dem Herstellen einer ersten Finnenstruktur 118 und einer zweiten Finnenstruktur 120 gemäß einigen Ausführungsformen. 2D-2 ist eine Schnittansicht entlang der Linie Y1 - Y1 von 2D-1.
  • Bei einigen Ausführungsformen werden der zweite Epitaxiestapel in dem ersten Bereich 200, der erste Epitaxiestapel in dem zweiten Bereich 300 und das darunter befindliche Substrat 102 strukturiert, um die erste Finnenstruktur 118 in dem ersten Bereich 200 und die zweite Finnenstruktur 120 in dem zweiten Bereich 300 herzustellen, wie in den 2D-1 und 2D-2 gezeigt ist. Die Finnenstrukturen 118 und 120 sind aktive Bereiche der Halbleiterstruktur 12, die bei einigen Ausführungsformen als Kanalbereiche und Source-/Drain-Bereiche von Transistoren, z. B. GAA-FETs und FinFETs, hergestellt werden sollen. Die Finnenstrukturen 118 und 120 erstrecken sich bei einigen Ausführungsformen in der x-Richtung und sind im Wesentlichen parallel zueinander in der y-Richtung angeordnet. Das heißt, die Finnenstrukturen 118 und 120 haben bei einigen Ausführungsformen Längsachsen, die parallel zu der x-Richtung sind.
  • Bei einigen Ausführungsformen umfasst der Strukturierungsprozess ein Herstellen einer strukturierten Maskenschicht (nicht dargestellt) über der Halbleiterstruktur 12 und ein Ätzen der Halbleiterstruktur 12, die von der strukturierten Hartmaskenschicht unbedeckt ist, sodass Gräben 122 und die Finnenstrukturen 118 und 120 entstehen. Die strukturierte Maskenschicht kann eine strukturierte Fotoresistschicht und/oder eine strukturierte Hartmaske sein. Der Ätzprozess kann ein anisotroper Ätzprozesses, z. B. eine Trockenätzung, sein.
  • Bei einigen Ausführungsformen hat nach dem Ätzprozess das Substrat 102 Teile, die zwischen den Gräben 122 herausragen, um untere Finnen-Elemente 103 der Finnenstrukturen 118 und 120 zu bilden. Bei einigen Ausführungsformen bildet ein Rest des zweiten Epitaxiestapels (der die erste Halbleiterschicht 104, die dritten Halbleiterschichten 110 und die vierten Halbleiterschichten 112 in dem ersten Bereich 200 umfasst) ein oberes Finnen-Element der ersten Finnenstruktur 118 über dem unteren Finnen-Element 103. Bei einigen Ausführungsformen bildet ein Rest des ersten Epitaxiestapels (der die erste Halbleiterschicht und die zweite Halbleiterschicht 106 in dem zweiten Bereich 300 umfasst) ein oberes Finnen-Element der zweiten Finnenstruktur 120 über dem unteren Finnen-Element 103.
  • 2E-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach der Herstellung einer Isolationsstruktur 124, einer Mehrzahl von Dummy-Gatestrukturen 126, Source-/Drain-Elementen 134 und 136 und einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 138 gemäß einigen Ausführungsformen. Die 2E-2, 2E-3, 2E-4 und 2E-5 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X1 - Xi, einer Linie X2 - X2 bzw. einer Linie X3 - X3 von 2E-1. Die Draufsicht von 2E-1 zeigt lediglich die Finnenstrukturen 118 und 120, die Dummy-Gatestrukturen 126 und die ILD-Schicht 138 zur Erläuterung, und andere Strukturelemente können in den Schnittansichten der 2E-2 bis 2E-5 dargestellt sein.
  • Eine Isolationsstruktur 124 wird bei einigen Ausführungsformen über dem Substrat 102 hergestellt und umschließt das untere Finnen-Element 103 der ersten Finnenstruktur 118 und das untere Finnen-Element 103 der zweiten Finnenstruktur 120, wie in den 2E-2 und 2E-3 gezeigt ist. Bei einigen Ausführungsformen ist die Isolationsstruktur 124 so konfiguriert, dass sie die aktiven Bereiche (z. B. die erste Finnenstruktur 118 und die zweite Finnenstruktur 120) elektrisch isoliert, und sie wird auch als ein STI-Element (STI: flache Grabenisolation) bezeichnet.
  • Bei einigen Ausführungsformen wird die Isolationsstruktur 124 aus einem Isoliermaterial, wie etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxidnitrid (SiON), einem anderen geeigneten Isoliermaterial, Multischichten davon und/oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen umfasst die Herstellung der Isolationsstruktur 124 ein Abscheiden eines oder mehrerer Isoliermaterialien für die Isolationsstruktur 124 über der Halbleiterstruktur 12, um die Gräben 122 (2D-2) zu füllen, und ein Planarisieren des Isoliermaterials, um Teile des Isoliermaterials über Oberseiten der Finnenstrukturen 118 und 120 zu entfernen. Bei einigen Ausführungsformen umfasst der Abscheidungsprozess eine CVD, wie etwa LPCVD, plasmaunterstützte CVD (PECVD), CVD mit einem Plasma hoher Dichte (HDP-CVD), einen Hohes-Seitenverhältnis-Prozess (HARP) oder fließfähige CVD (FCVD), Atomlagenabscheidung (ALD) oder ein anderes geeignetes Verfahren und/oder eine Kombination davon. Die Planarisierung kann mit einer CMP erfolgen.
  • Anschließend wird das Isoliermaterial mit einem Ätzprozess ausgespart, um die Isolationsstruktur 124 herzustellen und Teile von Seitenwänden der Finnenstrukturen 118 und 120 freizulegen. Eine Aussparungstiefe kann so gesteuert werden (z. B. durch Steuern einer Ätzdauer), dass der freigelegte Teil der Finnenstrukturen 118 und 120 eine gewünschte Höhe hat. Bei einigen Ausführungsformen werden die erste Halbleiterschicht 104 der ersten Finnenstruktur 118 und die erste Halbleiterschicht 104 der zweiten Finnenstruktur 120 von der Isolationsstruktur 124 befreit.
  • Bei einigen Ausführungsformen wird über der Halbleiterstruktur 12 eine Mehrzahl von Dummy-Gatestrukturen 126 hergestellt, wie in den 2E-1 bis 2E-5 gezeigt ist. Bei einigen Ausführungsformen umfasst die Mehrzahl von Dummy-Gatestrukturen 126 Dummy-Gatestrukturen 1261, 1262, 1263 und 1264. Bei einigen Ausführungsformen erstrecken sich die Dummy-Gatestrukturen 126 in der y-Richtung und sind im Wesentlichen parallel zueinander entlang der x-Richtung angeordnet. Das heißt, die Dummy-Gatestrukturen 126 haben bei einigen Ausführungsformen Längsachsen, die parallel zu der y-Richtung sind. Bei einigen Ausführungsformen erstrecken sich die Dummy-Gatestrukturen 126 quer über die Kanalbereiche der Finnenstrukturen 118 und 120 und sie umschließen diese.
  • Bei einigen Ausführungsformen umfassen die Dummy-Gatestrukturen 126 jeweils eine dielektrische Dummy-Gateschicht 128 und eine Dummy-Gate-Elektrodenschicht 130, die über der dielektrischen Dummy-Gateschicht 128 hergestellt ist, wie in den 2E-2 bis 2E-5 gezeigt ist. Bei einigen Ausführungsformen sind die dielektrischen Dummy-Gateschichten 128 aus einem oder mehreren dielektrischen Materialien hergestellt, wie etwa Siliziumoxid (SiO), Siliziumnitrid (SiN), Siliziumoxidnitrid (SiON), HfO2, HfZrO, HfSiO, HfTiO oder HfAlO, und/oder einer Kombination davon. Bei einigen Ausführungsformen wird das dielektrische Material durch ALD, CVD, thermische Oxidation, physikalische Aufdampfung (PVD), mit einem anderen geeigneten Verfahren und/oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen werden die Dummy-Gate-Elektrodenschichten 130 aus einem leitfähigen Material, wie etwa Polysilizium oder Polysilizium-Germanium, und/oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen wird das leitfähige Material durch CVD, mit einem anderen geeigneten Verfahren und/oder einer Kombination davon abgeschieden.
  • Bei einigen Ausführungsformen umfasst die Herstellung der Dummy-Gatestrukturen 126 die folgenden Schritte: konformes Abscheiden eines dielektrischen Materials für die dielektrische Dummy-Gateschicht 128 über der Halbleiterstruktur 12; Abscheiden eines leitfähigen Materials für die Dummy-Gate-Elektrodenschicht 130 über dem dielektrischen Material; Planarisieren des leitfähigen Materials; und Strukturieren des leitfähigen Materials und des dielektrischen Materials zu den Dummy-Gatestrukturen 126. Der Strukturierungsprozess kann ein Herstellen von Ätzmasken (nicht dargestellt) über dem leitfähigen Material umfassen, um die Kanalbereiche der Finnenstrukturen 118 und 120 zu bedecken. Das leitfähige Material und das dielektrische Material, die nicht von den Ätzmasken bedeckt sind, können weggeätzt werden, um den Source-/Drain-Bereich der Finnenstrukturen 118 und 120 freizulegen.
  • Bei einigen Ausführungsformen werden Gate-Abstandshalterschichten 132 entlang gegenüberliegenden Seitenwänden der Dummy-Gatestrukturen 126 so hergestellt, dass sie diese bedecken, wie in den 2E-3 bis 2E-5 gezeigt ist. Die Gate-Abstandshalterschichten 132 sind so konfiguriert, dass sie später hergestellte Source-/Drain-Elemente versetzen und die Source-/Drain-Elemente von der Gatestruktur trennen.
  • Bei einigen Ausführungsformen werden die Gate-Abstandshalterschichten 132 aus einem dielektrischen Material, wie etwa Siliziumoxid (SiO2), Siliziumnitrid (SiN), Siliziumcarbid (SiC), Siliziumoxidnitrid (SiON), Silizium-Kohlenstoff-Nitrid (SiCN) oder Siliziumoxidcarbonitrid (SiOCN), und/oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen umfasst die Herstellung der Gate-Abstandshalterschichten 132 ein konformes Abscheiden eines dielektrischen Materials für die Gate-Abstandshalterschichten 132 über der Halbleiterstruktur 12 und einen anschließenden anisotropen Ätzprozess, wie etwa eine Trockenätzung. Der Ätzprozess wird durchgeführt, um horizontale Teile des dielektrischen Materials für die Gate-Abstandshalterschichten 132 zu entfernen, während vertikale Teile des dielektrischen Materials auf Seitenwänden der Dummy-Gatestruktur 126 bestehen bleiben, um als die Gate-Abstandshalterschichten 132 zu fungieren.
  • Bei einigen Ausführungsformen werden über der ersten Finnenstruktur 118 Source-/Drain-Elemente 134 hergestellt, und über den zweiten Finnenstrukturen 120 werden Source-/Drain-Elemente 136 hergestellt, wie in den 2E-4 und 2E-5 gezeigt ist. Bei einigen Ausführungsformen werden die Source-/Drain-Elemente 134 und 136 auf gegenüberliegenden Seiten der Dummy-Gatestruktur 126 hergestellt.
  • Die Herstellung der Source-/Drain-Elemente 134 und 136 umfasst bei einigen Ausführungsformen ein Aussparen der Finnenstrukturen 118 und 120, um Source-/Drain-Aussparungen (nicht dargestellt) in den Source-/Drain-Bereichen zu erzeugen. Unter Leistungsaspekten kann eine Aussparungstiefe von einer gewünschten Höhe der Source-/Drain-Elemente 134 und 136 abhängig sein. Anschließend werden bei einigen Ausführungsformen ein oder mehrere Halbleitermaterialien für die Source-/Drain-Elemente 134 und 136 auf den Finnenstrukturen 118 und 120 aus den Source-/Drain-Aussparungen mit epitaxialen Aufwachsprozessen aufgewachsen. Das epitaxiale Aufwachsen kann durch MBE, MOCVD oder VPE, mit einem anderen geeigneten Verfahren oder einer Kombination davon erfolgen.
  • Bei einigen Ausführungsformen werden die Source-/Drain-Elemente 134 und 136 aus einem für n- und p-Halbleitervorrichtungen geeigneten Material hergestellt, wie etwa Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, SiC oder SiCP, oder einer Kombination davon. Bei einigen Ausführungsformen werden die Source-/Drain-Elemente 134 und 136 während des epitaxialen Aufwachsprozesses in situ dotiert. Zum Beispiel können die Source-/Drain-Elemente 134 und 136 epitaxial aufgewachsenes SiGe sein, das mit Bor (B) dotiert ist. Die Source-/Drain-Elemente 134 und 136 können zum Beispiel auch Folgendes aufweisen: epitaxial aufgewachsenes Si, das mit Kohlenstoff dotiert wird, um Silizium:Kohlenstoff(Si:C)-Source-/Drain-Elemente herzustellen; epitaxial aufgewachsenes Si, das mit Phosphor dotiert wird, um Silizium:Phosphor(Si:P)-Source-/Drain-Elemente herzustellen; oder epitaxial aufgewachsenes Si, das mit Kohlenstoff und Phosphor dotiert wird, um Silizium-Kohlenstoff-Phosphor(SiCP)-Source-/Drain-Elemente herzustellen. Bei einigen Ausführungsformen werden das Aufwachsen der Source-/Drain-Elemente 134 und das Aufwachsen der Source-/Drain-Elemente 136 in unterschiedlichen Schritten durchgeführt.
  • Über der Halbleiterstruktur 12 wird bei einigen Ausführungsformen eine ILD-Schicht 138 hergestellt, wie in den 2E-1 und 2E-3 bis 2E-5 gezeigt ist. Bei einigen Ausführungsformen füllt die ILD-Schicht 138 einen Zwischenraum zwischen den Dummy-Gatestrukturen 126, um die Source-/Drain-Elemente 134 und 136 zu bedecken.
  • Bei einigen Ausführungsformen wird die ILD-Schicht 138 aus einem dielektrischen Material, wie etwa undotiertem Silicatglas (USG) oder dotiertem Siliziumoxid, z. B. Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), Phosphorsilicatglas (PSG) oder Borsilicatglas (BSG), und/oder einem anderen geeigneten dielektrischen Material hergestellt. Bei einigen Ausführungsformen wird das dielektrische Material für die ILD-Schicht 138 durch CVD (wie etwa HDP-CVD, PECVD oder HARP), mit einem anderen geeigneten Verfahren und/oder einer Kombination davon abgeschieden. Anschließend werden die dielektrischen Materialien für die ILD-Schicht 138 über den Oberseiten der Dummy-Gate-Elektrodenschichten 130 durch CMP entfernt, bis die Oberseiten der Dummy-Gatestrukturen 126 freiliegen. Bei einigen Ausführungsformen ist die Oberseite der ILD-Schicht 138 im Wesentlichen koplanar mit den Oberseiten der Dummy-Gate-Elektrodenschichten 130.
  • 2F-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach dem Erzeugen eines Schneidegrabens 144 gemäß einigen Ausführungsformen. Die 2F-2, 2F-3, 2F-4 und 2F-5 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X1 - Xi, einer Linie Y2 - Y2 bzw. einer Linie X2 - X2 von 2F-1.
  • Der Schneidegraben 144 wird bei einigen Ausführungsformen durch die Dummy-Gatestruktur 1263 und die erste Finnenstruktur 118 erzeugt, wie in den 2F-1 bis 2F-3 und 2F-5 gezeigt ist. Der Schneidegraben 144 kann auch als eine CPODE-Struktur (CPODE: cut polysilicon on oxide definition edge) bezeichnet werden. Der Schneidegraben 144 entspricht bei einigen Ausführungsformen einem Schnittpunkt der Dummy-Gatestruktur 1263 und der ersten Finnenstruktur 118, um die Dummy-Gatestruktur 1263 in zwei Segmente (die auch als Teil-Gatestrukturen bezeichnet werden) zu zertrennen und die erste Finnenstruktur 118 in zwei Segmente (die auch als aktive Teilbereiche bezeichnet werden) zu zertrennen. Bei einigen Ausführungsformen verläuft der Schneidegraben 144 in der y-Richtung. Das heißt, der Schneidegraben 144 hat bei einigen Ausführungsformen eine Längsachse, die parallel zu der y-Richtung ist.
  • Bei einigen Ausführungsformen umfasst die Erzeugung des Schneidegrabens 144 ein Herstellen einer strukturierten Maskenschicht 140 über dem Halbleitersubstrat 12. Bei einigen Ausführungsformen hat die strukturierte Maskenschicht 140 eine Öffnung 142, die dem Schneidegraben 144 entspricht. Anschließend wird ein Ätzprozess durchgeführt, um von der strukturierten Maskenschicht 140 unbedeckte Teile der Dummy-Gatestruktur 1263 und der ersten Finnenstruktur 118 zu entfernen, um den Schneidegraben 144 zu erzeugen. Der Ätzprozess wird später unter Bezugnahme auf die 4A bis 4D näher beschrieben.
  • Durch den Ätzprozess werden bei einigen Ausführungsformen die Dummy-Gatestruktur 1263 und die erste Finnenstruktur 118 entfernt, sodass die Gate-Abstandshalterschichten 132 aus dem Schneidegraben 144 befreit werden, wie in 2F-3 gezeigt ist. Nachdem die Dummy-Gatestruktur 1263 und die erste Finnenstruktur 118 entfernt worden sind, erstreckt sich der Schneidegraben 144 in die Isolationsstruktur 124 und das Substrat 102. Durch eine Differenz der Ätzselektivität zwischen der Isolationsstruktur 124 und dem Substrat 102 hat bei einigen Ausführungsformen der Schneidegraben 144 eine erste Unterseite 144A, die die Isolationsstruktur 124 freilegt (wie in den 2F-2 und 2F-3 gezeigt ist), und eine zweite Unterseite 144B, die das Substrat 102 freilegt (wie in den 2F-2 und 2F-5 gezeigt ist) und sich an einer tieferen Position als die erste Unterseite 144A befindet.
  • Teile der ersten Finnenstruktur 118, die zu dem Schneidegraben 144 benachbart sind, sind bei einigen Ausführungsformen während des Ätzprozesses von den Gate-Abstandshalterschichten 132 bedeckt und werden daher nicht geätzt, wie in 2F-5 gezeigt ist. Die jeweiligen nicht-geätzten Teile der dritten Halbleiterschicht 110, der vierten Halbleiterschicht 112, der ersten Halbleiterschicht 104 und des unteren Finnen-Elements 103 der ersten Finnenstruktur 118 werden bei einigen Ausführungsformen als eine dritte Halbleiterschicht 110', eine vierte Halbleiterschicht 112', eine erste Halbleiterschicht 104' bzw. ein unteres Finnen-Element 103' bezeichnet, die gemeinsam einen Halbleiterstapel bilden, der zu dem Schneidegraben 144 benachbart ist, wie in 2F-5 gezeigt ist.
  • 2G-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach dem Herstellen eines Isolationselements 146 gemäß einigen Ausführungsformen. Die 2G-2, 2G-3, 2G-4 und 2G-5 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X1 - Xi, einer Linie Y2 - Y2 bzw. einer Linie X2 - X2 von 2G-1.
  • Das Isolationselement 146 wird bei einigen Ausführungsformen in dem Schneidegraben 144 hergestellt, wie in den 2G-1 bis 2G-4 und 2G-5 gezeigt ist. Das Isolationselement 146 weist bei einigen Ausführungsformen eine dielektrische Deckschicht oder Überzugsschicht 148 und eine dielektrische Füllschicht 150 über der dielektrischen Deckschicht 148 auf. Das Isolationselement 146 trennt bei einigen Ausführungsformen benachbarte Segmente der Dummy-Gatestruktur 1263 und benachbarte Segmente der ersten Finnenstruktur 118 und isoliert sie elektrisch.
  • Bei einigen Ausführungsformen wird die dielektrische Deckschicht 148 aus einem dielektrischen Material wie Siliziumoxid hergestellt, und die dielektrische Füllschicht 150 wird aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid, Siliziumcarbonitrid, Siliziumoxidcarbid oder einer Kombination davon hergestellt. Die dielektrische Deckschicht 148 funktioniert als ein Belag, da sie besser als die dielektrische Füllschicht 150 an der ersten Finnenstruktur 118 haftet und die dielektrische Füllschicht 150 gegen die erste Finnenstruktur 118 isoliert, um eine ungewollte Oberflächen-Aufladung oder eine mechanische Spannung zu verhindern, die aus einem direkten Kontakt zwischen der dielektrischen Füllschicht 150 und der ersten Finnenstruktur 118 resultiert. Bei einigen Ausführungsformen werden die dielektrische Deckschicht 148 und die dielektrische Füllschicht 150 durch CVD (wie etwa HDP-CVD, PECVD oder HARP), mit einem anderen geeigneten Verfahren und/oder einer Kombination davon abgeschieden. Anschließend kann ein Planarisierungsprozess, z. B. eine CMP, an der Halbleiterstruktur 12 durchgeführt werden, um die dielektrische Deckschicht 148 und die dielektrische Füllschicht 150 über der Oberseite der ILD-Schicht 138 zu entfernen. Durch den Planarisierungsprozess kann auch die strukturierte Maskenschicht 140 (2F-2) entfernt werden. Bei einigen Ausführungsformen ist die Oberseite des Isolationselements 146 im Wesentlichen koplanar mit der Oberseite der ILD-Schicht 138.
  • 2H-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach einem Kanal-Ablösungsprozess gemäß einigen Ausführungsformen. Die 2G-2, 2G-3, 2G-4, 2G-5 und 2G-6 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X1 - Xi, einer Linie Y2 - Y2, einer Linie X2 - X2 bzw. einer Linie X3 - X3 von 2H-1.
  • Bei einigen Ausführungsformen wird ein Kanal-Ablösungsprozess an der Halbleiterstruktur 12 durchgeführt. Zunächst werden bei einigen Ausführungsformen die Dummy-Gatestrukturen 126 mit einem Ätzprozess entfernt, um eine Mehrzahl von Gategräben 152 zu erzeugen, wie in den 2H-1 bis 2H-5 gezeigt ist. Die Mehrzahl von Gategräben 152 umfasst bei einigen Ausführungsformen Gategräben 1521 , 1522 , 1523 und 1524 . Die Gategräben 152 legen bei einigen Ausführungsformen die Kanalbereiche der Finnenstrukturen 118 und 120 frei. Bei einigen Ausführungsformen legen die Gategräben 152 innere Seitenwände der Gate-Abstandshalterschichten 132 frei, die zu den Kanalbereichen zeigen, wie in den 2H-3, 2H-5 und 2H-6 gezeigt ist. Bei einigen Ausführungsformen legen die Gategräben 152 Seitenwände des Isolationselements 146 frei, wie in den 2H-1 und 2H-2 gezeigt ist.
  • Bei einigen Ausführungsformen umfasst der Ätzprozess einen oder mehrere Ätzprozesse. Zum Beispiel kann, wenn die Dummy-Gate-Elektrodenschichten 130 aus Polysilizium hergestellt sind, ein Nassätzmittel, wie etwa eine TMAH-Lösung (TMAH: Tetramethylammoniumhydroxid), zum selektiven Entfernen der Dummy-Gate-Elektrodenschichten 130 verwendet werden. Anschließend können die dielektrischen Dummy-Gateschichten 128 zum Beispiel mit einer Plasma-Trockenätzung, einer trockenchemischen Ätzung und/oder einer Nassätzung entfernt werden.
  • Der Kanal-Ablösungsprozess umfasst bei einigen Ausführungsformen außerdem ein Entfernen der ersten Halbleiterschicht 104 und der vierten Halbleiterschichten 112 mit einer Ätzung. Bei einigen Ausführungsformen werden die erste Halbleiterschicht 104 und die vierten Halbleiterschichten 112 der ersten Finnenstruktur 118 entfernt, um Spalte 154 zu erzeugen, wie in den 2H-4 und 2H-5 gezeigt ist. Bei einigen Ausführungsformen wird die erste Halbleiterschicht 104 der zweiten Finnenstruktur 120 entfernt, um Spalte 156 zu erzeugen.
  • Die Spalte 154 werden bei einigen Ausführungsformen zwischen benachbarten dritten Halbleiterschichten 110 und zwischen der untersten dritten Halbleiterschicht 110 und dem unteren Finnen-Element 103 erzeugt. Bei einigen Ausführungsformen liegen nach dem Ätzprozess die vier Hauptflächen der dritten Halbleiterschichten 110 frei, wie in 2H-4 gezeigt ist. Bei einigen Ausführungsformen bilden die freiliegenden dritten Halbleiterschichten 110 Nanostrukturen, die als Kanalschichten der resultierenden Halbleitervorrichtungen (z. B. GAA-FETs) funktionieren. Der hier verwendete Begriff „Nanostrukturen“ bezeichnet Halbleiterstrukturen, die eine zylindrische Form, eine Stangenform und/oder eine Plattenform haben. Bei einigen Ausführungsformen erstrecken sich die Nanostrukturen (z. B. Nanodraht- oder Nanosheet-Strukturen) seitlich zwischen den Source-/Drain-Elementen 134.
  • Die Spalte 156 werden bei einigen Ausführungsformen zwischen der zweiten Halbleiterschicht 106 und dem unteren Finnen-Element 103 erzeugt. Nach dem Erzeugen der Spalte 156 kann die zweite Halbleiterschicht 106 der zweiten Finnenstruktur 120 auch als ein floatendes Finnen-Element bezeichnet werden, das über das untere Finnen-Element 103 floatet. Das floatende Finnen-Element 106 der zweiten Finnenstrukturen 120 funktioniert bei einigen Ausführungsformen als eine Kanalschicht der resultierenden Halbleitervorrichtungen (z. B. FinFETs).
  • Bei einigen Ausführungsformen ist eine Oberseite der obersten Nanostruktur 110 im Wesentlichen auf gleicher Höhe mit einer Oberseite des floatenden Finnen-Elements 106. Bei einigen Ausführungsformen ist eine Unterseite der untersten Nanostruktur 110 im Wesentlichen auf gleicher Höhe mit einer Unterseite des floatenden Finnen-Elements 106.
  • Bei einigen Ausführungsformen ist der Ätzprozess ein selektiver Nassätzprozess, wie etwa ein APM-Ätzprozess (APM: Gemisch aus Ammoniakhydrat, Wasserstoffperoxid und Wasser). Bei einigen Ausführungsformen werden für den Nassätzprozess Ätzmittel wie Ammoniakhydrat(NH4OH)-, TMAH-, Ethylendiamin-Pyrocatechol(EDP)- und/oder Kaliumhydroxid(KOH)-Lösungen verwendet.
  • Nach dem Kanal-Ablösungsprozess werden bei einigen Ausführungsformen innere Abstandshalterschichten 158 in den Spalten 154 und 156 hergestellt, wie in den 2H-5 und 2H-6 gezeigt ist. Bei einigen Ausführungsformen werden die inneren Abstandshalterschichten 158 auf den Oberflächen der Source-/Drain-Elemente 134 und 136 hergestellt, die von den Spalten 154 und 156 freigelegt werden. Die inneren Abstandshalterschichten 158 sind bei einigen Ausführungsformen unter den Gate-Abstandshalterschichten 132 angeordnet. Bei einigen Ausführungsformen sind innere Abstandshalterschichten 158, die zwischen den Source-/Drain-Elementen 134 und 136 und einem später hergestellten endgültigen Gatestapel hergestellt werden, so konfiguriert, dass sie eine parasitäre Kapazität zwischen dem endgültigen Gatestapel und den Source-/Drain-Elementen (d. h., Cgs und Cgd) reduzieren.
  • Bei einigen Ausführungsformen werden die inneren Abstandshalterschichten 158 aus einem dielektrischen Material, wie etwa Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN) oder Silizium-Kohlenstoff-Nitrid (SiCN), und/oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen werden die inneren Abstandshalterschichten 158 mit einem Abscheidungsprozess und einem anschließenden Ätzprozess hergestellt. Bei einigen Ausführungsformen umfasst der Abscheidungsprozess CVD (wie etwa PECVD oder LPCVD), ALD, ein anderes geeignetes Verfahren und/oder eine Kombination davon. Bei einigen Ausführungsformen ist der Ätzprozess eine Plasma-Trockenätzung, eine trockenchemische Ätzung und/oder eine Nassätzung.
  • 2I-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach der Herstellung einer Mehrzahl von endgültigen Gatestapeln 160 gemäß einigen Ausführungsformen. Die 2I-2, 2I-3, 2I-4, 2I-5 und 2I-6 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X1 - Xi, einer Linie Y2 - Y2, einer Linie X2 - X2 bzw. einer Linie X3 - X3 von 2I-1.
  • Bei einigen Ausführungsformen wird eine Mehrzahl von endgültigen Gatestapeln 160 über der Halbleiterstruktur 12 hergestellt, wie in den 2I-1 bis 2I-6 gezeigt ist. Die Mehrzahl von endgültigen Gatestapeln 160 umfasst bei einigen Ausführungsformen endgültige Gatestapel 1601 , 1602 , 1603 und 1604 . Die mehreren endgültigen Gatestapel 160 wird bei einigen Ausführungsformen so hergestellt, dass sie die Gategräben 152 und die Spalte 154 und 156 füllen. Bei einigen Ausführungsformen erstreckt sich die Mehrzahl von endgültigen Gatestapeln 160 quer über die Nanostrukturen 110 der ersten Finnenstruktur 118 und das floatende Finnen-Element 106 der zweiten Finnenstruktur 120.
  • Die endgültigen Gatestapel 1601 , 1602 , 1603 und 1604 weisen bei einigen Ausführungsformen jeweils eine Grenzflächenschicht 162, eine dielektrische High-k-Gateschicht 164 und eine Metallgate-Elektrodenschicht 166 auf, wie in den 2I-2 bis 2I-6 gezeigt ist. Die Grenzflächenschichten 162 werden bei einigen Ausführungsformen auf den freiliegenden Flächen der Nanostrukturen 110, des floatenden Finnen-Elements 106 und der unteren Finnen-Elemente 103 hergestellt, wie in den 2I-2 bis 2I-6 gezeigt ist. Bei einigen Ausführungsformen umschließen die Grenzflächenschichten 162 die Nanostrukturen 110 und das floatende Finnen-Element 106. Bei einigen Ausführungsformen werden die Grenzflächenschichten 162 aus einem chemisch hergestellten Siliziumoxid hergestellt. Bei einigen Ausführungsformen werden die Grenzflächenschichten 162 mit einem oder mehreren Reinigungsprozessen zum Beispiel unter Verwendung von Ozon (O3), APM und/oder eines Gemisches aus Chlorwasserstoffsäure, Wasserstoffperoxid und Wasser hergestellt. Daher werden bei einigen Ausführungsformen Teile des Halbleitermaterials der Nanostrukturen 110, des floatenden Finnen-Elements 106 und der unteren Finnen-Elemente 103 oxidiert, um die Grenzflächenschichten 162 herzustellen.
  • Die dielektrische High-k-Gateschicht 164 wird bei einigen Ausführungsformen konform entlang der Grenzflächenschicht 162 so hergestellt, dass sie die Nanostrukturen 110 und das floatende Finnen-Element 106 umschließt, wie in den 2I-2 bis 2I-6 gezeigt ist. Bei einigen Ausführungsformen wird die dielektrische High-k-Gateschicht 164 außerdem konform entlang den inneren Seitenwänden der inneren Abstandshalterschichten 158 gegenüber dem Kanalbereich und den inneren Seitenwänden der Gate-Abstandshalterschichten 132 gegenüber dem Kanalbereich hergestellt, wie in den 2I-5 und 2I-6 gezeigt ist. Bei einigen Ausführungsformen werden ein Rest des untersten Spalts 154 und ein Rest des Spalts 156 (2H-4 bis 2H-6) weitgehend mit den dielektrischen High-k-Gateschichten 164 gefüllt, während andere Spalte 154 nur teilweise mit den dielektrischen High-k-Gateschichten 164 gefüllt werden, da die erste Halbleiterschicht 104 dünner als die vierte Halbleiterschicht 112 ist, wie in den 2I-4 bis 2I-6 gezeigt ist. Die dielektrische High-k-Gateschicht 164 wird bei einigen Ausführungsformen außerdem konform entlang den Seitenwänden der Isolationselemente 146 hergestellt, wie in den 2I-1 und 2I-2 gezeigt ist. Bei einigen Ausführungsformen wird die dielektrische High-k-Gateschicht 164 außerdem konform entlang der Oberseite der Isolationsstruktur 124 hergestellt, wie in den 2I-2 und 2I-4 gezeigt ist.
  • Bei einigen Ausführungsformen werden die dielektrischen High-k-Gateschichten 164 aus einem dielektrischen Material mit einer hohen Dielektrizitätskonstante (k-Wert) hergestellt, die zum Beispiel größer als 3,9 ist. Bei einigen Ausführungsformen ist das dielektrische High-k-Material Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, ein Oxidnitrid (SiON), eine Kombination davon oder ein anderes geeignetes Material. Die dielektrische High-k-Gateschicht 164 kann durch ALD, PVD, CVD und/oder mit einem anderen geeigneten Verfahren hergestellt werden.
  • Die Metallgate-Elektrodenschicht 166 wird bei einigen Ausführungsformen über den dielektrischen High-k-Gateschichten 164 hergestellt und füllt die Reste der Gategräben 152 und der Spalte 154, wie in den 2I-1 und 2I-6 gezeigt ist. Die Metallgate-Elektrodenschicht 166 umschließt bei einigen Ausführungsformen die Nanostrukturen 110 und das floatende Finnen-Element 106. Bei einigen Ausführungsformen wird die Metallgate-Elektrodenschicht 166 aus mehr als einem leitfähigen Material, wie etwa einem Metall, einer Metalllegierung, einem leitfähigen Metalloxid und/oder Metallnitrid, einem anderen geeigneten leitfähigen Material und/oder einer Kombination davon hergestellt. Die Metallgate-Elektrodenschicht 166 kann eine Mehrschichtstruktur mit verschiedenen Kombinationen aus einer Diffusionssperrschicht, einer Austrittsarbeitsschicht mit einer gewählten Austrittsarbeit zum Verbessern der Vorrichtungsleistung (z. B. Schwellenspannung) für einen n- und einen p-Kanal-Transistor, einer Verkappungsschicht zum Verhindern einer Oxidation der Austrittsarbeitsschicht, einer Klebstoffschicht zum Ankleben der Austrittsarbeitsschicht an eine benachbarte Schicht, einer Metallfüllschicht zum Reduzieren eines Widerstands des Gatestapels und/oder einer anderen geeigneten Schicht sein.
  • Die Metallgate-Elektrodenschicht 166 kann aus Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, einem anderen geeigneten leitfähigen Material oder Multischichten davon hergestellt werden. Die Metallgate-Elektrodenschicht 166 kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Metallgate-Elektrodenschicht 166 für einen nFET und einen pFET getrennt hergestellt werden, für die unterschiedliche Gateelektrodenmaterialien und/oder unterschiedliche Austrittsarbeitsmaterialien verwendet werden können.
  • Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine CMP, an der Halbleiterstruktur 12 durchgeführt werden, um die Materialien der dielektrischen High-k-Gateschicht 164 und der Metallgate-Elektrodenschicht 166 zu entfernen, die über der Oberseite der ILD-Schicht 138 abgeschieden worden sind. Nach dem Planarisierungsprozess sind bei einigen Ausführungsformen die Oberseite der Metallgate-Elektrodenschicht 166, die Oberseite des Isolationselements 146 und die Oberseite der ILD-Schicht 138 im Wesentlichen koplanar.
  • Bei einigen Ausführungsformen werden die Grenzflächenschichten 162, die dielektrischen High-k-Gateschichten 164 und die Metallgate-Elektrodenschichten 166 zu den endgültigen Gatestapeln 1601 , 1602, 1603 und 1604 vereinigt. Die endgültigen Gatestapel 160 können in den Kanalbereich (d. h., die Nanostrukturen 110 der ersten Finnenstruktur 118 und das floatende Finnen-Element 106 der zweiten Finnenstruktur 120) der Transistoren hinein reichen, sodass während des Betriebs Strom zwischen den Source-/Drain-Elementen 134 und den Source-/Drain-Elementen 136 fließen kann. Bei einigen Ausführungsformen erstrecken sich die endgültigen Gatestapel 1601 , 1602, 1603 und 1604 in der y-Richtung. Das heißt, die endgültigen Gatestapel 1601 , 1602, 1603 und 1604 haben bei einigen Ausführungsformen Längsachsen, die parallel zu der y-Richtung sind. Die endgültigen Gatestapel 160 sind in der x-Richtung angeordnet. Außerdem wird bei einigen Ausführungsformen der endgültige Gatestapel 1603 durch das Isolationselement 146 in zwei Segmente (die auch als Teil-Gatestapel bezeichnet werden) zertrennt, wie in den 2I-1 und 2I-2 gezeigt ist.
  • Bei einigen Ausführungsformen werden Teile der endgültigen Gatestapel 160, die sich zwischen den Source-/Drain-Elementen 134 befinden, mit den Source-/Drain-Elementen 134 vereint, um GAA-FETs T1 zu bilden, wie in den 2I-1 und 2I-5 gezeigt ist. Das heißt, bei einigen Ausführungsformen werden die GAA-FETs T1 an Schnittpunkten der ersten Finnenstrukturen 118 und des endgültigen Gatestapels 160 hergestellt, außer an dem Schnittpunkt der ersten Finnenstruktur 118 und des endgültigen Gatestapels 1603 , den das Isolationselement 146 belegt. Das Isolationselement 146 ist bei einigen Ausführungsformen zwischen zwei GAA-FETs T1 angeordnet und isoliert diese elektrisch, wie in den 2I-1 und 2I-5 gezeigt ist. Außerdem ist bei einigen Ausführungsformen der Halbleiterstapel mit der vierten Halbleiterschicht 112', der dritten Halbleiterschicht 110', der ersten Halbleiterschicht 104' und dem unteren Finnen-Element 103' zwischen den Source-/Drain-Elementen 134 der GAA-FETs T1 und dem Isolationselement 146 angeordnet, wie in 2I-5 gezeigt ist.
  • Bei einigen Ausführungsformen werden Teile der endgültigen Gatestapel 160, die sich zwischen den Source-/Drain-Elementen 136 befinden, mit den Source-/Drain-Elementen 136 vereint, um FinFETs T2 zu bilden, wie in den 2I-1 und 2I-6 gezeigt ist. Das heißt, bei einigen Ausführungsformen werden die FinFETs T2 an Schnittpunkten der zweiten Finnenstruktur 120 und der endgültigen Gatestapel 160 hergestellt.
  • 2J-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach dem Erzeugen von Gate-Schneide-Öffnungen 172 gemäß einigen Ausführungsformen. Die 2J-2, 2J-3 und 2J-4 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X1 - X1 bzw. einer Linie Y2 - Y2 von 2J-1.
  • Bei einigen Ausführungsformen wird ein Schneideprozess an der Mehrzahl von endgültigen Gatestapeln 160 durchgeführt, wie in den 2J-1, 2J-2 und 2J-4 gezeigt ist. Die Gate-Schneide-Öffnungen 172 zertrennen bei einigen Ausführungsformen jeden der endgültigen Gatestapel 160 in eine Mehrzahl von Segmenten. Die Gate-Schneide-Öffnungen 172 werden bei einigen Ausführungsformen durch die endgültigen Gatestapel 160 erzeugt und legen die Isolationsstruktur 124 frei, wie in den 2J-2 und 2J-4 gezeigt ist. Bei einigen Ausführungsformen sind die Längen der Gate-Schneide-Öffnungen 172 entlang der y-Richtung jeweils im Wesentlichen gleichgroß.
  • Der Schneideprozess umfasst bei einigen Ausführungsformen ein Herstellen einer strukturierten Maskenschicht 168 über dem Halbleitersubstrat 12, wie in den 2J-1 bis 2J-4 gezeigt ist. Bei einigen Ausführungsformen hat die strukturierte Maskenschicht 168 Öffnungen 170, die den Gate-Schneide-Öffnungen 172 entsprechen, aber die Finnenstrukturen 118 und 120 versetzen, wie in 2J-1 gezeigt ist. Anschließend wird bei einigen Ausführungsformen ein Ätzprozess durchgeführt, um Teile der Metallgate-Elektrodenschicht 166 und der dielektrischen High-k-Gateschichten 164 zu entfernen, bis die Isolationsstruktur 124 freigelegt ist. Der Ätzprozess wird später unter Bezugnahme auf die 5A bis 5D näher beschrieben.
  • Außerdem überdecken bei einigen Ausführungsformen die Öffnungen 170 der strukturierten Maskenschicht 168 teilweise das Isolationselement 146, sodass zwei Gate-Schneide-Öffnungen 172, die zu dem Isolationselement 146 benachbart sind, durch Teile des Isolationselements 146 hergestellt werden, um Teile der dielektrischen Deckschicht 148 und der dielektrischen Füllschicht 150 zu entfernen, wie in 2J-2 gezeigt ist.
  • 2K-1 ist eine Draufsicht einer Halbleiterstruktur 12 nach der Herstellung von Gate-Schneide-Elementen oder Gate-Schneide-Merkmalen 174 gemäß einigen Ausführungsformen. Die 2K-2, 2K-3 und 2K-4 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X1 - X1 bzw. einer Linie Y2 - Y2 von 2K-1.
  • Die Gate-Schneide-Elemente 174 werden bei einigen Ausführungsformen in den Gate-Schneide-Öffnungen 172 hergestellt, wie in den 2K-1 bis 2K-4 gezeigt ist. Bei einigen Ausführungsformen trennen die Gate-Schneide-Elemente 174 benachbarte Segmente der endgültigen Gatestapel 160 und isolieren sie elektrisch, sodass ein GAA-FET T1 und ein benachbarter FinFET T2, die den gleichen endgültigen Gatestapel 160 gemeinsam verwendet haben, elektrisch voneinander getrennt werden. Bei einigen Ausführungsformen sind Gate-Schneide-Elemente 174, die zu dem Isolationselement 146 benachbart sind, in Kontakt mit der dielektrischen Deckschicht 148 und der dielektrischen Füllschicht 150, wie in den 2K-1 und 2K-2 gezeigt ist. Die dielektrische Deckschicht 148 erstreckt sich bei einigen Ausführungsformen unter den Gate-Schneide-Elementen 174, wie in 2K-2 gezeigt ist.
  • Bei einigen Ausführungsformen werden die Gate-Schneide-Elemente 174 aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder einem anderen geeigneten dielektrischen Material, oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen wird das Material für die Gate-Schneide-Elemente 174 zum Beispiel durch CVD (wie etwa HDP-CVD, PECVD oder HARP), mit einem anderen geeigneten Verfahren und/oder einer Kombination davon abgeschieden. Anschließend kann ein Planarisierungsprozess, z. B. eine CMP, an der Halbleiterstruktur 12 durchgeführt werden, um das dielektrische Material über der Oberseite der ILD-Schicht 138 zu entfernen. Durch den Planarisierungsprozess kann auch die strukturierte Maskenschicht 168 entfernt werden. Bei einigen Ausführungsformen sind die Oberseiten der Gate-Schneide-Elemente 174, die Oberseite des Isolationselements 146, die Oberseite der ILD-Schicht 138 und die Oberseite der Metallgate-Elektrodenschicht 166 im Wesentlichen koplanar.
  • Die Ausführungsformen der vorliegenden Erfindung sind auf ein Herstellungsverfahren und Strukturen gerichtet, die Hybridstrukturen mit GAA-FETs T1 und FinFETs T2 bereitstellen, die über dem gleichen Halbleitersubstrat hergestellt sind. Die Hybridstrukturen umfassen bei einigen Ausführungsformen außerdem das Isolationselement 146, das sich zwischen zwei benachbarten GAA-FETs T1 befindet, und die Gate-Schneide-Elemente 174, die sich zwischen einem GAA-FET T1 und einem benachbarten FinFET T2 befinden.
  • Bei einigen Ausführungsformen, bei denen Gate-Schneide-Elemente hergestellt werden, bevor die Dummy-Gatestrukturen durch endgültige Gatestapel ersetzt werden, kann ein Füllfenster für eine dielektrische High-k-Gateschicht und eine Metallgate-Elektrodenschicht zwischen den aktiven Bereichen und den Gate-Schneide-Elementen zu klein sein, um einen zuverlässigen endgültigen Gatestapel herzustellen, was zu einer niedrigen Ausbeute führt. In einigen weiteren Fällen, in denen die Isolationselemente nach der Herstellung der Metall-Gatestrukturen hergestellt werden, kann es auf Grund der Ätzselektivität-Differenz zwischen den verschiedenen Materialien (Metallen, Dielektrika und Halbleitern) schwierig sein, die endgültigen Gatestapel zusammen mit den aktiven Bereichen durchzuätzen, um den Schneidegraben für die Isolationselemente zu erzeugen.
  • Die Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren bereit, bei dem das Isolationselement vor dem Ersetzungsprozess für die endgültigen Gatestapel hergestellt wird und die Gate-Schneide-Elemente nach der Herstellung der endgültigen Gatestapel hergestellt werden. Dadurch können mit dem Verfahren der Ausführungsformen die Schwierigkeiten des Ätzprozesses zum Erzeugen der Gate-Schneide-Öffnung verringert werden und das Füllfenster für die Metall-Gatestrukturen kann vergrößert werden, wodurch die Vorrichtungsleistung und die Produktionsausbeute verbessert werden. Daher kann die Hybridstruktur, die von den Ausführungsformen der vorliegenden Erfindung bereitgestellt wird, die Bearbeitungsschwierigkeiten verringern und eine höhere Entwurfsflexibilität für integrierte Schaltkreise mit unterschiedlichen Arten von Vorrichtungen, z. B. Logikvorrichtungen, Speichervorrichtungen usw., ermöglichen.
  • 3 ist ein Ablaufdiagramm eines Verfahrens 1000 zur Herstellung einer Halbleiterstruktur gemäß einigen Ausführungsformen der Erfindung. Das Verfahren 1000 wird zum Herstellen der Halbleiterstruktur 12 verwendet, die vorstehend unter Bezugnahme auf die 2A bis 2K-4 gemäß einigen Ausführungsformen beschrieben worden ist.
  • In einem Schritt 1002 wird bei einigen Ausführungsformen ein Substrat 102 bereitgestellt, wie in 2A gezeigt ist. In einem Schritt 1004 wird bei einigen Ausführungsformen ein erster Epitaxiestapel mit einer ersten Halbleiterschicht 104 und einer zweiten Halbleiterschicht 106 über dem Substrat 102 hergestellt, wie in 2A gezeigt ist. In einem Schritt 1006 wird bei einigen Ausführungsformen der erste Epitaxiestapel geätzt, um eine Aussparung 108 zu erzeugen, wie in 2B gezeigt ist. In einem Schritt 1008 wird bei einigen Ausführungsformen ein zweiter Epitaxiestapel mit dritten Halbleiterschichten 110 und vierten Halbleiterschichten 112 aus der Aussparung 108 hergestellt, wie in 2C gezeigt ist.
  • In einem Schritt 1010 werden bei einigen Ausführungsformen eine erste Finnenstruktur 118 und eine zweite Finnenstruktur 120 hergestellt, wie in den 2D-1 und 2D-2 gezeigt ist. In einem Schritt 1012 wird bei einigen Ausführungsformen eine Isolationsstruktur 124 so hergestellt, dass sie untere Finnen-Elemente 103 der ersten Finnenstruktur 118 und der zweiten Finnenstruktur 120 umschließt, wie in den 2E-1 bis 2E-5 gezeigt ist. In einem Schritt 1014 werden bei einigen Ausführungsformen Dummy-Gatestrukturen 126 quer über die erste Finnenstruktur 118 und die zweite Finnenstruktur 120 hergestellt, und Gate-Abstandshalterschichten 132 werden entlang den Dummy-Gatestrukturen 126 hergestellt, wie in den 2E-1 bis 2E-5 gezeigt ist. In einem Schritt 1016 werden bei einigen Ausführungsformen Source-/Drain-Elemente 134 und 136 über der ersten Finnenstruktur 118 und der zweiten Finnenstruktur 120 hergestellt, und eine ILD-Schicht 138 wird über den Source-/Drain-Elementen 134 und 136 hergestellt, wie in den 2E-1 bis 2E-5 gezeigt ist.
  • In einem Schritt 1018 wird bei einigen Ausführungsformen ein Schneidegraben 144 durch die erste Finnenstruktur 118 erzeugt, wie in den 2F-1 bis 2F-5 gezeigt ist. In einem Schritt 1020 wird bei einigen Ausführungsformen ein Isolationselement 146 in dem Schneidegraben 144 hergestellt, wie in den 2G-1 bis 2G-5 gezeigt ist.
  • In einem Schritt 1022 werden bei einigen Ausführungsformen die Dummy-Gatestrukturen 126 entfernt, und ein Kanal-Ablösungsprozess wird durchgeführt, um Nanostrukturen 110 der ersten Finnenstruktur 118 und ein floatendes Finnen-Element 106 der zweiten Finnenstruktur 120 herzustellen, wie in den 2H-1 bis 2H-6 gezeigt ist. In einem Schritt 1024 werden bei einigen Ausführungsformen innere Abstandshalterschichten 158 hergestellt, wie in den 2I-1 bis 2I-6 gezeigt ist. In einem Schritt 1026 werden bei einigen Ausführungsformen endgültige Gatestapel 160 quer über die Nanostrukturen 110 und das floatende Finnen-Element 106 hergestellt, wie in den 2I-1 bis 2I-5 gezeigt ist.
  • In einem Schritt 1028, werden bei einigen Ausführungsformen Gate-Schneide-Öffnungen 172 durch die endgültigen Gatestapel 160 erzeugt, wie in den 2J-1 bis 2J-4 gezeigt ist. In einem Schritt 1030 werden bei einigen Ausführungsformen Gate-Schneide-Elemente 174 in den Gate-Schneide-Öffnungen 172 hergestellt, wie in den 2K-1 bis 2K-4 gezeigt ist.
  • Die 4A bis 4D sind Schnittansichten, die das Erzeugen eines Schneidegrabens 414 gemäß einigen Ausführungsformen zeigen. Der Schneidegraben 414, der in 4D gezeigt ist, kann dem Schneidegraben 144 ähnlich sein, der in den 2F-1 bis 2F-5 gezeigt ist.
  • Das Erzeugen des Schneidegrabens 414 umfasst bei einigen Ausführungsformen ein Herstellen einer Hartmaskenschicht 402 über der Dummy-Gate-Elektrodenschicht 130 und der ILD-Schicht (nicht dargestellt) und ein Herstellen einer dreischichtigen Maskenstruktur über der Hartmaskenschicht 402, wie in 4A gezeigt ist. Bei einigen Ausführungsformen wird die Hartmaskenschicht 402 aus Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid und/oder einer Kombination davon hergestellt. Die dreischichtige Maske umfasst bei einigen Ausführungsformen eine untere Schicht 404, eine mittlere Schicht 406 über der unteren Schicht 404 und eine obere Schicht 408 über der mittleren Schicht 406. Bei einigen Ausführungsformen wird die obere Schicht 408 aus einem Fotoresist hergestellt und mit einem fotolithografischen Prozess so strukturiert, dass sie eine Öffnung 410 hat. Der fotolithografische Prozess kann eine Resistbeschichtung (zum Beispiel eine Schleuderbeschichtung), ein Vorhärten, eine Maskenjustierung, eine Belichtung, ein Härten nach dem Belichten, ein Entwickeln des Resists, ein Spülen, ein Trocknen (z. B. ein Nachhärten), andere geeignete Prozesse oder Kombinationen davon umfassen. Bei einigen Ausführungsformen wird die mittlere Schicht 406 aus einem anorganischen Material hergestellt, und die untere Schicht 404 ist eine Si-dotierte BARC-Schicht (BARC: unterer Antireflexbelag).
  • Dann wird bei einigen Ausführungsformen ein Ätzprozess durchgeführt, um Folgendes zu entfernen: Teile der mittleren Schicht 406, der unteren Schicht 404 und der Hartmaskenschicht 402 unter der Öffnung 410, um eine Öffnung 412 zu erzeugen, die in 4B gezeigt ist; die dreischichtige Maske, die in 4C gezeigt ist; und Teile der Dummy-Gate-Elektrodenschicht 130 und der dielektrischen Dummy-Gateschicht 128, die nicht von der strukturierten Hartmaskenschicht 402 bedeckt sind, um einen Schneidegraben 414 zu erzeugen, der in 4D gezeigt ist.
  • Der Ätzprozess kann in einer Plasma-Ätzkammer durchgeführt werden, wie etwa einem Kiyo Etcher, der von der Fa. Lam Research Corp., Fremont, Kalifornien, lieferbar ist. Die Plasmaätzung kann mit einem Plasma-Impulsmodus mit einer Impuls-Einschaltzeit und einer Impuls-Ausschaltzeit durchgeführt werden. Der Anteil der Impuls-Einschaltzeit kann als eine Einschaltdauer definiert werden. Der Ätzprozess umfasst die folgenden Schritte: (1) einen Säuberungsschritt, in dem das Fotoresistmaterial, das nach dem an der oberen Schicht 408 durchgeführten fotolithografischen Prozess in der Öffnung 410 verblieben ist, entfernt wird, um die mittlere Schicht 406 vollständig freizulegen; (2) einen Mittlere-Schicht-Öffnungsschritt, in dem die mittlere Schicht 406 geätzt wird; (3) einen Untere-Schicht-Öffnungsschritt, in dem die untere Schicht 404 geätzt wird; (4) einen Hartmasken-Öffnungsschritt, in dem die Hartmaskenschicht 402 geätzt wird; (5) einen Ablösungsschritt, in dem die obere Schicht 408, die mittlere Schicht 406 und die untere Schicht 404 entfernt werden, um die Hartmaskenschicht 402 freizulegen; (6) einen Oxiddurchbruchschritt, in dem eine systemeigene Oxidschicht, die sich auf der Dummy-Gate-Elektrodenschicht 130 gebildet hat, entfernt wird; (7) einen Haupt-Ätzschritt, in dem die Dummy-Gate-Elektrodenschicht 130, die dielektrische Dummy-Gateschicht 128 und die erste Finnenstruktur 118 (die die dritte Halbleiterschicht 110, die vierte Halbleiterschicht 112 und das untere Finnen-Element 103 umfasst) geätzt werden; (8) einen Überätzungsschritt, in dem die Erzeugung des Schneidegrabens 414 so gesteuert wird, dass er in einer gewünschten Tiefe endet; und (9) einen Ablösungsschritt, in dem Rückstände, Polymere und/oder Nebenprodukte von der Halbleiterstruktur entfernt werden.
  • Während des Säuberungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 60 V bis etwa 360 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 100 W bis etwa 600 W bereitgestellt. In dem Säuberungsschritt werden CF4 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min und Ar mit einem Durchsatz von ebenfalls etwa 50 Ncm3/min bis etwa 300 Ncm3/min als Ätzvorläufer verwendet, und der Säuberungsschritt wird bei einem Druck von etwa 1,5 mTorr bis etwa 9 mTorr für eine Dauer von etwa 4 s bis etwa 24 s durchgeführt.
  • Während des Mittlere-Schicht-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 200 V bis etwa 1200 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 400 W bis etwa 2400 W bereitgestellt. In dem Mittlere-Schicht-Öffnungsschritt werden CH2F2 mit einem Durchsatz von etwa 12,5 Ncm3/min bis etwa 75 Ncm3/min, CF4 mit einem Durchsatz von etwa 37,5 Ncm3/min bis etwa 225 Ncm3/min und O2 mit einem Durchsatz von etwa 1,5 Ncm3/min bis etwa 9 Ncm3/min als Ätzvorläufer verwendet, und der Mittlere-Schicht-Öffnungsschritt wird bei einem Druck von etwa 5 mTorr bis etwa 30 mTorr für eine Dauer von etwa 15 s bis etwa 90 s durchgeführt.
  • Während des Untere-Schicht-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 100 V bis etwa 600 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 500 W bis etwa 3000 W bereitgestellt. In dem Untere-Schicht-Öffnungsschritt werden SO2 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, O2 mit einem Durchsatz von etwa 12,5 Ncm3/min bis etwa 75 Ncm3/min und He mit einem Durchsatz von etwa 100 Ncm3/min bis etwa 600 Ncm3/min als Ätzvorläufer verwendet, und der Untere-Schicht-Öffnungsschritt wird bei einem Druck von etwa 3,5 mTorr bis etwa 21 mTorr für eine Dauer von etwa 22,5 s bis etwa 135 s durchgeführt.
  • Während des Hartmasken-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 200 V bis etwa 1200 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 400 W bis etwa 2400 W bereitgestellt. In dem Hartmasken-Öffnungsschritt werden CHF3 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, O2 mit einem Durchsatz von etwa 2,5 Ncm3/min bis etwa 15 Ncm3/min und He mit einem Durchsatz von etwa 100 Ncm3/min bis etwa 600 Ncm3/min als Ätzvorläufer verwendet, und der Hartmasken-Öffnungsschritt wird bei einem Druck von etwa 2,5 mTorr bis etwa 15 mTorr für eine Dauer von etwa 10 s bis etwa 60 s durchgeführt.
  • Während des Ablösungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 15 V bis etwa 90 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 500 W bis etwa 3000 W bereitgestellt. In dem Ablösungsschritt wird O2 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min als ein Ätzvorläufer verwendet, und der Ablösungsschritt wird bei einem Druck von etwa 5 mTorr bis etwa 30 mTorr für eine Dauer von etwa 15 s bis etwa 90 s durchgeführt.
  • Während des Oxiddurchbruchschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 30 V bis etwa 180 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 150 W bis etwa 900 W bereitgestellt. In dem Oxiddurchbruchschritt werden CF4 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min und Ar mit einem Durchsatz von etwa 20 Ncm3/min bis etwa 120 Ncm3/min als Ätzvorläufer verwendet, und der Oxiddurchbruchschritt wird bei einem Druck von etwa 2,5 mTorr bis etwa 15 mTorr für eine Dauer von etwa 7,5 s bis etwa 45 s durchgeführt.
  • Während des Haupt-Ätzschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 350 V bis etwa 2100 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 700 W bis etwa 4200 W bereitgestellt. In dem Haupt-Ätzschritt werden HBr mit einem Durchsatz von etwa 150 Ncm3/min bis etwa 900 Ncm3/min, O2 mit einem Durchsatz von etwa 5 Ncm3/min bis etwa 30 Ncm3/min und He mit einem Durchsatz von etwa 400 Ncm3/min bis etwa 2400 Ncm3/min als Ätzvorläufer verwendet, und der Haupt-Ätzschritt wird bei einem Druck von etwa 40 mTorr bis etwa 240 mTorr für eine Dauer von etwa 30 s bis etwa 180 s durchgeführt.
  • Während des Überätzungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 700 V bis etwa 4200 V mit einer Einschaltdauer von 5 % bis etwa 8 % und eine HF-Leistung von 200 W bis etwa 1200 W bereitgestellt. In dem Überätzungsschritt werden SiCH4 mit einem Durchsatz von etwa 2,5 Ncm3/min bis etwa 15 Ncm3/min, N2 mit einem Durchsatz von etwa 25 Ncm3/min bis etwa 150 Ncm3/min, O2 mit einem Durchsatz von etwa 25 Ncm3/min bis etwa 150 Ncm3/min und Cl2 mit einem Durchsatz von etwa 150 Ncm3/min bis etwa 900 Ncm3/min als Ätzvorläufer verwendet, und der Überätzungsschritt wird bei einem Druck von etwa 40 mTorr bis etwa 240 mTorr für eine Dauer von etwa 30 s bis etwa 180 s durchgeführt. Die Einschaltdauer des Überätzungsschritts ist viel kürzer als die Einschaltdauer des Haupt-Ätzschritts, sodass die Ätzung exakt so gesteuert wird, dass der Schneidegraben 414 bis zu der gewünschten Tiefe z. B. in das Substrat 102 verlängert wird.
  • Während des Ablösungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 15 V bis etwa 90 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 500 W bis etwa 3000 W bereitgestellt. In dem Ablösungsschritt wird O2 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min als ein Ätzvorläufer verwendet, und der Ablösungsschritt wird bei einem Druck von etwa 5 mTorr bis etwa 30 mTorr für eine Dauer von etwa 15 s bis etwa 90 s durchgeführt.
  • Bei einigen Ausführungsformen werden die Schritte des Ätzprozesses in situ in ein und derselben Ätzkammer durchgeführt, um zu vermeiden, dass die Halbleiterstruktur einer sauerstoffhaltigen Umgebung ausgesetzt wird. Nach dem Ätzprozess kann die Halbleiterstruktur mit einem Gemisch aus Schwefelsäure und Wasserstoffperoxid (H2S04 + H2O2; SPM) und/oder mit verdünnter Fluorwasserstoffsäure (dHF-Säure) gereinigt werden.
  • Die 5A bis 5D sind Schnittansichten, die die Erzeugung von Gate-Schneide-Öffnungen 518 gemäß einigen Ausführungsformen der Erfindung zeigen. Die Gate-Schneide-Öffnungen 518, die in 5D gezeigt sind, können den Gate-Schneide-Öffnungen 172 ähnlich sein, die in den 2J-1 bis 2J-4 gezeigt sind.
  • Die Erzeugung der Gate-Schneide-Öffnungen 518 umfasst bei einigen Ausführungsformen die folgenden Schritte: Herstellen einer metallischen Schutzschicht 502 über der Metallgate-Elektrodenschicht 166, dem Isolationselement 146 und der ILD-Schicht (nicht dargestellt); Herstellen einer Hartmaskenschicht 504 über der metallischen Schutzschicht 502; und Herstellen einer dreischichtigen Maskenstruktur über der Hartmaskenschicht 504, wie in 5A gezeigt ist. Bei einigen Ausführungsformen schützt die metallische Schutzschicht 502 das Metallgate-Elektrodenmaterial gegen Oxidation, und sie wird aus TiN hergestellt. Bei einigen Ausführungsformen wird die Hartmaskenschicht 504 aus Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid und/oder einer Kombination davon hergestellt. Die dreischichtige Maske umfasst bei einigen Ausführungsformen eine untere Schicht 506, eine mittlere Schicht 508 über der unteren Schicht 506 und eine obere Schicht 510 über der mittleren Schicht 508. Bei einigen Ausführungsformen wird die obere Schicht 510 aus einem Fotoresist hergestellt und mit einem fotolithografischen Prozess so strukturiert, dass sie eine Öffnung 514s hat. Die mittlere Schicht 508 weist ein anorganisches Material auf, und die untere Schicht 506 ist eine Si-dotierte BARC-Schicht.
  • Dann wird bei einigen Ausführungsformen ein erster Ätzprozess durchgeführt, um Teile der mittleren Schicht 508, der unteren Schicht 506 und der Hartmaskenschicht 504 unter der Öffnung 512 zu entfernen, um Öffnungen 514 zu erzeugen, wie in 5B gezeigt ist.
  • Der erste Ätzprozess kann in einer Plasma-Ätzkammer durchgeführt werden, wie etwa einem Kiyo Etcher. Der erste Ätzprozess umfasst die folgenden Schritte: (1) einen Säuberungsschritt, in dem das Fotoresistmaterial, das nach dem an der oberen Schicht 510 durchgeführten fotolithografischen Prozess in den Öffnungen 512 verblieben ist, entfernt wird, um die mittlere Schicht 508 vollständig freizulegen; (2) einen Mittlere-Schicht-Öffnungsschritt, in dem die mittlere Schicht 508 geätzt wird; (3) einen Untere-Schicht-Öffnungsschritt, in dem die untere Schicht 506 geätzt wird; und (4) einen Hartmasken-Öffnungsschritt, in dem die Hartmaskenschicht 504 geätzt wird, um die metallische Schutzschicht 502 freizulegen.
  • Während des Säuberungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 60 V bis etwa 360 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 100 W bis etwa 600 W bereitgestellt. In dem Säuberungsschritt werden CF4 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min und Ar mit einem Durchsatz von ebenfalls etwa 50 Ncm3/min bis etwa 300 Ncm3/min als Ätzvorläufer verwendet, und der Säuberungsschritt wird bei einem Druck von etwa 1,5 mTorr bis etwa 9 mTorr für eine Dauer von etwa 4 s bis etwa 24 s durchgeführt.
  • Während des Mittlere-Schicht-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 200 V bis etwa 1200 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 400 W bis etwa 2400 W bereitgestellt. In dem Mittlere-Schicht-Öffnungsschritt werden CH2F2 mit einem Durchsatz von etwa 12,5 Ncm3/min bis etwa 75 Ncm3/min, CF4 mit einem Durchsatz von etwa 37,5 Ncm3/min bis etwa 225 Ncm3/min und O2 mit einem Durchsatz von etwa 1,5 Ncm3/min bis etwa 9 Ncm3/min als Ätzvorläufer verwendet, und der Mittlere-Schicht-Öffnungsschritt wird bei einem Druck von etwa 5 mTorr bis etwa 30 mTorr für eine Dauer von etwa 15 s bis etwa 90 s durchgeführt.
  • Während des Untere-Schicht-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 100 V bis etwa 600 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 500 W bis etwa 3000 W bereitgestellt. In dem Untere-Schicht-Öffnungsschritt werden SO2 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, O2 mit einem Durchsatz von etwa 12,5 Ncm3/min bis etwa 75 Ncm3/min und He mit einem Durchsatz von etwa 100 Ncm3/min bis etwa 600 Ncm3/min als Ätzvorläufer verwendet, und der Untere-Schicht-Öffnungsschritt wird bei einem Druck von etwa 3,5 mTorr bis etwa 21 mTorr für eine Dauer von etwa 22,5 s bis etwa 135 s durchgeführt.
  • Während des Hartmasken-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 200 V bis etwa 1200 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 400 W bis etwa 2400 W bereitgestellt. In dem Hartmasken-Öffnungsschritt werden CHF3 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, O2 mit einem Durchsatz von etwa 2,5 Ncm3/min bis etwa 15 Ncm3/min und He mit einem Durchsatz von etwa 100 Ncm3/min bis etwa 600 Ncm3/min als Ätzvorläufer verwendet, und der Hartmasken-Öffnungsschritt wird bei einem Druck von etwa 2,5 mTorr bis etwa 15 mTorr für eine Dauer von etwa 25 s bis etwa 150 s durchgeführt.
  • Bei einigen Ausführungsformen umfasst der erste Ätzprozess weiterhin einen Ablösungsschritt nach dem Hartmasken-Öffnungsschritt, um die dreischichtige Maske zu entfernen. Bei einigen Ausführungsformen werden die Schritte des ersten Ätzprozesses in situ in ein und derselben Ätzkammer durchgeführt. Nach dem ersten Ätzprozess kann die Halbleiterstruktur mit einem Gemisch aus Schwefelsäure und Wasserstoffperoxid und/oder mit verdünntem Fluorwasserstoff (dHF) gereinigt werden.
  • Da während des ersten Ätzprozesses eine vertikale Ätzung und eine seitliche Ätzung gleichzeitig erfolgen, können die Öffnungen 514 so vergrößert werden, dass sie eine kritische Abmessung (CD) haben, die größer als die kritische Soll-Abmessung ist. Bei einigen Ausführungsformen wird eine dielektrische Schicht 516 konform über der Halbleiterstruktur abgeschieden um die Öffnungen 514 teilweise zu füllen, um die größere kritische Abmessung der Öffnungen 514 wiederzuerhalten, wie in 5C gezeigt ist. Nachdem die Öffnungen 514 teilweise mit der dielektrischen Schicht 516 gefüllt worden sind, werden sie als Öffnungen 514' bezeichnet. Bei einigen Ausführungsformen wird die dielektrische Schicht 516 aus dem gleichen Material wie die Hartmaskenschicht 504, z. B. SiN, hergestellt.
  • Bei einigen Ausführungsformen wird ein zweiter Ätzprozess durchgeführt, um Teile der dielektrischen Schicht 516, der Metallgate-Elektrodenschicht 166 und der dielektrischen High-k-Gateschicht 164 unter der Öffnung 514' zu entfernen, um Gate-Schneide-Öffnungen 518 zu erzeugen, wie in 5D gezeigt ist. Bei einigen Ausführungsformen können mit dem zweiten Ätzprozess außerdem Teile des Isolationselements 146 unter der Öffnung 514' entfernt werden.
  • Der zweite Ätzprozess kann in einer Plasma-Ätzkammer durchgeführt werden, wie etwa einem Kiyo Etcher. Der zweite Ätzprozess umfasst die folgenden Schritte: (1) einen Hartmasken-Öffnungsschritt, in dem die dielektrische Schicht 516 geätzt wird; (2) einen Schutzschicht-Öffnungsschritt, in dem die metallische Schutzschicht 502 geätzt wird; und (3) bis (6) einen ersten, einen zweiten, einen dritten und einen vierten Haupt-Ätzschritt, in denen die Gateelektrodenschicht 166 und die dielektrische High-k-Gateschicht 164 geätzt werden und die Erzeugung der Gate-Schneide-Öffnungen 518 so gesteuert wird, dass sie in einer gewünschten Tiefe enden. Der erste, der zweite, der dritte und der vierte Haupt-Ätzschritt können zum Entfernen unterschiedlicher Materialien des endgültigen Gatestapels (wie etwa von Metallen, Metallnitriden, High-k-Dielektrika usw.) verwendet werden und können mehrmals wiederholt werden.
  • Während des Hartmasken-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 200 V bis etwa 1200 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 400 W bis etwa 2400 W bereitgestellt. In dem Hartmasken-Öffnungsschritt werden CHF3 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, O2 mit einem Durchsatz von etwa 2,5 Ncm3/min bis etwa 15 Ncm3/min und He mit einem Durchsatz von etwa 100 Ncm3/min bis etwa 600 Ncm3/min als Ätzvorläufer verwendet, und der Hartmasken-Öffnungsschritt wird bei einem Druck von etwa 2,5 mTorr bis etwa 15 mTorr für eine Dauer von etwa 7,5 s bis etwa 45 s durchgeführt.
  • Während des Schutzschicht-Öffnungsschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 100 V bis etwa 600 V mit einer Einschaltdauer von 95 % bis etwa 100 % und eine HF-Leistung von 400 W bis etwa 2400 W bereitgestellt. In dem Schutzschicht-Öffnungsschritt werden Cl2 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, BCl3 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min und Ar mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 10.000 Ncm3/min als Ätzvorläufer verwendet, und der Schutzschicht-Öffnungsschritt wird bei einem Druck von etwa 1,5 mTorr bis etwa 9 mTorr für eine Dauer von etwa 7,5 s bis etwa 45 s durchgeführt.
  • Während des ersten Haupt-Ätzschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 150 V bis etwa 900 V mit einer Einschaltdauer von 45 % bis etwa 55 % und eine HF-Leistung von 600 W bis etwa 3600 W bereitgestellt. In dem ersten Haupt-Ätzschritt werden Cl2 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, BCl3 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min und Ar mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 10.000 Ncm3/min als Ätzvorläufer verwendet, und der erste Haupt-Ätzschritt wird bei einem Druck von etwa 15 mTorr bis etwa 90 mTorr für eine Dauer von etwa 5 s bis etwa 30 s durchgeführt.
  • Während des zweiten Haupt-Ätzschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 300 V bis etwa 1800 V mit einer Einschaltdauer von 45 % bis etwa 55 % und eine HF-Leistung von 600 W bis etwa 3600 W bereitgestellt. In dem zweiten Haupt-Ätzschritt werden Cl2 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, BCl3 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min und Ar mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 10.000 Ncm3/min als Ätzvorläufer verwendet, und der zweite Haupt-Ätzschritt wird bei einem Druck von etwa 30 mTorr bis etwa 180 mTorr für eine Dauer von etwa 7,5 s bis etwa 45 s durchgeführt.
  • Während des dritten Haupt-Ätzschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 150 V bis etwa 900 V mit einer Einschaltdauer von 45 % bis etwa 55 % und eine HF-Leistung von 600 W bis etwa 3600 W bereitgestellt. In dem dritten Haupt-Ätzschritt werden Cl2 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, BCl3 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min und Ar mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 10.000 Ncm3/min als Ätzvorläufer verwendet, und der dritte Haupt-Ätzschritt wird bei einem Druck von etwa 15 mTorr bis etwa 90 mTorr für eine Dauer von etwa 5 s bis etwa 30 s durchgeführt.
  • Während des vierten Haupt-Ätzschritts werden bei einigen Ausführungsformen in der Ätzkammer eine Vorspannung von etwa 300 V bis etwa 1800 V mit einer Einschaltdauer von 5 % bis etwa 20 % und eine HF-Leistung von 600 W bis etwa 3600 W bereitgestellt. In dem vierten Haupt-Ätzschritt werden Cl2 mit einem Durchsatz von etwa 50 Ncm3/min bis etwa 300 Ncm3/min, BCl3 mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 60 Ncm3/min und Ar mit einem Durchsatz von etwa 10 Ncm3/min bis etwa 10.000 Ncm3/min als Ätzvorläufer verwendet, und der vierte Haupt-Ätzschritt wird bei einem Druck von etwa 30 mTorr bis etwa 180 mTorr für eine Dauer von etwa 7,5 s bis etwa 45 s durchgeführt. Die Einschaltdauer des vierten Haupt-Ätzschritts ist viel kürzer als die Einschaltdauer des ersten, des zweiten und des dritten Haupt-Ätzschritts, sodass die Ätzung exakt so gesteuert werden kann, dass die Gate-Schneide-Öffnungen 518 bis zu der gewünschten Tiefe verlängert werden.
  • Der zweite Haupt-Ätzschritt kann nach dem vierten Haupt-Ätzschritt des letzten Zyklus außerdem einen Ablösungsschritt zum Entfernen von Rückständen, Polymeren und/oder Nebenprodukten von der Halbleiterstruktur umfassen. Bei einigen Ausführungsformen werden die Schritte des zweiten Ätzprozesses in situ in ein und derselben Ätzkammer durchgeführt. Nach dem zweiten Ätzprozess kann die Halbleiterstruktur mit einem Gemisch aus verdünnter Fluorwasserstoffsäure und/oder Ammoniakhydrat, Wasserstoffperoxid und Wasser (reine Standardlösung 1) gereinigt werden.
  • 6-1 ist eine Draufsicht einer Halbleiterstruktur 14, die eine Modifikation der Halbleiterstruktur 12 von 2K-1 gemäß einigen Ausführungsformen der Erfindung ist. Die 6-2 und 6-3 sind Schnittansichten entlang einer Linie Y1 - Y1 bzw. einer Linie X3 - X3 von 6-1. Die Halbleiterstruktur 14 ist bei einigen Ausführungsformen der Halbleiterstruktur 12 ähnlich, mit der Ausnahme, dass ein Isolationselement 146 durch die zweite Finnenstruktur 120 hergestellt wird.
  • Nach dem Schritt 1016 wird bei einigen Ausführungsformen ein Schneidegraben (nicht dargestellt) durch die Dummy-Gatestruktur 1263 und die zweite Finnenstruktur 120 erzeugt, und in dem Schneidegraben wird ein Isolationselement 146 hergestellt. Der Schneidegraben (oder das Isolationselement 146) entspricht bei einigen Ausführungsformen einem Schnittpunkt der Dummy-Gatestruktur 1263 und der zweiten Finnenstruktur 120, um die Dummy-Gatestruktur (nicht dargestellt) in zwei Segmente zu zertrennen und die zweite Finnenstruktur 120 in zwei Segmente zu zertrennen. Der Schneidegraben kann mit den Schritten erzeugt werden, die unter Bezugnahme auf die 4A und 4B beschrieben worden sind. Nachdem Schritte 1022 bis 1030 durchgeführt worden sind, befindet sich bei einigen Ausführungsformen das Isolationselement 146 zwischen zwei FinFETs T2 und es trennt diese elektrisch, wie in den 6-1 und 6-3 gezeigt ist.
  • Außerdem sind bei einigen Ausführungsformen Teile der zweiten Finnenstruktur 120, die zu dem Isolationselement 146 benachbart sind, von den Gate-Abstandshalterschichten 132 während des Ätzprozesses zum Erzeugen des Schneidegrabens bedeckt, und sie bleiben ungeätzt. Die jeweiligen ungeätzten Teile der zweiten Halbleiterschicht 106, der ersten Halbleiterschicht 104 und des unteren Finnen-Elements 103 der zweiten Finnenstruktur 120 werden bei einigen Ausführungsformen als eine zweite Halbleiterschicht 106', eine erste Halbleiterschicht 104' bzw. als ein unteres Finnen-Element 103' bezeichnet, die bei einigen Ausführungsformen gemeinsam einen Halbleiterstapel bilden, der zu dem Isolationselement 146 benachbart ist, wie in 6-3 gezeigt ist. Der Halbleiterstapel mit der zweiten Halbleiterschicht 106', der ersten Halbleiterschicht 104' und dem unteren Finnen-Element 103' ist bei einigen Ausführungsformen zwischen den Source-/Drain-Elementen 136 der FinFETs T2 und dem Isolationselement 146 angeordnet, wie in 6-3 gezeigt ist.
  • 7-1 ist eine Draufsicht einer Halbleiterstruktur 16, die eine Modifikation der Halbleiterstruktur 12 von 2K-1 gemäß einigen Ausführungsformen der Erfindung ist. Die 7-2 bis 7-4 sind Schnittansichten entlang einer Linie Y1 - Y1, einer Linie X2 - X2 bzw. einer Linie X3 - X3 von 7-1. Die Halbleiterstruktur 16 ist bei einigen Ausführungsformen der Halbleiterstruktur 12 ähnlich, mit der Ausnahme, dass ein Isolationselement 146 durch die erste Finnenstruktur 118 und die zweite Finnenstruktur 120 hergestellt wird.
  • Nach dem Schritt 1016 wird bei einigen Ausführungsformen ein Schneidegraben (nicht dargestellt) durch die Dummy-Gatestruktur 1263 und die Finnenstrukturen 118 und 120 erzeugt, und in dem Schneidegraben wird ein Isolationselement 146 hergestellt. Der Schneidegraben (oder das Isolationselement 146) schneidet bei einigen Ausführungsformen die Dummy-Gatestruktur (nicht dargestellt) in zwei Segmente, schneidet die erste Finnenstruktur 118 in zwei Segmente und schneidet die zweite Finnenstruktur 120 in zwei Segmente. Der Schneidegraben kann mit den Schritten erzeugt werden, die unter Bezugnahme auf die 4A und 4B beschrieben worden sind. Nachdem die Schritte 1022 bis 1030 durchgeführt worden sind, befindet sich bei einigen Ausführungsformen das Isolationselement 146 zwischen zwei GAA-FETs T1 und zwischen zwei FinFETs T2, wie in den 7-1, 7-3 und 7-4 gezeigt ist.
  • Die 8-1, 9-1 und 10-1 sind Draufsichten von Halbleiterstrukturen 18, 20 bzw. 22, die Modifikationen der Halbleiterstrukturen 12, 14 bzw. 16 der 2K-1, 6-1 bzw. 7-1 gemäß einigen Ausführungsformen der Erfindung sind. Die 8-2, 9-2 und 10-2 sind Schnittansichten entlang von Linien Y1 - Y1 der 8-1, 9-1 bzw. 10-1. Die Halbleiterstrukturen 18, 20 und 22 sind bei einigen Ausführungsformen den Halbleiterstrukturen 12, 14 bzw. 16 ähnlich, mit der Ausnahme, dass keine Gate-Schneide-Öffnungen benachbart zu dem Isolationselement 146 erzeugt werden. Dadurch wird bei einigen Ausführungsformen die dielektrische High-k-Gateschicht 164 des endgültigen Gatestapels 1603 entlang der dielektrischen Deckschicht 148 des Isolationselements 146 hergestellt, und sie kontaktiert diese.
  • Die 11-1, 12-1 und 13-1 sind Draufsichten von Halbleiterstrukturen 24, 26 bzw. 28, die Modifikationen der Halbleiterstrukturen 18, 20 bzw. 22 der 8-1, 9-1 bzw. 10-1 gemäß einigen Ausführungsformen der Erfindung sind. Die 11-2, 12-2 und 13-2 sind Schnittansichten entlang von Linien Y1 - Y1 der 11-1, 12-1 bzw. 13-1. Die Halbleiterstrukturen 24, 26 und 28 sind bei einigen Ausführungsformen den Halbleiterstrukturen 18, 20 bzw. 22 ähnlich, mit der Ausnahme, dass die dielektrische High-k-Gateschicht 164 des endgültigen Gatestapels 1603 entlang der dielektrischen Deckschicht 148 und der dielektrischen Füllschicht 150 des Isolationselements 146 hergestellt wird und diese kontaktiert. Dies liegt daran, dass während des Schritts 1022 bei einigen Ausführungsformen Teile der dielektrischen Deckschicht 148, die die Dummy-Gatestruktur 1263 kontaktieren, ebenfalls entfernt werden, wodurch die dielektrische Füllschicht 150 aus dem Gategraben 1523 befreit wird.
  • Die 14-1, 15-1 und 16-1 sind Draufsichten von Halbleiterstrukturen 30, 32 bzw. 32, die Modifikationen der Halbleiterstrukturen 12, 14 bzw. 16 der 2K-1, 6-1 bzw. 7-1 gemäß einigen Ausführungsformen der Erfindung sind. Die 14-2, 15-2 und 16-2 sind Schnittansichten entlang von Linien Y1 - Y1 der 14-1, 15-1 bzw. 16-1. Die Halbleiterstrukturen 30, 32 und 34 sind bei einigen Ausführungsformen den Halbleiterstrukturen 12, 14 bzw. 16 ähnlich, mit der Ausnahme, dass die Gate-Schneide-Elemente 174A, die zu dem Isolationselement 146 benachbart sind, entlang der y-Richtung kürzer als Gate-Schneide-Elemente 174 sind, die nicht zu dem Isolationselement 146 benachbart sind. Dies liegt daran, dass während des Schritts 1028 bei einigen Ausführungsformen Teile der dielektrischen Deckschicht 148, die den endgültigen Gatestapel 1603 kontaktieren, ungeätzt bleiben. Außerdem zeigt 14-1, dass der endgültige Gatestapel 1604 nicht von dem Gate-Schneide-Element 174 zertrennt wird. 14-3 ist eine Schnittansicht entlang von Linien Y2 - Y2 von 14-1 gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen erstreckt sich der endgültige Gatestapel 1604 zusammenhängend, und er umschließt die Nanostruktur 110 der ersten Finnenstruktur 118 und der zweiten Finnenstruktur 120, wie in den 14-1 und 14-3 gezeigt ist. Das heißt, der GAA-FET T1 und der FinFET T2 verwenden gemeinsam einen zusammenhängenden endgültigen Gatestapel 1604 .
  • Die 17-1, 18-1 und 19-1 sind Draufsichten von Halbleiterstrukturen 36, 38 bzw. 40, die Modifikationen der Halbleiterstrukturen 30, 32 bzw. 34 der 14-1, 15-1 bzw. 16-1 gemäß einigen Ausführungsformen der Erfindung sind. Die 17-2, 18-2 und 19-2 sind Schnittansichten entlang von Linien Y1 - Y1 der 17-1, 18-1 bzw. 19-1. Die Halbleiterstrukturen 36, 38 und 40 sind bei einigen Ausführungsformen den Halbleiterstrukturen 30, 32 bzw. 34 ähnlich, mit der Ausnahme, dass die Gate-Schneide-Elemente 174A die dielektrische Deckschicht 148 und die dielektrische Füllschicht 150 des Isolationselements 146 kontaktieren. Dies liegt daran, dass während des Schritts 1028 bei einigen Ausführungsformen Teile der dielektrischen Deckschicht 148, die den endgültigen Gatestapel 1603 kontaktieren, entfernt werden, während die dielektrische Füllschicht 150 ungeätzt bleibt.
  • Die 20-1, 21-1 und 22-1 sind Draufsichten von Halbleiterstrukturen 42, 44 bzw. 46, die Modifikationen der Halbleiterstrukturen 12, 14 bzw. 16 der 2K-1, 6-1 bzw. 7-1 gemäß einigen Ausführungsformen der Erfindung sind. Die 20-2, 21-2 und 22-2 sind Schnittansichten entlang von Linien Y1 - Y1 der 20-1, 21-1 bzw. 22-1. Die Halbleiterstrukturen 42, 44 und 46 sind bei einigen Ausführungsformen den Halbleiterstrukturen 12, 14 bzw. 16 ähnlich, mit der Ausnahme, dass Gate-Schneide-Elemente 174B, die zu dem Isolationselement 146 benachbart sind, in der y-Richtung länger als Gate-Schneide-Elemente 174 sind, die nicht zu dem Isolationselement 146 benachbart sind. Dies liegt daran, dass während des Schritts 1028 die dielektrische Deckschicht 148 und die dielektrische Füllschicht 150 stärker seitlich geätzt werden.
  • Wie vorstehend dargelegt worden ist, umfasst die Halbleiterstruktur eine Hybridstruktur mit einem ersten und einem zweiten GAA-FET T1 und einem FinFET T2 über ein und demselben Substrat 102. Der erste GAA-FET T1 weist erste Nanostrukturen 110 und einen ersten Gatestapel 160 auf, der die ersten Nanostrukturen 110 umschließt. Der zweite GAA-FET T1 weist zweite Nanostrukturen 110 und einen zweiten Gatestapel 160 auf, der die zweiten Nanostrukturen 110 umschließt. Ein Isolationselement 146 ist zwischen den ersten Nanostrukturen 110 des ersten GAA-FET T1 und den zweiten Nanostrukturen 110 des zweiten GAA-FET T1 angeordnet. Der FinFET T2 weist ein floatendes Finnen-Element 106 und einen dritten Gatestapel 160 über dem floatenden Finnen-Element 106 auf. Ein erstes Gate-Schneide-Element 174 ist zwischen dem Isolationselement 146 und dem dritten Gatestapel 160 des ersten FinFET T2 angeordnet. Daher kann die Hybridstruktur die Bearbeitungsschwierigkeiten verringern und eine höhere Entwurfsflexibilität für integrierte Schaltkreise (ICs) mit unterschiedlichen Arten von Vorrichtungen ermöglichen.
  • Außerdem umfasst das Verfahren zum Herstellen der Halbleiterstruktur ein Herstellen des Isolationselements 146, bevor eine Dummy-Gatestruktur 126 durch einen endgültigen Gatestapel 160 ersetzt wird, und ein Herstellen eines Gate-Schneide-Elements 174 nach dem Herstellen des endgültigen Gatestapels 160. Dadurch können mit dem Verfahren der Ausführungsformen die Schwierigkeiten des Ätzprozesses zum Erzeugen der Gate-Schneide-Öffnung verringert werden, und das Füllfenster für Metall-Gatestrukturen kann vergrößert werden, wodurch die Vorrichtungsleistung und die Produktionsausbeute verbessert werden.
  • Es werden Ausführungsformen einer Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur kann einen ersten GAA-FET und einen ersten FinFET, der zu dem ersten GAA-FET benachbart ist, aufweisen. Der erste GAA-FET weist erste Nanostrukturen und einen ersten Gatestapel auf, der die ersten Nanostrukturen umschließt. Der erste FinFET weist ein erstes floatendes Finnen-Element und einen zweiten Gatestapel über dem ersten floatenden Finnen-Element auf. Die Halbleiterstruktur weist außerdem ein Gate-Schneide-Element auf, das zwischen dem ersten Gatestapel des ersten GAA-FET und dem zweiten Gatestapel des ersten FinFET angeordnet ist. Daher können mit der Halbleiterstruktur der Ausführungsformen der vorliegenden Erfindung die Bearbeitungsschwierigkeiten verringert werden, und eine höhere Entwurfsflexibilität für integrierte Schaltkreise (ICs) mit unterschiedlichen Arten von Vorrichtungen kann erzielt werden.
  • Bei einigen Ausführungsformen wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist einen ersten GAA-FET über einem Substrat auf, wobei der erste GAA-FET erste Nanostrukturen und einen ersten Gatestapel aufweist, der die ersten Nanostrukturen umschließt. Die Halbleiterstruktur weist außerdem einen ersten FinFET auf, der zu dem ersten GAA-FET benachbart ist und eine erste Finnenstruktur und einen zweiten Gatestapel über der ersten Finnenstruktur aufweist. Die Halbleiterstruktur weist außerdem ein Gate-Schneide-Element auf, das zwischen dem ersten Gatestapel des ersten GAA-FET und dem zweiten Gatestapel des ersten FinFET angeordnet ist.
  • Bei einigen Ausführungsformen wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist einen ersten GAA-FET über einem Substrat auf, wobei der erste GAA-FET erste Nanostrukturen und einen ersten Gatestapel aufweist, der die ersten Nanostrukturen umschließt. Die Halbleiterstruktur weist außerdem einen zweiten GAA-FET über dem Substrat auf, wobei der zweite GAA-FET zweite Nanostrukturen und einen zweiten Gatestapel aufweist, der die zweiten Nanostrukturen umschließt. Die Halbleiterstruktur weist außerdem ein Isolationselement auf, das zwischen den ersten Nanostrukturen des ersten GAA-FET und den zweiten Nanostrukturen des zweiten GAA-FET angeordnet ist. Die Halbleiterstruktur weist außerdem einen ersten FinFET über dem Substrat auf, wobei der erste FinFET eine erste Finnenstruktur und einen dritten Gatestapel über der ersten Finnenstruktur aufweist. Die Halbleiterstruktur weist weiterhin ein erstes Gate-Schneide-Element auf, das zwischen dem ersten Gatestapel des ersten GAA-FET und dem dritten Gatestapel des ersten FinFET angeordnet ist.
  • Bei einigen Ausführungsformen wird ein Verfahren zum Herstellen einer Halbleiterstruktur bereitgestellt. Das Verfahren weist die folgenden Schritte auf: nacheinander Herstellen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht über einem Substrat; Ätzen der zweiten Halbleiterschicht, um eine Aussparung in einem ersten Bereich des Substrats zu erzeugen; und abwechselndes Aufeinanderstapeln von dritten Halbleiterschichten und vierten Halbleiterschichten über der ersten Halbleiterschicht aus der Aussparung. Das Verfahren umfasst weiterhin ein Strukturieren der dritten Halbleiterschichten, der vierten Halbleiterschichten und der ersten Halbleiterschicht, um eine erste Finnenstruktur in dem ersten Bereich des Substrats herzustellen, und ein Strukturieren der zweiten Halbleiterschicht und der ersten Halbleiterschicht, um eine zweite Finnenstruktur in einem zweiten Bereich des Substrats herzustellen. Das Verfahren umfasst weiterhin ein Entfernen der vierten Halbleiterschichten und der ersten Halbleiterschicht aus der ersten Finnenstruktur, um Nanostrukturen aus den dritten Halbleiterschichten der ersten Finnenstruktur herzustellen, und ein Entfernen der ersten Halbleiterschicht aus der zweiten Finnenstruktur, um ein floatendes Finnen-Element aus der zweiten Halbleiterschicht der zweiten Finnenstruktur herzustellen. Das Verfahren umfasst weiterhin ein Herstellen eines ersten Gatestapels quer über die Nanostrukturen und das floatende Finnen-Element; und nach dem Herstellen des ersten Gatestapels ein Herstellen eines ersten Gate-Schneide-Elements durch den ersten Gatestapel.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 62/949261 [0001]

Claims (20)

  1. Halbleiterstruktur mit: einem ersten Gate-all-around-Feldeffekttransistor (GAA-FET) über einem Substrat, der erste Nanostrukturen und einen ersten Gatestapel aufweist, der die ersten Nanostrukturen umschließt; einem ersten Finnen-Feldeffekttransistor (FinFET), der zu dem ersten GAA-FET benachbart ist und eine erste Finnenstruktur und einen zweiten Gatestapel über der ersten Finnenstruktur aufweist; und einem Gate-Schneide-Element, das zwischen dem ersten Gatestapel des ersten GAA-FET und dem zweiten Gatestapel des ersten FinFET angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei die erste Finnenstruktur ein erstes floatendes Finnen-Element aufweist und der zweite Gatestapel des ersten FinFET eine dielektrische Gateschicht aufweist, die eine Oberseite, Seitenwände und eine Unterseite des ersten floatenden Finnen-Elements bedeckt.
  3. Halbleiterstruktur nach Anspruch 2, wobei der erste FinFET weiterhin Folgendes aufweist: ein unteres Finnen-Element unter dem ersten floatenden Finnen-Element, wobei das erste floatende Finnen-Element durch einen Teil der dielektrischen Gateschicht des zweiten Gatestapels von dem unteren Finnen-Element getrennt ist.
  4. Halbleiterstruktur nach Anspruch 3, wobei der erste FinFET weiterhin Folgendes aufweist: eine innere Abstandshalterschicht entlang dem Teil der dielektrischen Gateschicht des zweiten Gatestapels zwischen dem ersten floatenden Finnen-Element und dem unteren Finnen-Element.
  5. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine Oberseite einer obersten der ersten Nanostrukturen im Wesentlichen auf gleicher Höhe mit einer Oberseite der ersten Finnenstruktur ist.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine Unterseite einer untersten der ersten Nanostrukturen im Wesentlichen auf gleicher Höhe mit einer Unterseite des ersten floatenden Finnen-Elements ist.
  7. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: einen zweiten FinFET, der zu dem ersten FinFET benachbart ist und eine zweite Finnenstruktur aufweist; und ein Isolationselement, das zwischen der ersten Finnenstruktur des ersten FinFET und der zweiten Finnenstruktur des zweiten FinFET angeordnet ist.
  8. Halbleiterstruktur nach Anspruch 7, die weiterhin Folgendes aufweist: einen Halbleiterstapel entlang einem unteren Teil einer Seitenwand des Isolationselements; und eine Abstandshalterschicht entlang einem oberen Teil der Seitenwand des Isolationselements.
  9. Halbleiterstruktur nach Anspruch 7 oder 8, die weiterhin Folgendes aufweist: einen zweiten GAA-FET über dem Substrat, der zweite Nanostrukturen aufweist, wobei das Isolationselement zwischen den ersten Nanostrukturen des ersten GAA-FET und den zweiten Nanostrukturen des zweiten GAA-FET angeordnet ist.
  10. Halbleiterstruktur mit: einem ersten Gate-all-around-Feldeffekttransistor (GAA-FET) über einem Substrat, der erste Nanostrukturen und einen ersten Gatestapel aufweist, der die ersten Nanostrukturen umschließt; einem zweiten GAA-FET über dem Substrat, der zweite Nanostrukturen und einen zweiten Gatestapel aufweist, der die zweiten Nanostrukturen umschließt; einem Isolationselement, das zwischen den ersten Nanostrukturen des ersten GAA-FET und den zweiten Nanostrukturen des zweiten GAA-FET angeordnet ist; einem ersten Finnen-Feldeffekttransistor (FinFET) über dem Substrat, der eine erste Finnenstruktur und einen dritten Gatestapel über der ersten Finnenstruktur aufweist; und einem ersten Gate-Schneide-Element, das zwischen dem ersten Gatestapel des ersten GAA-FET und dem dritten Gatestapel des ersten FinFET angeordnet ist.
  11. Halbleiterstruktur nach Anspruch 10, wobei der erste Gatestapel des ersten GAA-FET Folgendes umfasst: eine erste dielektrische Gateschicht; und eine erste Gateelektrodenschicht über der ersten dielektrischen Gateschicht, wobei die erste dielektrische Gateschicht und die erste Gateelektrodenschicht in direktem Kontakt mit dem ersten Gate-Schneide-Element sind.
  12. Halbleiterstruktur nach Anspruch 10 oder 11, die weiterhin Folgendes umfasst: einen zweiten FinFET über dem Substrat, der eine zweite Finnenstruktur und einen vierten Gatestapel über der zweiten Finnenstruktur aufweist, wobei der vierte Gatestapel Folgendes umfasst: eine vierte dielektrische Gateschicht, wobei die vierte dielektrische Gateschicht in direktem Kontakt mit dem Isolationselement ist, und eine vierte Gateelektrodenschicht über der vierten dielektrischen Gateschicht, wobei die vierte Gateelektrodenschicht durch die vierte dielektrische Gateschicht von dem Isolationselement getrennt ist.
  13. Halbleiterstruktur nach einem der Ansprüche 10 bis 12, wobei das Isolationselement Folgendes aufweist: eine dielektrische Füllschicht; und eine dielektrische Deckschicht, die die dielektrische Füllschicht umschließt und in Kontakt mit der vierten dielektrischen Gateschicht ist.
  14. Halbleiterstruktur nach Anspruch 13, wobei die dielektrische Füllschicht in Kontakt mit der vierten dielektrischen Gateschicht ist.
  15. Verfahren zum Herstellen einer Halbleiterstruktur mit den folgenden Schritten: nacheinander Herstellen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht über einem Substrat; Ätzen der zweiten Halbleiterschicht, um eine Aussparung in einem ersten Bereich des Substrats zu erzeugen; abwechselndes Aufeinanderstapeln von dritten Halbleiterschichten und vierten Halbleiterschichten über der ersten Halbleiterschicht aus der Aussparung; Strukturieren der dritten Halbleiterschichten, der vierten Halbleiterschichten und der ersten Halbleiterschicht, um eine erste Finnenstruktur in dem ersten Bereich des Substrats herzustellen, und Strukturieren der zweiten Halbleiterschicht und der ersten Halbleiterschicht, um eine zweite Finnenstruktur in einem zweiten Bereich des Substrats herzustellen; Entfernen der vierten Halbleiterschichten und der ersten Halbleiterschicht aus der ersten Finnenstruktur, um Nanostrukturen aus den dritten Halbleiterschichten der ersten Finnenstruktur herzustellen, und Entfernen der ersten Halbleiterschicht aus der zweiten Finnenstruktur, um ein floatendes Finnen-Element aus der zweiten Halbleiterschicht der zweiten Finnenstruktur herzustellen; Herstellen eines ersten Gatestapels quer über die Nanostrukturen und das floatende Finnen-Element; und nach dem Herstellen des ersten Gatestapels Herstellen eines ersten Gate-Schneide-Elements durch den ersten Gatestapel.
  16. Verfahren zum Herstellen einer Halbleiterstruktur nach Anspruch 15, das weiterhin Folgendes umfasst: vor dem Herstellen der Nanostrukturen und des floatenden Finnen-Elements Herstellen eines Isolationselements durch die erste Finnenstruktur.
  17. Verfahren zum Herstellen einer Halbleiterstruktur nach Anspruch 16, das weiterhin Folgendes umfasst: Herstellen einer Dummy-Gatestruktur quer über die erste Finnenstruktur und die zweite Finnenstruktur; Herstellen von Gate-Abstandshalterschichten entlang Seitenwänden der Dummy-Gatestruktur; Ätzen der Dummy-Gatestruktur und der ersten Finnenstruktur, um einen Schneidegraben zu erzeugen; Füllen des Schneidegrabens mit einem dielektrischen Material, um das Isolationselement herzustellen; und Entfernen der Dummy-Gatestruktur nach dem Herstellen des Isolationselements.
  18. Verfahren zum Herstellen einer Halbleiterstruktur nach Anspruch 17, wobei das Ätzen der Dummy-Gatestruktur und der ersten Finnenstruktur Folgendes umfasst: einen Haupt-Ätzschritt mit einer ersten Einschaltdauer; und einen Überätzungsschritt mit einer zweiten Einschaltdauer, die kürzer als die erste Einschaltdauer ist, wobei sich nach dem Überätzungsschritt eine Unterseite des Schneidegrabens unter einer Oberseite des Substrats befindet.
  19. Verfahren zum Herstellen einer Halbleiterstruktur nach einem der Ansprüche 16 bis 18, das weiterhin Folgendes umfasst: Herstellen eines zweiten Gatestapels quer über das floatende Finnen-Element und benachbart zu dem Isolationselement; und Herstellen eines zweiten Gate-Schneide-Elements durch einen Teil des Isolationselements und einen Teil des zweiten Gatestapels.
  20. Verfahren zum Herstellen einer Halbleiterstruktur nach einem der Ansprüche 15 bis 19, wobei die erste Halbleiterschicht und die vierten Halbleiterschichten aus Siliziumgermanium hergestellt werden und die zweite Halbleiterschicht und die dritten Halbleiterschichten aus Silizium hergestellt werden.
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