DE102017123359B4 - Finnen-feldeffekttransistor-bauelement und verfahren - Google Patents

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Abstract

Verfahren mit den folgenden Schritten in der folgenden Reihenfolge:Entfernen eines ersten Teils einer Dummy-Gate-Struktur (75) über einer ersten Finne (64A), wobei ein zweiter Teil der Dummy-Gate-Struktur (75) über einer zweiten Finne (64B) bestehen bleibt, wobei durch das Entfernen des ersten Teils eine erste Aussparung (77) entsteht, die die erste Finne freilegt;Abscheiden eines ersten dielektrischen Gate-Materials (81) in der ersten Aussparung und über der ersten Finne (64A);Entfernen des zweiten Teils der Dummy-Gate-Struktur (75) über der zweiten Finne (64B), wobei durch das Entfernen des zweiten Teils eine zweite Aussparung (79) entsteht, die die zweite Finne freilegt;Abscheiden eines zweiten dielektrischen Gate-Materials (81') in der zweiten Aussparung (79) und über der zweiten Finne (64B), wobei das zweite dielektrische Gate-Material (81') das erste dielektrische Gate-Material (81) kontaktiert; undFüllen der ersten Aussparung (77) und der zweiten Aussparung mit einem leitenden Material.

Description

  • Hintergrund
  • Die Halbleiter-Branche hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Finnen-Feldeffekttransistor(FinFET)-Bauelemente finden breite Anwendung in integrierten Schaltkreisen. FinFET-Bauelemente haben eine dreidimensionale Struktur, die eine Halbleiterfinne umfasst, die aus einem Substrat heraus ragt. Eine Gate-Struktur, die so konfiguriert ist, dass sie den Fluss von Ladungsträgern in einem leitenden Kanal des FinFET-Bauelements steuert, umschließt die Halbleiterfinne. Zum Beispiel umschließt bei einem Drei-Gate-FinFET-Bauelement die Gate-Struktur drei Seiten der Halbleiterfinne, sodass leitende Kanäle auf drei Seiten der Halbleiterfinne entstehen.
    Die US 2014 / 0 308 808 A1 beschreibt ein Gate-Ersatz-Verfahren, bei dem zwei Dummy-Gates nacheinander entfernt und durch ein Ersatzgate ersetzt werden. Dabei werden in den Ersatzgates zunächst dielektrische Gatematerialien abgeschieden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine perspektivische Darstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 1 bis 6, 7A bis 7D und 8 bis 21 zeigen Schnittansichten eines FinFET-Bauelements auf verschiedenen Stufen der Herstellung gemäß einigen Ausführungsformen.
    • 22 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Erfindung werden in Zusammenhang mit der Herstellung eines FinFET-Bauelements und insbesondere in Zusammenhang mit der Herstellung von Ersatz-Gates eines FinFET-Bauelements erörtert. Bei einigen Ausführungsformen wird ein Dummy-Gate über einer ersten Finne und über einer zweiten Finne durch eine erste Gate-Struktur über der ersten Finne und eine zweite Gate-Struktur über der zweiten Finne ersetzt. Die erste Gate-Struktur kontaktiert die zweite Gate-Struktur, wobei das dielektrische Gate-Material der ersten Gate-Struktur und das dielektrische Gate-Material der zweiten Gate-Struktur zwischen den zwei Gate-Strukturen angeordnet sind und einen Isolierbereich zwischen den zwei Gate-Strukturen bilden. Durch den Isolierbereich, der von den dielektrischen Gate-Materialien gebildet wird, wird ein geringer Finnenabstand erzielt.
  • 1 zeigt ein Beispiel eines FinFET 30 in einer perspektivischen Darstellung. Der FinFET 30 weist ein Substrat 32 mit einer Finne 36 auf. Das Substrat 32 hat darauf hergestellte Isolierbereiche 34, und die Finne 36 ragt zwischen benachbarten Isolierbereichen 34 heraus. Entlang Seitenwänden und über einer Oberseite der Finne 36 ist ein Gate-Dielektrikum 38 angeordnet, und über dem Gate-Dielektrikum 38 ist eine Gate-Elektrode 40 angeordnet. In der Finne befinden sich Source-/Drain-Bereiche 42 und 44 auf gegenüberliegenden Seiten des Gate-Dielektrikums 38 und der Gate-Elektrode 40. 1 zeigt außerdem Bezugsquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt B - B verläuft entlang einer Längsachse der Gate-Elektrode 40 des FinFET 30. Der Querschnitt A - A ist senkrecht zu dem Querschnitt B - B und verläuft entlang einer Längsachse der Finne 36 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 42 und 44. Die Querschnitt C - C ist parallel zu dem Querschnitt B - B und verläuft über den Source-/Drain-Bereich 42. Nachfolgende Figuren beziehen sich der Klarheit halber auf diese Querschnitte.
  • Die 2 bis 21 sind Schnittansichten eines FinFET-Bauelements 100 auf verschiedenen Stufen der Herstellung gemäß einigen Ausführungsformen. Das FinFET-Bauelement 100 ist dem FinFET 30 von 1 ähnlich, mit der Ausnahme, dass es mehrere Finnen hat. Die 2 bis 5 zeigen Schnittansichten eines FinFET-Bauelements 100 entlang dem Querschnitt B - B. Die 6 und 7A zeigen Schnittansichten des FinFET-Bauelements 100 entlang dem Querschnitt A - A, 7B zeigt eine Schnittansicht des FinFET-Bauelements 100 entlang dem Querschnitt B - B, und die 7C und 7D zeigen Schnittansichten des FinFET-Bauelements 100 entlang dem Querschnitt C - C. Die 8 bis 21 zeigen Schnittansichten des FinFET-Bauelements 100 entlang dem Querschnitt B - B.
  • 2 zeigt eine Schnittansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator(SOI)-Substrat oder dergleichen, sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine BOX-Schicht (BOX: vergrabenes Oxid), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat, vorgesehen. Andere Substrate, wie etwa ein mehrschichtiges oder ein Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Wie in 2 gezeigt ist, weist das Substrat einen ersten Teil in einem Bereich 200 und einen zweiten Teil in einem Bereich 300 auf. Der erste Teil des Substrats 50 in dem Bereich 200 kann zum Herstellen von p-Bauelementen, wie etwa p-MOSFETs (MOSFET: Metall-Oxid-Halbleiter-Feldeffekttransistor) verwendet werden, und der zweite Teil des Substrats 50 in dem Bereich 300 kann zum Herstellen von n-Bauelementen, wie etwa von n-MOSFETs, verwendet werden. Daher kann bei einigen Ausführungsformen der Bereich 200 als ein PMOS-Bereich bezeichnet werden, und der Bereich 300 kann als ein NMOS-Bereich bezeichnet werden. Bei anderen Ausführungsformen sind sowohl der Bereich 200 als auch der Bereich 300 PMOS-Bereiche oder NMOS-Bereiche.
  • In 3 wird das in 2 gezeigte Substrat 50 zum Beispiel mit fotolithografischen und Ätzverfahren strukturiert. Zum Beispiel wird eine Maskenschicht, wie etwa eine Pad-Oxidschicht 52 mit einer darüber befindlichen Pad-Nitridschicht 56, über dem Substrat 50 hergestellt. Die Pad-Oxidschicht 52 kann eine Dünnschicht mit Siliziumoxid sein, die zum Beispiel durch thermische Oxidation hergestellt wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüber befindlichen Pad-Nitridschicht 56 fungieren, und sie kann als eine Ätzstoppschicht zum Ätzen der Pad-Nitridschicht 56 fungieren. Bei einigen Ausführungsformen besteht die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen oder einer Kombination davon, und sie kann zum Beispiel durch chemische Aufdampfung bei Tiefdruck (LPCVD) oder Plasma-unterstützte chemische Aufdampfung (PECVD) hergestellt werden.
  • Die Maskenschicht kann mit fotolithografischen Verfahren strukturiert werden. In der Regel wird für die fotolithografischen Verfahren ein Fotoresistmaterial (nicht dargestellt) verwendet, das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Teil des Fotoresistmaterials zu entfernen. Das verbliebene Fotoresistmaterial schützt das darunter befindliche Material, wie etwa die Maskenschicht in diesem Beispiel, vor nachfolgenden Bearbeitungsschritten, wie etwa Ätzen. In diesem Beispiel wird das Fotoresistmaterial zum Strukturieren der Pad-Oxidschicht 52 und der Pad-Nitridschicht 56 verwendet, um eine strukturierte Maske 58 herzustellen, wie in 3 gezeigt ist.
  • Die strukturierte Maske 58 dient anschließend zum Strukturieren von freigelegten Teilen des Substrats 50, um Gräben 61 herzustellen, sodass Halbleiterfinnen 64 (z. B. eine Finne 64A in dem Bereich 200 und eine Finne 64B in dem Bereich 300) zwischen benachbarten Gräben 61 definiert werden, wie in 3 gezeigt ist. Bei einigen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in dem Substrat 50 hergestellt, zum Beispiel durch reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder eine Kombination davon. Die Ätzung kann anisotrop sein. Bei einigen Ausführungsformen können die Gräben 61 von oben betrachtet Streifen sein, die zueinander parallel sind und voneinander dicht beabstandet sind. Bei einigen Ausführungsformen können die Gräben 61 zusammenhängend sein und die Halbleiterfinnen 64 umschließen.
  • Die Finnen 64 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 64 mit einem oder mehreren photolithographischen Prozessen, wie etwa Doppelstrukturierung oder Mehrfachstrukturierung, strukturiert werden. Im Allgemeinen werden bei der Doppelstrukturierung und der Mehrfachstrukturierung fotolithografische und selbstjustierende Prozesse miteinander kombiniert, sodass Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten fotolithografischen Prozess erhalten werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierenden Prozess Abstandshalter hergestellt. Die Opferschicht wird dann entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • 4 zeigt die Herstellung eines Isoliermaterials zwischen benachbarten Halbleiterfinnen 64, um Isolierbereiche 62 herzustellen. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), fließfähige CVD (FCVD) (z. B. eine Material-Abscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten, um das Material in ein anderes Material, wie etwa ein Oxid, umzuwandeln) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien und/oder andere Herstellungsverfahren verwendet werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch FCVD abgeschieden wird. Nachdem das Isoliermaterial abgeschieden worden ist, kann ein Glühprozess durchgeführt werden. Mit einem Planarisierungsprozess, wie etwa einer chemisch-mechanische Polierung (CMP), kann überschüssiges Isoliermaterial entfernt werden und Oberseiten der Isolierbereiche 62 und Oberseiten der Halbleiterfinnen 64 können so hergestellt werden, dass sie koplanar sind (nicht dargestellt). Die strukturierte Maskenschicht 58 (siehe 3) kann ebenfalls mit einem Planarisierungsprozess entfernt werden.
  • Bei einigen Ausführungsformen können die Isolierbereiche 62 eine Deckschicht, z. B. einen Oxidbelag (nicht dargestellt), an der Grenzfläche zwischen dem Isolierbereich 62 und dem Substrat 50 / den Halbleiterfinnen 64 weisen. Bei einigen Ausführungsformen wird der Oxidbelag hergestellt, um Kristallfehler an der Grenzfläche zwischen dem Substrat 50 und dem Isolierbereich 62 zu reduzieren. Ebenso kann der Oxidbelag zum Reduzieren von Kristallfehlern an der Grenzfläche zwischen den Halbleiterfinnen 64 und dem Isolierbereich 62 verwendet werden. Der Oxidbelag (z. B. Siliziumoxid) kann ein thermisches Oxid sein, das durch thermische Oxidation einer Oberflächenschicht des Substrats 50 entsteht, aber es kann auch ein anderes geeignetes Verfahren zur Herstellung des Oxidbelags verwendet werden.
  • Dann werden die Isolierbereiche 62 ausgespart, um STI-Bereiche 62 (STI: flache Grabenisolation) herzustellen. Die Isolierbereiche 62 werden so ausgespart, dass die oberen Teile der Halbleiterfinnen 64 zwischen benachbarten STI-Bereichen 62 heraus ragen. Die Oberseiten der STI-Bereiche 62 können eine ebene Oberfläche (wie gezeigt ist), eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa eine gekümpelte Oberfläche) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 62 können mit einer geeigneten Ätzung eben, konvex und/oder konkav hergestellt werden. Die Isolierbereiche 62 können mit einem geeigneten Ätzverfahren, wie etwa einem Ätzverfahren, das für das Material der Isolierbereiche 62 selektiv ist, hergestellt werden. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzmittels oder eines SICONI-Tools von Applied Materials oder von verdünnter Fluorwasserstoffsäure (dHF) durchgeführt werden.
  • Die 2 bis 4 zeigen eine Ausführungsform zur Herstellung der Finnen 64, wobei die Finnen 64 in mehreren verschiedenen Prozessen hergestellt werden können. In einem Beispiel können die folgenden Schritte ausgeführt werden: Herstellen einer dielektrischen Schicht über einer Oberseite eines Substrats; Ätzen von Gräben durch die dielektrische Schicht; epitaxiales Aufwachsen von homoepitaxialen Strukturen in den Gräben; und Aussparen der dielektrischen Schicht so, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht heraus ragen, sodass Finnen entstehen. In einem anderen Beispiel können heteroepitaxiale Strukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterfinnen ausgespart werden, und ein Material, das von dem der Halbleiterfinnen verschieden ist, kann an ihrer Stelle epitaxial aufgewachsen werden.
  • In einem noch weiteren Beispiel können die folgenden Schritte ausgeführt werden: Herstellen einer dielektrischen Schicht über einer Oberseite eines Substrats; Ätzen von Gräben durch die dielektrische Schicht; epitaxiales Aufwachsen von heteroepitaxialen Strukturen in den Gräben unter Verwendung eines Materials, das von dem des Substrats verschieden ist; und Aussparen der dielektrischen Schicht so, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht heraus ragen, sodass Finnen entstehen.
  • Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, wodurch vorhergehende und nachfolgende Implantationen vermieden werden können, aber es können auch eine In-situ-Dotierung und eine Implantationsdotierung gemeinsam verwendet werden. Weiterhin kann es vorteilhaft sein, ein Material in einem NMOS-Bereich epitaxial aufzuwachsen, das von dem Material in einem PMOS-Bereich verschieden ist. Bei verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (SixGe1-x, wobei x 0 bis 1 sein kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen aufweisen. Zum Beispiel sind mögliche Materialien zur Herstellung von III-V-Verbindungshalbleitern unter anderem InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AIP, GaP und dergleichen.
  • 5 zeigt die Herstellung einer Dummy-Gate-Struktur 75 über den Halbleiterfinnen 64. Die Dummy-Gate-Struktur 75 weist bei einigen Ausführungsformen ein Gate-Dielektrikum 66 und ein Gate 68 auf. Über der Dummy-Gate-Struktur 75 kann eine Maske 70 hergestellt werden. Um die Dummy-Gate-Struktur 75 herzustellen, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 hergestellt. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen umfassen und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden.
  • Über der dielektrischen Schicht wird eine Gate-Schicht hergestellt, und über der Gate-Schicht wird eine Maskenschicht hergestellt. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden werden und anschließend planarisiert werden, wie etwa durch eine CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium bestehen, aber es können auch andere Materialien verwendet werden. Bei einigen Ausführungsformen kann die Gate-Schicht ein metallhaltiges Material, wie etwa TiN, TaN, TaC, Co, Ru, Al oder eine Kombination davon, oder Mehrfachschichten davon umfassen. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen bestehen.
  • Nachdem die Schichten (z. B. die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) hergestellt worden sind, kann die Maskenschicht mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um die Maske 70 herzustellen. Die Struktur der Maske 70 kann dann mit einem geeigneten Ätzverfahren auf die Gate-Schicht und die dielektrische Schicht übertragen werden, um das Gate 68 bzw. das Gate-Dielektrikum 66 herzustellen. Das Gate 68 und das Gate-Dielektrikum 66 bedecken jeweilige Kanalbereiche der Halbleiterfinnen 64. Das Gate 68 kann außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Halbleiterfinnen 64 ist.
  • In dem Beispiel von 5 ist gezeigt, dass das Gate-Dielektrikum 66 über den Oberseiten und den Seitenwänden der Finnen 64 hergestellt wird. Bei anderen Ausführungsformen kann das Gate-Dielektrikum 66 über den Finnen 64 und über den STI-Bereichen 62 hergestellt werden und kann durchgehend von der Finne 64A zu der Finne 64B verlaufen. Diese und andere Abwandlungen sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Die 6 und 7A zeigen Schnittansichten bei der weiteren Bearbeitung des FinFET-Bauelements 100 entlang dem Querschnitt A - A (entlang einer Längsachse der Finne 64). Die Bearbeitung, die in den 6 und 7A gezeigt ist, erfolgt bei einigen Ausführungsformen sowohl für den Bereich 200 (z. B. einen PMOS-Bereich) als auch für den Bereich 300 (z. B. einen NMOS-Bereich). Daher ist nur eine Schnittansicht entlang dem Querschnitt A - A der Finne 64A oder der Finne 64B (statt zwei Schnittansichten entlang dem Querschnitt A - A der Finne 64A und entlang dem Querschnitt A - A der Finne 64B) jeweils in den 6 und 7A gezeigt.
  • Wie in 6 gezeigt ist, werden in den Finnen 64 leicht dotierte Drain-Bereiche (LDD-Bereiche) 65 hergestellt. Die LDD-Bereiche 65 können mit einem Plasmadotierungsprozess hergestellt werden. Der Plasmadotierungsprozess kann die Herstellung und Strukturierung von Masken, wie etwa eines Fotoresists, zum Bedecken der Bereiche des FinFET umfassen, die vor dem Plasmadotierungsprozess geschützt werden sollen. Bei dem Plasmadotierungsprozess können n- oder p-Dotierungsstoffe in die Finnen 64 dotiert werden, um die LDD-Bereiche 65 herzustellen. Zum Beispiel können p-Dotierungsstoffe, wie etwa Bor, in die Finne 64A implantiert werden, um die LDD-Bereiche 65 für ein p-Bauelement herzustellen, und n-Dotierungsstoffe, wie etwa Phosphor, können in die Finne 64B implantiert werden, um die LDD-Bereiche 65 für ein n-Bauelement herzustellen. Bei einigen Ausführungsformen grenzen die LDD-Bereiche 65 an den Kanalbereich des FinFET-Bauelements 100 an. Teile der LDD-Bereiche 65 können unter dem Gate 68 verlaufen und in den Kanalbereich des FinFET-Bauelements 100 hinein reichen. 6 zeigt ein nicht-beschränkendes Beispiel für die LDD-Bereiche 65. Es sind auch andere Konfigurationen, Formen und Herstellungsverfahren für die LDD-Bereiche 65 möglich, und diese sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel können die LDD-Bereiche 65 erst nach der Herstellung von ersten Gate-Abstandshaltern 72 hergestellt werden.
  • Bleiben wir bei 6. Nachdem die LDD-Bereiche 65 hergestellt worden sind, wird ein Gate-Abstandshalter 87 auf der Gate-Struktur hergestellt. Der Gate-Abstandshalter 87 kann einen ersten Gate-Abstandshalter 72 und einen zweiten Gate-Abstandshalter 86 umfassen. In dem Beispiel von 6 wird der erste Gate-Abstandshalter 72 auf gegenüberliegenden Seitenwänden des Gates 68 und auf gegenüberliegenden Seitenwänden des Gate-Dielektrikums 66 hergestellt. Der zweite Gate-Abstandshalter 86 wird auf dem ersten Gate-Abstandshalter 72 hergestellt, wie in 6 gezeigt ist. Der erste Gate-Abstandshalter 72 kann aus einem Nitrid bestehen, wie etwa Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen oder einer Kombination davon, und kann z. B. durch eine thermische Oxidation, eine CVD oder ein anderes geeignetes Abscheidungsverfahren hergestellt werden. Der zweite Gate-Abstandshalter 86 kann aus Siliziumnitrid, SiCN, einer Kombination davon oder dergleichen unter Verwendung eines geeigneten Abscheidungsverfahrens hergestellt werden.
  • Bei einer beispielhaften Ausführungsform wird der Gate-Abstandshalter 87 durch konformes Abscheiden einer ersten konformen Gate-Abstandshalterschicht über dem FinFET-Bauelement 100 und anschließendes konformes Abscheiden einer zweiten Gate-Abstandshalterschicht über der abgeschiedenen ersten Abstandshalterschicht hergestellt. Dann wird ein anisotroper Ätzprozess, wie etwa ein Trockenätzprozess, durchgeführt, um einen ersten Teil der zweiten Gate-Abstandshalterschicht zu entfernen, der sich auf Oberseiten des FinFET-Bauelements 100 (z. B. der Oberseite der Maske 70) befindet, während ein zweiter Teil der zweiten Gate-Abstandshalterschicht entlang Seitenwänden der Gate-Struktur bestehen bleibt. Der zweite Teil der zweiten Gate-Abstandshalterschicht, der nach dem anisotropen Ätzprozess bestehen bleibt, bildet den zweiten Gate-Abstandshalter 86. Durch den anisotropen Ätzprozess wird auch ein Teil der ersten Gate-Abstandshalterschicht entfernt, der sich außerhalb der Seitenwände des zweiten Gate-Abstandshalters 86 befindet, und der verbliebene Teil der ersten Gate-Abstandshalterschicht bildet den ersten Gate-Abstandshalter 72.
  • Die Formen und Herstellungsverfahren für den ersten Gate-Abstandshalter 72 und den zweiten Gate-Abstandshalter 86, die in 6 gezeigt sind, sind lediglich nichtbeschränkende Beispiele, und es sind auch andere Formen und Herstellungsverfahren möglich. Zum Beispiel können die zweiten Gate-Abstandshalter 86 erst nach der Herstellung von epitaxialen Source-/Drain-Bereichen 80 (siehe 7A) hergestellt werden. Diese und andere Abwandlungen sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
  • Dann werden die Source-/Drain-Bereiche 80 hergestellt, wie in 7A gezeigt ist. Die Source-/Drain-Bereiche 80 werden dadurch hergestellt, dass die Finnen 64 geätzt werden, sodass Aussparungen entstehen, und ein Material in den Aussparungen epitaxial aufgewachsen wird. Hierfür kommen geeignete Verfahren zum Einsatz, wie etwa metallorganische chemische Aufdampfung (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Aufwachsen (SEG) oder dergleichen oder eine Kombination davon.
  • Wie in 7A gezeigt ist, können die epitaxialen Source-/Drain-Bereiche 80 Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 64 angehoben (z. B. über den nicht-ausgesparten Teilen der Finnen 64 angehoben) sind, und sie können Abschrägungen haben. Die Source-/Drain-Bereiche 80 von benachbarten Finnen 64 können zu einem zusammenhängenden epitaxialen Source-/Drain-Bereich 80 verschmelzen (siehe 7C). Bei einigen Ausführungsformen verschmelzen die Source-/Drain-Bereiche 80 für benachbarte Finnen 64 nicht miteinander und bleiben isolierte Source-/Drain-Bereiche 80 (siehe 7D). Bei einigen Ausführungsformen ist der resultierende FinFET in dem Bereich 300 (z. B. einem NMOS-Bereich) ein n-FinFET, und die Source-/Drain-Bereiche 80 der Finne 64B weisen Siliziumcarbid (SiC), Siliziumphosphor (SiP), mit Phosphor dotierten Silizium-Kohlenstoff (SiCP) oder dergleichen auf. Bei einigen Ausführungsformen ist der resultierende FinFET in dem Bereich 200 (z. B. einem PMOS-Bereich) ein p-FinFET, und die Source-/Drain-Bereiche 80 der Finne 64A weisen SiGe und einen p-Dotierungsstoff wie Bor oder Indium auf.
  • Die epitaxialen Source-/Drain-Bereiche 80 können mit Dotanden implantiert werden, um Source-/Drain-Bereiche 80 herzustellen, und daran schließt sich ein Glühprozess an. Der Implantationsprozess kann das Herstellen und Strukturieren von Masken, wie etwa eines Fotoresists, zum Bedecken von Bereichen des FinFET umfassen, die vor dem Implantationsprozess geschützt werden sollen. Die Source-/Drain-Bereiche 80 können eine Dotierungsstoffkonzentration (z. B. Dotandenkonzentration) in dem Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3 haben. In den Source-/Drain-Bereich 80 eines p-Transistors (z. B. in den Bereich 200) können p-Dotierungsstoffe, wie etwa Bor oder Indium, implantiert werden. In den Source-/Drain-Bereich 80 eines n-Transistors (z. B. in den Bereich 300) können n-Dotierungsstoffe, wie etwa Phosphor oder Arsen, implantiert werden. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 80 während des Aufwachsens in situ dotiert werden.
  • Wie in 7A gezeigt ist, wird ein erstes Zwischenschicht-Dielektrikum (ILD) 90 über den Source-/Drain-Bereichen 80, den Finnen 64 und den Dummy-Gate-Strukturen 75 hergestellt. Bei einigen Ausführungsformen besteht das erste ILD 90 aus einem dielektrischen Material, wie etwa Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertem Silicatglas (USG) oder dergleichen, und es kann mit einem geeigneten Verfahren, wie etwa CVD, PECVD oder FCVD, abgeschieden werden. Es kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt werden, um die Maske 70 zu entfernen und um die Oberseite des ersten ILD 90 zu planarisieren, sodass die Oberseite des ersten ILD 90 auf gleicher Höhe mit der Oberseite des Gates 68 ist.
  • 7B zeigt die Schnittansicht des FinFET-Bauelements 100, das in 7A gezeigt ist, jedoch entlang dem Querschnitt B - B. Wie in 7B gezeigt ist, ist das Gate 68 über der Finne 64A und der Finne 64B angeordnet, und es verläuft durchgehend von der Finne 64A in dem Bereich 200 (z. B. einem PMOS-Bereich) zu der Finne 64B in dem Bereich 300 (z. B. einem NMOS-Bereich). Der Gate-Abstandshalter 87 (siehe 6) kann zwischen dem Gate 68 und dem ersten ILD 90 hergestellt werden, obwohl dies in 7B nicht dargestellt ist. Anschließend wird ein beispielhafter Gate-zuletzt-Prozess (der gelegentlich als Gate-Ersetzungsprozess bezeichnet wird) durchgeführt, um das Gate 68 und das Gate-Dielektrikum 66 durch aktive Gates und aktive dielektrische Gate-Materialien zu ersetzen. Daher sind das Gate 68 und das Gate-Dielektrikum 66 in einem Gate-zuletzt-Prozess als Dummy-Gate-Strukturen anzusehen. Nach Beendigung des beispielhaften Gate-zuletzt-Prozesses ist die Dummy-Gate-Struktur durch zwei Gate-Strukturen ersetzt worden, die miteinander in Kontakt sind. Einzelheiten zu dem beispielhaften Gate-zuletzt-Prozess werden später unter Bezugnahme auf die 8 bis 21 beschrieben.
  • 7C zeigt eine Schnittansicht des in 7A gezeigten FinFET-Bauelements 100, jedoch entlang dem Querschnitt C - C, gemäß einer Ausführungsform. In dem Beispiel von 7C verschmelzen Source-/Drain-Bereiche 80A über der Finne 64A mit Source-/Drain-Bereichen 80B über der Finne 64B zu einem zusammenhängenden Source-/Drain-Bereich 80 über den Finnen 64A und 64B. 7C zeigt außerdem Abstandshalter 86' auf gegenüberliegenden Seitenwänden der Source-/Drain-Bereiche 80A/80B, und diese Abstandshalter 86' können aus dem gleichen Material wie der zweite Gate-Abstandshalter 86 bestehen.
  • 7D zeigt eine Schnittansicht des in 7A gezeigten FinFET-Bauelements 100, jedoch entlang dem Querschnitt C - C, gemäß einer weiteren Ausführungsform. In dem Beispiel von 7D sind die Source-/Drain-Bereiche 80A über der Finne 64A von den Source-/Drain-Bereichen 80B über der Finne 64B isoliert, und sie verschmelzen nicht miteinander. 7D zeigt außerdem Abstandshalter 86' auf gegenüberliegenden Seitenwänden der Source-/Drain-Bereiche 80A/80B, und diese Abstandshalter 86' können aus dem gleichen Material wie der zweite Gate-Abstandshalter 86 bestehen.
  • Die 8 bis 21 zeigen Schnittansichten des FinFET-Bauelements 100 entlang dem Querschnitt B - B während der weiteren Bearbeitung, gemäß einigen Ausführungsformen. In 8 wird eine Hartmaskenschicht 73 über dem Gate 68 und dem ersten ILD 90 hergestellt. Die Hartmaskenschicht 73 kann Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid oder dergleichen aufweisen und kann durch physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD) oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden. Dann wird eine lichtempfindliche Schicht 71, wie etwa ein Fotoresist, über der Hartmaskenschicht 73 hergestellt. Die lichtempfindliche Schicht 71 wird dann z. B. mittels fotolithografischer und/oder Ätzverfahren strukturiert, um einen Teil der Hartmaskenschicht 73 über dem Bereich 200 freizulegen, während der Teil der Hartmaskenschicht 73 über dem Bereich 300 bedeckt bleibt, wie in 8 gezeigt ist.
  • Dann werden in 9 die Strukturen der strukturierten lichtempfindlichen Schicht 71 mit einem geeigneten Prozess, wie etwa einem anisotropen Ätzprozess, auf die Hartmaskenschicht 73 übertragen. Dann wird die lichtempfindliche Schicht 71 z. B. mit einem Ablösungsprozess oder einem anderen geeigneten Entfernungsprozess entfernt. Die strukturierte Hartmaskenschicht 73 dient zum Schützen eines Teils der Dummy-Gate-Strukturen (z. B. des Gates 68 und des Gate-Dielektrikums 66) in dem Bereich 300 vor einem nachfolgenden Ätzprozess.
  • Dann wird ein Teil des Gates 68 in dem Bereich 200 entfernt, um eine Aussparung 77 herzustellen, die das Gate-Dielektrikum 66 und die Finne 64A freilegt. Bei einigen Ausführungsformen wird das Gate 68 in dem Bereich 200 durch eine anisotrope Ätzung, wie etwa eine Plasma-Ätzung, entfernt. Bei einer beispielhaften Ausführungsform wird die anisotrope Ätzung (z. B. eine Plasma-Ätzung) als ein Zweischritt-Prozess durchgeführt, der einen ersten Ätzschritt, bei dem ein erstes Ätzgas verwendet wird, und einen anschließenden zweiten Ätzschritt umfasst, bei dem ein zweites Ätzgas verwendet wird, das von dem ersten Ätzgas verschieden ist. Zum Beispiel kann der erste Ätzschritt unter Verwendung des ersten Ätzgases, das HBr und NF3 umfasst, ausgeführt werden, und der zweite Ätzschritt kann unter Verwendung des zweiten Ätzgases, das Cl2 und O2 umfasst, ausgeführt werden. Bei einigen Ausführungsformen ermöglicht der erste Ätzprozess eine Kontrolle des vertikalen Profils der Aussparung 77 und eine bessere Kontrolle der kritischen Abmessungen (CD) des FinFET-Bauelements 100, und der zweite Ätzprozess bietet eine Ätzselektivität zwischen dem Material des Gates 68 und den Materialien der darunter befindlichen Schichten des Gates 68.
  • Bei einigen Ausführungsformen liegt bei dem ersten Ätzprozess der Durchsatz von HBr in dem Bereich von etwa 100 Ncm3/min (sccm) bis etwa 1000 Ncm3/min, und der Durchsatz von NF3 liegt ebenfalls in dem Bereich von etwa 100 Ncm3/min bis etwa 1000 Ncm3/min. Die Temperatur des ersten Ätzprozesses liegt in dem Bereich von etwa 20°C bis etwa 100 °C. Der erste Ätzprozess kann durchgeführt werden, um die obere Hälfte des Gates 68 in dem Bereich 200 zu entfernen, und der zweite Ätzprozess kann durchgeführt werden, um die verbliebene untere Hälfte des Gates 68 in dem Bereich 200 zu entfernen.
  • Bei einigen Ausführungsformen liegt bei dem zweiten Ätzprozess der Durchsatz von Cl2 in dem Bereich von etwa 100 Ncm3/min bis etwa 1000 Ncm3/min, und der Durchsatz von O2 liegt ebenfalls in dem Bereich von etwa 100 Ncm3/min bis etwa 1000 Ncm3/min. Die Temperatur des zweiten Ätzprozesses liegt in dem Bereich von etwa 20 °C bis etwa 100 °C. Wie in 9 gezeigt ist, ist das Gate 68 in dem Bereich 200 nach dem zweiten Ätzprozess entfernt, und die Aussparung 77 legt die STI-Bereiche 62 und das Gate-Dielektrikum 66 über der Finne 64A frei.
  • In 10 wird das Gate-Dielektrikum 66 (z. B. Siliziumoxid) über der Finne 64A z. B. durch Trockenätzung, Nassätzung oder einen anderen geeigneten Entfernungsprozess entfernt. Bei einigen Ausführungsformen wird das Gate-Dielektrikum 66 über der Finne 64A mit einem chemischen Ätzprozess unter Verwendung von HF als Ätzmittel entfernt. Wie in 10 gezeigt ist, werden eine Oberseite und Seitenwände der Finne 64A durch die Aussparung 77 freigelegt.
  • Kommen wir nun zu 11. Hier wird ein dielektrisches Gate-Material 81 in der Aussparung 77, über der Oberseite des ersten ILD 90 und über der Oberseite der Hartmaskenschicht 73 konform abgeschieden. Wie in 11 gezeigt ist, bedeckt das dielektrische Gate-Material 81 die Unterseite und Seitenwände der Aussparung 77 (siehe 10). Das dielektrische Gate-Material 81 bedeckt außerdem die Oberseite und die Seitenwände der Finne 64 und die Oberseite des STI-Bereichs 62. Das dielektrische Gate-Material 81 kann Siliziumoxid umfassen. Das Siliziumoxid kann durch geeignete Oxidations- und/oder Abscheidungsverfahren abgeschieden werden. Bei einigen Ausführungsformen umfasst das dielektrische Gate-Material 81 eine dielektrische High-k-Schicht, wie etwa Hafniumoxid (HfO2). Alternativ kann die dielektrische High-k-Schicht optional andere High-k-Dielektrika, wie etwa TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2 oder eine Kombination davon, oder ein anderes geeignetes Material aufweisen. Die dielektrische High-k-Schicht kann durch ALD, PVD, CVD oder mit anderen geeigneten Verfahren hergestellt werden.
  • Wie in 11 gezeigt ist, wird eine Verkappungsschicht 83 über dem dielektrischen Gate-Material 81 konform hergestellt. Die Verkappungsschicht 83 kann als eine Schutzschicht für das dielektrische Gate-Material 81 fungieren. Bei einigen Ausführungsformen umfasst die Verkappungsschicht 83 TiN, TiSiN, TaN, LaO, TiAl, TiAlC oder TaAlC, und sie wird durch ALD, PVD, CVD oder andere geeignete Verfahren hergestellt.
  • Dann wird eine Sperrschicht 85 über der Verkappungsschicht 83 konform hergestellt. Die Sperrschicht 85 kann das Ausdiffundieren des Materials einer später hergestellten Gate-Elektrode (siehe z. B. 88A und 88B in 19) vermeiden oder verringern. Die Sperrschicht 85 kann außerdem als eine Ätzstoppschicht zum Steuern eines nachfolgenden Ätzprozesses fungieren. Die Sperrschicht 85 kann ein leitendes Material aufweisen, wie etwa Titannidrid, aber alternativ können auch andere Materialien verwendet werden, wie etwa Tantalnitrid, Titan, Tantal oder dergleichen. Die Sperrschicht 85 kann durch einen CVD-Prozess, etwa PECVD, hergestellt werden. Alternativ können aber auch andere Verfahren verwendet werden, wie etwa Sputtern, metallorganische chemische Aufdampfung (MOCVD) oder ALD. Bei einer beispielhaften Ausführungsform weist die Verkappungsschicht 83 Titannidrid (TiN) auf, und die Sperrschicht 85 weist Tantalnitrid (TaN) auf.
  • Dann wird ein Opfermaterial 89 in der Aussparung 77 und über der Sperrschicht 85 hergestellt. Das Opfermaterial 89 kann die Aussparung 77 füllen und überfüllen, wie in 11 gezeigt ist. Das Opfermaterial 89 kann jedes geeignete Material sein, das eine Ätzselektivität gegenüber der darunter befindlichen Schicht (z. B. der Sperrschicht 85) bietet und das problemlos mit einem Ätzprozess entfernt werden kann. Bei einigen Ausführungsformen umfasst das Opfermaterial 89 ein Metall. Bei einer beispielhaften Ausführungsform umfasst das Opfermaterial 89 eine Legierung, wie etwa eine Legierung aus Aluminium und Kupfer (z. B. AlCu), und es wird mittels PVD, CVD, Plattierung oder eines anderen geeigneten Abscheidungsverfahrens hergestellt. Außer AlCu kann auch ein anderes geeignetes Material, wie etwa Wolfram (W) oder ein organisches BARC-Material (BARC: unterer Antireflexbelag), als das Opfermaterial 89 verwendet werden.
  • Dann wird in 12 ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um überschüssige Teile des Opfermaterials 89 außerhalb der Aussparung 77 zu entfernen. Durch den Planarisierungsprozess werden auch die Hartmaskenschicht 73 und Teile des dielektrischen Gate-Materials 81, der Verkappungsschicht 83 und der Sperrschicht 85 über der Oberseite des ersten ILD 90 (z. B. in dem Bereich 300) entfernt. Nach dem Planarisierungsprozess liegt das Gate 68 über der Finne 64B in dem Bereich 300 frei. In dem dargestellten Beispiel von 12 bleiben Teile des dielektrischen Gate-Materials 81, der Verkappungsschicht 83 und der Sperrschicht 85 über der Oberseite des ersten ILD 90 in dem Bereich 200 nach dem Planarisierungsprozess bestehen, da auf dieser Bearbeitungsstufe die Oberseite des ILD 90 in dem Bereich 200 niedriger als die Oberseite des ILD 90 in dem Bereich 300 ist.
  • Kommen wir nun zu 13. Der Teil des Gates 68 über der Finne 64B (z. B. der Teil des Gates 68 in dem Bereich 300) wird entfernt. Bei einigen Ausführungsformen wird ein isotroper Ätzprozess durchgeführt, um das Gate 68 zu entfernen. Bei einer beispielhaften Ausführungsform ist das Ätzmittel in dem isotropen Ätzprozess für das Material des Gates 68 selektiv (z. B. hat es eine höhere Ätzrate für das Material des Gates 68 als für andere freiliegende Materialien), sodass keine Maske zum Bedecken der Strukturelemente benötigt wird, die in dem Bereich 200 während des isotropen Ätzprozesses hergestellt werden. Zum Beispiel kann eine Nassätzung unter Verwendung von NH4OH durchgeführt werden, um das Gate 68 zu entfernen. Es können auch andere geeignete Ätzprozesse, wie etwa Trockenätzung, verwendet werden. Nach der Entfernung des Teils des Gates 68 über der Finne 64B in 13 wird eine Aussparung 79 hergestellt, die einen Seitenwandteil 81S des dielektrischen Gate-Materials 81 und das Gate-Dielektrikum 66 auf der Finne 64B freilegt, wobei der Seitenwandteil 81S in Kontakt mit einer Seitenwand des Teils des Gates 68 über der Finne 64B gewesen ist, bevor dieser Teil des Gates 68 entfernt wurde.
  • Dann wird in 14 das Gate-Dielektrikum 66 über der Finne 64B z. B. durch Trockenätzung, Nassätzung oder einen anderen geeigneten Entfernungsprozess entfernt. Bei einigen Ausführungsformen wird das Gate-Dielektrikum 66 über der Finne 64B mit einem chemischen Ätzprozess unter Verwendung von HF als das Ätzmittel entfernt. Wie in 14 gezeigt ist, werden eine Oberseite und Seitenwände der Finne 64B durch die Aussparung 79 freigelegt.
  • In 15 werden ein dielektrisches Gate-Material 81', eine Verkappungsschicht 83' und eine Sperrschicht 85' nacheinander über dem in 14 gezeigten FinFET-Bauelement 100 hergestellt, und ein Opfermaterial 89' wird abgeschieden, um die Aussparung 79 zu füllen und zu überfüllen. Wie in 15 gezeigt ist, sind das dielektrische Gate-Material 81', die Verkappungsschicht 83' und die Sperrschicht 85' mit ihren jeweiligen darunter befindlichen Schichten konform. Die Materialien und die Herstellungsverfahren für das dielektrische Gate-Material 81', die Verkappungsschicht 83', die Sperrschicht 85' und das Opfermaterial 89' können denen für das dielektrische Gate-Material 81, die Verkappungsschicht 83, die Sperrschicht 85 bzw. das Opfermaterial 89 zwar ähnlich sein, aber bei einigen Ausführungsformen können die Materialien bestimmter Schichten (z. B. das dielektrische Gate-Material 81') für den Typ der in dem Bereich 300 herzustellenden Bauelemente (z. B. n-Bauelemente) angepasst werden, und sie können daher von den entsprechenden Materialien in dem Bereich 200 verschieden sein.
  • Wie in 15 gezeigt ist, verläuft das dielektrische Gate-Material 81' in physischem Kontakt entlang dem Seitenwandteil 81S (siehe 14) des dielektrischen Gate-Materials 81. Daher bilden das dielektrische Gate-Material 81 und das dielektrische Gate-Material 81' an der Grenze zwischen dem Bereich 200 und dem Bereich 300 einen Isolierbereich, der die später hergestellte Gate-Elektrode 88A (siehe 19) von der später hergestellten Gate-Elektrode 88B (siehe 19) isoliert. Bei Ausführungsformen, bei denen das dielektrische Gate-Material 81 und das dielektrische Gate-Material 81' das gleiche Material (z. B. das gleiche dielektrische High-k-Material) umfassen, verläuft dieses Material durchgehend von der Finne 64A zu der Finne 64B.
  • Da das dielektrische Gate-Material 81', die Verkappungsschicht 83' und die Sperrschicht 85' über der Oberseite des Opfermaterials 89 konform hergestellt werden, wird das Opfermaterial 89 von einer Kombination aus dem Schichtstapel 81/83/85 und dem Schichtstapel 81'/83'/85' umschlossen. Zum Beispiel ist das Opfermaterial 89 zwischen dem Schichtstapel 81/83/85 und dem Schichtstapel 81'/83'/85' entlang der horizontalen Richtung und entlang der vertikalen Richtung angeordnet, wie in 15 gezeigt ist.
  • Dann wird, wie in 16 gezeigt ist, ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um Teile der abgeschiedenen Schichten (z. B. 81/83/85, 89, 81'/83'/85' und 89') zu entfernen, die sich über der Oberseite des ersten ILD 90 befinden. Nach dem Planarisierungsprozess haben das Opfermaterial 89, das Opfermaterial 89' und das erste ILD 90 eine koplanare Oberseite. Wie in 16 gezeigt ist, verläuft ein Seitenwandteil 81S' des dielektrischen Gate-Materials 81' entlang und in Kontakt mit dem Seitenwandteil 81S des dielektrischen Gate-Materials 81.
  • In 17 werden die Opfermaterialien 89 und 89' entfernt, um Aussparungen 77' und 79' herzustellen. Bei einigen Ausführungsformen wird ein isotroper Ätzprozess, wie etwa eine Nassreinigung, durchgeführt, um die Opfermaterialien 89 und 89' zu entfernen. Durch den isotropen Ätzprozess können die Opfermaterialien 89 und 89' selektiv entfernt werden. Zum Beispiel kann eine Nassreinigung unter Verwendung von Fluorwasserstoffsäure (HF), verdünnter Tris-Boratetylendiamin-tetraessigsäure (TBE) oder eines anderen geeigneten Ätzmittels durchgeführt werden, um die Opfermaterialien 89 und 89' zu entfernen.
  • Dann wird, wie in 18 gezeigt ist, ein leitendes Material 88 abgeschieden, um die Aussparungen 77' und 79' zu füllen, um die Gate-Strukturen des FinFET-Bauelements 100 herzustellen. Das leitende Material 88 kann auf eine Seed-Schicht (nicht dargestellt) über den Sperrschichten 85/85' abgeschieden werden. Die Seed-Schicht kann Kupfer (Cu), Titan (Ti), Tantal (Ta), Titannidrid (TiN), Tantalnitrid (TaN) oder dergleichen oder eine Kombination davon aufweisen und kann durch Atomlagenabscheidung (ALD), Sputtern, physikalische Aufdampfung (PVD) oder dergleichen hergestellt werden. Das leitende Material 88 kann Wolfram umfassen, aber alternativ können auch andere geeignete Materialien verwendet werden, wie etwa Aluminium, Kupfer, Ruthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Cobalt, Cadmium, Zink, Legierungen davon, Kombinationen davon und dergleichen. Das leitende Material 88 kann mittels Elektroplattierung, PVD, CVD oder eines anderen geeigneten Abscheidungsverfahrens abgeschieden werden.
  • Obwohl es in 18 nicht dargestellt ist, können bei einigen Ausführungsformen unterschiedliche Austrittsarbeitsschichten, wie etwa p- und n-Austrittsarbeitsschichten, in den Aussparungen 77' bzw. 79', über den Sperrschichten 85/85' und vor der Abscheidung des leitenden Materials 88 hergestellt werden. Es können eine oder mehrere strukturierte Maskenschichten hergestellt werden, um einen Bereich (z. B. den Bereich 300) zu schützen, während die Austrittsarbeitsschicht für einen anderen Bereich (z. B. den Bereich 200) hergestellt wird. Beispielhafte p-Austrittsarbeitsmetalle, die Bestandteil der Gate-Struktur sein können, sind TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte n-Austrittsarbeitsmetalle, die Bestandteil der Gate-Struktur sein können, sind Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird das Material der Austrittsarbeitsschicht so gewählt, dass sein Austrittsarbeitswert so eingestellt wird, dass ein Ziel-Spannungsgrenzwert Vt in dem Bauelement erreicht wird, das in dem jeweiligen Bereich (z. B. den Bereichen 200 und 300) hergestellt werden soll. Die Austrittsarbeitsschichten können mittels CVD, physikalischer Aufdampfung (PVD) und/oder eines anderen geeigneten Verfahrens abgeschieden werden.
  • Dann wird, wie in 19 gezeigt ist, ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um Teile des leitenden Materials 88 über der Oberseite des ersten ILD 90 zu entfernen. Nach dem Planarisierungsprozess werden die Gate-Elektroden 88A und 88B in dem Bereich 200 bzw. dem Bereich 300 hergestellt. Daher bilden der Gate-Stapel 81/83/85 und die Gate-Elektrode 88A eine Gate-Struktur 84A in dem Bereich 200, und der Gate-Stapel 81'/83'/85' und die Gate-Elektrode 88B bilden eine Gate-Struktur 84B in dem Bereich 300. Bei einigen Ausführungsformen ist die Gate-Struktur 84A die Gate-Struktur eines p-FinFET-Transistors, und die Gate-Struktur 84B ist die Gate-Struktur eines n-FinFET-Transistors. Die Gate-Struktur 84A kontaktiert die Gate-Struktur 84B, wie in 19 gezeigt ist. Insbesondere kontaktiert das dielektrische Gate-Material 81 (z. B. der Seitenwandteil 81S) der Gate-Struktur 84A das dielektrische Gate-Material 81' (z. B. den Seitenwandteil 81'S) der Gate-Struktur 84B. Wie in 19 gezeigt ist, sind die Gate-Struktur 84A und die Gate-Struktur 84B durch die dielektrischen Gate-Materialien 81 und 81' gegeneinander isoliert. Die Gate-Strukturen 84A und 84B können bei einigen Ausführungsformen einzeln mit zwei Spannungen gesteuert werden, z. B. mit einer ersten Spannung und einer zweiten Spannung, die von der ersten Spannung verschieden sein kann.
  • Wie in 19 gezeigt ist, verläuft der Seitenwandteil 81S des dielektrischen Gate-Materials 81 entlang einer Seitenwand der Gate-Elektrode 88A. In ähnlicher Weise verläuft der Seitenwandteil 81'S des dielektrischen Gate-Materials 81' entlang einer Seitenwand der Gate-Elektrode 88B. Der Seitenwandteil 81S und der Seitenwandteil 81'S haben die gleiche Höhe, die entlang einer Richtung der Seitenwände der Gate-Elektroden 88A und 88B, z. B. entlang einer Richtung senkrecht zu einer Oberseite des STI-Bereichs 62, gemessen wird. Der Seitenwandteil 81S und der Seitenwandteil 81'S bilden einen Isolierbereich, der die Gate-Elektrode 88A gegen die Gate-Elektrode 88B isoliert. In dem dargestellten Beispiel von 19 ist der Isolierbereich im Wesentlichen senkrecht zu Teilen der dielektrischen Gate-Materialien 81 und 81', die entlang der Oberseite des STI-Bereichs 62 verlaufen.
  • 20 zeigt eine vergrößerte Darstellung eines Bereichs 410 von 19. Wie in 20 gezeigt ist, bilden die dielektrischen Gate-Materialien 81 und 81' einen Isolierbereich zwischen den Gate-Strukturen 84A und 84B. In dem Beispiel von 20 beträgt eine Dicke D1 des Isolierbereichs, die gleich einer Summe aus den Dicken der Gate-Materialien 81 und 81' ist, etwa 1,5 nm bis etwa 6 nm, zum Beispiel etwa 3 nm. Ein Abstand D2 von der Finne 64A bis zu dem Isolierbereich beträgt etwa 10 nm bis etwa 30 nm, zum Beispiel etwa 21,5 nm, und ein Abstand D3 von der Finne 64B bis zu dem Isolierbereich beträgt etwa 10 nm bis etwa 30 nm, zum Beispiel etwa 21,5 nm. Bei der vorliegenden Erfindung wird durch Isolieren der Gate-Strukturen 84A und 84B durch die dielektrischen Gate-Materialien 81 und 81' ein kleiner Finnenabstand von z. B. etwa 46 nm erreicht, der mit den bestehenden Herstellungsverfahren bisher nicht erzielt worden ist.
  • Der geringe Finnenabstand der vorliegenden Erfindung ermöglicht eine hohe Integrationsdichte und niedrigere Bauelement-Kosten. Da bei der hier offenbarten Ausführungsform ein Isolierbereich (z. B. Teile der dielektrischen Gate-Materialien 81 und 81') zwischen den Gate-Strukturen 84A und 84B selbstjustierend hergestellt wird, braucht keine Schneidestruktur zum Isolieren einer Gate-Struktur, die sich über die Finnen 64A und 64B erstreckt, in zwei isolierte Gate-Strukturen hergestellt zu werden. Da die Größen der Schneidestrukturen bei der modernen Prozesstechnologie kleiner werden und sich der Grenze der fotolithografischen Verfahren nähern, wird es immer schwieriger, die Strukturen der Fotomaske exakt auf das darunter befindliche Fotoresist zu übertragen. Eine unsachgemäß übertragene Schneidestruktur kann Überbrückungsprobleme (z. B. einen elektrischen Kurzschluss) verursachen und führt zu einem Bauelement-Ausfall. Darüber hinaus kann die Mindestgröße der Schneidestrukturen von den fotolithografischen Verfahren begrenzt werden, und der Abstand zwischen den Finnen 64A und 64B muss möglicherweise vergrößert werden, um die Schneidestruktur mit ihrer Größe aufzunehmen. Die Schneidestruktur kann zum Beispiel eine Größe von 20 nm haben, was viel größer als der Isolierbereich von 3 nm ist, der mit der vorliegenden Erfindung erzielt wird. Daher ermöglicht die vorliegende Erfindung eine höhere Integrationsdichte, die mit den vorhergehenden Bearbeitungsverfahren nicht erzielt wird.
  • Da keine Schneidestruktur hergestellt werden muss, die dann mit einem dielektrischen Material für die Isolierung zwischen den Gate-Strukturen gefüllt werden muss, wird die Schwierigkeit vermieden, Löcher mit einem hohen Seitenverhältnis (z. B. die Schneidestruktur) zu füllen. Darüber hinaus kann bei Prozessen, bei denen zunächst ein Metall-Gate hergestellt wird, das dann in zwei isolierte Gates isoliert wird, der Ätzprozess, der beim Isolieren verwendet wird, Rückstände hinterlassen und/oder die Metall-Gates beschädigen. Bei dem hier offenbarten Verfahren wird der Metall-Gate-Schneideprozess vermieden, sodass eine Beschädigung der Metall-Gates vermieden wird und eine bessere Leistung (z. B. ein kleinerer Leckstrom) bei dem hergestellten Halbleiter-Bauelement erzielt wird.
  • 21 zeigt eine weitere Bearbeitung nach dem Prozess, der in den 19 und 20 gezeigt ist. In 21 wird ein zweites ILD 95 über dem ersten ILD 90 hergestellt. Durch das zweite ILD 95 werden Kontaktöffnungen hergestellt, um die Gate-Strukturen 84A und 84B freizulegen. Gate-Kontakte 102, die eine Sperrschicht 104, eine Seed-Schicht 109 und ein leitendes Material 110 umfassen, werden in den Kontaktöffnungen hergestellt und werden mit den Gate-Strukturen 84A und 84B elektrisch verbunden.
  • Bei einer Ausführungsform ist das zweite ILD 95 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen besteht das zweite ILD 95 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, das mit einem geeigneten Verfahren, wie etwa CVD und PECVD, abgeschieden werden kann. Die Kontaktöffnungen können durch Fotolithografie und Ätzung hergestellt werden. Die Materialien und die Herstellungsverfahren für der Sperrschicht 104, die Seed-Schicht 109 und das leitende Material 110 können denen ähnlich sein, die vorstehend für die Gate-Strukturen 84A und 84B erörtert worden sind, und daher werden die Einzelheiten nicht wiederholt.
  • Abwandlungen und Modifikationen der vorliegenden Erfindung sind möglich und sollen innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel ist nur eine Finne 64A in dem Bereich 200 dargestellt, und nur eine Finne 64B ist in dem Bereich 300 dargestellt. Es können jedoch mehr als eine Finne in jedem Bereich (z. B. 200 oder 300) hergestellt werden, und die Gate-Strukturen 84A und/oder 84B können sich über mehr als eine Finne erstrecken. Als ein weiteres Beispiel kann das offenbarte Verfahren auch zum Herstellen von zwei Gate-Strukturen 84A und 84B verwendet werden, die den gleichen Typ haben, z. B. beide Gate-Strukturen 84A und 84B können Gate-Strukturen von p-Transistoren (oder n-Transistoren) sein. Als ein noch weiteres Beispiel kann der Gate-Stapel 81/83/85 andere Materialien als der Gate-Stapel 81'/83'/85' aufweisen, um z. B. unterschiedliche dielektrische Gate-Materialien 81 und 81' für den PMOS-Bereich bzw. den NMOS-Bereich herzustellen.
  • 22 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung eines dielektrischen Gate-Materials gemäß einigen Ausführungsformen. Es dürfte klar sein, dass das beispielhafte Verfahren, das in 22 gezeigt ist, lediglich ein Beispiel für zahlreiche mögliche beispielhafte Ausführungsformen ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in 22 gezeigt sind, hinzugefügt, weggelassen, ersetzt, umgeordnet und wiederholt werden.
  • In 22 wird im Schritt 1010 ein erster Teil einer Dummy-Gate-Struktur über einer ersten Finne entfernt, während ein zweiter Teil der Dummy-Gate-Struktur über einer zweiten Finne bestehen bleibt, wobei durch die Entfernung des ersten Teils eine erste Aussparung entsteht, die die erste Finne freilegt. Im Schritt 1020 wird ein erstes dielektrisches Gate-Material in der ersten Aussparung und über der ersten Finne abgeschieden. Im Schritt 1030 wird ein zweiter Teil der Dummy-Gate-Struktur über der zweiten Finne entfernt, wobei durch die Entfernung des zweiten Teils eine zweite Aussparung entsteht, die die zweite Finne freilegt. Im Schritt 1040 wird ein zweites dielektrisches Gate-Material in der zweiten Aussparung und über der zweiten Finne abgeschieden, wobei das zweite dielektrische Gate-Material das erste dielektrische Gate-Material kontaktiert. Im Schritt 1050 werden die erste und die zweite Aussparung mit einem leitenden Material gefüllt.
  • Mit den Ausführungsformen können verschiedene Vorteile erzielt werden. Zum Beispiel kann bei der offenbarten Ausführungsform die Notwendigkeit vermieden werden, Schneidestrukturen herzustellen, um ein Metall-Gate in einzelne Metall-Gates zu isolieren. Dadurch werden Probleme, die mit der Herstellung von Schneidestrukturen verbunden sind, wie etwa Überbrückungsprobleme (z. B. elektrische Kurzschlüsse), und Schwierigkeiten beim Füllen von Löchern mit einem hohen Seitenverhältnis vermieden. Darüber hinaus wird eine Verunreinigung oder Beschädigung der Metall-Gate-Strukturen durch Isolieren der Metall-Gates vermieden, was zu einer besseren Bauelementleistung (z. B. einem geringeren Leckstrom) führt. Die Metall-Gate-Strukturen, die mit dem hier offenbarten Verfahren hergestellt werden, werden durch das dielektrische Gate-Material isoliert, sodass die Größe der Gate-Strukturen und der Finnenabstand kleiner als bei bestehenden Bearbeitungsverfahren sein können, was eine höhere Integrationsdichte und geringere Herstellungskosten ermöglicht.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte in dieser Reihenfolge auf: Entfernen eines ersten Teils einer Dummy-Gate-Struktur über einer ersten Finne, wobei ein zweiter Teil der Dummy-Gate-Struktur über einer zweiten Finne bestehen bleibt, wobei durch die Entfernung des ersten Teils eine erste Aussparung entsteht, die die erste Finne freilegt; Abscheiden eines ersten dielektrischen Gate-Materials in der ersten Aussparung und über der ersten Finne; und Entfernen des zweiten Teils der Dummy-Gate-Struktur über der zweiten Finne, wobei durch die Entfernung des zweiten Teils eine zweite Aussparung entsteht, die die zweite Finne freilegt. Das Verfahren umfasst weiterhin Folgendes: Abscheiden eines zweiten dielektrischen Gate-Materials in der zweiten Aussparung und über der zweiten Finne, wobei das zweite dielektrische Gate-Material das erste dielektrische Gate-Material kontaktiert; und Füllen der ersten Aussparung und der zweiten Aussparung mit einem leitenden Material. Bei einer Ausführungsform legt die zweite Aussparung zumindest einen Teil des ersten dielektrischen Gate-Materials frei. Bei einer Ausführungsform umfasst die Abscheidung des zweiten dielektrischen Gate-Materials das konforme Abscheiden des zweiten dielektrischen Gate-Materials in der zweiten Aussparung, wobei das zweite dielektrische Gate-Material den durch die zweite Aussparung freigelegten Teil des ersten dielektrischen Gate-Materials kontaktiert und entlang diesem verläuft. Bei einer Ausführungsform umfasst die Entfernung des ersten Teils der Dummy-Gate-Struktur einen anisotropen Ätzprozess, und die Entfernung des zweiten Teils der Dummy-Gate-Struktur umfasst einen isotropen Ätzprozess. Bei einer Ausführungsform wird der anisotrope Ätzprozess in einem ersten Ätzschritt durchgeführt, an den sich ein zweiter Ätzschritt anschließt, wobei für den ersten Ätzschritt ein anderes Ätzmittel als für den zweiten Ätzschritt verwendet wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Füllen der ersten Aussparung mit einem ersten Opfermaterial nach der Abscheidung des ersten dielektrischen Gate-Materials und vor der Entfernung des zweiten Teils der Dummy-Gate-Struktur. Bei einer Ausführungsform umfasst das erste Opfermaterial ein Metall. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Füllen der zweiten Aussparung mit einem zweiten Opfermaterial nach der Abscheidung des zweiten dielektrischen Gate-Materials und vor der Füllung der ersten Aussparung und der zweiten Aussparung mit einem leitenden Material. Bei einer Ausführungsform ist das erste Opfermaterial das gleiche Material wie das zweite Opfermaterial. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Entfernen des ersten Opfermaterials und des zweiten Opfermaterials aus der ersten Aussparung bzw. der zweiten Aussparung, bevor die erste Aussparung und die zweite Aussparung mit einem leitenden Material gefüllt werden. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Durchführen eines Planarisierungsprozesses zum Entfernen von oberen Teilen des ersten Opfermaterials und von oberen Teilen des zweiten Opfermaterials, bevor das erste Opfermaterial und das zweite Opfermaterial entfernt werden.
  • Bei einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Finnen-Feldeffekttransistors (FinFET) die folgenden Schritte: Herstellen einer ersten Finne in einem ersten Bereich über einem Substrat; Herstellen einer zweiten Finne in einem zweiten Bereich über dem Substrat, wobei die zweite Finne der ersten Finne benachbart ist; Herstellen einer ersten Gate-Struktur über der ersten Finne und der zweiten Finne; und Entfernen eines ersten Teils der ersten Gate-Struktur in dem ersten Bereich, um eine erste Aussparung herzustellen. Das Verfahren umfasst außerdem Folgendes: Abscheiden eines ersten dielektrischen Gate-Materials, das Seitenwände und eine Unterseite der ersten Aussparung bedeckt; Abscheiden eines ersten Materials in der ersten Aussparung und über dem ersten dielektrischen Gate-Material; und Entfernen eines verbliebenen Teils der ersten Gate-Struktur in dem zweiten Bereich, um eine zweite Aussparung herzustellen, wobei die zweite Aussparung einen ersten Teil des ersten dielektrischen Gate-Materials freilegt. Das Verfahren umfasst weiterhin Folgendes: Abscheiden eines zweiten dielektrischen Gate-Materials, das Seitenwände und eine Unterseite der zweiten Aussparung bedeckt; Abscheiden eines zweiten Materials in der zweiten Aussparung und über dem zweiten dielektrischen Gate-Material; Entfernen des ersten Materials und des zweiten Materials aus der ersten Aussparung bzw. der zweiten Aussparung; und Füllen der ersten Aussparung und der zweiten Aussparung mit einem leitenden Material, um eine erste Gate-Elektrode bzw. eine zweite Gate-Elektrode herzustellen. Bei einer Ausführungsform umfasst die Abscheidung des zweiten dielektrischen Gate-Materials das Abscheiden eines ersten Teils des zweiten dielektrischen Gate-Materials entlang dem ersten Teil des ersten dielektrischen Gate-Materials, der von der zweiten Aussparung freigelegt wird. Bei einer Ausführungsform umfasst die Abscheidung des zweiten Materials das Abscheiden des zweiten Materials in der zweiten Aussparung und über dem ersten Material; und das Durchführen eines Planarisierungsprozesses, um einen oberen Teil des zweiten Materials zu entfernen und das erste Material freizulegen. Bei einer Ausführungsform umfasst die Abscheidung des zweiten dielektrischen Gate-Materials das Abscheiden des zweiten dielektrischen Gate-Materials über dem ersten dielektrischen Gate-Material, wobei sich nach der Abscheidung des zweiten dielektrischen Gate-Materials das erste Material zwischen dem ersten dielektrischen Gate-Material und dem zweiten dielektrischen Gate-Material befindet. Bei einer Ausführungsform ist der erste Bereich ein p-Bauelementbereich, und der zweite Bereich ist ein n-Bauelementbereich.
  • Bei einer Ausführungsform weist ein Finnen-Feldeffekttransistor(FinFET)-Bauelement Folgendes auf: eine erste Finne über einem Substrat; eine zweite Finne über dem Substrat, die der ersten Finne benachbart ist; und eine erste Gate-Struktur über der ersten Finne, wobei die erste Gate-Struktur eine erste dielektrische Gate-Schicht über der ersten Finne und eine erste Gate-Elektrode über der ersten dielektrischen Gate-Schicht umfasst. Das FinFET-Bauelement weist weiterhin Folgendes auf: eine zweite Gate-Struktur über der zweiten Finne, wobei die zweite Gate-Struktur eine zweite dielektrische Gate-Schicht über der zweiten Finne und eine zweite Gate-Elektrode über der zweiten dielektrischen Gate-Schicht umfasst, wobei ein erster Teil der ersten dielektrischen Gate-Schicht entlang einer ersten Seitenwand der ersten Gate-Elektrode einen zweiten Teil der zweiten dielektrischen Gate-Schicht entlang einer zweiten Seitenwand der zweiten Gate-Elektrode kontaktiert, wobei die erste und die zweite Seitenwand einander zugewandt sind; und wobei die erste Gate-Struktur und die zweite Gate-Struktur beide Gate-Strukturen von p-Transistoren oder beide Gate-Strukturen von n-Transistoren sind. Bei einer Ausführungsform weist die erste Gate-Struktur weiterhin Folgendes auf: eine Verkappungsschicht über der ersten dielektrischen Gate-Schicht; und eine Sperrschicht über der Verkappungsschicht, wobei sich die Sperrschicht zwischen der ersten Gate-Elektrode und der Verkappungsschicht befindet. Bei einer Ausführungsform weist die Verkappungsschicht Titannidrid (TiN) auf, und die Sperrschicht weist Tantalnitrid (TaN) auf. Bei einer Ausführungsform weisen die erste dielektrische Gate-Schicht und die zweite dielektrische Gate-Schicht das gleiche dielektrische Material auf, wobei dieses Material durchgehend von der ersten Finne zu der zweiten Finne verläuft.

Claims (20)

  1. Verfahren mit den folgenden Schritten in der folgenden Reihenfolge: Entfernen eines ersten Teils einer Dummy-Gate-Struktur (75) über einer ersten Finne (64A), wobei ein zweiter Teil der Dummy-Gate-Struktur (75) über einer zweiten Finne (64B) bestehen bleibt, wobei durch das Entfernen des ersten Teils eine erste Aussparung (77) entsteht, die die erste Finne freilegt; Abscheiden eines ersten dielektrischen Gate-Materials (81) in der ersten Aussparung und über der ersten Finne (64A); Entfernen des zweiten Teils der Dummy-Gate-Struktur (75) über der zweiten Finne (64B), wobei durch das Entfernen des zweiten Teils eine zweite Aussparung (79) entsteht, die die zweite Finne freilegt; Abscheiden eines zweiten dielektrischen Gate-Materials (81') in der zweiten Aussparung (79) und über der zweiten Finne (64B), wobei das zweite dielektrische Gate-Material (81') das erste dielektrische Gate-Material (81) kontaktiert; und Füllen der ersten Aussparung (77) und der zweiten Aussparung mit einem leitenden Material.
  2. Verfahren nach Anspruch 1, wobei die zweite Aussparung zumindest einen Teil des ersten dielektrischen Gate-Materials (81) freilegt.
  3. Verfahren nach Anspruch 2, wobei das Abscheiden des zweiten dielektrischen Gate-Materials (81') das konforme Abscheiden des zweiten dielektrischen Gate-Materials (81') in der zweiten Aussparung (79) umfasst, wobei das zweite dielektrische Gate-Material (81') den durch die zweite Aussparung (79) freigelegten Teil des ersten dielektrischen Gate-Materials (81) kontaktiert und entlang diesem verläuft.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des ersten Teils der Dummy-Gate-Struktur (75) einen anisotropen Ätzprozess umfasst und das Entfernen des zweiten Teils der Dummy-Gate-Struktur (75) einen isotropen Ätzprozess umfasst.
  5. Verfahren nach Anspruch 4, wobei der anisotrope Ätzprozess in einem ersten Ätzschritt durchgeführt wird, an den sich ein zweiter Ätzschritt anschließt, wobei für den ersten Ätzschritt ein anderes Ätzmittel als für den zweiten Ätzschritt verwendet wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Füllen der ersten Aussparung mit einem ersten Opfermaterial (89) nach dem Abscheiden des ersten dielektrischen Gate-Materials und vor dem Entfernen des zweiten Teils der Dummy-Gate-Struktur umfasst.
  7. Verfahren nach Anspruch 6, wobei das erste Opfermaterial (89) ein Metall umfasst.
  8. Verfahren nach Anspruch 6, das weiterhin das Füllen der zweiten Aussparung (79) mit einem zweiten Opfermaterial (89') nach dem Abscheiden des zweiten dielektrischen Gate-Materials (81') und vor dem Füllen der ersten Aussparung (77) und der zweiten Aussparung (79) mit einem leitfähigen Material (88) umfasst.
  9. Verfahren nach Anspruch 8, wobei das erste Opfermaterial (89) das gleiche Material wie das zweite Opfermaterial (89') ist.
  10. Verfahren nach Anspruch 8 oder 9, das weiterhin das Entfernen des ersten Opfermaterials (89) und des zweiten Opfermaterials (89') aus der ersten Aussparung (77) bzw. der zweiten Aussparung (79) umfasst, bevor die erste Aussparung (77) und die zweite Aussparung (79) mit einem leitfähigen Material (88) gefüllt werden.
  11. Verfahren nach einem der Ansprüche 8 bis 10, das weiterhin das Durchführen eines Planarisierungsprozesses zum Entfernen von oberen Teilen des ersten Opfermaterials (89) und von oberen Teilen des zweiten Opfermaterials (89') umfasst, bevor das erste Opfermaterial (89) und das zweite Opfermaterial (89') entfernt werden.
  12. Verfahren zur Herstellung eines Finnen-Feldeffekttransistors, mit den folgenden Schritten: Herstellen einer ersten Finne (64A) in einem ersten Bereich (200) über einem Substrat (50) und einer zweiten Finne (64B) in einem zweiten Bereich (300) über dem Substrat, wobei die zweite Finne der erste Finne benachbart ist; Herstellen einer ersten Gate-Struktur (68) über der ersten Finne (64A) und der zweiten Finne (64B); Entfernen eines ersten Teils der ersten Gate-Struktur (68) in dem ersten Bereich (200), um eine erste Aussparung (77) herzustellen; Abscheiden eines ersten dielektrischen Gate-Materials (81), das Seitenwände und eine Unterseite der ersten Aussparung (77) bedeckt; Abscheiden eines ersten Materials (89) in der ersten Aussparung (77) und über dem ersten dielektrischen Gate-Material (81); Entfernen eines verbliebenen Teils der ersten Gate-Struktur (68) in dem zweiten Bereich (300), um eine zweite Aussparung (79) herzustellen, wobei die zweite Aussparung (79) einen ersten Teil des ersten dielektrischen Gate-Materials (81) freilegt; Abscheiden eines zweiten dielektrischen Gate-Materials (81'), das Seitenwände und eine Unterseite der zweiten Aussparung (79) bedeckt; Abscheiden eines zweiten Materials (89') in der zweiten Aussparung (79) und über dem zweiten dielektrischen Gate-Material (81'); Entfernen des ersten Materials (89) und des zweiten Materials (89') aus der ersten Aussparung (77) bzw. der zweiten Aussparung (79); und Füllen der ersten Aussparung (77) und der zweiten Aussparung (79) mit einem leitfähigen Material, um eine erste Gate-Elektrode (88A) bzw. eine zweite Gate-Elektrode (88B) herzustellen.
  13. Verfahren nach Anspruch 12, wobei das Abscheiden des zweiten dielektrischen Gate-Materials (81') das Abscheiden eines ersten Teils des zweiten dielektrischen Gate-Materials (81') entlang dem ersten Teil des ersten dielektrischen Gate-Materials (81) umfasst, der von der zweiten Aussparung (79) freigelegt wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Abscheiden des zweiten Materials (89') Folgendes umfasst: Abscheiden des zweiten Materials (89') in der zweiten Aussparung (79) und über dem ersten Material (89); und Durchführen eines Planarisierungsprozesses, um einen oberen Teil des zweiten Materials (89') zu entfernen und das erste Material (89) freizulegen.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Abscheiden des zweiten dielektrischen Gate-Materials (81') das Abscheiden des zweiten dielektrischen Gate-Materials (81') über dem ersten dielektrischen Gate-Material (81) umfasst, wobei sich nach dem Abscheiden des zweiten dielektrischen Gate-Materials (81') das erste Material (89) zwischen dem ersten dielektrischen Gate-Material (81) und dem zweiten dielektrischen Gate-Material (81') befindet.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei der erste Bereich (200) ein p-Bauelementbereich ist und der zweite Bereich (300) ein n-Bauelementbereich ist.
  17. Finnen-Feldeffekttransistor-Bauelement mit: einer ersten Finne (64A) über einem Substrat; einer zweiten Finne (64B) über dem Substrat, die der ersten Finne benachbart ist; einer ersten Gate-Struktur (84A) über der ersten Finne (64A), wobei die erste Gate-Struktur Folgendes aufweist: eine erste dielektrische Gate-Schicht (81) über der ersten Finne (64A), und eine erste Gate-Elektrode (88A) über der ersten dielektrischen Gate-Schicht (81); und einer zweiten Gate-Struktur (84B) über der zweiten Finne (64B), wobei die zweite Gate-Struktur (84B) Folgendes aufweist: eine zweite dielektrische Gate-Schicht (81') über der zweiten Finne (64B), und eine zweite Gate-Elektrode (88B) über der zweiten dielektrischen Gate-Schicht (81'), wobei ein erster Teil der ersten dielektrischen Gate-Schicht (81) entlang einer ersten Seitenwand der ersten Gate-Elektrode (88A) einen zweiten Teil der zweiten dielektrischen Gate-Schicht (81') entlang einer zweiten Seitenwand der zweiten Gate-Elektrode (88B) kontaktiert, wobei die erste und die zweite Seitenwand einander zugewandt sind; und wobei die erste Gate-Struktur und die zweite Gate-Struktur beide Gate-Strukturen von p-Transistoren oder beide Gate-Strukturen von n-Transistoren sind.
  18. Finnen-Feldeffekttransistor-Bauelement nach Anspruch 17, wobei die erste Gate-Struktur weiterhin Folgendes aufweist: eine Verkappungsschicht über der ersten dielektrischen Gate-Schicht; und eine Sperrschicht über der Verkappungsschicht, wobei sich die Sperrschicht zwischen der ersten Gate-Elektrode und der Verkappungsschicht befindet.
  19. Finnen-Feldeffekttransistor-Bauelement nach Anspruch 18, wobei die Verkappungsschicht Titannidrid aufweist und die Sperrschicht Tantalnitrid aufweist.
  20. Finnen-Feldeffekttransistor-Bauelement nach einem der Ansprüche 17 bis 19, wobei die erste dielektrische Gate-Schicht und die zweite dielektrische Gate-Schicht das gleiche dielektrische Material aufweisen, wobei dieses Material durchgehend von der ersten Finne zu der zweiten Finne verläuft.
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