KR102042718B1 - 핀 전계 효과 트랜지스터 디바이스 및 방법 - Google Patents

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Abstract

방법은 제2 핀 위의 더미 게이트 구조체의 제2 부분을 유지하면서 제1 핀 위의 더미 게이트 구조체의 제1 부분을 제거하는 것으로서, 여기서 제1 부분을 제거하는 것은 제1 핀을 노출하는 제1 리세스를 형성하는 것인, 제1 부분을 제거하는 것, 제1 리세스 내에 그리고 제1 핀 위에 제1 게이트 유전체 재료를 형성하는 것, 및 제2 핀 위의 더미 게이트 구조체의 제2 부분을 제거하는 것으로서, 여기서 제2 부분을 제거하는 것은 제2 핀을 노출하는 제2 리세스를 형성하는 것인, 제2 부분을 제거하는 것을 포함한다. 방법은 제2 리세스 내에 그리고 제2 핀 위에 제2 게이트 유전체 재료를 형성하는 것으로서, 제2 게이트 유전체 재료는 제1 게이트 유전체 재료에 접촉하는 것인, 제2 게이트 유전체 재료를 형성하는 것, 및 도전성 재료로 제1 리세스 및 제2 리세스를 충전하는 것을 더 포함한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD}
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항, 캐패시터 등)의 집적 밀도의 연속적인 향상에 기인하여 급속한 성장을 경험하고 있다. 대부분, 이러한 집적 밀도의 향상은 최소 선폭(minimum feature size)의 반복적인 감소로부터 유래하는 데, 이는 더 많은 부품이 주어진 영역에 집적될 수 있게 한다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET) 디바이스가 집적 회로에 통상적으로 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출하는 반도체핀을 포함하는 3차원 구조체를 갖는다. FinFET의 도전성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조체가 반도체핀 주위에 권취된다. 예를 들어, 트라이게이트(tri-gate) FinFET 디바이스에서, 게이트 구조체는 반도체핀의 3개의 측면 주위에 권취되어, 이에 의해 반도체핀의 3개의 측면에 도전성 채널을 형성한다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축적대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 몇몇 실시예에 따른, 핀 전계 효과 트랜지스터(FinFET)의 사시도.
도 2 내지 도 6, 도 7a, 도 7b, 도 7c, 도 7d, 및 도 8 내지 도 21은 몇몇 실시예에 따른, 다양한 제조 스테이지에서 FinFET 디바이스의 단면도.
도 22는 몇몇 실시예에 따른, 반도체 디바이스의 제조 방법의 흐름도.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술어는 마찬가지로 이에 따라 해석될 수도 있다.
본 개시내용의 실시예는 FinFET 디바이스를 형성하는 맥락에서, 특히 FinFET 디바이스의 교체 게이트를 형성하는 맥락에서 설명된다. 몇몇 실시예에 따르면, 제1 핀 위의 그리고 제2 핀 위의 더미 게이트가 제1 핀 위의 제1 게이트 구조체 및 제2 핀 위의 제2 게이트 구조체로 교체된다. 제1 게이트 구조체는 제2 게이트 구조체에 접촉하고, 제1 게이트 구조체의 게이트 유전체 재료 및 제2 게이트 구조체의 게이트 유전체 재료는 2개의 게이트 구조체 사이에 배치되어 2개의 게이트 구조체 사이에 절연 구역을 형성한다. 작은 핀-대-핀 피치가 게이트 유전체 재료에 의해 형성된 절연 구역에 기인하여 성취된다.
도 1은 FinFET(30)의 예를 사시도로 도시하고 있다. FinFET(30)는 핀(36)을 갖는 기판(32)을 포함한다. 기판(32)은 그 위에 형성된 격리 구역(34)을 갖고, 핀(36)은 이웃하는 격리 구역(34) 위로 그리고 이들 사이로 돌출한다. 게이트 유전체(38)가 핀(36)의 측벽을 따라 그 상부면 위에 있고, 게이트 전극(40)이 게이트 유전체(38) 위에 있다. 소스/드레인 구역(42, 44)은 게이트 유전체(38) 및 게이트 전극(40)의 대향 측면들 상의 핀 내에 있다. 도 1은 이후의 도면에 사용되는 기준 단면을 또한 도시하고 있다. 단면 B-B는 FinFET(30)의 게이트 전극(40)의 종축을 따라 연장한다. 단면 A-A는 단면 B-B에 수직이고, 핀(36)의 종축을 따르고 예를 들어 소스/드레인 구역(42, 44) 사이의 전류 흐름의 방향에 있다. 단면 C-C는 단면 B-B에 평행하고, 소스/드레인 구역(42)을 가로지른다. 이후의 도면은 명료화를 위해 이들 기준 단면을 참조한다.
도 2 내지 도 21은 몇몇 실시예에 따른, 다양한 제조 스테이지에서 FinFET 디바이스(100)의 단면도이다. FinFET 디바이스(100)는 다수의 핀을 제외하고는, 도 1의 FinFET(30)에 유사하다. 도 2 내지 도 5는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있다. 도 6 및 도 7a는 단면 A-A를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있고, 도 7b는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있고, 도 7c 및 도 7d는 단면 C-C를 따른 FinFET(100)의 단면도를 도시하고 있다. 도 8 내지 도 21은 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있다.
도 2는 기판(50)의 단면도를 도시하고 있다. 기판(50)은 도핑될 수도 있거나(예를 들어, p-형 또는 n-형 도펀트로) 또는 미도핑될 수도 있는 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator: SOI) 기판 등과 같은 반도체 기판일 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층을 포함한다. 절연체층은 예를 들어, 매몰 산화물(buried oxide: BOX) 층, 실리콘 산화물층 등일 수도 있다. 절연체층은 기판, 통상적으로 실리콘 또는 글래스 기판 상에 제공된다. 복수층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수도 있다. 몇몇 실시예에서, 기판(50)의 반도체 재료는 실리콘 카바이드, 갈륨 비소, 갈륨 포스파이드, 인듐 포스파이드, 인듐 비화물, 및/또는 인듐 안티모나이드와 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합을 포함할 수도 있다.
도 2에 도시되어 있는 바와 같이, 기판은 구역(200)에 제1 부분, 및 구역(300)에 제2 부분을 포함한다. 구역(200)에서 기판(50)의 제1 부분은 P-형 금속 산화물 반도체 전계 효과 트랜지스터(P-type metal-oxide-semiconductor field-effect transistors: MOSFETs)와 같은 P-형 디바이스를 형성하는 데 사용될 수도 있고, 구역(300)에서 기판(50)의 제2 부분은 N-형 MOSFET와 같은 N-형 디바이스를 형성하는 데 사용될 수도 있다. 따라서, 구역(200)은 PMOS 구역이라 칭할 수도 있고, 구역(300)은 몇몇 실시예에서 NMOS 구역이라 칭할 수도 있다. 다른 실시예에서, 양 구역(200) 및 구역(300)은 PMOS 구역 또는 NMOS 구역이다.
도 3을 참조하면, 도 2에 도시되어 있는 기판(50)은 예를 들어, 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물층(52) 및 상위에 있는 패드 니트라이드층(56)과 같은 마스크층이 기판(50) 위에 형성된다. 패드 산화물층(52)은 예를 들어, 열산화 프로세스를 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수도 있다. 패드 산화물층(52)은 기판(50)과 상위에 있는 패드 니트라이드층(56) 사이의 접착층으로서 작용할 수도 있고, 패드 니트라이드층(56)을 에칭하기 위한 에칭 정지층으로서 작용할 수도 있다. 몇몇 실시예에서, 패드 니트라이드층(56)은 실리콘 니트라이드, 실리콘 산질화물, 실리콘 카바이드, 실리콘 카보니트라이드 등 또는 이들의 조합으로 형성되고, 예로서 저압 화학 기상 증착(low-pressure chemical vapor deposition: LPCVD) 또는 플라즈마 향상 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD)을 사용하여 형성될 수도 있다.
마스크층은 포토리소그래피 기술을 사용하여 패터닝될 수도 있다. 일반적으로, 포토리소그래피 기술은 증착되고, 조사되고(노출됨), 현상되어 포토레지스트 재료의 일부를 제거하는 포토레지스트 재료(도시 생략)를 이용한다. 나머지 포토레지스트 재료는 에칭과 같은 후속의 처리 단계로부터, 본 예에서 마스크층과 같은 하위에 있는 재료를 보호한다. 본 예에서, 포토레지스트 재료는 도 3에 도시되어 있는 바와 같이, 패드 산화물층(52) 및 패드 니트라이드층(56)을 패터닝하여 패터닝된 마스크(58)를 형성하는 데 사용된다.
패터닝된 마스크(58)는 이후에 트렌치(61)를 형성하여, 이에 의해 도 3에 도시되어 있는 바와 같이 인접한 트렌치(61) 사이에 반도체핀(64)[예를 들어, 구역(200)에 핀(64A), 및 구역(300)에 핀(64B)]을 형성하기 위해 기판(50)의 노출된 부분을 패터닝하는 데 사용된다. 몇몇 실시예에서, 반도체핀(64)은 예를 들어, 반응성 이온 에칭(reactive ion etch: RIE), 중성빔 에칭(neutral beam etch: NBE) 등, 또는 이들의 조합을 사용하여 기판(50)에 트렌치를 에칭함으로써 형성된다. 에칭은 이방성일 수도 있다. 몇몇 실시예에서, 트렌치(61)는 서로 평행하고 서로에 관하여 밀접하게 이격된 스트립(평면으로부터 본)일 수도 있다. 몇몇 실시예에서, 트렌치(61)는 연속적이고 반도체핀(64)을 둘러쌀 수도 있다.
핀(64)은 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀(64)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층을 따라 형성된다. 희생층은 이어서 제거되고, 나머지 스페이서 또는 맨드릴은 이어서 핀을 패터닝하는 데 사용될 수도 있다.
도 4는 격리 구역(62)을 형성하기 위한 이웃하는 반도체핀(64) 사이의 절연 재료의 형성을 도시하고 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수도 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition: HDP-CVD), 유동성 CVD(FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 재료 증착 및 산화물과 같은 다른 재료로 이를 변환하기 위한 후경화) 등, 또는 이들의 조합에 의해 형성될 수도 있다. 다른 절연 재료 및/또는 다른 형성 프로세스가 사용될 수도 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수도 있다. 화학 기계적 연마(chemical mechanical polish: CMP)와 같은 평탄화 프로세스가 임의의 과잉의 절연 재료를 제거하고 동일 평면 상에 있는(도시 생략) 격리 구역(62)의 상부면 및 반도체핀(64)의 상부면을 형성한다. 패터닝된 마스크층(58)(도 3 참조)은 또한 평탄화 프로세스에 의해 제거될 수도 있다.
몇몇 실시예에서, 격리 구역(62)은 격리 구역(62)과 기판(50)/반도체핀(64) 사이의 계면에, 라이너, 예를 들어 라이너 산화물(도시 생략)을 포함한다. 몇몇 실시예에서, 라이너 산화물은 기판(50)과 격리 구역(62) 사이의 계면에서 결정 결함을 감소시키기 위해 형성된다. 유사하게, 라이너 산화물은 또한 반도체핀(64)과 격리 구역(62) 사이의 계면에서의 결정 결함을 감소시키는 데 사용될 수도 있다. 라이너 산화물(예를 들어, 실리콘 산화물)은 기판(50)의 표면층의 열산화를 통해 형성된 열산화물일 수도 있지만, 다른 적합한 방법이 또한 라이너 산화물을 형성하는 데 사용될 수도 있다.
다음에, 격리 구역(62)은 얕은 트렌치 격리(shallow trench isolation: STI) 구역(62)을 형성하도록 함몰된다. 격리 구역(62)은 반도체핀(64)의 상부 부분이 이웃하는 STI 구역(62) 사이로부터 돌출하도록 함몰된다. STI 구역(62)의 상부면은 편평한 표면(도시되어 있는 바와 같이), 볼록 표면, 오목 표면(디싱과 같은), 또는 이들의 조합을 가질 수도 있다. STI 구역(62)의 상부면은 적절한 에칭에 의해 편평형, 볼록형, 및/또는 오목형으로 형성될 수도 있다. 격리 구역(62)은 격리 구역(62)의 재료에 선택적인 것과 같은, 허용 가능한 에칭 프로세스를 사용하여 함몰될 수도 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 희석 불화수소(dilute hydrofluoric: dHF)산을 사용하는 화학 산화물 제거가 사용될 수도 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하고 있지만, 핀은 다양한 상이한 프로세스에서 형성될 수도 있다. 일 예에서, 유전체 층이 기판의 상부면 위에 형성될 수 있고; 트렌치는 유전체 층을 통해 에칭될 수 있고; 호모에피택셜 구조체가 트렌치 내에서 에피택셜 성장될 수 있고; 호모에피택셜 구조체가 유전체 층으로부터 돌출되어 핀을 형성하도록 유전체 층이 함몰될 수 있다. 다른 예에서, 헤테로에피택셜 구조체가 핀을 위해 사용될 수 있다. 예를 들어, 반도체핀은 함몰될 수 있고, 반도체핀과는 상이한 재료가 제위치에서 에피택셜 성장될 수도 있다.
또 다른 예에서, 유전체 층이 기판의 상부면 위에 형성될 수 있고; 트렌치는 유전체 층을 통해 에칭될 수 있고; 헤테로에피택셜 구조체가 기판과는 상이한 재료를 사용하여 트렌치 내에서 에피택셜 성장될 수 있고; 헤테로에피택셜 구조체가 유전체 층으로부터 돌출되어 핀을 형성하도록 유전체 층이 함몰될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장되는 몇몇 실시예에서, 성장된 재료는 성장 중에 인시츄 도핑(in situ doping)될 수도 있고, 이는 이전의 및 후속의 주입을 방지할 수도 있지만, 인시츄 및 주입 도핑은 함께 사용될 수도 있다. 또한, PMOS 구역 내의 재료와는 상이한 재료를 NMOS 구역 내에서 에피택셜 성장하는 것이 유리할 수도 있다. 다양한 실시예에서, 핀은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1), 실리콘 카바이드, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수도 있다. 예를 들어, III-V족 화합물 반도체를 위한 이용 가능한 재료는, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들에 한정되는 것은 아니다.
도 5는 반도체핀(64) 위의 더미 게이트 구조체(75)의 형성을 도시하고 있다. 더미 게이트 구조체(75)는 몇몇 실시예에서 게이트 유전체(66) 및 게이트(68)를 포함한다. 마스크(70)가 더미 게이트 구조체(75) 위에 형성될 수도 있다. 더미 게이트 구조체(75)를 형성하기 위해, 유전체 층이 반도체핀(64) 상에 형성된다. 유전체 층은 예를 들어, 실리콘 산화물, 실리콘 니트라이드, 그 복수층 등일 수도 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수도 있다.
게이트층이 유전체 층 위에 형성되고, 마스크층이 게이트층 위에 형성된다. 게이트층은 유전체 층 위에 퇴적되고, 이어서 CMP에 의해서와 같이 평탄화될 수도 있다. 마스크층은 게이트층 위에 퇴적될 수도 있다. 게이트층은 예를 들어, 폴리실리콘으로 형성될 수도 있지만, 다른 재료가 또한 사용될 수도 있다. 몇몇 실시예에서, 게이트층은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 복수층과 같은 금속 함유 재료를 포함할 수도 있다. 마스크층은 예를 들어 실리콘 니트라이드 등으로 형성될 수도 있다.
층(예를 들어, 유전체 층, 게이트층, 및 마스크층)이 형성된 후에, 마스크층은 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 마스크(70)를 형성할 수도 있다. 마스크(70)의 패턴은 이어서 허용 가능한 에칭 기술에 의해 게이트층 및 유전체 층에 전사되어 게이트(68) 및 게이트 유전체(66)를 각각 형성할 수도 있다. 게이트(68) 및 게이트 유전체(66)는 반도체핀(64)의 각각의 채널 구역을 덮는다. 게이트(68)는 각각의 반도체핀(64)의 길이방향에 실질적으로 수직인 길이방향을 또한 가질 수도 있다.
게이트 유전체(66)는 도 5의 예에서 핀(64)의 상부면 및 측벽 위에 형성된 것으로 도시되어 있다. 다른 실시예에서, 게이트 유전체(66)는 핀(64) 위에 그리고 STI 구역(62) 위에 형성될 수도 있는 데, 예를 들어 게이트 유전체(66)는 핀(64A)으로부터 핀(64B)으로 연속적으로 연장할 수도 있다. 이들 및 다른 변형이 본 개시내용의 범주 내에 포함되도록 완전히 의도된다.
도 6 및 도 7a는 단면 A-A를 따른[핀(64)의 종축을 따른] FinFET 디바이스(100)의 추가의 처리의 단면도를 도시하고 있다. 도 6 및 도 7a에 도시되어 있는 처리는 몇몇 실시예에서 구역(200)(예를 들어, PMOS 구역) 및 구역(300)(예를 들어, NMOS 구역)의 모두에 대해 수행된다. 따라서, 핀(64A 또는 64B)의 단면 A-A를 따른 일 단면도[핀(64A)의 단면 A-A를 다른 그리고 핀(64B)의 단면 A-A를 따른 2개의 단면도 대신에]가 도 6 및 도 7a의 각각에 도시되어 있다.
도 6에 도시되어 있는 바와 같이, 저농도 도핑된 구역(lightly doped drain: LDD)(65)이 핀(64) 내에 형성된다. LDD 구역(65)은 플라즈마 도핑 프로세스에 의해 형성될 수도 있다. 플라즈마 도핑 프로세스는 플라즈마 도핑 프로세스로부터 보호될 FinFET의 구역을 덮기 위해 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함할 수도 있다. 플라즈마 도핑 프로세스는 핀(64) 내에 N-형 또는 P-형 불순물을 주입하여 LDD 구역(65)을 형성할 수도 있다. 예를 들어, 붕소와 같은 P-형 불순물이 핀(64A) 내에 주입되어 P-형 디바이스를 위한 LDD 구역(65)을 형성할 수도 있고, 인과 같은 N-형 불순물이 핀(64B) 내에 주입되어 N-형 디바이스를 위한 LDD 구역(65)을 형성할 수도 있다. 몇몇 실시예에서, LDD 구역(65)은 FinFET 디바이스(100)의 채널 구역에 맞접한다. LDD 구역(65)은 게이트(68) 아래에서 FinFET 디바이스(100)의 채널 구역 내로 연장할 수도 있다. 도 6은 LDD 구역(65)의 비한정적인 예를 도시하고 있다. LDD 구역(65)의 다른 구성, 형상, 및 형성 방법이 또한 가능하고, 본 개시내용의 범주 내에 포함되도록 완전히 의도된다. 예를 들어, LDD 구역(65)은 제1 게이트 스페이서(72)가 형성된 후에 형성될 수도 있다.
도 6을 계속 참조하면, LDD 구역(65)이 형성된 후에, 게이트 스페이서(87)가 게이트 구조체 상에 형성된다. 게이트 스페이서(87)는 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)를 포함할 수도 있다. 도 6의 예에서, 제1 게이트 스페이서(72)는 게이트(68)의 대향 측벽들 상에 그리고 게이트 유전체(66)의 대향 측벽들 상에 형성된다. 제2 게이트 스페이서(86)는 도 6에 도시되어 있는 바와 같이, 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 실리콘 니트라이드와 같은 니트라이드, 실리콘 산질화물, 실리콘 카바이드, 실리콘 카보니트라이드 등, 또는 이들의 조합으로 형성될 수도 있고, 예를 들어 열산화, CVD, 또는 다른 적합한 퇴적 프로세스를 사용하여 형성될 수도 있다. 제2 게이트 스페이서(86)는 적합한 퇴적 방법을 사용하여 실리콘 니트라이드, SiCN, 이들의 조합 등으로 형성될 수도 있다.
예시적인 실시예에서, 게이트 스페이서(87)는 먼저 FinFET 디바이스(100) 위에 컨포멀(conformal) 제1 게이트 스페이서층을 컨포멀하게 퇴적하고, 이어서 퇴적된 제1 게이트 스페이서층 위에 제2 게이트 스페이서층을 컨포멀하게 퇴적함으로써 형성된다. 다음에, 건식 에칭 프로세스와 같은 이방성 에칭 프로세스가 수행되어 게이트 구조체의 측벽을 따라 배치된 제2 게이트 스페이서층의 제2 부분을 유지하면서 FinFET 디바이스(100)의 상부면[예를 들어, 마스크(70)의 상부면] 상에 퇴적된 제2 게이트 스페이서층의 제1 부분을 제거한다. 이방성 에칭 프로세스 후에 남아 있는 제2 게이트 스페이서층의 제2 부분은 제2 게이트 스페이서(86)를 형성한다. 이방성 에칭 프로세스는 또한 제2 게이트 스페이서(86)의 측벽의 외부에 배치된 제1 게이트 스페이서층의 부분을 제거하고, 제1 게이트 스페이서층의 나머지 부분은 제1 게이트 스페이서(72)를 형성한다.
도 6에 도시되어 있는 바와 같은 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)의 형상 및 형성 방법은 단지 비한정적인 예일 뿐이고, 다른 형상 및 형성 방법이 가능하다. 예를 들어, 제2 게이트 스페이서(86)는 에피택셜 소스/드레인 구역(80)(도 7a 참조)이 형성된 후에 형성될 수도 있다. 이들 및 다른 변형이 본 개시내용의 범주 내에 포함되도록 완전히 의도된다.
다음에, 도 7a에 도시되어 있는 바와 같이, 소스/드레인 구역(80)이 형성된다. 소스/드레인 구역(80)은 리세스를 형성하기 위해 핀(64)을 에칭하고, 금속 산화 CVD(metal-organic CVD: MOCVD), 분자빔 에피택시(molecular beam epitaxy: MBE), 액상 에피택시(liquid phase epitaxy: LPE), 기상 에피택시(vapor phase epitaxy: VPE), 선택적 에피택셜 성장(selective epitaxial growth: SEG) 등, 또는 이들의 조합과 같은 적합한 방법을 사용하여, 리세스 내에 재료를 에피택셜 성장함으로써 형성된다.
도 7a에 도시되어 있는 바와 같이, 에피택셜 소스/드레인 구역(80)은 핀964)의 각각의 표면으로부터 융기된[예를 들어, 핀(64)의 비함몰된 부분 위로 융기된] 표면을 가질 수도 있고 파셋(facet)을 가질 수도 있다. 인접한 핀(64)의 소스/드레인 구역(80)은 연속적인 에피택셜 소스/드레인 구역(80)을 형성하도록 병합될 수도 있다(도 7c 참조). 몇몇 실시예에서, 인접한 핀(64)을 위한 소스/드레인 구역(80)은 함께 병합하지 않고 개별 소스/드레인 구역(80)을 남겨둔다(도7d 참조). 몇몇 실시예에서, 구역(300)(예를 들어, NMOS 구역) 내의 최종 FinFET는 n-형 FinFET이고, 핀(64B)의 소스/드레인 구역(80)은 실리콘 카바이드(SiC), 실리콘 인(SiP), 인-도핑된 실리콘 탄소(SiCP) 등을 포함한다. 몇몇 실시예에서, 구역(200)(예를 들어, PMOS 구역) 내의 최종 FinFET는 p-형 FinFET이고, 핀(64A)의 소스/드레인 구역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p-형 불순물을 포함한다.
에피택셜 소스/드레인 구역(80)은 도펀트로 주입되어 소스/드레인 구역(80)을 형성하고 이어서 어닐링 프로세스가 후속될 수도 있다. 주입 프로세스는 주입 프로세스로부터 보호될 FinFET의 구역을 덮기 위해 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함할 수도 있다. 소스/드레인 구역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3의 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수도 있다. 붕소 또는 인듐과 같은 P-형 불순물은 P-형 트랜지스터의 소스/드레인 구역(80)[예를 들어, 구역(200)에서]에 주입될 수도 있다. 인 또는 비소와 같은 N-형 불순물은 N-형 트랜지스터의 소스/드레인 구역(80)[예를 들어, 구역(300)에서]에 주입될 수도 있다. 몇몇 실시예에서, 에피택셜 소스/드레인 구역은 성장 중에 인시츄 도핑될 수도 있다.
도 7a에 도시되어 있는 바와 같이, 제1 층간 유전막(first interlayer dielectric: ILD)(90)이 소스/드레인 구역(80), 핀(64), 및 더미 게이트 구조체(75) 위에 형성된다. 몇몇 실시예에서, 제1 ILD(90)는 포스포실리케이트 글래스(PSG), 보로실리케이트 글래스(BSG), 붕소 도핑된 포스포실리케이트 글래스(BPSG), 미도핑된 실리케이트 글래스(USG) 등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수도 있다. CMP 프로세스와 같은 평탄화 프로세스가 마스크(70)를 제거하고 제1 ILD(90)의 상부면을 평탄화하여 제1 ILD(90)의 상부면이 게이트(68)의 상부면과 동일 높이가 되도록 수행될 수도 있다.
도 7b는 도 7a에 도시되어 있는, 그러나 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있다. 도 7b에 도시되어 있는 바와 같이, 게이트(68)는 핀(64A) 및 핀(64B) 위에 배치되고, 구역(200)(예를 들어, PMOS 구역) 내의 핀(64A)으로부터 구역(300)(예를 들어 NMOS 구역) 내의 핀(64B)으로 계속 연장한다. 도 7b에 도시되어 있지 않지만, 게이트 스페이서(87)(도 6 참조)는 게이트(68)와 제1 ILD(90) 사이에 형성될 수도 있다. 실시예의 게이트 라스트 프로세스(gate-last process)(때때로 교체 게이트 프로세스라 칭함)가 이후에 수행되어 게이트(68)와 게이트 유전체(66)를 활성 게이트 및 활성 게이트 유전체 재료로 교체한다. 따라서, 게이트(68) 및 게이트 유전체(66)는 게이트 라스트 프로세스에서 더미 게이트 구조체로 고려된다. 실시예의 게이트 라스트 프로세스는 일단 완료되면, 더미 게이트 구조체를 서로 접촉하는 2개의 게이트 구조체로 교체한다. 실시예의 게이트 라스트 프로세스의 상세가 도 8 내지 도 21을 참조하여 이하에 설명된다.
도 7c는 실시예에 따른, 도 7a에 도시되어 있는, 그러나 단면 C-C를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있다. 도 7c의 예에서, 핀(64A) 위의 소스/드레인 구역(80A)은 핀(64B) 위의 소스/드레인 구역(80B)과 병합하여 핀(64A, 64B) 위에 연속적인 소스/드레인 구역(80)을 형성한다. 도 7c는 소스/드레인 구역(80A/80B)의 대향 측벽들 상의 스페이서(86')를 또한 도시하고 있고, 이 스페이서(86')는 제2 게이트 스페이서(86)의 재료와 동일한 재료로 형성될 수도 있다.
도 7d는 다른 실시예에 따른, 도 7a에 도시되어 있는, 그러나 단면 C-C를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있다. 도 7d의 예에서, 핀(64A) 위의 소스/드레인 구역(80A)은 핀(64B) 위의 소스/드레인 구역(80B)으로부터 분리되고, 따라서 병합하지 않는다. 도 7d는 소스/드레인 구역(80A/80B)의 대향 측벽들 상의 스페이서(86')를 또한 도시하고 있고, 이 스페이서(86')는 제2 게이트 스페이서(86)의 재료와 동일한 재료로 형성될 수도 있다.
도 8 내지 도 21은 실시예에 따른, 추가의 처리 중에 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하고 있다. 도 8을 참조하면, 하드 마스크층(73)이 게이트(68) 및 제1 ILD(90) 위에 형성된다. 하드 마스크층(73)은 실리콘 산화물, 실리콘 니트라이드, 실리콘 탄소 니트라이드 등을 포함할 수도 있고, 물리적 기상 증착(physical vapor deposition: PVD), 화학 기상 증착(chemical vapor deposition: CVD), 원자층 증착(atomic layer deposition: ALD), 또는 다른 적합한 증착 방법에 의해 형성될 수도 있다. 다음에, 포토레지스트와 같은 감광층(71)이 하드 마스크층(73) 위에 형성된다. 감광층(71)은 이어서 포토리소그래피 및/또는 에칭 기술을 사용하여 패터닝되어, 도 8에 도시되어 있는 바와 같이, 구역(300) 위의 하드 마스크층(73)의 부분을 덮으면서 구역(200) 위의 하드 마스크층(73)의 부분을 노출한다.
다음에, 도 9에서, 패터닝된 감광층(71)의 패턴은 이방성 에칭 프로세스와 같은 적합한 프로세스를 사용하여 하드 마스크층(73)에 전사된다. 감광층(71)은 이어서 예를 들어 애싱 프로세스 또는 임의의 적합한 제거 프로세스를 사용하여 제거된다. 패터닝된 하드 마스크층(73)은 구역(300) 내의 더미 게이트 구조체[예를 들어, 게이트(68) 및 게이트 유전체(66)]의 부분을 후속의 에칭 프로세스로부터 차폐하는 데 사용된다.
다음에, 구역(200) 내의 게이트(68)의 부분은 제거되어 리세스(77)를 형성하는 데, 이 리세스(77)는 게이트 유전체(66) 및 핀(64A)을 노출한다. 몇몇 실시예에서, 구역(200)의 게이트(68)는 플라즈마 에칭 프로세스와 같은 이방성 에칭 프로세스에 의해 제거된다. 예시적인 실시예에서, 이방성 에칭 프로세스(예를 들어, 플라즈마 에칭 프로세스)는 제1 에칭 가스를 사용하는 제1 에칭 단계, 이어서 제1 에칭 가스와는 상이한 제2 에칭 가스를 사용하는 제2 에칭 단계를 포함하는 2단계 프로세스로서 수행된다. 예를 들어, 제1 에칭 단계는 HBr 및 NF3를 포함하는 제1 에칭 가스를 사용하여 수행될 수도 있고, 제2 에칭 단계는 Cl2 및 O2를 포함하는 제2 에칭 가스를 사용하여 수행될 수도 있다. 몇몇 실시예에서, 제1 에칭은 리세스(77)의 수직 프로파일의 제어 및 FinFET 디바이스(100)의 임계 치수(critical dimension: CD)의 더 양호한 제어를 허용하고, 제2 에칭 프로세스는 게이트(68)의 하위에 있는 층(들)의 재료(들)와 게이트(68)의 재료 사이에 에칭 선택도를 제공한다.
몇몇 실시예에서, 제1 에칭 단계 중에, HBr의 유량은 약 100 분당 표준 입방 센티미터(standard cubic centimeter per minute: sccm) 내지 약 1000 sccm의 범위이고, NF3의 유량은 약 100 sccm 내지 약 1000 sccm의 범위이다. 제1 에칭 단계의 온도는 약 20℃ 내지 약 100℃의 범위이다. 제1 에칭 단계는 구역(200)에서 게이트(68)의 상반부를 제거하도록 수행될 수도 있고, 제2 에칭 단계는 이어서 구역(200)에서 게이트(68)의 나머지 하반부를 제거하도록 수행될 수도 있다.
몇몇 실시예에서, 제2 에칭 단계 중에, Cl2의 유량은 약 100 sccm 내지 약 1000 sccm의 범위이고, O2의 유량은 약 100 sccm 내지 약 1000 sccm의 범위이다. 제2 에칭 단계의 온도는 약 20℃ 내지 약 100℃의 범위이다. 도 9에 도시되어 있는 바와 같이, 구역(200)의 게이트(68)는 제2 에칭 단계 후에 제거되고, 리세스(77)는 핀(64A) 위의 STI 구역(62) 및 게이트 유전체(66)를 노출한다.
도 10을 참조하면, 핀(64A) 위의 게이트 유전체(66)(예를 들어, 실리콘 산화물)는 예를 들어, 건식 에칭, 습식 에칭, 또는 임의의 적합한 제거 프로세스를 사용하여 제거된다. 몇몇 실시예에서, 핀(64A) 위의 게이트 유전체(66)는 에칭제로서 HF를 사용하여 화학적 에칭 프로세스에 의해 제거된다. 도 10에 도시되어 있는 바와 같이, 핀(64A)의 상부면 및 측벽은 리세스(77)에 의해 노출된다.
다음에 도 11을 참조하면, 게이트 유전체 재료(81)는 리세스(77) 내에, 제1 ILD(90)의 상부면 위에, 그리고 하드 마스크층(73)의 상부면 위에 컨포멀 형성된다. 도 11에 도시되어 있는 바와 같이, 게이트 유전체 재료(81)는 리세스(77)의 저부 및 측벽을 라이닝한다(도 10 참조). 게이트 유전체 재료(81)는 또한 핀(64)의 상부면 및 측벽, 및 STI 구역(62)의 상부면을 라이닝한다. 게이트 유전체 재료(81)는 이산화실리콘을 포함할 수도 있다. 실리콘 산화물은 적합한 산화 및/또는 증착 방법에 의해 형성될 수도 있다. 몇몇 실시예에서, 게이트 유전체(81)는 하프늄 산화물(HfO2)과 같은 고-k 유전체 층을 포함한다. 대안적으로, 고-k 유전체 층은 선택적으로 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적합한 재료와 같은 다른 고-k 유전체를 포함할 수도 있다. 고-k 유전체 층은 ALD, PVD, CVD 또는 다른 적합한 방법에 의해 형성될 수도 있다.
도 11에 도시되어 있는 바와 같이, 캡핑층(83)이 게이트 유전체 재료(81) 위에 컨포멀 형성된다. 캡핑층(83)은 게이트 유전체 재료(81)를 위한 보호층으로서 작용할 수도 있다. 몇몇 실시예에서, 캡핑층(83)은 TiN, TiSiN, TaN, LaO, TiAl, TaAl, TiAlC, 또는 TaAlC를 포함하고, ALD, PVD, CVD, 또는 다른 적합한 방법에 의해 형성된다.
다음에, 배리어층(85)이 캡핑층(83) 위에 컨포멀 형성된다. 배리어층(85)은 이후에 형성된 게이트 전극(예를 들어, 도 19의 88A 및 88B 참조)의 재료의 외향 확산(out diffusion)을 방지하거나 감소시킬 수도 있다. 배리어층(85)은 후속 에칭 프로세스를 제어하기 위한 에칭 정지층으로서 또한 기능할 수도 있다. 배리어층(85)은 티타늄 니트라이드와 같은 도전성 재료를 포함할 수도 있지만, 티타늄 니트라이드, 티타늄, 탄탈 등과 같은 다른 재료가 대안적으로 이용될 수도 있다. 배리어층(85)은 플라즈마 향상 CVD(PECVD)와 같은 CVD 프로세스를 사용하여 형성될 수도 있다. 그러나, 스퍼터링 또는 금속 유기 화학 기상 증착(metal organic chemical vapor deposition: MOCVD), ALD와 같은 다른 대안적인 프로세스가 대안적으로 사용될 수도 있다. 예시적인 실시예에서, 캡핑층(83)은 티타늄 니트라이드(TiN)를 포함하고, 배리어층(85)은 탄탈 니트라이드(TaN)를 포함한다.
다음에, 희생층(89)이 리세스(77) 내에 그리고 배리어층(85) 위에 형성된다. 희생 재료(89)는 도 11에 도시되어 있는 바와 같이 리세스(77)를 충전하고 과충전할 수도 있다. 희생층(89)은 그 하위에 있는 층[예를 들어, 배리어층(85)] 위에 에칭 선택도를 제공하고 에칭 프로세스에 의해 용이하게 제거될 수도 있는 임의의 적합한 재료일 수도 있다. 몇몇 실시예에서, 희생 재료(89)는 금속을 포함한다. 예시적인 실시예에서, 희생 재료(89)는 알루미늄과 구리의 합금(예를 들어, AlCu)과 같은 합금을 포함하고, PVD, CVD, 도금, 또는 임의의 적합한 증착 방법에 의해 형성된다. AlCu 이외에, 텅스텐(W), 또는 유기 하부 반사 방지 코팅(bottom anti-reflective coating: BARC) 재료와 같은 다른 적합한 재료가 또한 희생 재료(89)를 위해 사용될 수도 있다.
다음에, 도 12에서, CMP와 같은 평탄화 프로세스는 리세스(77) 외부의 희생 재료(89)의 과잉의 부분을 제거하도록 수행된다. 평탄화 프로세스는 하드 마스크층(73), 및 제1 ILD(90)[예를 들어, 구역(300)에서]의 상부면 위의 게이트 유전체 재료(81)/캡핑층(83)/배리어층(85)의 부분을 또한 제거한다. 평탄화 프로세스 후에, 구역(300) 내의 핀(64B) 위의 게이트(68)가 노출된다. 도 12의 예시된 예에서, 제1 구역(200)의 제1 ILD(90)의 상부면 위의 게이트 유전체 재료(81)/캡핑층(83)/배리어층(85)의 부분은 평탄화 프로세스 후에 남아 있는 데, 이는 구역(200)의 ILD(90)의 상부면이 이 처리 스테이지에서 구역(300)의 ILD(90)의 상부면보다 낮기 때문이다.
이제 도 13을 참조하면, 핀(64B) 위의 게이트(68)의 부분[예를 들어, 구역(300)에서 게이트(68)의 부분]이 제거된다. 몇몇 실시예에서, 등방성 에칭 프로세스가 게이트(68)를 제거하도록 수행된다. 예시적인 실시예에서, 등방성 에칭 프로세스의 에칭제는 게이트(68)의 재료에 선택적이고[예를 들어, 다른 노출된 재료보다 높은 게이트(68)의 재료에 대한 에칭 속도를 가짐], 따라서 어떠한 마스크도 등방성 에칭 프로세스 중에 구역(200) 내에 형성된 특징부를 덮도록 요구되지 않는다. 예를 들어, NH4OH를 사용하는 습식 에칭이 게이트(68)를 제거하도록 수행될 수도 있다. 건식 에칭과 같은 다른 적합한 에칭 프로세스가 또한 사용될 수도 있다. 도 13의 핀(64B) 위의 게이트(68)의 부분의 제거 후에, 리세스(79)가 형성되고, 이 리세스(79)는 핀(64B) 상에 게이트 유전체 재료(81)의 측벽부(81S) 및 게이트 유전체(66)를 노출시키는 데, 이 측벽(81S)은 게이트(68)의 부분이 제거되기 전에 핀(64B) 위의 게이트(68)의 부분의 측벽과 접촉되어 있었다.
다음에, 도 14에서, 핀(64B) 위의 게이트 유전체(66)는 예를 들어, 건식 에칭, 습식 에칭, 또는 임의의 적합한 제거 프로세스를 사용하여 제거된다. 몇몇 실시예에서, 핀(64B) 위의 게이트 유전체(66)는 에칭제로서 HF를 사용하여 화학적 에칭 프로세스에 의해 제거된다. 도 14에 도시되어 있는 바와 같이, 핀(64B)의 상부면 및 측벽은 리세스(79)에 의해 노출된다.
도 15에서, 게이트 유전체 재료(81'), 캡핑층(83') 및 배리어(85')가 도 14에 도시되어 있는 FinFET 디바이스(100) 위에 연속적으로 형성되고, 희생 재료(89')가 리세스(79)를 충전하고 과충전하도록 형성된다. 도 15에 도시되어 있는 바와 같이, 게이트 유전체 재료(81'), 캡핑층(83'), 및 배리어(85')는 그 각각의 하위에 있는 층(들)에 컨포멀하다. 게이트 유전체 재료(81'), 캡핑층(83'), 배리어층(85'), 및 희생층(89')의 재료 및 형성 방법은 게이트 유전체 재료(81), 캡핑층(83), 배리어층(85), 및 희생층(89)의 것들에 각각 유사할 수도 있지만, 몇몇 실시예에서, 특정 층(들)의 재료(들)[예를 들어, 게이트 유전체 재료(81')]는 구역(300) 내에 형성될 디바이스의 유형(예를 들어, N-형 디바이스)을 위해 조정될 수도 있고, 따라서 구역(200) 내의 대응 재료(들)와는 상이할 수도 있다.
도 15에 도시되어 있는 바와 같이, 게이트 유전체 재료(81')는 게이트 유전체 재료(81)의 측벽부(81S)(도 14 참조)와 물리적으로 접촉하고 그를 따라 연장한다. 따라서, 구역(200)과 구역(300) 사이의 경계에서, 게이트 유전체 재료(81) 및 게이트 유전체 재료(81')는 절연 구역을 형성하는 데, 이 절연 구역은 이후에 형성된 게이트 전극(88B)(도 19 참조)으로부터 이후에 형성된 게이트 전극(88A)(도 19 참조)을 분리한다. 게이트 유전체 재료(81)와 게이트 유전체 재료(81')가 동일한 재료(예를 들어, 동일한 고-K 유전체 재료)를 포함하는 실시예에서, 동일한 재료가 핀(64A)으로부터 핀(64B)으로 계속 연장한다.
게이트 유전체 재료(81')/캡핑층(83')/배리어층(85')은 희생 재료(89)의 상부면 위에 컨포멀 형성되기 때문에, 희생 재료(89)는 층 스택(81/83/85)과 층 스택(81'/83'/85')의 조합에 의해 둘러싸인다. 예를 들어, 희생 재료(89)는 도 15에 도시되어 있는 바와 같이, 수평 방향을 따라 그리고 수직 방향을 따라 층 스택(81/83/85)과 층 스택(81'/83'/85') 사이에 배치된다.
다음에, 도 16에 도시되어 있는 바와 같이, CMP와 같은 평탄화 프로세스가 수행되어 제1 ILD(90)의 상부면 위에 있는 퇴적된 층(예를 들어, 81/83/85, 89, 81'/83'/85', 및 89')의 부분을 제거한다. 평탄화 프로세스 후에, 희생 재료(89), 희생 재료(89'), 및 제1 ILD(90)는 동일 평면에 있는 상부면을 갖는다. 도 16에 도시되어 있는 바와 같이, 게이트 유전체 재료(81')의 측벽부(81'S)는 게이트 유전체 재료(81)의 측벽부(81S)를 따라 연장하여 그에 접촉한다.
도 17을 참조하면, 희생 재료(89, 89')는 제거되어 리세스(77', 79')를 형성한다. 몇몇 실시예에서, 습식 세척과 같은 등방성 에칭 프로세스가 수행되어 희생 재료(89, 89')를 제거한다. 등방성 에칭 프로세스는 희생 재료(89, 89')를 선택적으로 제거할 수도 있다. 예를 들어, 불화수소산(HF), 희석된 트리-보레이트-에틸렌 디아민 테트라아세트산(tris-borate-ethylene diamine tetraacetic acid; TBE), 또는 다른 적합한 에칭제를 사용하는 습식 세척이 수행되어 희생 재료(89, 89)를 제거할 수도 있다.
다음에, 도 18에 도시되어 있는 바와 같이, 도전성 재료(88)가 형성되어 리세스(77', 79')를 충전하여 FinFET 디바이스(100)의 게이트 구조체를 형성한다. 도전성 재료(88)는 배리어층(85/85') 위의 시드층(도시 생략) 상에 형성될 수도 있다. 시드층은 구리(Cu), 티타늄(Ti), 탄탈(Ta), 티타늄 니트라이드(TiN), 탄탈 니트라이드(TaN) 등, 또는 이들의 조합을 포함할 수도 있고, 원자층 증착(ALD), 스퍼터링, 물리적 기상 증착(PVD) 등에 의해 증착될 수도 있다. 도전성 재료(88)는 텅스텐을 포함할 수도 있지만, 알루미늄, 구리, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금, 이들의 조합 등과 같은 다른 적합한 재료가 대안적으로 이용될 수도 있다. 도전성 재료(88)는 전해도금, PVD, CVD, 또는 임의의 적합한 퇴적 방법에 의해 형성될 수도 있다.
도 18에는 도시되어 있지 않지만, 몇몇 실시예에서, P-형 일함수층 및 N-형 일함수층과 같은 상이한 일함수층이 도전성 재료(88)가 형성되기 전에 배리어층(85/85') 위에서 리세스(77', 79') 내에 각각 형성될 수도 있다. 패터닝된 마스크층(들)은 다른 구역[예를 들어, 구역(200)]을 위한 일함수층이 형성되는 동안에 일 구역[예를 들어, 구역(300)]을 차폐하도록 형성될 수도 있다. 게이트 구조체 내에 포함될 수도 있는 예시적인 p-형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p-형 일함수 재료, 또는 이들의 조합을 포함한다. 게이트 구조체 내에 포함될 수도 있는 예시적인 n-형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n-형 일함수 재료, 또는 이들의 조합을 포함한다. 일함수값이 일함수층의 재료 조성과 연계되고, 따라서 일함수층의 재료는 목표 임계 전압(Vt)이 각각의 구역[예를 들어, 구역(200, 300)] 내에 형성될 디바이스 내에서 성취되도록 그 일함수값을 조정하도록 선택된다. 일함수층(들)은 CVD, 물리적 기상 증착(PVD), 및/또는 다른 적합한 프로세스에 의해 퇴적될 수도 있다.
다음에, 도 19에서, CMP와 같은 평탄화 프로세스가 수행되어 제1 ILD(90)의 상부면 위에 있는 도전성 재료(88)의 부분을 제거한다. 평탄화 프로세스 후에, 게이트 전극(88A, 88B)이 구역(200) 및 구역(300)에 각각 형성된다. 층 스택(81/83/85) 및 게이트 전극(88A)은 따라서 구역(200) 내에 게이트 구조체(84A)를 형성하고, 층 스택(81'/83'/85') 및 게이트 전극(88B)은 따라서 구역(300) 내에 게이트 구조체(84B)를 형성한다. 몇몇 실시예에서, 게이트 구조체(84A)는 P-형 FinFET 트랜지스터의 게이트 구조체이고, 게이트 구조체(84B)는 N-형 FinFET 트랜지스터의 게이트 구조체이다. 도 19에 도시되어 있는 바와 같이, 게이트 구조체(84A)는 게이트 구조체(84B)에 접촉한다. 특히, 게이트 구조체(84A)의 게이트 유전체 재료(81)[예를 들어, 측벽부(81S)]는 게이트 구조체(84B)의 게이트 유전체 재료(81')[예를 들어, 측벽부(81'S)]에 접촉한다. 도 19에 도시되어 있는 바와 같이, 게이트 구조체(84A) 및 게이트 구조체(84B)는 게이트 유전체 재료(81, 81')에 의해 서로로부터 절연된다. 몇몇 실시예에서, 게이트 구조체(84A, 84B)는 2개의 전압, 예를 들어 제1 전압 및 제1 전압과는 상이할 수도 있는 제2 전압에 의해 독립적으로 제어될 수도 있다.
도 19에 도시되어 있는 바와 같이, 게이트 유전체 재료(81)의 측벽부(81S)는 게이트 전극(88A)의 측벽을 따라 연장한다. 유사하게, 게이트 유전체 재료(81')의 측벽(81'S)은 게이트 전극(88B)의 측벽을 따라 연장한다. 측벽부(81S) 및 측벽부(81'S)는 게이트 전극(88A, 88B)의 측벽의 방향을 따라, 예를 들어 STI 구역(62)의 상부면에 수직인 방향을 따라 측정된 동일한 높이를 갖는다. 측벽부(81S) 및 측벽부(81'S)는 게이트 전극(88B)으로부터 게이트 전극(88A)을 절연하는 절연 구역을 형성한다. 도 19의 예시된 예에서, 절연 구역은 STI 구역(62)의 상부면을 따라 연장하는 게이트 유전체 재료(81, 81')의 부분에 실질적으로 수직이다.
도 20은 도 19의 영역(410)의 확대도를 도시하고 있다. 도 20에 도시되어 있는 바와 같이, 게이트 유전체 재료(81, 81')는 게이트 구조체(84A, 84B) 사이에 절연 구역을 형성한다. 도 20의 예에서, 게이트 유전체 재료(81, 81')의 두께의 합인 절연 구역의 두께(D1)는 약 3 nm와 같은, 약 1.5 nm 내지 약 6 nm이다. 핀(64A)으로부터 절연 구역까지의 거리(D2)는 약 21.5 nm와 같은, 약 10 nm 내지 약 30 nm의 범위이고, 핀(64B)으로부터 절연 구역까지의 거리(D3)는 약 21.5 nm와 같은, 약 10 nm 내지 약 30 nm의 범위이다. 따라서, 게이트 유전체 재료(81, 81')를 사용하여 게이트 구조체(84A, 84B)를 절연함으로써, 본 개시내용은 기존의 제조 공정을 사용하여 이전에 성취되지 않았던 예를 들어, 약 46 nm의 작은 핀-대-핀 피치를 성취한다.
본 개시내용의 작은 핀-대-핀 피치는 높은 집적 밀도 및 감소된 디바이스 비용을 허용한다. 본 명세서에 개시된 실시예는 자기 정렬된 방식으로 게이트 구조체(84A, 84B) 사이에 절연 구역[예를 들어, 게이트 유전체 재료(81, 81')의 부분]을 형성하고, 2개의 개별 게이트 구조체 내로 핀(64A/64B)을 걸치게 하는 게이트 구조체를 절단하기 위한 절단 패턴을 형성할 필요가 없다. 절단 패턴의 크기가 진보된 프로세스 기술에서 수축하고 포토리소그래피 기술의 한계에 접근함에 따라, 하위에 있는 포토레지스트에 포토마스크의 패턴을 정확하게 전사하는 것이 점점 더 어렵다. 부적절하게 전사된 절단 패턴은 브리지 문제(예를 들어, 전기 단락)를 유발할 수도 있고 디바이스 고장을 야기한다. 게다가, 절단 패턴의 최소 크기는 포토리소그래피 기술에 의해 제한될 수도 있고, 핀(64A, 64B) 사이의 거리는 절단 패턴의 크기를 수용하도록 더 커져야 할 수도 있다. 예를 들어, 절단 패턴은 20 nm의 크기를 가질 수도 있는 데, 이는 본 개시내용에 의해 성취된 3 nm 절연 구역보다 훨씬 더 크다. 따라서, 본 개시내용은 이전의 처리 방법에 의해 성취되지 않았던 더 높은 집적 밀도를 허용한다.
게다가, 절단 패턴을 형성하고 이어서 게이트 구조체 사이의 절연을 위해 유전체 재료로 절단 패턴을 충전해야 할 필요가 없기 때문에, 높은 형상비 구멍(예를 들어, 절단 패턴)을 충전하는 어려움이 회피된다. 더욱이, 금속 게이트가 먼저 형성되고 이어서 2개의 개별 게이트로 절단되는 프로세스에서, 절단 프로세스에 사용된 에칭 프로세스는 잔류물을 남겨둘 수도 있고 그리고/또는 금속 게이트를 손상할 수도 있다. 본 명세서에 개시된 방법은 금속 게이트 절단 프로세스를 회피하고, 따라서 금속 게이트로의 손상을 회피하고 형성된 반도체 디바이스를 위한 더 양호한 성능(예를 들어, 더 작은 누설 전류)을 성취한다.
도 21은 도 19 및 도 20에 도시되어 있는 단계 후의 부가의 처리를 도시하고 있다. 도 21에서, 제2 ILD(95)가 제1 ILD(90) 위에 형성된다. 접점 개구가 제2 ILD(95)를 통해 형성되어 게이트 구조체(84A, 84B)를 노출한다. 배리어층(104), 시드층(109), 및 도전성 재료(110)를 포함하는 게이트 접점(102)이 접점 개구 내에 형성되고, 게이트 구조체(84A, 84B)에 전기적으로 결합된다.
실시예에서, 제2 ILD(95)는 유동성 CVD 방법에 의해 형성된 유동성 필름이다. 몇몇 실시예에서, 제2 ILD(95)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수도 있다. 접점 개구는 포토리소그래피 및 에칭을 사용하여 형성될 수도 있다. 배리어층(104), 시드층(109) 및 도전성 재료(110)를 위한 재료 및 형성 방법은 게이트 구조체(84A/84B)에 대해 전술된 것들과 유사할 수도 있고, 따라서 상세는 반복되지 않는다.
본 개시내용의 변형 및 수정이 가능하고, 본 개시내용의 범주 내에 포함되도록 완전히 의도된다. 예를 들어, 하나의 핀(64A)이 구역(200)에 도시되어 있고, 하나의 핀(64B)이 구역(300)에 도시되어 있다. 그러나, 하나 초과의 핀이 각각의 구역(예를 들어, 200 또는 300)에 형성될 수도 있고, 게이트 구조체(84A 및/또는 84B)가 하나 초과의 핀에 걸쳐 있을 수도 있다. 다른 예로서, 개시된 방법은 또한 동일한 유형인 2개의 게이트 구조체(84A, 84B)를 형성하는 데 사용될 수도 있고, 예를 들어 양 게이트 구조체(84A, 84B)는 P-형 트랜지스터(또는 N-형 트랜지스터)의 게이트 구조체일 수도 있다. 또 다른 예로서, 층 스택(81/83/85)은 층 스택(81'/83'/85')과는 상이한 재료를 포함할 수도 있어, PMOS 구역 및 NMOS 구역에 대해 각각 상이한 게이트 유전체 재료(81, 81')를 형성한다.
도 22는 몇몇 실시예에 따른 게이트 유전체 재료를 형성하는 방법의 흐름도를 도시하고 있다. 도 22에 도시되어 있는 실시예는 다수의 가능한 실시예의 방법의 단지 예일 뿐이라는 것이 이해되어야 한다. 당 기술 분야의 숙련자는 다수의 변형, 대안, 및 수정을 인식할 수 있을 것이다. 예를 들어, 도 22에 도시되어 있는 바와 같은 다양한 단계는 추가되고, 제거되고, 대체되고, 재배열되고, 반복될 수도 있다.
도 22를 참조하면, 단계 1010에서, 제1 핀 위의 더미 게이트 구조체의 제1 부분은 제거되고 반면에 제2 핀 위의 더미 게이트 구조체의 제2 부분은 남아 있고, 여기서 제1 부분을 제거하는 것은 제1 핀을 노출시키는 제1 리세스를 형성한다. 단계 1020에서, 제1 게이트 유전체 재료가 제1 리세스 내에 그리고 제1 핀 위에 형성된다. 단계 1030에서, 제2 핀 위의 더미 게이트 구조체의 제2 부분은 제거되고, 여기서 제2 부분을 제거하는 것은 제2 핀을 노출시키는 제2 리세스를 형성한다. 단계 1040에서, 제2 게이트 유전체 재료가 제2 리세스 내에 그리고 제2 핀 위에 형성되고, 제2 게이트 유전체 재료는 제1 게이트 유전체 재료에 접촉한다. 단계 1050에서, 제1 리세스 및 제2 리세스는 도전성 재료로 충전된다.
실시예는 장점을 성취할 수도 있다. 예를 들어, 개시된 방법은 금속 게이트를 개별의 금속 게이트로 절단하기 위한 절단 패턴을 형성해야 할 필요성을 회피한다. 그 결과, 브리지 문제(예를 들어, 전기 단락), 및 높은 형상비 구멍을 충전하는 어려움과 같은 절단 패턴을 형성하는 것과 연계된 문제점이 회피된다. 게다가, 금속 게이트 절단에 기인하는 금속 게이트 구조체의 오염 또는 손상이 회피되고, 이는 더 양호한 디바이스 성능(예를 들어, 더 작은 누설 전류)을 야기한다. 본 개시된 방법을 사용하여 형성된 금속 게이트 구조체는 게이트 유전체 재료에 의해 절연되고, 따라서 게이트 구조체의 크기 및 핀-대-핀 피치는 기존의 처리 방법보다 훨씬 더 작을 수 있는 데, 이는 더 높은 집적 밀도 및 더 낮은 제조 비용을 허용한다.
실시예에서, 방법은 제2 핀 위의 더미 게이트 구조체의 제2 부분을 유지하면서 제1 핀 위의 더미 게이트 구조체의 제1 부분을 제거하는 것으로서, 여기서 제1 부분을 제거하는 것은 제1 핀을 노출시키는 제1 리세스를 형성하는 것인, 제1 부분을 제거하는 것; 제1 리세스 내에 그리고 제1 핀 위에 제1 게이트 유전체 재료를 형성하는 것; 및 제2 핀 위의 더미 게이트 구조체의 제2 부분을 제거하는 것으로서, 여기서 제2 부분을 제거하는 것은 제2 핀을 노출시키는 제2 리세스를 형성하는 것인, 제2 부분을 제거하는 것을 포함한다. 방법은 제2 리세스 내에 그리고 제2 핀 위에 제2 게이트 유전체 재료를 형성하는 것으로서, 제2 게이트 유전체 재료는 제1 게이트 유전체 재료에 접촉하는 것인, 제2 게이트 유전체 재료를 형성하는 것; 및 도전성 재료로 제1 리세스 및 제2 리세스를 충전하는 것을 더 포함한다. 실시예에서, 제2 리세스는 제1 게이트 유전체 재료의 적어도 일부를 노출한다. 실시예에서, 제2 게이트 유전체 재료를 형성하는 것은 제2 리세스 내에 제2 게이트 유전체 재료를 컨포멀 형성하는 것을 포함하고, 여기서 제2 게이트 유전체 재료는 제2 리세스에 의해 노출된 제1 게이트 유전체 재료의 부분에 접촉하여 그를 따라 연장한다. 실시예에서, 더미 게이트 구조체의 제1 부분을 제거하는 것은 이방성 에칭 프로세스를 포함하고, 여기서 더미 게이트 구조체의 제2 부분을 제거하는 것은 등방성 에칭 프로세스를 포함한다. 실시예에서, 이방성 에칭 프로세스는 제1 에칭 단계에 이어서 제2 에칭 단계에서 수행되고, 제1 에칭 단계는 제2 에칭 단계와는 상이한 에칭제를 사용한다. 실시예에서, 방법은 제1 게이트 유전체 재료를 형성한 후에 그리고 더미 게이트 구조체의 제2 부분을 제거하기 전에 제1 희생 재료로 제1 리세스를 충전하는 것을 더 포함한다. 실시예에서, 제1 희생 재료는 금속을 포함한다. 실시예에서, 방법은 제2 게이트 유전체 재료를 형성한 후에 그리고 도전성 재료로 제1 리세스 및 제2 리세스를 충전하기 전에 제2 희생 재료로 제2 리세스를 충전하는 것을 더 포함한다. 실시예에서, 제1 희생 재료는 제2 희생 재료와 동일한 재료이다. 실시예에서, 방법은 도전성 재료로 제1 리세스 및 제2 리세스를 충전하기 전에, 제1 리세스 및 제2 리세스로부터 제1 희생 재료 및 제2 희생 재료를 각각 제거하는 것을 더 포함한다. 실시예에서, 방법은 제1 희생 재료 및 제2 희생 재료를 제거하기 전에 제1 희생 재료의 상부 부분 및 제2 희생 재료의 상부 부분을 제거하기 위해 평탄화 프로세스를 수행하는 것을 더 포함한다.
실시예에서, 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법은 기판 위의 제1 구역 내에 제1 핀을 형성하는 것; 기판 위의 제2 구역 내에 제2 핀을 형성하는 것으로서, 제2 핀은 제1 핀에 인접하는 것인, 제2 핀을 형성하는 것; 제1 핀 및 제2 핀 위에 제1 게이트 구조체를 형성하는 것; 및 제1 리세스를 형성하도록 제1 구역 내의 제1 게이트 구조체의 제1 부분을 제거하는 것을 포함한다. 방법은 제1 리세스의 측벽 및 저부를 라이닝하는 제1 게이트 유전체 재료를 형성하는 것; 제1 리세스 내에 그리고 제1 게이트 유전체 재료 위에 제1 재료를 퇴적하는 것; 및 제2 리세스를 형성하도록 제2 구역 내의 제1 게이트 구조체의 나머지 부분을 제거하는 것을 또한 포함하고, 제2 리세스는 제1 게이트 유전체 재료의 제1 부분을 노출한다. 방법은 제2 리세스의 측벽 및 저부를 라이닝하는 제2 게이트 유전체 재료를 형성하는 것; 제2 리세스 내에 그리고 제2 게이트 유전체 재료 위에 제2 재료를 퇴적하는 것; 제1 리세스 및 제2 리세스로부터 제1 재료 및 제2 재료를 각각 제거하는 것; 및 제1 게이트 전극 및 제2 게이트 전극을 형성하도록 도전성 재료로 제1 리세스 및 제2 리세스를 각각 충전하는 것을 더 포함한다. 실시예에서, 제2 게이트 유전체 재료를 형성하는 것은 제2 리세스에 의해 노출된 제1 게이트 유전체 재료의 제1 부분을 따라 제2 게이트 유전체 재료의 제1 부분을 형성하는 것을 포함한다. 실시예에서, 제2 재료를 퇴적하는 것은 제2 리세스 내에 그리고 제1 재료 위에 제2 재료를 퇴적하는 것; 및 제2 재료의 상부 부분을 제거하고 제1 재료를 노출하기 위해 평탄화 프로세스를 수행하는 것을 포함한다. 실시예에서, 제2 게이트 유전체 재료를 형성하는 것은 제1 게이트 유전체 재료 위에 제2 게이트 유전체 재료를 형성하는 것을 포함하고, 여기서 제2 게이트 유전체 재료를 형성한 후에, 제1 재료는 제1 게이트 유전체 재료와 제2 게이트 유전체 재료 사이에 있다. 실시예에서, 제1 구역은 P-형 디바이스 구역이고, 제2 구역은 N-형 디바이스 구역이다.
실시예에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스는 기판 위의 제1 핀; 기판 위에 있고 제1 핀에 인접한 제2 핀; 및 제1 핀 위의 제1 게이트 구조체로서, 제1 게이트 구조체는 제1 핀 위에 제1 게이트 유전체 층; 및 제1 게이트 유전체 층 위의 제1 게이트 전극을 포함한다. FinFET 디바이스는 제2 핀 위의 제2 게이트 구조체를 또한 포함하고, 제2 게이트 구조체는 제2 핀 위의 제2 게이트 유전체 층; 및 제2 게이트 유전체 층 위의 제2 게이트 전극을 또한 포함하고, 여기서 제1 게이트 전극의 제1 측벽을 따른 제1 게이트 유전체 층의 제1 부분은 제2 게이트 전극의 제2 측벽을 따른 제2 게이트 유전체 층의 제2 부분에 접촉한다. 실시예에서, 제1 게이트 구조체는 제1 게이트 유전체 층 위의 캡핑층; 및 캡핑층 위의 배리어층을 더 포함하고, 여기서 배리어층은 제1 게이트 전극과 캡핑층 사이에 있다. 실시예에서, 캡핑층은 티타늄 니트라이드(TiN)를 포함하고, 배리어층은 탄탈 니트라이드(TaN)를 포함한다. 실시예에서, 제1 게이트 유전체 층 및 제2 게이트 유전체 층은 동일한 유전체 재료를 포함하고, 여기서 동일한 유전체 재료는 제1 핀으로부터 제2 핀으로 계속 연장한다.
실시예에서, 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법은 제1 핀 위에 그리고 제2 핀 위에 더미 게이트 구조체를 형성하는 것으로서, 더미 게이트 구조체는 제1 핀으로부터 제2 핀으로 계속 연장하고 유전체 층에 의해 둘러싸여 있는 것인, 더미 게이트 구조체를 형성하는 것; 제1 제거 프로세스 중에 제2 핀 위의 더미 게이트 구조체의 제2 부분을 마스킹하면서 제1 핀 위의 더미 게이트 구조체의 제1 부분을 제거하기 위해 제1 제거 프로세스를 수행하는 것; 및 제1 리세스 내에 제1 게이트 유전체 재료를 형성하는 것을 포함한다. 방법은 제1 리세스 내에 그리고 제1 게이트 유전체 재료 위에 제1 희생 재료를 퇴적하는 것; 제2 핀 위의 더미 게이트 구조체의 제2 부분을 제거하기 위해 제2 제거 프로세스를 수행하는 것으로서, 여기서 제2 제거 프로세서는 유전체 층 내에 제2 리세스를 형성하는 것인, 제2 제거 프로세스를 수행하는 것; 및 제2 리세스 내에 제2 게이트 유전체 재료를 형성하는 것을 또한 포함한다. 방법은 제2 리세스 내에 그리고 제2 게이트 유전체 재료 위에 제2 희생 재료를 퇴적하는 것; 제1 희생 재료 및 제2 희생 재료를 제거하는 것; 및 도전층으로 제1 리세스 및 제2 리세스를 충전하는 것을 더 포함한다. 실시예에서, 제1 제거 프로세스는 이방성 에칭 프로세스이고, 제2 제거 프로세스는 등방성 에칭 프로세스이다. 실시예에서, 제2 리세스는 제1 게이트 유전체 재료를 노출한다. 실시예에서, 제1 희생 재료 및 제2 희생 재료는 동일한 합금을 포함한다.
실시예에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스는 기판 위의 제1 핀; 기판 위에 있고 제1 핀에 인접한 제2 핀; 및 제1 핀 위의 제1 게이트 구조체로서, 제1 게이트 구조체는 제1 게이트 전극을 포함하는 것인, 제1 게이트 구조체; 및 제1 게이트 구조체와 제1 핀 사이의 제1 게이트 유전체 층을 포함한다. FinFET 디바이스는 제2 핀 위의 제2 게이트 구조체로서, 제2 게이트 구조체는 제2 게이트 전극을 포함하는 것인, 제2 게이트 구조체; 및 제2 게이트 전극과 제2 핀 사이의 제2 게이트 유전체 층을 또한 포함하고, 여기서 제1 게이트 전극은 제2 게이트 전극으로부터 분리되어 있고, 여기서 제1 게이트 유전체 층은 제2 게이트 유전체 층에 접촉한다. 실시예에서, 제1 게이트 유전체 층은 제1 게이트 전극의 측벽을 따라 연장하는 제1 부분을 갖고, 제2 게이트 유전체 층은 제2 게이트 전극의 측벽을 따라 연장하는 제1 부분을 갖고, 여기서 제1 게이트 유전체 층의 제1 부분은 제2 게이트 유전체 층의 제1 부분에 접촉한다. 실시예에서, 제1 게이트 유전체 층의 제1 부분 및 제2 게이트 유전체 층의 제1 부분은 제1 게이트 전극의 측벽을 따라 측정된 동일한 높이를 갖는다. 실시예에서, 제1 게이트 유전체 층은 제1 핀과 제2 핀 사이의 격리 구역의 상부면을 따라 연장하는 제2 부분을 갖고, 여기서 제1 게이트 유전체 층의 제1 부분 및 제2 게이트 유전체 층의 제1 부분은 제1 게이트 유전체 층의 제2 부분에 실질적으로 수직이다.
실시예에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스는 제1 핀 및 제1 핀에 인접한 제2 핀; 및 제1 핀 위의 제1 게이트 구조체 및 제2 핀 위의 제2 게이트 구조체를 포함하고, 여기서 제1 게이트 구조체의 제1 게이트 전극은 절연 구역에 의해 제2 게이트 구조체의 제2 게이트 전극으로부터 분리되어 있고, 여기서 절연 구역은 제1 게이트 구조체의 제1 게이트 유전체 층의 부분 및 제2 게이트 구조체의 제2 게이트 유전체 층의 부분을 포함하고, 여기서 게1 게이트 유전체 층은 절연 구역에서 제2 게이트 유전체 층에 접촉한다. 실시예에서, FinFET 디바이스는 제1 핀 위의 제1 소스/드레인 구역으로서, 제1 소스/드레인 구역은 N-형 불순물로 도핑되어 있는, 제1 소스/드레인 구역; 및 제2 핀 위의 제2 소스/드레인 구역으로서, 제2 소스/드레인 구역은 P-형 불순물로 도핑되어 있는, 제2 소스/드레인 구역을 더 포함한다.
<부기>
1. 방법에 있어서,
제2 핀 위의 더미 게이트 구조체의 제2 부분(portion)을 유지하면서 제1 핀 위의 더미 게이트 구조체의 제1 부분을 제거하는 단계 - 상기 제1 부분을 제거하는 단계는 상기 제1 핀을 노출시키는 제1 리세스를 형성함 -;
상기 제1 리세스 내에 그리고 상기 제1 핀 위에 제1 게이트 유전체 재료를 형성하는 단계;
상기 제2 핀 위의 상기 더미 게이트 구조체의 제2 부분을 제거하는 단계 - 상기 제2 부분을 제거하는 단계는 상기 제2 핀을 노출시키는 제2 리세스를 형성함 -;
상기 제2 리세스 내에 그리고 상기 제2 핀 위에 제2 게이트 유전체 재료를 형성하는 단계 - 상기 제2 게이트 유전체 재료는 상기 제1 게이트 유전체 재료와 접촉함 -;
상기 제1 리세스 및 상기 제2 리세스를 도전성 재료로 충전하는(filling) 단계
를 포함하는 방법.
2. 부기 1에 있어서, 상기 제2 리세스는 상기 제1 게이트 유전체 재료의 적어도 일부분을 노출하는 것인 방법.
3. 부기 2에 있어서, 상기 제2 게이트 유전체 재료를 형성하는 단계는 상기 제2 리세스 내에 상기 제2 게이트 유전체 재료를 컨포멀하게(conformally) 형성하는 단계를 포함하고, 상기 제2 게이트 유전체 재료는 상기 제2 리세스에 의해 노출된 상기 제1 게이트 유전체 재료의 부분과 접촉하여 그를 따라 연장되는 것인 방법.
4. 부기 1에 있어서, 상기 더미 게이트 구조체의 제1 부분을 제거하는 단계는 이방성 에칭 프로세스를 포함하고, 상기 더미 게이트 구조체의 제2 부분을 제거하는 단계는 등방성 에칭 프로세스를 포함하는 것인 방법.
5. 부기 4에 있어서, 상기 이방성 에칭 프로세스는 제1 에칭 단계에 이어서 제2 에칭 단계에서 수행되고, 상기 제1 에칭 단계는 상기 제2 에칭 단계와는 상이한 에칭제를 사용하는 것인 방법.
6. 부기 1에 있어서, 상기 제1 게이트 유전체 재료를 형성하는 단계 후에 그리고 상기 더미 게이트 구조체의 제2 부분을 제거하는 단계 전에, 상기 제1 리세스를 제1 희생 재료로 충전하는 단계를 더 포함하는 방법.
7. 부기 6에 있어서, 상기 제1 희생 재료는 금속을 포함하는 것인 방법.
8. 부기 6에 있어서, 상기 제2 게이트 유전체 재료를 형성하는 단계 후에 그리고 상기 제1 리세스 및 상기 제2 리세스를 도전성 재료로 충전하는 단계 전에, 상기 제2 리세스를 제2 희생 재료로 충전하는 단계를 더 포함하는 방법.
9. 부기 8에 있어서, 상기 제1 희생 재료는 상기 제2 희생 재료와 동일한 재료인 것인 방법.
10. 부기 8에 있어서, 상기 제1 리세스 및 상기 제2 리세스를 도전성 재료로 충전하기 전에, 상기 제1 리세스 및 상기 제2 리세스로부터 상기 제1 희생 재료 및 상기 제2 희생 재료를 각각 제거하는 단계를 더 포함하는 방법.
11. 부기 10에 있어서, 상기 제1 희생 재료 및 상기 제2 희생 재료를 제거하기 전에, 상기 제1 희생 재료의 상부 부분 및 상기 제2 희생 재료의 상부 부분을 제거하기 위해 평탄화 프로세스를 수행하는 단계를 더 포함하는 방법.
12. 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET)를 형성하는 방법으로서,
기판 위의 제1 구역(region) 내에 제1 핀을 형성하는 단계;
상기 기판 위의 제2 구역 내에 제2 핀을 형성하는 단계 - 상기 제2 핀은 상기 제1 핀에 인접함 -;
상기 제1 핀 및 상기 제2 핀 위에 제1 게이트 구조체를 형성하는 단계;
제1 리세스를 형성하도록 상기 제1 구역 내의 상기 제1 게이트 구조체의 제1 부분을 제거하는 단계;
상기 제1 리세스의 측벽들 및 바닥(bottom)을 라이닝하는(lining) 제1 게이트 유전체 재료를 형성하는 단계;
상기 제1 리세스 내에 그리고 상기 제1 게이트 유전체 재료 위에 제1 재료를 퇴적하는(depositing) 단계;
제2 리세스를 형성하도록 상기 제2 구역 내의 상기 제1 게이트 구조체의 나머지 부분을 제거하는 단계 - 상기 제2 리세스는 상기 제1 게이트 유전체 재료의 제1 부분을 노출시킴 -;
상기 제2 리세스의 측벽들 및 바닥을 라이닝하는 제2 게이트 유전체 재료를 형성하는 단계;
상기 제2 리세스 내에 그리고 상기 제2 게이트 유전체 재료 위에 제2 재료를 퇴적하는 단계;
상기 제1 리세스 및 상기 제2 리세스로부터 상기 제1 재료 및 상기 제2 재료를 각각 제거하는 단계; 및
제1 게이트 전극 및 제2 게이트 전극을 형성하도록 상기 제1 리세스 및 상기 제2 리세스를 도전성 재료로 각각 충전하는 단계
를 포함하는 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
13. 부기 12에 있어서, 상기 제2 게이트 유전체 재료를 형성하는 단계는, 상기 제2 리세스에 의해 노출된 제1 게이트 유전체 재료의 제1 부분을 따라 상기 제2 게이트 유전체 재료의 제1 부분을 형성하는 단계를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
14. 부기 12에 있어서, 상기 제2 재료를 퇴적하는 단계는,
상기 제2 리세스 내에 그리고 상기 제1 재료 위에 제2 재료를 퇴적하는 단계; 및
상기 제2 재료의 상부 부분을 제거하고 상기 제1 재료를 노출시키기 위해 평탄화 프로세스를 수행하는 단계를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
15. 부기 12에 있어서, 상기 제2 게이트 유전체 재료를 형성하는 단계는, 상기 제1 게이트 유전체 재료 위에 상기 제2 게이트 유전체 재료를 형성하는 단계를 포함하고, 상기 제2 게이트 유전체 재료를 형성하는 단계 후에, 상기 제1 재료는 상기 제1 게이트 유전체 재료와 상기 제2 게이트 유전체 재료 사이에 있는 것인 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
16. 부기 12에 있어서, 상기 제1 구역은 P-형 디바이스 구역이고, 상기 제2 구역은 N-형 디바이스 구역인 것인 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
17. 핀 전계 효과 트랜지스터(FinFET) 디바이스로서,
기판 위의 제1 핀;
상기 기판 위에 있고 상기 제1 핀에 인접한 제2 핀;
상기 제1 핀 위의 제1 게이트 구조체 - 상기 제1 게이트 구조체는,
상기 제1 핀 위의 제1 게이트 유전체 층과,
상기 제1 게이트 유전체 층 위의 제1 게이트 전극을 포함함 -;
상기 제2 핀 위의 제2 게이트 구조체 - 상기 제2 게이트 구조체는,
상기 제2 핀 위의 제2 게이트 유전체 층과,
상기 제2 게이트 유전체 층 위의 제2 게이트 전극을 포함함 -
를 포함하며,
상기 제1 게이트 전극의 제1 측벽을 따른 상기 제1 게이트 유전체 층의 제1 부분은, 상기 제2 게이트 전극의 제2 측벽을 따른 상기 제2 게이트 유전체 층의 제2 부분과 접촉하는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스.
18. 부기 17에 있어서, 상기 제1 게이트 구조체는,
상기 제1 게이트 유전체 층 위의 캡핑층; 및
상기 캡핑층 위의 배리어층으로서, 상기 배리어층은 상기 제1 게이트 전극과 상기 캡핑층 사이에 있는 것인, 상기 배리어층을 더 포함하는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스.
19. 부기 18에 있어서, 상기 캡핑층은 티타늄 니트라이드(TiN)를 포함하고, 상기 배리어층은 탄탈 니트라이드(TaN)를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스.
20. 부기 17에 있어서, 상기 제1 게이트 유전체 층 및 상기 제2 게이트 유전체 층은 동일한 유전체 재료를 포함하고, 상기 동일한 유전체 재료는 상기 제1 핀으로부터 상기 제2 핀으로 계속 연장되는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    제2 핀 위의 더미 게이트 구조체의 제2 부분(portion)을 유지하면서 제1 핀 위의 더미 게이트 구조체의 제1 부분을 제거하는 단계 - 상기 제1 부분을 제거하는 단계는 상기 제1 핀을 노출시키는 제1 리세스를 형성함 -;
    상기 제1 리세스 내에 그리고 상기 제1 핀 위에 제1 게이트 유전체 재료를 형성하는 단계;
    상기 제2 핀 위의 상기 더미 게이트 구조체의 제2 부분을 제거하는 단계 - 상기 제2 부분을 제거하는 단계는 상기 제2 핀을 노출시키는 제2 리세스를 형성함 -;
    상기 제2 리세스 내에 그리고 상기 제2 핀 위에 제2 게이트 유전체 재료를 형성하는 단계 - 상기 제2 게이트 유전체 재료는 상기 제1 게이트 유전체 재료와 접촉함 -;
    제1 게이트 전극 및 제2 게이트 전극을 형성하도록 상기 제1 리세스 및 상기 제2 리세스를 도전성 재료로 각각 충전하는(filling) 단계
    를 포함하고,
    상기 제1 게이트 전극의 제1 측벽을 따른 상기 제1 게이트 유전체 재료의 제1 부분은, 상기 제2 게이트 전극의 제2 측벽을 따른 상기 제2 게이트 유전체 재료의 제2 부분과 접촉하는 것인 방법.
  2. 제1항에 있어서, 상기 제2 리세스는 상기 제1 게이트 유전체 재료의 적어도 일부분을 노출하는 것인 방법.
  3. 제2항에 있어서, 상기 제2 게이트 유전체 재료를 형성하는 단계는 상기 제2 리세스 내에 상기 제2 게이트 유전체 재료를 컨포멀하게(conformally) 형성하는 단계를 포함하고, 상기 제2 게이트 유전체 재료는 상기 제2 리세스에 의해 노출된 상기 제1 게이트 유전체 재료의 부분과 접촉하여 그를 따라 연장되는 것인 방법.
  4. 제1항에 있어서, 상기 더미 게이트 구조체의 제1 부분을 제거하는 단계는 이방성 에칭 프로세스를 포함하고, 상기 더미 게이트 구조체의 제2 부분을 제거하는 단계는 등방성 에칭 프로세스를 포함하는 것인 방법.
  5. 제4항에 있어서, 상기 이방성 에칭 프로세스는 제2 에칭 단계에 의해 뒤이어지는 제1 에칭 단계에서 수행되고, 상기 제1 에칭 단계는 상기 제2 에칭 단계와는 상이한 에칭제를 사용하는 것인 방법.
  6. 제1항에 있어서, 상기 제1 게이트 유전체 재료를 형성하는 단계 후에 그리고 상기 더미 게이트 구조체의 제2 부분을 제거하는 단계 전에, 상기 제1 리세스를 제1 희생 재료로 충전하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서, 상기 제1 희생 재료는 금속을 포함하는 것인 방법.
  8. 제6항에 있어서, 상기 제2 게이트 유전체 재료를 형성하는 단계 후에 그리고 상기 제1 리세스 및 상기 제2 리세스를 도전성 재료로 충전하는 단계 전에, 상기 제2 리세스를 제2 희생 재료로 충전하는 단계를 더 포함하는 방법.
  9. 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET)를 형성하는 방법으로서,
    기판 위의 제1 구역(region) 내에 제1 핀을 형성하는 단계;
    상기 기판 위의 제2 구역 내에 제2 핀을 형성하는 단계 - 상기 제2 핀은 상기 제1 핀에 인접함 -;
    상기 제1 핀 및 상기 제2 핀 위에 제1 게이트 구조체를 형성하는 단계;
    제1 리세스를 형성하도록 상기 제1 구역 내의 상기 제1 게이트 구조체의 제1 부분을 제거하는 단계;
    상기 제1 리세스의 측벽들 및 바닥(bottom)을 라이닝하는(lining) 제1 게이트 유전체 재료를 형성하는 단계;
    상기 제1 리세스 내에 그리고 상기 제1 게이트 유전체 재료 위에 제1 재료를 퇴적하는(depositing) 단계;
    제2 리세스를 형성하도록 상기 제2 구역 내의 상기 제1 게이트 구조체의 나머지 부분을 제거하는 단계 - 상기 제2 리세스는 상기 제1 게이트 유전체 재료의 측벽을 노출시킴 -;
    상기 제2 리세스의 측벽들 및 바닥을 라이닝하는 제2 게이트 유전체 재료를 형성하는 단계;
    상기 제2 리세스 내에 그리고 상기 제2 게이트 유전체 재료 위에 제2 재료를 퇴적하는 단계;
    상기 제1 리세스 및 상기 제2 리세스로부터 상기 제1 재료 및 상기 제2 재료를 각각 제거하는 단계; 및
    제1 게이트 전극 및 제2 게이트 전극을 형성하도록 상기 제1 리세스 및 상기 제2 리세스를 도전성 재료로 각각 충전하는 단계
    를 포함하는 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
  10. 핀 전계 효과 트랜지스터(FinFET) 디바이스로서,
    기판 위의 제1 핀;
    상기 기판 위에 있고 상기 제1 핀에 인접한 제2 핀;
    상기 제1 핀 위의 제1 게이트 구조체 - 상기 제1 게이트 구조체는,
    상기 제1 핀 위의 제1 게이트 유전체 층과,
    상기 제1 게이트 유전체 층 위의 제1 게이트 전극을 포함함 -;
    상기 제2 핀 위의 제2 게이트 구조체 - 상기 제2 게이트 구조체는,
    상기 제2 핀 위의 제2 게이트 유전체 층과,
    상기 제2 게이트 유전체 층 위의 제2 게이트 전극을 포함함 -
    를 포함하며,
    상기 제1 게이트 전극의 제1 측벽을 따른 상기 제1 게이트 유전체 층의 제1 부분은, 상기 제2 게이트 전극의 제2 측벽을 따른 상기 제2 게이트 유전체 층의 제2 부분과 접촉하는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스.
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