KR102284475B1 - 핀 전계 효과 트랜지스터 디바이스 및 방법 - Google Patents

핀 전계 효과 트랜지스터 디바이스 및 방법 Download PDF

Info

Publication number
KR102284475B1
KR102284475B1 KR1020190157757A KR20190157757A KR102284475B1 KR 102284475 B1 KR102284475 B1 KR 102284475B1 KR 1020190157757 A KR1020190157757 A KR 1020190157757A KR 20190157757 A KR20190157757 A KR 20190157757A KR 102284475 B1 KR102284475 B1 KR 102284475B1
Authority
KR
South Korea
Prior art keywords
gate
dielectric
metal gate
cut pattern
layer
Prior art date
Application number
KR1020190157757A
Other languages
English (en)
Other versions
KR20210024406A (ko
Inventor
린-유 후앙
셩-쑹 왕
치아-하오 창
티엔-루 린
유-밍 린
츠-하오 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210024406A publication Critical patent/KR20210024406A/ko
Application granted granted Critical
Publication of KR102284475B1 publication Critical patent/KR102284475B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

방법은, 기판 위로 돌출되는 핀 위에 제1 더미 게이트 및 제2 더미 게이트를 형성하는 단계; 제1 금속 게이트 및 제2 금속 게이트로 각각 제1 더미 게이트 및 제2 더미 게이트를 대체하는 단계; 제1 금속 게이트와 제2 금속 게이트 사이에 유전체 컷 패턴을 형성하는 단계 - 유전체 컷 패턴은 기판으로부터 제1 금속 게이트 및 제2 금속 게이트보다 더 멀리 연장됨 -; 패터닝된 마스크층을, 제1 금속 게이트, 제2 금속 게이트, 및 유전체 컷 패턴 위에 형성하는 단계 - 패터닝된 마스크층의 개구부는 개구부 아래에 위치하는 제1 금속 게이트의 일부, 제2 금속 게이트의 일부, 및 유전체 컷 패턴의 일부를 노출시킴 -; 제1 전기 도전성 물질로 개구부를 채우는 단계; 및 제1 전기 도전성 물질을 유전체 컷 패턴의 상면 아래로 리세싱하는 단계를 포함한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD}
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도의 이러한 개선은 최소 피처 크기의 반복적인 감소에 기인하고, 이로 인해 더 많은 구성 요소가 소정의 영역에 통합될 수 있다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor, FinFET) 디바이스는 집적 회로에서 점점 일반적으로 이용되고 있다. FinFET 디바이스는, 기판에서 돌출되는 반도체 핀을 포함하는 3차원 구조를 가진다. FinFET 디바이스의 도전성 채널 내에서의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물은 반도체 핀 주위를 감싼다. 예를 들어, 삼중 게이트 FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 세 개의 측면을 감싸서, 반도체 핀의 세 개의 측면에 도전성 채널을 형성한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 업계에서의 표준 관행에 따라, 다양한 피처는 비례에 맞게 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 사시도이다.
도 2 내지 도 7, 도 8a 내지 도 8c, 도 9, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 및 도 18a 내지 도 18c는 일 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스의 다양한 도면(예를 들어, 단면도, 평면도)을 도시한다.
도 19a 및 도 19b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 20a 및 도 20b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 21a 및 도 21b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 22a 및 도 22b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 23a 및 도 23b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 24a 및 도 24b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 25a 및 도 25b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 26a 및 도 26b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 27a 및 도 27b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 28a 및 도 28b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 29a 및 도 29b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 30a 및 도 30b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 31a 및 도 31b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 32a 및 도 32b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 33a 및 도 33b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 34a 및 도 34b는 일 실시예에 따른 FinFET 디바이스의 단면도를 도시한다.
도 35는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
아래의 개시는 본 발명의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록 구성 요소 및 배열의 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 추가적인 피처가 제1 및 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 구성 요소 또는 피처와 다른 구성 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 배향 외에도, 이용 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다른 방향으로 배향(90도 회전되거나 다른 배향으로 회전)될 수 있고, 본 개시에서 이용되는 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다. 본 개시의 설명 전체에 걸쳐서, 달리 명시되지 않는 한, 상이한 도면에서의 동일하거나 유사한 참조 번호는, 동일하거나 유사한 물질(들)을 이용하여 동일하거나 유사한 형성 방법에 의해 형성되는 동일하거나 유사한 구성 요소를 지칭한다.
본 개시의 실시예는 반도체 디바이스를 형성하는 컨텍스트에서, 특히 핀 전계 효과 트랜지스터(FinFET) 디바이스를 형성하는 컨텍스트에서 논의된다. 일부 실시예에서, 제1 금속 게이트 및 제2 금속 게이트는 게이트 라스트 공정에서 복수의 핀 위에 형성된다. 유전체 컷 패턴은 제1 금속 게이트와 제2 금속 게이트 사이에 형성되고, 핀으로부터 이격된다. 다음으로, 제1 금속 게이트 및 제2 금속 게이트 주위의 층간 유전체(Interlayer Dielectric, ILD)층이 제거되고, 제1 전기 도전성 물질이 제1 금속 게이트와 제2 금속 게이트 사이에 형성된다. 유전체 컷 패턴은 제1 전기 도전성 물질을 제1 부분 및 제2 부분으로 분리한다. 다음으로, 패터닝된 마스크층이 제1 금속 게이트, 제2 금속 게이트, 유전체 컷 패턴, 및 제1 전기 도전성 물질 위에 형성된다. 패터닝된 마스크층 내의 개구부는 제1 금속 게이트의 일부, 제2 금속 게이트의 일부, 및 유전체 컷 패턴의 일부를 노출시킨다. 다음으로, 개구부는 제2 전기 도전성 물질로 채워지고, 제2 전기 도전성 물질의 상면이 유전체 컷 패턴의 상면보다 기판에 더 가깝도록 제2 전기 도전성 물질이 리세싱된다. 따라서 유전체 컷 패턴은 자기 정렬 방식으로 제2 전기 도전성 물질을 제1 게이트 콘택트 및 제2 게이트 콘택트로 분리한다.
도 1은 FinFET(30)의 예를 사시도로 도시한다. FinFET(30)은 핀(64)을 가지는 기판(50)을 포함한다. 기판(50)은, 그 위에 형성되는 격리 영역(62)을 가지며, 핀(64)은 이웃하는 격리 영역(62)의 위로 그리고 그 사이에서 돌출된다. 게이트 유전체(66)는 핀(64)의 측벽을 따라 그리고 핀(64)의 최상면 위에 있고, 게이트 전극(68)은 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)은 게이트 유전체(66) 및 게이트 전극(68)의 양측의 핀 내에 있다. 도 1은 후속 도면에서 이용되는 기준 단면을 더 도시한다. 단면 B-B는 FinFET(30)의 게이트 전극(68)의 세로축을 따라 연장된다. 단면 A-A는 단면 B-B에 수직이며 핀(64)의 세로축을 따라 있고, 그리고 예를 들어, 소스/드레인 영역(80) 사이의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 A-A에 평행하고 핀(64) 외부에 있다. 단면 D-D는 단면 B-B에 평행하고, 게이트 전극(68) 외부에 있으며, 예를 들어 소스/드레인 영역(80)을 관통한다. 단면 A-A, 단면 B-B, 단면 C-C, 및 단면 D-D는 또한 도 9의 평면도에 도시되어 있다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
도 2 내지 도 7, 도 8a 내지 도 8c, 도 9, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 및 도 18a 내지 도 18c는 일 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스(100)의 다양한 도면(예를 들어, 단면도, 평면도)을 도시한다. FinFET 디바이스(100)는 다수의 핀 및 다수의 게이트 구조물을 제외하고는 도 1의 FinFET(30)과 유사하다. 도 2 내지 도 5는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하고, 도 6 및 도 7은 단면 A-A를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 8a, 도 8b, 및 도 8c는 각각 단면 A-A, 단면 B-B, 및 단면 C-C를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 9는 FinFET 디바이스(100)의 평면도이다. 도 10a 내지 도 18c는 다양한 제조 단계에서의 상이한 단면을 따른 FinFET 디바이스(100)의 단면도를 도시하며, 여기서 동일한 숫자(예를 들어, 10a, 10b, 및 10c)는 동일한 처리 단계에서의 FinFET 디바이스(100)의 단면도를 도시한다. 특히, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a는 FinFET 디바이스(100)의 평면도를 도시하며, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b 및, 도 18b는 각각의 평면도의 단면 C-C를 따른 FinFET 디바이스(100)의 단면도를 도시하고, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 및 도 18c는 각각의 평면도의 단면 D-D를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 명확성을 위해, 일부 도면은 FinFET 디바이스(100)의 일부만을 도시할 수 있으며, FinFET 디바이스(100)의 모든 피처가 도면에 도시되지는 않는다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않은 벌크 반도체, 절연체 상 반도체(Semiconductor-On-Insulator, SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은, 절연체층 상에 형성되는 반도체 물질의 층을 포함한다. 절연체층은 예를 들어 매립 산화물(Buried Oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어 포토리소그래피 및 에칭 기술을 이용하여 패터닝된다. 예를 들어, 패드 산화물층(52) 및 상부 패드 질화물층(56)과 같은 마스크층이 기판(50) 위에 형성된다. 패드 산화물층(52)은 예를 들어 열산화 공정을 이용하여 형성되는 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물층(52)은 기판(50)과 상부 패드 질화물층(56) 사이의 접착층으로서 작용할 수 있고 패드 질화물층(56)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물층(56)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화질화물 등 또는 이들의 조합으로 형성되며, 예를 들어 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition, LPCVD) 또는 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)을 이용하여 형성될 수 있다.
마스크층은 포토리소그래피 기술을 이용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 물질(미도시)을 이용하며, 포토레지스트 물질은 퇴적, 조사(노광), 및 현상되어 포토레지스트 물질의 일부를 제거한다. 잔존 포토레지스트 물질은, 본 예시에서의 마스크층과 같은, 하부 물질을 에칭과 같은 후속 처리 단계로부터 보호한다. 본 예시에서, 포토레지스트 물질은 도 3에 도시된 바와 같이 패드 산화물층(52) 및 패드 질화물층(56)을 패터닝하여 패터닝된 마스크(58)를 형성하는 데 이용된다.
패터닝된 마스크(58)는 이어서 기판(50)의 노출된 부분을 패터닝하여 트렌치(61)를 형성하는 데 이용되며, 이에 의해, 도 3에 도시된 바와 같이 인접한 트렌치(61) 사이에 반도체 핀(64)(핀(64)이라고도 지칭됨)을 규정한다. 일부 실시예에서, 반도체 핀(64)은 예를 들어 반응성 이온 에칭(Reactive Ion Etch, RIE), 중성 빔 에칭(Neutral Beam Etch, NBE) 등, 또는 이들의 조합을 이용하여 기판(50)에 트렌치를 에칭함으로써 형성된다. 에칭은 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는, 서로 평행하고 서로에 대해 가깝게 이격된 스트립(평면에서 볼 때)일 수 있다. 일부 실시예에서, 트렌치(61)는 연속적이고 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)이 형성된 후에, 패터닝된 마스크(58)는 에칭 또는 임의의 적절한 방법에 의해 제거될 수 있다.
도 4는, 이웃하는 반도체 핀(64) 사이에 절연 물질이 형성되어 격리 영역(62)을 형성하는 것을 도시한다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(High Density Plasma Chemical Vapor Deposition; HDP-CVD), 유동성 CVD(Flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 물질을 퇴적시키고, 이를 사후 경화에 의해 산화물과 같은 다른 물질로 변환시킴) 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 물질 및/또는 다른 형성 공정이 이용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성되는 실리콘 산화물이다. 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 화학적 기계적 연마(Chemical Mechanical Polish, CMP)와 같은 평탄화 공정이 임의의 과잉 절연 물질(그리고 존재하는 경우, 패터닝된 마스크(58))를 제거하고, 동일 평면에 위치하는 격리 영역(62)의 최상면 및 반도체 핀(64)의 최상면을 형성할 수 있다.
일부 실시예에서, 격리 영역(62)은 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에 라이너, 예를 들어, 라이너 산화물(미도시)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)/반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키도록 형성된다. 라이너 산화물(예를 들어, 실리콘 산화물)은 기판(50)/반도체 핀(64)의 표면층의 열 산화를 통해 형성되는 열 산화물일 수 있지만, 라이너 산화물을 형성하기 위해 다른 적절한 방법 또한 이용될 수 있다.
다음으로, 격리 영역(62)이 리세싱되어 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성한다. 격리 영역(62)은, 반도체 핀(64)의 상부가 격리 영역(62)의 상면 위로 돌출되도록 리세싱된다. 격리 영역(62)의 최상면은 (도시된 바와 같이) 평탄한 표면, 볼록한 표면, 오목한 평면(예를 들면 디싱), 또는 이들의 조합을 가질 수 있다. 격리 영역(62)의 최상면은 적절한 에칭에 의해 평평하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. 격리 영역(62)은 격리 영역(62)의 물질에 선택적인 것과 같은 허용 가능한 에칭 공정을 이용하여 리세싱될 수 있다. 예를 들어, 희석한 불화 수소(dilute hydrofluoric; dHF)산을 이용한 화학적 산화물 제거가 이용될 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정에서 형성될 수 있다. 일 예에서, 기판의 최상면 위에 유전체층이 형성될 수 있고; 유전체층을 관통해 트렌치가 에칭될 수 있고; 트렌치 내에서 호모에피택셜 구조물이 에피택셜 성장될 수 있으며; 호모에피택셜 구조물이 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세싱될 수 있다. 다른 예에서, 헤테로에피택셜 구조물이 핀에 이용될 수 있다. 예를 들어, 반도체 핀이 리세싱될 수 있고, 반도체 핀과는 상이한 물질이 그 자리에서 에피택셜 성장될 수 있다.
또 다른 예에서, 기판의 최상면 위에 유전체층이 형성될 수 있고; 유전체층을 관통해 트렌치가 에칭될 수 있고; 기판과는 상이한 물질을 이용하여 트렌치 내에서 헤테로에피택셜 구조물이 에피택셜 성장될 수 있으며; 헤테로에피택셜 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 유전체층이 리세싱될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 성장되는 물질은 성장 중에 인시츄(in situ) 도핑될 수 있고, 이는 이전의 또는 후속적인 주입을 배제할 수 있지만, 인시츄 도핑 및 주입 도핑이 함께 이용될 수 있다. 또한, PMOS 영역의 물질과는 상이한 물질을 NMOS 영역 내에서 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만 이들로 제한되지는 않는다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조물(75)이 형성되는 것을 도시한다. 더미 게이트 구조물(75)은, 일부 실시예에서 게이트 유전체(66) 및 게이트 전극(68)을 포함한다. 도 5는 또한 더미 게이트 구조물(75) 위의 마스크(70)를 도시한다. 더미 게이트 구조물(75)은 마스크층, 게이트층, 및 게이트 유전체층을 패터닝함으로써 형성될 수 있으며, 여기서 마스크층, 게이트층, 및 게이트 유전체층은 각각 마스크(70), 게이트 전극(68), 및 게이트 유전체(66)와 동일한 물질을 포함한다. 더미 게이트 구조물(75)을 형성하기 위해, 반도체 핀(64) 및 격리 영역(62) 상에 게이트 유전체층이 형성된다. 게이트 유전체층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 허용되는 기술에 따라 퇴적되거나 열성장될 수 있다. 게이트 유전체층의 형성 방법은 분자선 퇴적(Molecular-Beam Deposition; MBD), 원자층 퇴적(Atomic Layer Deposition, ALD), 플라즈마 강화 CVD(PECVD) 등을 포함할 수 있다.
게이트 유전체층 위에 게이트층이 형성되고, 게이트층 위에 마스크층이 형성된다. 게이트층은 게이트 유전체층 위에 퇴적된 다음, 예를 들어 CMP 공정에 의해 평탄화될 수 있다. 마스크층은 게이트층 위에 퇴적될 수 있다. 게이트층은, 예를 들어 폴리실리콘으로 형성될 수 있지만, 다른 물질 또한 이용될 수 있다. 마스크층은 예를 들어 실리콘 질화물 등으로 형성될 수 있다.
게이트 유전체층, 게이트층, 및 마스크층이 형성된 후에, 허용 가능한 포토리소그래피 및 에칭 기술을 이용해 마스크층이 패터닝되어 마스크(70)를 형성할 수 있다. 마스크(70)의 패턴은 적절한 에칭 기술에 의해 게이트층 및 게이트 유전체층으로 전사되어 각각 게이트 전극(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각 채널 영역을 덮는다. 게이트 전극(68)은 또한 각 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 도 5의 단면도에 하나의 더미 게이트 구조물(75)이 도시되어 있지만, 하나보다 더 많은 더미 게이트 구조물(75)이 반도체 핀(64) 위에 형성될 수 있다. 예를 들어, 도 9의 평면도는 반도체 핀(64) 위의 다수의 금속 게이트(97)(이는 후속 처리에서 더미 게이트 구조물을 대체함)를 도시한다.
도 6 내지 도 8a는 (핀의 세로 축을 따라) 단면 A-A를 따른 FinFET 디바이스(100)의 추가 처리의 단면도를 도시한다. 도 6에 도시된 바와 같이, 핀(64) 내에 경도핑 드레인(Lightly Doped Drain, LDD) 영역(65)이 형성된다. LDD 영역(65)은 주입 공정에 의해 형성될 수 있다. 주입 공정으로 핀(64)에 N형 또는 P형 불순물을 주입하여 LDD 영역(65)을 형성할 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역에 인접하다. LDD 영역(65)의 부분은 게이트 전극(68) 아래에서, FinFET 디바이스(100)의 채널 영역 내로 연장될 수 있다. 도 6은 LDD 영역(65)의 비제한적인 예를 도시한다. LDD 영역(65)의 다른 구성, 형상, 및 형성 방법 또한 가능하며, 본 개시의 범위 내에 포함되도록 전적으로 의도된다. 예를 들어, LDD 영역(65)은 게이트 스페이서(87)가 형성된 후에 형성될 수 있다.
여전히 도 6을 참조하면, LDD 영역(65)이 형성된 후에, 게이트 구조물 상에 게이트 스페이서(87)가 형성된다. 도 6의 예에서, 게이트 스페이서(87)는 게이트 전극(68)의 양 측벽 상에 그리고 게이트 유전체(66)의 양 측벽 상에 형성된다. 게이트 스페이서(87)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물 등과 같은 질화물 또는 이들의 조합으로 형성될 수 있고, 예를 들어 열 산화, CVD 또는 다른 적절한 퇴적 공정을 이용하여 형성될 수 있다. 게이트 스페이서(87)는 또한 반도체 핀(64)의 상면 및 격리 영역(62)의 상면 위로 연장될 수 있다.
도 6에 도시된 바와 같은 게이트 스페이서(87)의 형상 및 형성 방법은 단지 비제한적인 예이며, 다른 형상 및 형성 방법이 가능하다. 예를 들어, 게이트 스페이서(87)는 제1 게이트 스페이서(미도시) 및 제2 게이트 스페이서(미도시)를 포함할 수 있다. 제1 게이트 스페이서는 더미 게이트 구조물(75)의 양 측벽 상에 형성될 수 있다. 제1 게이트 스페이서가 각 더미 게이트 구조물(75)과 각 제2 게이트 스페이서 사이에 배치된 상태로, 제2 게이트 스페이서가 제1 게이트 스페이서 상에 형성될 수 있다. 제1 게이트 스페이서는 단면도에서 L자 형상을 가질 수 있다. 다른 예로서, 게이트 스페이서(87)는 에피택셜 소스/드레인 영역(80)(도 7 참조)이 형성된 후에 형성될 수 있다. 일부 실시예에서, 도 7에 도시된 에피택셜 소스/드레인 영역(80)의 에피택셜 공정 전에 제1 게이트 스페이서(미도시) 상에 더미 게이트 스페이서가 형성되고, 에피택셜 소스/드레인 영역(80)이 형성된 후에 더미 게이트 스페이서가 제거되고 제2 게이트 스페이서로 대체된다. 이러한 모든 실시예는 본 개시의 범위에 포함되도록 전적으로 의도된다.
다음으로, 도 7에 도시된 바와 같이, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은 핀(64)을 에칭하여 리세스를 형성하고, 금속 유기 CVD(Metal-Organic CVD, MOCVD), 분자선 에피택시(Molecular Beam Epitaxy, MBE), 액상 에피택시(Liquid Phase Epitaxy, LPE), 기상 에피택시(Vapor Phase Epitaxy, VPE), 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 등 또는 이들의 조합과 같은 적절한 방법을 이용하여 리세스 내에 물질을 에피택셜 성장시킴으로써 형성된다.
도 7에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 각 표면으로부터 융기된 표면(예를 들어, 핀(64)의 리세싱되지 않은 부분 위로 융기된 표면)을 가질 수 있고, 패싯(facet)을 가질 수 있다. 인접한 핀(64)의 소스/드레인 영역(80)이 병합되어 연속적인 에피택셜 소스/드레인 영역(80)을 형성할 수 있다. 일부 실시예에서, 인접한 핀(64)의 소스/드레인 영역(80)은 서로 병합되지 않고 별도의 소스/드레인 영역(80)으로 유지된다. 결과적인 FinFET이 n형 FinFET인 일부 실시예에서, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인으로 도핑된 실리콘 탄소(SiCP) 등을 포함한다. 결과적인 FinFET이 p형 FinFET인 대안적인 실시예에서, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)에 도펀트가 주입되어 소스/드레인 영역(80)을 형성한 후에, 어닐링 공정이 이어질 수 있다. 주입 공정은, 주입 공정으로부터 보호될 FinFET의 영역을 덮기 위한 포토레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역은 성장 중에 인시츄 도핑될 수 있다.
다음으로, 도 8a에 도시된 바와 같이, 제1 층간 유전체(Interlayer Dielectric, ILD)(90)가 도 7에 도시된 구조물 위에 형성되고, 게이트 라스트 공정(때때로 대체 게이트 공정이라 칭함)이 수행된다. 게이트 라스트 공정에서, 게이트 전극(68) 및 게이트 유전체(66)(도 7 참조)는 더미 구조물로 간주되어 제거되고, 활성 게이트 전극 및 활성 게이트 유전체로 대체된다. 활성 게이트 전극 및 활성 게이트 유전체는 총괄적으로 대체 게이트 또는 금속 게이트로 지칭될 수 있다.
일부 실시예에서, 제1 ILD(90)는 실리콘 산화물(SiO), 포스포실리케이트 유리(Phosphosilicate Glass, PSG), 보로실리케이트 유리(Borosilicate Glass, BSG), 붕소 도핑된 포스포실리케이트 유리(Boron-doped Phosphosilicate Glass; BPSG), 무도핑 실리케이트 유리(Undoped Silicate Glass, USG) 등과 같은 유전체 물질로 형성되고, CVD, PECVD, 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. CMP 공정과 같은 평탄화 공정이 수행되어 마스크(70)를 제거하고 제1 ILD(90)의 최상면을 평탄화하여, CMP 공정 후에 제1 ILD(90)의 최상면이 게이트 전극(68)의 최상면(도 7 참조)과 수평이 되도록 할 수 있다. 따라서, CMP 공정 후에, 일부 실시예에서, 게이트 전극(68)의 최상면이 노출된다.
일부 실시예에 따르면, 게이트 전극(68) 및 게이트 전극(68) 바로 아래의 게이트 유전체(66)는 에칭 단계(들)에서 제거되어, 리세스(미도시)가 형성되도록 한다. 각 리세스는 각 핀(64)의 채널 영역을 노출시킨다. 각 채널 영역은, 이웃하는 에피택셜 소스/드레인 영역(80) 쌍 사이에 배치될 수 있다. 더미 게이트 제거 중에, 더미 게이트 전극(68)이 에칭될 때 더미 게이트 유전체(66)가 에칭 정지층으로서 이용될 수 있다. 그 후, 더미 게이트 전극(68)이 제거된 후에, 더미 게이트 유전체(66)가 제거될 수 있다.
다음으로, 리세스 각각 내에 게이트 유전체층(96), 배리어층(94), 및 게이트 전극(98)을 연속적으로 형성함으로써, 리세스 내에 금속 게이트(97)가 형성된다. 도 8a에 도시된 바와 같이, 게이트 유전체층(96)은 리세스 내에 컨포멀하게 퇴적된다. 배리어층(94)은 게이트 유전체층(96) 위에 컨포멀하게 형성되고, 게이트 전극(98)이 리세스를 채운다. 도시되지는 않았지만, 일함수층(work function layer)이 예를 들어 게이트 유전체층(96)과 배리어층(94) 사이에 형성될 수 있다.
일부 실시예에 따르면, 게이트 유전체층(96)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체층(96)은 고-k 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체층(120)은 약 7.0보다 더 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트, 및 이들의 조합을 포함할 수 있다. 게이트 유전체층(96)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
일함수층은 게이트 유전체층(96) 위에 컨포멀하게 형성될 수 있다. 일함수층은 일함수층을 위한 임의의 적절한 물질을 포함한다. 금속 게이트(97)에 포함될 수 있는 예시적인 p형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p형 일함수 물질, 또는 이들의 조합을 포함한다. 금속 게이트(97)에 포함될 수 있는 예시적인 n형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일함수 물질, 또는 이들의 조합을 포함한다. 일함수 값은 일함수층의 물질 조성과 연관되고, 따라서 각 영역에 형성될 디바이스에서 목표 문턱 전압(Vt)이 달성되도록 제1 일함수층의 물질이 선택되어 일함수 값을 조정한다. 일함수층(들)은 CVD, PVD, ALD, 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다.
다음으로, 게이트 유전체층(96) 위에, 그리고 존재한다면 일함수층 위에 배리어층(94)이 컨포멀하게 형성된다. 배리어층(94)은 티타늄 질화물과 같은 전기 도전성 물질을 포함할 수 있지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 물질이 대안적으로 이용될 수 있다. 배리어층(94)은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 그러나, 스퍼터링 또는 MOCVD, ALD와 같은 다른 대안적인 공정이 대안적으로 이용될 수 있다.
다음으로, 게이트 전극(98)이 배리어층(94) 위에 형성된다. 게이트 전극(98)은 Cu, Al, W 등과 같은 금속 함유 물질, 이들의 조합, 또는 이들의 다층으로 제조될 수 있고, 예를 들어, 전기 도금, 무전해 도금, PVD, CVD, 또는 다른 적절한 방법에 의해 형성될 수 있다. CMP와 같은 평탄화 공정이 수행되어, 제1 ILD(90)의 최상면 위에 있는, 게이트 유전체층(96), 일함수층, 배리어층(94), 및 게이트 전극(98)의 물질의 과잉 부분을 제거할 수 있다. 게이트 전극(98), 배리어층(94), 일함수층, 및 게이트 유전체층(96)의 물질의 결과적인 잔존 부분은 따라서 FinFET 디바이스(100)의 금속 게이트(97)를 형성한다. 세 개의 금속 게이트(97)가 도 8a의 예에 도시되어 있다. 그러나, 당업자가 쉽게 알 수 있는 바와 같이, 세 개보다 더 많거나 더 적은 개수의 금속 게이트(97)가 FinFET 디바이스(100)를 형성하는 데 이용될 수 있다.
도 8b 및 도 8c는 도 8a의 FinFET 디바이스(100)를 도시하지만, 각각 단면 B-B 및 단면 C-C를 따른다. 도 8b는 핀(64) 및 핀(64) 위의 금속 게이트(97)를 도시한다. 도 8c는 STI(62) 위의 게이트 스페이서(87) 및 금속 게이트(97)를 도시한다. 핀(64)은 도 8c의 단면도에서 보이지 않는다는 점에 유의한다.
이제 도 9를 참조하면, 도 8a 내지 도 8c의 처리 단계 후의 FinFET 디바이스(100)의 평면도가 도시되어 있다. 간략화를 위해, FinFET 디바이스(100)의 모든 피처가 도시되지는 않는다. 예를 들어, 게이트 스페이서(87), 격리 영역(62), 및 소스/드레인 영역(80)은 도 9에 도시되지 않았다.
도 9에 도시된 바와 같이, 금속 게이트(97)(예를 들어, 97A/97B/97C/97D/97E/97F)는 반도체 핀(64)(예를 들어, 64A/64B)에 걸쳐서 위치한다. 후속 처리에서, 복수의 컷 패턴(106)(예를 들어, 도 14a 내지 도 14c 참조)이 금속 게이트(97) 사이에(또는 이에 인접하여) 형성된다. 컷 패턴(106)은 전기 도전성 물질(도 16a 내지 도 16c의 111 참조)을 개별 부분으로 컷팅(예를 들어, 분리)하는 데 이용될 것이며, 이에 의해, 상이한 소스/드레인 영역 간의 전기적 연결을 규정한다. 컷 패턴(106)은 또한 전기 도전성 물질(도 18a 내지 도 18c의 121 참조)을 개별 부분으로 분리하는 데 이용될 것이며, 이에 의해, 자기 정렬 방식으로 게이트 콘택트 플러그를 형성하는 데 이용될 것이다. 이는 이하에서 상세하게 설명한다.
이제 도 10a 내지 도 10c를 참조하면, 도 10a는 FinFET 디바이스(100)의 평면도를 도시한다. 핀(64)은 도 10a에서 가상선으로 도시되어 있다. (유전체층(103)의 위치에 대응하는) 금속 게이트(97)의 위치는 도 10a에 도시되어 있지 않지만, 도 14a, 도 15a, 도 16a, 및 도 18a에 도시되어 있다. 도 10b는 단면 C-C를 따른 FinFET 디바이스(100)의 단면도를 도시하고, 도 10c는 단면 D-D를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 금속 게이트(97)에 대한 단면 C-C 및 단면 D-D의 위치는 도 14a에 도시되어 있다. 간략화를 위해, 금속 게이트(97)(예를 들어, 게이트 전극(98), 배리어층(94), 및 게이트 유전체층(96))의 세부 사항은 도 10b 및 후속 도면에 도시되지 않음에 유의한다.
도 10a 내지 10c에 도시된 바와 같이, 금속 게이트(97)는, 예를 들어 이방성 에칭 공정에 의해 게이트 스페이서(87)의 상면 아래로 리세싱된다. 결과적으로, 금속 게이트(97)를 리세싱함으로써 게이트 스페이서(87) 사이에 리세스가 생성된다. 게이트 스페이서(87)의 최상부는 또한 도 10b에 도시된 바와 같이 이방성 에칭 공정에 의해 제거될 수 있다. 다음으로, 게이트 스페이서(87) 사이의 리세스를 채우도록 유전체층(103)이 형성된다. 유전체층(103)은 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO 등과 같은 적절한 유전체 물질을 포함할 수 있고, CVD, PVD 등과 같은 적절한 형성 방법, 또는 이들의 조합에 의해 형성될 수 있다. 유전체층(103)은 자기 정렬 방식으로 형성될 수 있고, 유전체층(103)의 측벽은 게이트 스페이서(87)의 측벽과 각각 정렬될 수 있다. CMP와 같은 평탄화 공정이 수행되어 유전체층(103)의 상면을 평탄화할 수 있다.
유전체층(103)이 형성된 후에, 제1 ILD(90)와 동일하거나 유사할 수 있는 유전체층(92)이 제1 ILD(90) 위에 그리고 유전체층(103) 위에 형성되고, 그 후에 하드 마스크층(101)(예를 들어, 산화물 또는 질화물층)이 유전체층(92) 위에 형성된다. 예시적인 실시예에서, 제1 ILD(90) 및 유전체층(92) 둘 다는 산화물(예를 들어, 실리콘 산화물)로 형성되고, 따라서, 제1 ILD(90) 및 유전체층(92)은 이하에서 산화물(90/92)로 총칭될 수 있다.
도 10c는 단면 D-D를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 10c는 기판(50) 및 STI(62) 위로 돌출되는 핀(64)을 도시한다. 도 10c는 제1 ILD(90), 유전체층(92), 및 하드 마스크층(101)을 더 도시한다.
다음으로, 도 11a 내지 도 11c에서, 하드 마스크층(101) 내에 개구부(102)가 형성되어 하드 마스크층(101)을 패터닝한다. 개구부(102)는 금속 게이트(97) 사이의 위치에 형성되고, 핀(64)으로부터 이격된다. 포토리소그래피 및 에칭과 같은 적절한 방법이 개구부(102)를 형성하는 데 이용될 수 있다. 형성된 후, 패터닝된 하드 마스크층(101)은, 등방성 에칭 공정과 같은 에칭 공정을 이용하여 유전체층(92) 및 제1 ILD(90)를 패터닝하기 위한 에칭 마스크로서 이용된다. 에칭 공정은 유전체층(92)의 부분 및 제1 ILD(90)의 부분을 제거한다. 도 11b 및 도 11c에 도시된 바와 같이, 개구부(102)는 제1 ILD(90)로 연장되고, 경사진 측벽을 가진다. 예를 들어, 개구부(102)가 기판(50)을 향해 연장됨에 따라, 개구부(102)의 폭이 감소될 수 있다. 개구부(102) 아래에 놓이는 STI(62)의 부분은 에칭 공정 후에 노출될 수 있다. 도 11b의 예에서, 유전체층(103)의 측벽 및 게이트 스페이서(87)의 측벽이 개구부(102)에 의해 노출된다.
다음으로, 도 12a 내지 도 12c에서, 개구부(102)를 부분적으로 채우도록 유전체 물질(105)이 형성된다. 일부 실시예에서, 유전체 물질(105)은 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi 등을 포함하고, CVD, PVD 등과 같은 적절한 형성 방법 또는 이들의 조합에 의해 형성된다.
다음으로, 도 13a 내지 도 13c에서, 유전체 물질(105)과는 상이한(예를 들어, 상이한 조성을 가지는) 유전체 물질(107)이 유전체 물질(105) 위에 형성되어 개구부(102)의 나머지 부분을 채운다. 후속 처리에서 에칭 선택성을 제공하기 위해, 유전체 물질(107)은 유전체층(103)과는 상이하다(예를 들어, 상이한 조성을 가짐). 일부 실시예에서, 유전체 물질(107)은 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi 등을 포함하고, CVD, PVD 등과 같은 적절한 형성 방법 또는 이들의 조합에 의해 형성된다. 유전체 물질(107)은 하드 마스크층(101)의 상면 위에 형성될 수 있다. 일부 실시예에서, 하드 마스크층(101)의 상면으로부터 유전체 물질(107)의 과잉 부분을 제거하도록 CMP와 같은 평탄화 공정이 수행된다. 다른 실시예에서, 평탄화 공정이 생략되고, 하드 마스크층(101)의 상면 위의 유전체 물질(107)의 부분은 후속 처리에서 하드 마스크층(101)과 함께 제거된다.
다음으로, 도 14a 내지 도 14c에서, 하드 마스크층(101) 및 하드 마스크층(101) 위의/내의 유전체 물질(107)의 부분이, 존재한다면, 제거된다. 또한, 제1 ILD(90) 및 유전체층(92)도 제거되고, 핀(64)이 노출된다. 하드 마스크층(101), 유전체 물질(107)의 부분, 제1 ILD(90), 및 유전체층(92)의 제거는 CMP 공정, 건식 에칭 공정(예를 들어, 플라즈마 공정), 습식 에칭 공정 등, 또는 이들의 조합과 같은 하나 이상의 적절한 에칭 공정에 의해 수행된다. 예를 들어, CMP 공정이 먼저 수행되어 하드 마스크층(101) 및 하드 마스크층(101) 위의/내의 유전체 물질(107)의 부분을 제거할 수 있다. 다음으로, 제1 ILD(90) 및 유전체층(92)의 물질에 대해 선택적인(예를 들어, 더 높은 에칭 속도를 가지는) 에천트(etchant)를 이용한 에칭 공정(예를 들어, 건식 에칭 또는 습식 에칭)이 수행되어 제1 ILD(90) 및 유전체층(92)을 제거할 수 있다.
도 14a 내지 도 14c의 예에서, 금속 게이트(97) 각각은 유전체층(103) 각 부분 바로 아래에 있다. 따라서, 도 14a의 평면도에서, 각 금속 게이트(97) 및 각 게이트 스페이서(87)는 유전체층(103)의 각 부분과 동일한 경계를 가진다. 결과적으로, 평면도(예를 들어, 도 14a, 도 15a, 도 16a, 및 도 18a)에서의 유전체층(103)의 위치는 금속 게이트(97)의 위치에 대응한다. 따라서, 도 14a는, 도시된 핀(64) 위에서 금속 게이트(97) 각각이 연속적으로 연장되는 것을 보여준다.
유전체층(92) 및 제1 ILD(90)가 제거된 후에, 인접한 금속 게이트(97) 사이에 개구부(104)(예를 들어, 트렌치)가 형성된다. 개구부(104)는, 각 금속 게이트(97)로부터 멀리 향하는 게이트 스페이서(87)의 측벽을 노출시키고, 유전체층(103)의 측벽을 노출시킨다. 핀(64)도 노출된다. 이하의 설명에서, 동일한 개구부(102)(도 12a 내지 12c 참조) 내에 있는 유전체 물질(105) 및 상부 유전체 물질(107)은 총괄적으로 컷 패턴(106) 또는 유전체 컷 패턴(106)으로 지칭된다. 예를 들어, 도 14a는 여덟 개의 컷 패턴(106)을 도시한다.
도 14c는 일부 실시예에서 개구부(102)(도 12b 및 도 12c 참조)의 테이퍼형 측벽으로 인해 형성되는 컷 패턴(106)의 테이퍼형 측벽을 도시한다. 도 14c는 컷 패턴(106)의 테이퍼형 측벽을 따르는 산화물(90/92)의 잔류부를 추가로 도시한다.
다음으로, 도 15a 내지 도 15c에서, 라이너(109)가 도 14a 내지 도 14c에 도시된 구조물의 측벽을 따라 형성된다. 도 14a 내지 도 14c에 도시된 구조물 위에 컨포멀 라이너층(예를 들어, 유전체층)을 형성한 다음, 라이너층의 수평 부분을 제거하기 위한 이방성 에칭을 수행함으로써 라이너(109)가 형성될 수 있다. 일부 실시예에서, 라이너(109)는 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO 등과 같은 유전체 물질로 형성된다. 다른 실시예에서, 라이너(109)는 생략된다.
다음으로, 도 16a 내지 도 16c에서, Cu, W, Al, Co 등 또는 이들의 조합과 같은 전기 도전성 물질(111)이 개구부(104)(예를 들어, 트렌치, 도 15a 내지 도 15c 참조) 내에 형성된다. 도시되지는 않았지만, 전기 도전성 물질(111)이 형성되기 전에, 개구부(104)의 측벽 및 최하부를 따라 배리어층이 컨포멀하게 형성될 수 있다. 배리어층은 TiN, TaN, Ti, Ta 등을 포함할 수 있고, 예를 들어 PECVD, 스퍼터링, MOCVD, ALD 등을 이용하여 형성될 수 있다. 다음으로, 전기 도전성 물질(111)과 유전체 물질(103/107) 사이에서 동일 평면 내의 상면을 달성하기 위해, CMP와 같은 평탄화 공정이 수행된다. 평탄화 공정은 유전체 물질(107)의 적어도 상부를 제거할 수 있음에 유의한다. 평탄화 공정 후에, 유전체 물질(105)의 높이(T1)는 약 2 nm 내지 약 100 nm이고, 유전체 물질(107)의 높이(T2)는 약 0 nm 내지 약 100 nm이다. 컷 패턴(106)의 상면(106U)은 금속 게이트(97)의 상면보다 더 높다(기판(50)으로부터 더 멀다). 라이너(109)의 두께(T4)는 약 0 nm 내지 약 20 nm이다. 컷 패턴(106)은 전기 도전성 물질(111)을 개별 부분들(예를 들어, 별개의 불연속 부분들)로 분리한다는 점에 유의한다. 이들 분리된 부분들은 상이한 핀(64) 위에 배치된 소스/드레인 영역 사이의 상이한 전기적 연결을 규정한다. 예를 들어, 컷 패턴(106)의 상이한 위치를 규정함으로써, 소스/드레인 영역의 상이한 전기적 연결이 달성될 수 있다.
진보된 처리 노드에서 피처 크기가 계속 축소됨에 따라, 컷 패턴(106)을 형성하는 것이 점점 어려워지고 있다. 본 개시의 이점을 이해하도록, 패터닝된 하드 마스크층(101')(미도시)을 이용하여 제1 ILD(90) 및 유전체층(92)을 단순히 패터닝함으로써 컷 패턴이 형성되는 기준 방법을 고려하며, 여기서, 패터닝된 하드 마스크층(101')은 도 12a의 패터닝된 하드 마스크층(101)과 상보적이다. 다시 말해서, 패터닝된 하드 마스크층(101')은 도 12a의 개구부(102)의 위치에 배치된 작고 분리된 직사각형 조각(예를 들어, 여덟 조각)을 포함한다. 그러나, 패터닝된 하드 마스크층(101')의 이러한 작고 분리된 직사각형 조각은, 컷 패턴을 형성하기 위한 패터닝 공정 중에 박리될 수 있고(peel off), 이에 의해, 패터닝된 하드 마스크층(101') 아래에 정확한 컷 패턴을 형성하지 못하고, 결과적으로 후속 처리에서 전기 도전성 물질(111)의 상이한 부분의 단락 회로를 초래할 수 있다.
대조적으로, 현재 개시된 방법은 기준 방법의 박리 문제를 피하므로, 컷 패턴(106)이 정확하게 형성된다. 컷 패턴(106)의 크기 및 물질은 컷 패턴(106)이 후속 처리를 견뎌낼 만큼 충분히 강하다는 것을 보장한다. 예를 들어, 패터닝된 하드 마스크층(101')을 이용하여 제1 ILD(90)와 유전체층(92)을 패터닝함으로써 컷 패턴이 형성되는 전술한 기준 방법과 비교하여, 현재 개시된 컷 패턴(106)은 더 두꺼우며, 따라서 후속 처리(예를 들어, 에칭)를 더 잘 견뎌낼 수 있고, 이에 의해, 박리 문제를 줄이거나 피할 수 있다. 또한, 본 개시의 컷 패턴(106)의 물질(들)은 산화물(90/92)의 물질(예를 들어, 실리콘 산화물)보다 더 나은 물리적 특성을 가진다. 예를 들어, 컷 패턴(106)의 물질(들)은 밀도가 더 높고, 다공성이 더 낮으며, 그리고/또는 에칭에 대한 내성이 더 크다(예를 들어, 에칭 속도가 더 느림). 더 나은 물리적 특성은, 도 14a 내지 도 14c에 도시된 바와 같이 제1 ILD(90) 및 유전체층(92)을 제거하기 위한 에칭 공정 동안 컷 패턴(106)이 손상되는 것을 방지하도록 도우며, 따라서, 전술한 단락 문제를 피한다. 또한, 컷 패턴(106)의 물질의 더 나은 물리적 특성은 인접한 소스/드레인 영역 사이에서의 시간 의존적 절연 파괴(Time-Dependent Dielectric Break-Down, TDDB) 성능을 개선시킨다.
다음으로, 도 17a 내지 도 17c에서, 전기 도전성 물질(111)이 에치 백(예를 들어, 리세싱)되고, (리세싱된) 전기 도전성 물질(111) 위에 유전체층(119)이 형성된다. 일부 실시예에서, 유전체층(119)은 유전체 물질(105) 및 유전체층(103)과 동일하고(예를 들어, 동일한 조성을 가짐), 유전체 물질(107)은 유전체 물질(105) 및 유전체층(103)과는 상이하다(예를 들어, 상이한 조성을 가짐). 일부 실시예에서, 유전체층(119)은 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO 등을 포함하고, CVD, PVD 등과 같은 적절한 형성 방법 또는 이들의 조합에 의해 형성된다. 유전체층(119)이 형성된 후에 평탄화 공정이 수행되어, 유전체층(119)의 상면이 유전체층(103)의 상면과 수평이 되도록 할 수 있다.
다음으로, 컷 패턴(106), 유전체층(119), 및 금속 게이트(97) 위에 에칭 정지층(117)이 형성되고, 에칭 정지층(117) 위에 마스크층(115)이 형성된다. 에칭 정지층(117)은 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화질화물 등과 같은 적절한 물질을 포함할 수 있고, PVD, CVD, 스퍼터링 등에 의해 형성될 수 있다. 마스크층(115)은 예를 들어 산화물일 수 있으며, 임의의 적절한 방법에 의해 형성될 수 있다.
다음으로, 예를 들어 포토리소그래피 및 에칭 기술을 이용하여 마스크층(115) 내에 개구부(118)가 형성된다. 개구부(118)는 에칭 정지층(117)을 관통해 연장될 수 있다. 다음으로, 패터닝된 마스크층(115)을 에칭 마스크로서 이용하여 이방성 에칭 공정이 수행되어 유전체층(103)의 일부를 제거하고, 개구부(118) 바로 아래의 컷 패턴(106) 및 금속 게이트(97)가 노출된다. 유전체 물질(107)과 유전체층(103) 간의 에칭 선택성으로 인해, 에칭 공정은 유전체 물질(107)을 실질적으로 침식하지 않으면서 유전체층(103)을 제거한다는 점에 유의한다. 도 17b의 예에서, 유전체층(103)의 잔류 부분은 게이트 스페이서(87)와 에칭 정지층(117) 사이의 개구부(118)의 측벽에 남는다.
개구부(118)는 컷 패턴(106) 및 컷 패턴(106)의 양측의 금속 게이트(97)를 노출시킨다는 점에 유의한다. 컷 패턴(106)의 상면은 금속 게이트(97)의 상면보다 더 높다(예를 들어, 기판(50)으로부터 더 멀다). 도 17a 내지 도 17c의 예에서, 컷 패턴(106)은 두 개의 상이한 유전체 물질, 예를 들어, 유전체 물질(107)로 형성되는 상부층 및 유전체 물질(105)로 형성되는 하부층을 포함한다. 컷 패턴(106)의 이중층 구조는 유전체 물질의 선택에 유연성을 제공한다. 예를 들어, 유전체 물질(107)은, 개구부(118)의 형성 중에 유전체 물질(107)과 유전체층(103) 사이에 에칭 선택성을 제공하도록 선택될 수 있고, 유전체 물질(105)은, 인접한 소스/드레인 영역 사이에서 더 나은 TDDB 성능을 제공하도록 선택될 수 있다. 그러나, 컷 패턴(106)의 이중층 구조는 더 많은 처리 단계를 필요로 할 수 있고, 컷 패턴(106)이 단일 유전체 물질로 형성되는 단일층 컷 패턴(106)(예컨대 도 27a 및 도 27b의 106 참조)보다 형성 비용이 더 많이 들 수 있다. 그러나, 단일층 컷 패턴(106)의 유전체 물질은 (예를 들어, 인접한 소스/드레인 영역 사이에서의) 양호한 TDDB 성능과 유전체층(103)에 대한 에칭 선택성 둘 다를 제공해야 하기 때문에, 단일층 컷 패턴(106)을 위한 유전체 물질의 선택은 이중층 컷 패턴(106)보다 더 제한적일 수 있다.
다음으로, 도 18a 내지 도 18c에서, 개구부(118) 내에 전기 도전성 물질(121)(예를 들어, Cu, W, Al, Co 등)이 형성된다. 전기 도전성 물질(121)은 개구부(118)를 채우며, 마스크층(115)의 상면 위에 형성될 수 있다. 다음으로, 마스크층(115), 에칭 정지층(117), 그리고 컷 패턴(106)의 상면 위에 배치된 전기 도전성 물질(121)의 과잉 부분이, 예를 들어 CMP 공정, 건식 에칭, 습식 에칭, 또는 이들의 조합에 의해 제거된다. 도 18b에 도시된 바와 같이, 유전체 물질(107), 전기 도전성 물질(121), 유전체층(119), 및 유전체층(103) 사이에 동일 평면 내의 상면이 달성된다. 컷 패턴(106)이 전기 도전성 물질(121)을 두 개의 분리된 게이트 콘택트(121)(게이트 콘택트 플러그라고도 칭함)로 분리하고, 이때 각 게이트 콘택트(121)는 각 하부 금속 게이트(97)에 연결된다는 점에 유의한다.
개구부(118)(도 17a 내지 도 17c 참조)의 폭은 게이트 콘택트(121) 각각의 폭보다 더 크고, 게이트 콘택트(121)는 컷 패턴(106)을 이용하여 자기 정렬 방식으로 형성된다는 점에 유의한다. 이것은 본 개시의 다른 이점을 설명한다. 진보된 처리 노드에서 피처 크기가 계속 축소됨에 따라, 종래의 포토리소그래피의 분해능은 게이트 콘택트(121) 각각에 대한 개별 개구부를 형성하기에 충분하지 않을 수 있다. 개시된 방법은 종래의 포토리소그래피를 이용하여 더 큰 개구부(예를 들어, 118)가 형성될 수 있도록 하며, 컷 패턴(106)을 이용하여 개구부(118) 내의 충전 금속을 분리함으로써 더 작은 게이트 콘택트(예를 들어, 121)가 자기 정렬 방식으로 형성된다. 이는 제조 비용을 절감(예를 들어, 포토리소그래피 툴에 있어서 덜 엄격한 요건)시키는 데 도움이 되며, 생산 수율을 개선시킬 수 있다(예를 들어, 자기 정렬된 게이트 콘택트는 형성하기 더 쉬우며 높은 종횡비의 개구부를 채우는 것과 연관된 문제를 가질 가능성이 더 적다).
일부 실시예에서, 유전체층(119)의 두께(T3)는 약 0 nm 내지 약 50 nm이다. 일부 실시예에서, 게이트 콘택트(121)의 측벽의 유전체층(103)의 잔류 부분의 폭(T6)은 약 0 nm 내지 약 30 nm이다. 유전체층(103)의 중간을 따라 측정된, 금속 게이트(97) 위의 유전체층(103)의 두께(T7)는 약 1 nm 내지 약 80 nm일 수 있다. 유전체층(103)의 모퉁이(예를 들어, 게이트 스페이서(87) 바로 위)에서 측정된 유전체층(103)의 두께(T8)는 약 0 nm 내지 약 60 nm일 수 있다. 컷 패턴(106)의 측벽을 따른 잔류 산화물(90/92)의 두께(T9)는 약 0 nm 내지 약 30 nm일 수 있다.
FinFET 디바이스(100)의 제조를 완료하도록, 추가 유전체층의 형성 및 소스/드레인 콘택트의 형성과 같은 추가 처리가 수행될 수 있다. 자세한 내용은 여기에서 다루지 않는다.
개시된 실시예에 대한 변형 및 수정이 가능하며, 본 개시의 범위 내에 포함되도록 전적으로 의도된다. 예를 들어, 컷 패턴(106)은 두 개의 상이한 유전체 물질(예를 들어, 105 및 107)로 형성되는 대신에 단일 유전체 물질(예를 들어, 105)로 형성될 수 있다. 다른 예로서, 전기 도전성 물질(111) 위의 유전체층(119)은 생략될 수 있다. 또 다른 예로서, 라이너(109)는 생략될 수 있다. 추가적인 예로서, 개구부(102)(도 11a 내지 도 11c 참조)를 형성하기 위한 에칭 공정은 개구부(102)의 최하부에 일부 잔류 산화물(90/92)을 남겨 두어, 잔류 산화물(90/92)이 컷 패턴(106)과 기판(50) 사이에 남을 수 있다. 이러한 변형예는 상이한 실시예를 형성하도록 조합될 수 있으며, 이 중 일부는 아래에서 논의된다.
도 19a 내지 도 34b는 다양한 대안적인 실시예를 도시하고, 동일한 숫자를 갖지만 상이한 문자를 갖는 도면(예를 들어, 도 19a 및 도 19b)은 동일한 실시예를 나타내지만 상이한 단면을 따라 도시된다. 예를 들어, 도 19a는 단면 C-C를 따른 FinFET 디바이스의 단면도를 도시하고, 도 19b는 단면 D-D를 따른 FinFET 디바이스의 단면도를 도시한다.
이제 도 19a 및 도 19b를 참조하면, 도 19a 및 도 19b는, 도 18a 내지 도 18c의 FinFET 디바이스(100)와 유사하지만 라이너(109)가 없는 FinFET 디바이스의 단면도를 도시한다. 도 18c의 컷 패턴(106)의 테이퍼형 측벽을 따른 산화물(90/92)은 도 19b의 예에 도시되어 있지 않음에 유의한다. 이것은 도 16a 내지 도 16c에 도시된 처리 단계에서 전기 도전성 물질(111)이 형성되기 전에 사전 세정 공정(예를 들어, 에칭 공정)이 수행될 수 있기 때문이다. 라이너(109)가 형성되어 있지 않으면, 사전 세정 공정은 산화물(90/92)을 소실시킬 수 있다. 라이너(109)가 형성되는 실시예(예를 들어, 도 18c 참조)에서, 라이너(109)는 사전 세정 공정으로부터 산화물(90/92)을 보호하며, 따라서, 형성되는 디바이스 내에 산화물(90/92)이 남는다.
도 20a 및 도 20b는, 도 19a 내지 도 19c의 FinFET 디바이스와 유사하지만 컷 패턴(106) 아래에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다. 일부 실시예에서, 컷 패턴(106) 아래의 산화물(90/92)의 두께(T5)는 약 0 nm 내지 약 60 nm일 수 있다. 일부 실시예에서, 컷 패턴(106)의 테이퍼형 측벽으로 인해, 컷 패턴(106)이 기판(50)으로부터 멀리 연장됨에 따라서, 컷 패턴(106)의 측벽과 게이트 스페이서(87) 사이의 거리가 감소한다. 예를 들어, 유전체 물질(105)의 하면에서 측정된, 컷 패턴(106)의 측벽과 각 게이트 스페이서(87) 사이의 거리(D2)는 약 0 nm 내지 약 30 nm일 수 있고, 유전체 물질(107)의 하면에서 측정된, 컷 패턴(106)의 측벽과 각 게이트 스페이서(87) 사이의 거리(D1)는 약 0 nm 내지 약 20 nm일 수 있다. 컷 패턴(106)의 측벽(예를 들어, 유전체 물질(105)의 측벽 또는 유전체 물질(107)의 측벽)과 기판(50)의 상면 사이에서 측정된 각도(α)는 약 65도 내지 95도일 수 있다.
도 21a 및 도 21b는, 도 18a 내지 도 18c의 FinFET 디바이스(100)와 유사하지만 유전체층(103)에 대해 상이한 형상을 가지는 FinFET 디바이스의 단면도를 도시한다. 특히, 도 21a에 도시된 유전체층(103)은 상부 및 하부를 가지는 T자형 단면을 가지고, 상부의 하면과 하부의 측벽 사이의 각도는 실질적으로 직각이다. 대조적으로, 도 18b에 도시된 유전체층(103)은 유전체층(103)의 상부와 하부를 연결하는 매끄러운 만곡된 측벽을 가진다.
도 22a 및 도 22b는, 도 18a 내지 도 18c의 FinFET 디바이스(100)와 유사하지만 컷 패턴(106)의 아래 및 주위에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다.
도 23a 및 도 23b는, 도 18a 내지 도 18c의 FinFET 디바이스(100)와 유사하지만 라이너(109)가 없고 유전체층(119)이 없는 FinFET 디바이스의 단면도를 도시한다.
도 24a 및 도 24b는, 도 23a 및 도 23b의 FinFET 디바이스와 유사하지만 컷 패턴(106) 아래에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다.
도 25a 및 도 25b는, 도 18a 내지 도 18c의 FinFET 디바이스(100)와 유사하지만 유전체층(119)이 없는 FinFET 디바이스의 단면도를 도시한다.
도 26a 및 도 26b는, 도 25a 및 25b의 FinFET 디바이스와 유사하지만 컷 패턴(106) 아래에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다.
도 27a 및 도 27b는, 도 18a 내지 도 18c의 FinFET 디바이스(100)와 유사하지만 라이너(109)가 없고 유전체 물질(107)이 없는 FinFET 디바이스의 단면도를 도시한다. 다시 말해서, 컷 패턴(106)은 단일 물질(예를 들어, 105)로 형성된다. 컷 패턴(106)이 (유전체 물질(105 및 107)이 아니라) 유전체 물질(105)로만 형성되는 실시예에서, 유전체 물질(105)은 유전체층(103)과는 상이하여(예를 들어, 상이한 조성을 가져서), 게이트 콘택트(121)를 형성하기 위한 공정에서 에칭 선택성을 제공한다.
도 28a 및 도 28b는, 도 27a 및 도 27b의 FinFET 디바이스와 유사하지만 컷 패턴(106) 아래에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다.
도 29a 및 도 29b는, 도 27a 및 도 27b의 FinFET 디바이스와 유사하지만 라이너(109)를 가지는 FinFET 디바이스의 단면도를 도시한다.
도 30a 및 도 30b는, 도 29a 및 도 29b의 FinFET 디바이스와 유사하지만 컷 패턴(106) 아래에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다.
도 31a 및 도 31b는, 도 27a 및 도 27b의 FinFET 디바이스와 유사하지만 유전체층(119)이 없는 FinFET 디바이스의 단면도를 도시한다.
도 32a 및 도 32b는, 도 31a 및 도 31b의 FinFET 디바이스와 유사하지만 컷 패턴(106) 아래에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다.
도 33a 및 도 33b는, 도 27a 및 도 27b의 FinFET 디바이스와 유사하지만, 라이너(109)를 가지며 유전체층(119)이 없는 FinFET 디바이스의 단면도를 도시한다.
도 34a 및 도 34b는, 도 33a 및 도 33b의 FinFET 디바이스와 유사하지만, 컷 패턴(106) 아래에 잔류 산화물(90/92)을 가지는 FinFET 디바이스의 단면도를 도시한다.
도 35는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다. 도 35에 도시된 실시예 방법은 많은 가능한 실시예 방법 중의 예일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 35에 도시된 다양한 단계는 추가, 제거, 대체, 재배열, 및 반복될 수 있다.
도 35를 참조하면, 단계(1010)에서, 핀 위에 제1 더미 게이트 및 제2 더미 게이트가 형성되며, 핀은 기판 위로 돌출된다. 단계(1020)에서, 제1 금속 게이트 및 제2 금속 게이트로 각각 제1 더미 게이트 및 제2 더미 게이트가 대체된다. 단계(1030)에서, 제1 금속 게이트와 제2 금속 게이트 사이에 유전체 컷 패턴이 형성되고, 유전체 컷 패턴은 기판으로부터 제1 금속 게이트 및 제2 금속 게이트보다 더 멀리 연장된다. 단계(1040)에서, 패터닝된 마스크층이 제1 금속 게이트, 제2 금속 게이트, 및 유전체 컷 패턴 위에 형성되며, 패터닝된 마스크층의 개구부는, 개구부 아래에 놓이는 제1 금속 게이트의 일부, 제2 금속 게이트의 일부, 및 유전체 컷 패턴의 일부를 노출시킨다. 단계(1050)에서, 제1 전기 도전성 물질로 개구부가 채워진다. 단계(1060)에서, 제1 전기 도전성 물질은, 기판으로부터 먼 쪽에 있는 유전체 컷 패턴의 상면 아래로 리세싱된다.
실시예는 이점을 달성할 수 있다. 본 개시된 방법은 컷 패턴(106)을 형성하는 중에 하드 마스크층(101) 박리 문제를 피하거나 감소시키며, 이에 의해, 부정확한 컷 패턴(106)의 형성 및 분리되도록 설계된 소스/드레인 영역 사이의 전기적 단락을 피한다. 컷 패턴(106)의 물질의 개선된 물리적 특성으로 인해, 디바이스의 인접한 소스/드레인 영역 사이에서의 TDDB 성능이 개선된다. 또한, 컷 패턴(106)은 게이트 콘택트 플러그가 자기 정렬 방식으로 형성될 수 있도록 하여, 더 낮은 분해능을 가지는 포토리소그래피 툴이, 게이트 콘택트 플러그를 가까운 간격으로 형성하는 데 이용될 수 있도록 한다. 결과적으로, 생산 비용이 절감되고, 생산 수율이 개선된다.
일 실시예에서, 방법은, 핀 위에 제1 더미 게이트 및 제2 더미 게이트를 형성하는 단계 - 핀은 기판 위로 돌출됨 -; 제1 금속 게이트 및 제2 금속 게이트로 각각 제1 더미 게이트 및 제2 더미 게이트를 대체하는 단계; 제1 금속 게이트와 제2 금속 게이트 사이에 유전체 컷 패턴을 형성하는 단계 - 유전체 컷 패턴은 기판으로부터 제1 금속 게이트 및 제2 금속 게이트보다 더 멀리 연장됨 -; 패터닝된 마스크층을 제1 금속 게이트, 제2 금속 게이트, 및 유전체 컷 패턴 위에 형성하는 단계 - 패터닝된 마스크층 내의 개구부는, 개구부 아래에 놓이는 제1 금속 게이트의 일부, 제2 금속 게이트의 일부, 및 유전체 컷 패턴의 일부를 노출시킴 -; 제1 전기 도전성 물질로 개구부를 채우는 단계; 및 제1 전기 도전성 물질을, 기판으로부터 먼 쪽에 있는 유전체 컷 패턴의 상면 아래로 리세싱하는 단계를 포함한다. 일 실시예에서, 제1 더미 게이트 및 제2 더미 게이트를 대체하는 단계는, 제1 더미 게이트 및 제2 더미 게이트 주위에 유전체층을 형성하는 단계; 제1 더미 게이트 및 제2 더미 게이트를 제거하여, 유전체층 내에 제1 리세스 및 제2 리세스를 각각 형성하는 단계; 및 하나 이상의 전기 도전성 물질로 제1 리세스 및 제2 리세스를 채워서, 제1 금속 게이트 및 제2 금속 게이트를 형성하는 단계를 포함한다. 일 실시예에서, 유전체 컷 패턴을 형성하는 단계는, 제1 금속 게이트 및 제2 금속 게이트 주위에 있는 유전체층 내에 개구부를 형성하는 단계 - 유전체층 내의 개구부는 제1 금속 게이트와 제2 금속 게이트 사이에 있음 -; 및 하나 이상의 유전체 물질로 유전체층 내의 개구부를 채우는 단계를 포함한다. 일 실시예에서, 유전체층 내의 개구부는 유전체층을 관통해 연장된다. 일 실시예에서, 유전체층 내의 개구부의 최하부는, 기판으로부터 멀리 향하는 유전체층의 상면과 기판을 향하는 유전체층의 하면 사이에 형성되며, 유전체 컷 패턴이 형성된 후에, 유전체층의 일부는 유전체 컷 패턴과 기판 사이에 있다. 일 실시예에서, 유전체층 내의 개구부를 채우는 단계는, 유전체층 내의 개구부의 최하부 내에 제1 유전체 물질을 형성하는 단계; 및 유전체층 내의 개구부의 상부 내에, 제1 유전체 물질과는 상이한 제2 유전체 물질을 형성하는 단계를 포함한다. 일 실시예에서, 방법은, 유전체 컷 패턴을 형성하기 전에, 제3 유전체 물질로 제1 금속 게이트의 상부 및 제2 금속 게이트의 상부를 대체하는 단계를 더 포함한다. 일 실시예에서, 제2 유전체 물질은 제3 유전체 물질과는 상이하다. 일 실시예에서, 유전체 컷 패턴은 제1 금속 게이트와 제2 금속 게이트 사이의 제1 위치에 형성되며, 방법은, 제1 위치에 인접한 제2 위치에 제2 전기 도전성 물질을 형성하는 단계를 더 포함하고, 제2 위치는 제1 금속 게이트와 제2 금속 게이트 사이에 있다. 일 실시예에서, 방법은, 제2 전기 도전성 물질을 형성하기 전에, 유전체 컷 패턴의 측벽을 따라, 제1 금속 게이트의 측벽을 따라, 그리고 제2 금속 게이트의 측벽을 따라 라이너층을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은, 제2 전기 도전성 물질을 형성한 후에, 유전체 물질로 제2 전기 도전성 물질의 상부를 대체하는 단계를 더 포함한다. 일 실시예에서, 기판으로부터 먼 쪽에 있는 유전체 물질의 상면은 유전체 컷 패턴의 상면과 수평이다.
일 실시예에서, 방법은, 기판 위로 돌출되는 제1 핀 위에 제1 더미 게이트 및 제2 더미 게이트를 형성하는 단계; 제1 더미 게이트 및 제2 더미 게이트 주위에 층간 유전체(Interlayer Dielectric, ILD)층을 형성하는 단계; 제1 금속 게이트 및 제2 금속 게이트로 각각 제1 더미 게이트 및 제2 더미 게이트를 대체하는 단계; 제1 금속 게이트와 제2 금속 게이트 사이의 ILD층 내에 제1 개구부를 형성하는 단계 - 제1 개구부는 제1 핀으로부터 이격됨 -; 컷 패턴을 형성하기 위해 하나 이상의 유전체 물질로 제1 개구부를 채우는 단계; 컷 패턴이 형성된 후에 ILD층을 제거하는 단계 - ILD층을 제거하는 단계는 제1 금속 게이트와 제2 금속 게이트 사이에 리세스를 형성함 -; 및 제1 전기 도전성 물질로 리세스를 채우는 단계 - 컷 패턴은 제1 전기 도전성 물질을 제1 부분 및 제2 부분으로 분리시킴 - 를 포함한다. 일 실시예에서, 방법은, 패터닝된 마스크층을, 제1 금속 게이트, 제2 금속 게이트, 컷 패턴, 및 제1 전기 도전성 물질 위에 형성하는 단계 - 패터닝된 마스크층 내의 제2 개구부는 제1 금속 게이트 및 제2 금속 게이트를 노출시킴 -; 제2 전기 도전성 물질로 제2 개구부를 채우는 단계; 및 컷 패턴이 기판으로부터 제2 전기 도전성 물질보다 더 멀리 연장되도록, 제2 전기 도전성 물질의 상부를 제거하고, 이에 의해, 제2 전기 도전성 물질을 제1 콘택트 플러그 및 제2 콘택트 플러그로 분리시키는 단계를 더 포함한다. 일 실시예에서, 방법은, 제1 개구부를 형성하기 전에, 제1 금속 게이트를 리세싱하여, 제1 금속 게이트의 제1 게이트 스페이서 사이에 제1 리세스를 형성하는 단계; 제2 금속 게이트를 리세싱하여, 제2 금속 게이트의 제2 게이트 스페이서 사이에 제2 리세스를 형성하는 단계; 및 제1 유전체 물질로 제1 리세스 및 제2 리세스를 채우는 단계를 더 포함한다. 일 실시예에서, 제1 개구부를 채우는 단계는, 제1 개구부 내에 제2 유전체 물질을 형성하여, 제1 개구부를 부분적으로 채우는 단계; 및 제1 개구부 내에 그리고 제2 유전체 물질 위에 제3 유전체 물질을 형성하는 단계를 포함하며, 제3 유전체 물질의 조성은 제2 유전체 물질의 조성 및 제1 유전체 물질의 조성과는 상이하다. 일 실시예에서, ILD층 내의 제1 개구부의 깊이는 ILD층의 두께보다 더 작고, ILD층을 제거하는 단계는 컷 패턴 주위의 ILD층의 제1 부분을 제거하며, ILD층을 제거한 후에는, 컷 패턴과 기판 사이의 ILD층의 제2 부분이 잔존한다.
일 실시예에서, 반도체 디바이스는, 기판 위의 핀; 핀 위의 제1 금속 게이트 및 핀 위의 제2 금속 게이트; 제1 금속 게이트와 제2 금속 게이트 사이의 제1 유전체 컷 패턴 - 제1 유전체 컷 패턴은 핀으로부터 이격되고, 제1 유전체 컷 패턴은 기판으로부터 제1 금속 게이트의 제1 게이트 전극 및 제2 금속 게이트의 제2 게이트 전극보다 더 멀리 연장됨 -; 제1 게이트 전극 및 제2 게이트 전극 위에 있고 제1 게이트 전극 및 제2 게이트 전극과 접촉하는 유전체층 - 유전체층의 상면은 제1 유전체 컷 패턴의 제1 상면과 수평함 -; 및 각각 제1 게이트 전극 및 제2 게이트 전극 위에 있고 제1 게이트 전극 및 제2 게이트 전극에 연결된 제1 콘택트 플러그 및 제2 콘택트 플러그 - 제1 콘택트 플러그 및 제2 콘택트 플러그는 유전체층을 관통해 연장되고, 제1 유전체 컷 패턴의 양 측벽과 접촉함 - 를 포함한다. 일 실시예에서, 반도체 디바이스는, 제1 금속 게이트와 제2 금속 게이트 사이의 제2 유전체 컷 패턴 - 제2 유전체 컷 패턴은 핀으로부터 이격되며, 제1 유전체 컷 패턴의 제1 상면과 수평인 제2 상면을 가짐 -; 및 제1 금속 게이트와 제2 금속 게이트 사이의 전기 도전성 물질 - 전기 도전성 물질은 제1 유전체 컷 패턴으로부터 제2 유전체 컷 패턴까지 연속적으로 연장됨 - 을 더 포함한다. 일 실시예에서, 전기 도전성 물질의 제3 상면은 제1 유전체 컷 패턴의 제1 상면과 수평이거나, 기판에 제1 유전체 컷 패턴의 제1 상면보다 더 가깝다.
전술한 바는 몇몇 실시예의 피처를 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 변화하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성물이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변화, 치환 및 변형을 행할 수 있음을 알 것이다.
<부기>
1. 방법으로서,
핀 위에 제1 더미 게이트 및 제2 더미 게이트를 형성하는 단계 - 상기 핀은 기판 위로 돌출됨 -;
제1 금속 게이트 및 제2 금속 게이트로 각각 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 대체하는 단계;
상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 유전체 컷 패턴을 형성하는 단계 - 상기 유전체 컷 패턴은 상기 기판으로부터 상기 제1 금속 게이트 및 상기 제2 금속 게이트보다 더 멀리 연장됨 -;
패터닝된 마스크층을 상기 제1 금속 게이트, 상기 제2 금속 게이트, 및 상기 유전체 컷 패턴 위에 형성하는 단계 - 상기 패터닝된 마스크층 내의 개구부는, 상기 개구부 아래에 놓이는 상기 제1 금속 게이트의 일부, 상기 제2 금속 게이트의 일부, 및 상기 유전체 컷 패턴의 일부를 노출시킴 -;
제1 전기 도전성 물질로 상기 개구부를 채우는 단계; 및
상기 제1 전기 도전성 물질을, 상기 기판으로부터 먼 쪽에 있는 상기 유전체 컷 패턴의 상면 아래로 리세싱하는 단계
를 포함하는, 방법.
2. 제1항에 있어서, 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 대체하는 단계는,
상기 제1 더미 게이트 및 상기 제2 더미 게이트 주위에 유전체층을 형성하는 단계;
상기 제1 더미 게이트 및 상기 제2 더미 게이트를 제거하여, 상기 유전체층 내에 제1 리세스 및 제2 리세스를 각각 형성하는 단계; 및
하나 이상의 전기 도전성 물질로 상기 제1 리세스 및 상기 제2 리세스를 채워서, 상기 제1 금속 게이트 및 상기 제2 금속 게이트를 형성하는 단계를 포함하는, 방법.
3. 제1항에 있어서, 상기 유전체 컷 패턴을 형성하는 단계는,
상기 제1 금속 게이트 및 상기 제2 금속 게이트 주위에 있는 유전체층 내에 개구부를 형성하는 단계 - 상기 유전체층 내의 개구부는 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 있음 -; 및
하나 이상의 유전체 물질로 상기 유전체층 내의 개구부를 채우는 단계를 포함하는, 방법.
4. 제3항에 있어서, 상기 유전체층 내의 개구부는 상기 유전체층을 관통해 연장되는, 방법.
5. 제3항에 있어서, 상기 유전체층 내의 개구부의 최하부는, 상기 기판으로부터 멀리 향하는 상기 유전체층의 상면과 상기 기판을 향하는 상기 유전체층의 하면 사이에 형성되며, 상기 유전체 컷 패턴이 형성된 후에, 상기 유전체층의 일부는 상기 유전체 컷 패턴과 상기 기판 사이에 있는, 방법.
6. 제3항에 있어서, 상기 유전체층 내의 개구부를 채우는 단계는,
상기 유전체층 내의 개구부의 최하부 내에 제1 유전체 물질을 형성하는 단계; 및
상기 유전체층 내의 개구부의 상부 내에, 상기 제1 유전체 물질과는 상이한 제2 유전체 물질을 형성하는 단계를 포함하는, 방법.
7. 제6항에 있어서, 상기 유전체 컷 패턴을 형성하기 전에, 제3 유전체 물질로 상기 제1 금속 게이트의 상부 및 상기 제2 금속 게이트의 상부를 대체하는 단계를 더 포함하는, 방법.
8. 제7항에 있어서, 상기 제2 유전체 물질은 상기 제3 유전체 물질과는 상이한, 방법.
9. 제1항에 있어서, 상기 유전체 컷 패턴은 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 제1 위치에 형성되며, 상기 방법은, 상기 제1 위치에 인접한 제2 위치에 제2 전기 도전성 물질을 형성하는 단계를 더 포함하고, 상기 제2 위치는 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 있는, 방법.
10. 제9항에 있어서, 상기 제2 전기 도전성 물질을 형성하기 전에, 상기 유전체 컷 패턴의 측벽을 따라, 상기 제1 금속 게이트의 측벽을 따라, 그리고 상기 제2 금속 게이트의 측벽을 따라 라이너층을 형성하는 단계를 더 포함하는, 방법.
11. 제9항에 있어서, 상기 제2 전기 도전성 물질을 형성한 후에, 유전체 물질로 상기 제2 전기 도전성 물질의 상부를 대체하는 단계를 더 포함하는, 방법.
12. 제11항에 있어서, 상기 기판으로부터 먼 쪽에 있는 상기 유전체 물질의 상면은 상기 유전체 컷 패턴의 상면과 수평인, 방법.
13. 방법으로서,
기판 위로 돌출되는 제1 핀 위에 제1 더미 게이트 및 제2 더미 게이트를 형성하는 단계;
상기 제1 더미 게이트 및 상기 제2 더미 게이트 주위에 층간 유전체(Interlayer Dielectric, ILD)층을 형성하는 단계;
제1 금속 게이트 및 제2 금속 게이트로 각각 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 대체하는 단계;
상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 상기 ILD층 내에 제1 개구부를 형성하는 단계 - 상기 제1 개구부는 상기 제1 핀으로부터 이격됨 -;
컷 패턴을 형성하기 위해 하나 이상의 유전체 물질로 상기 제1 개구부를 채우는 단계;
상기 컷 패턴이 형성된 후에 상기 ILD층을 제거하는 단계 - 상기 ILD층을 제거하는 단계는 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 리세스를 형성함 -; 및
제1 전기 도전성 물질로 상기 리세스를 채우는 단계 - 상기 컷 패턴은 상기 제1 전기 도전성 물질을 제1 부분 및 제2 부분으로 분리시킴 -
를 포함하는, 방법.
14. 제13항에 있어서,
패터닝된 마스크층을, 상기 제1 금속 게이트, 상기 제2 금속 게이트, 상기 컷 패턴, 및 상기 제1 전기 도전성 물질 위에 형성하는 단계 - 상기 패터닝된 마스크층 내의 제2 개구부는 상기 제1 금속 게이트 및 상기 제2 금속 게이트를 노출시킴 -;
제2 전기 도전성 물질로 상기 제2 개구부를 채우는 단계; 및
상기 컷 패턴이 상기 기판으로부터 상기 제2 전기 도전성 물질보다 더 멀리 연장되도록, 상기 제2 전기 도전성 물질의 상부를 제거하고, 이에 의해, 상기 제2 전기 도전성 물질을 제1 콘택트 플러그 및 제2 콘택트 플러그로 분리시키는 단계를 더 포함하는, 방법.
15. 제13항에 있어서, 상기 제1 개구부를 형성하기 전에,
상기 제1 금속 게이트를 리세싱하여, 상기 제1 금속 게이트의 제1 게이트 스페이서 사이에 제1 리세스를 형성하는 단계;
상기 제2 금속 게이트를 리세싱하여, 상기 제2 금속 게이트의 제2 게이트 스페이서 사이에 제2 리세스를 형성하는 단계; 및
제1 유전체 물질로 상기 제1 리세스 및 상기 제2 리세스를 채우는 단계를 더 포함하는 방법.
16. 제15항에 있어서, 상기 제1 개구부를 채우는 단계는,
상기 제1 개구부 내에 제2 유전체 물질을 형성하여, 상기 제1 개구부를 부분적으로 채우는 단계; 및
상기 제1 개구부 내에 그리고 상기 제2 유전체 물질 위에 제3 유전체 물질을 형성하는 단계를 포함하며, 상기 제3 유전체 물질의 조성은 상기 제2 유전체 물질의 조성 및 상기 제1 유전체 물질의 조성과는 상이한, 방법.
17. 제13항에 있어서, 상기 ILD층 내의 상기 제1 개구부의 깊이는 상기 ILD층의 두께보다 더 작고, 상기 ILD층을 제거하는 단계는 상기 컷 패턴 주위의 상기 ILD층의 제1 부분을 제거하며, 상기 ILD층을 제거한 후에는, 상기 컷 패턴과 상기 기판 사이의 상기 ILD층의 제2 부분이 잔존하는, 방법.
18. 반도체 디바이스로서,
기판 위의 핀;
상기 핀 위의 제1 금속 게이트 및 상기 핀 위의 제2 금속 게이트;
상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 제1 유전체 컷 패턴 - 상기 제1 유전체 컷 패턴은 상기 핀으로부터 이격되고, 상기 제1 유전체 컷 패턴은 상기 기판으로부터 상기 제1 금속 게이트의 제1 게이트 전극 및 상기 제2 금속 게이트의 제2 게이트 전극보다 더 멀리 연장됨 -;
상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에 있고 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 접촉하는 유전체층 - 상기 유전체층의 상면은 상기 제1 유전체 컷 패턴의 제1 상면과 수평함 -; 및
각각 상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에 있고 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 연결된 제1 콘택트 플러그 및 제2 콘택트 플러그 - 상기 제1 콘택트 플러그 및 상기 제2 콘택트 플러그는 상기 유전체층을 관통해 연장되고, 상기 제1 유전체 컷 패턴의 양 측벽과 접촉함 -
를 포함하는, 반도체 디바이스.
19. 제18항에 있어서,
상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 제2 유전체 컷 패턴 - 상기 제2 유전체 컷 패턴은 상기 핀으로부터 이격되며, 상기 제1 유전체 컷 패턴의 제1 상면과 수평인 제2 상면을 가짐 -; 및
상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 전기 도전성 물질 - 상기 전기 도전성 물질은 상기 제1 유전체 컷 패턴으로부터 상기 제2 유전체 컷 패턴까지 연속적으로 연장됨 - 을 더 포함하는, 반도체 디바이스.
20. 제19항에 있어서, 상기 전기 도전성 물질의 제3 상면은 상기 제1 유전체 컷 패턴의 제1 상면과 수평이거나, 상기 기판에 상기 제1 유전체 컷 패턴의 제1 상면보다 더 가까운, 반도체 디바이스.

Claims (10)

  1. 방법으로서,
    핀 위에 제1 더미 게이트 및 제2 더미 게이트를 형성하는 단계 - 상기 핀은 기판 위로 돌출됨 -;
    제1 금속 게이트 및 제2 금속 게이트로 각각 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 대체하는 단계;
    상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 유전체 컷 패턴을 형성하는 단계 - 상기 유전체 컷 패턴은 상기 기판으로부터 상기 제1 금속 게이트 및 상기 제2 금속 게이트보다 더 멀리 연장됨 -;
    패터닝된 마스크층을 상기 제1 금속 게이트, 상기 제2 금속 게이트, 및 상기 유전체 컷 패턴 위에 형성하는 단계 - 상기 패터닝된 마스크층 내의 개구부는, 상기 개구부 아래에 놓이는 상기 제1 금속 게이트의 일부, 상기 제2 금속 게이트의 일부, 및 상기 유전체 컷 패턴의 일부를 노출시킴 -;
    제1 전기 도전성 물질로 상기 개구부를 채우는 단계; 및
    상기 제1 전기 도전성 물질을, 상기 기판으로부터 먼 쪽에 있는 상기 유전체 컷 패턴의 상면 아래로 리세싱하는 단계 - 상기 리세싱하는 단계는 상기 제1 전기 도전성 물질을 각각 상기 제1 금속 게이트 및 상기 제2 금속 게이트 위의 제1 콘택트 플러그 및 제2 콘택트 플러그로 분리함 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 대체하는 단계는,
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 주위에 유전체층을 형성하는 단계;
    상기 제1 더미 게이트 및 상기 제2 더미 게이트를 제거하여, 상기 유전체층 내에 제1 리세스 및 제2 리세스를 각각 형성하는 단계; 및
    하나 이상의 전기 도전성 물질로 상기 제1 리세스 및 상기 제2 리세스를 채워서, 상기 제1 금속 게이트 및 상기 제2 금속 게이트를 형성하는 단계를 포함하는, 방법.
  3. 제1항에 있어서, 상기 유전체 컷 패턴을 형성하는 단계는,
    상기 제1 금속 게이트 및 상기 제2 금속 게이트 주위에 있는 유전체층 내에 개구부를 형성하는 단계 - 상기 유전체층 내의 개구부는 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 있음 -; 및
    하나 이상의 유전체 물질로 상기 유전체층 내의 개구부를 채우는 단계를 포함하는, 방법.
  4. 제3항에 있어서, 상기 유전체층 내의 개구부를 채우는 단계는,
    상기 유전체층 내의 개구부의 최하부 내에 제1 유전체 물질을 형성하는 단계; 및
    상기 유전체층 내의 개구부의 상부 내에, 상기 제1 유전체 물질과는 상이한 제2 유전체 물질을 형성하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 상기 유전체 컷 패턴을 형성하기 전에, 제3 유전체 물질로 상기 제1 금속 게이트의 상부 및 상기 제2 금속 게이트의 상부를 대체하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 유전체 컷 패턴은 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 제1 위치에 형성되며, 상기 방법은, 상기 제1 위치에 인접한 제2 위치에 제2 전기 도전성 물질을 형성하는 단계를 더 포함하고, 상기 제2 위치는 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 있는, 방법.
  7. 방법으로서,
    기판 위로 돌출되는 제1 핀 위에 제1 더미 게이트 및 제2 더미 게이트를 형성하는 단계;
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 주위에 층간 유전체(Interlayer Dielectric, ILD)층을 형성하는 단계;
    제1 금속 게이트 및 제2 금속 게이트로 각각 상기 제1 더미 게이트 및 상기 제2 더미 게이트를 대체하는 단계;
    상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 상기 ILD층 내에 제1 개구부를 형성하는 단계 - 상기 제1 개구부는 상기 제1 핀으로부터 이격됨 -;
    컷 패턴을 형성하기 위해 하나 이상의 유전체 물질로 상기 제1 개구부를 채우는 단계;
    상기 컷 패턴이 형성된 후에 상기 ILD층을 제거하는 단계 - 상기 ILD층을 제거하는 단계는 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이에 리세스를 형성함 -;
    제1 전기 도전성 물질로 상기 리세스를 채우는 단계 - 상기 컷 패턴은 상기 제1 전기 도전성 물질을 제1 부분 및 제2 부분으로 분리시킴 -;
    패터닝된 마스크층을 상기 제1 금속 게이트, 상기 제2 금속 게이트, 상기 컷 패턴, 및 상기 제1 전기 도전성 물질 위에 형성하는 단계 - 상기 패터닝된 마스크층 내의 제2 개구부는 상기 제1 금속 게이트 및 상기 제2 금속 게이트를 노출시킴 -;
    제2 전기 도전성 물질로 상기 제2 개구부를 채우는 단계; 및
    상기 컷 패턴이 상기 기판으로부터 상기 제2 전기 도전성 물질보다 더 멀리 연장되도록, 상기 제2 전기 도전성 물질의 상부를 제거하고, 이에 의해, 상기 제2 전기 도전성 물질을 제1 콘택트 플러그 및 제2 콘택트 플러그로 분리시키는 단계
    를 포함하는, 방법.
  8. 반도체 디바이스로서,
    기판 위의 핀;
    상기 핀 위의 제1 금속 게이트 및 상기 핀 위의 제2 금속 게이트;
    상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 제1 유전체 컷 패턴 - 상기 제1 유전체 컷 패턴은 상기 핀으로부터 이격되고, 상기 제1 유전체 컷 패턴은 상기 기판으로부터 상기 제1 금속 게이트의 제1 게이트 전극 및 상기 제2 금속 게이트의 제2 게이트 전극보다 더 멀리 연장됨 -;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에 있고 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 접촉하는 유전체층 - 상기 유전체층의 상면은 상기 제1 유전체 컷 패턴의 제1 상면과 수평함 -; 및
    각각 상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에 있고 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 연결된 제1 콘택트 플러그 및 제2 콘택트 플러그 - 상기 제1 콘택트 플러그 및 상기 제2 콘택트 플러그는 상기 유전체층을 관통해 연장되고, 상기 제1 유전체 컷 패턴의 양 측벽과 접촉하며, 상기 제1 유전체 컷 패턴에 의해 분리된 것임 -
    를 포함하는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 제2 유전체 컷 패턴 - 상기 제2 유전체 컷 패턴은 상기 핀으로부터 이격되며, 상기 제1 유전체 컷 패턴의 제1 상면과 수평인 제2 상면을 가짐 -; 및
    상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 전기 도전성 물질 - 상기 전기 도전성 물질은 상기 제1 유전체 컷 패턴으로부터 상기 제2 유전체 컷 패턴까지 연속적으로 연장됨 - 을 더 포함하는, 반도체 디바이스.
  10. 제9항에 있어서, 상기 전기 도전성 물질의 제3 상면은 상기 제1 유전체 컷 패턴의 제1 상면과 수평이거나, 상기 기판에 상기 제1 유전체 컷 패턴의 제1 상면보다 더 가까운, 반도체 디바이스.
KR1020190157757A 2019-08-23 2019-11-29 핀 전계 효과 트랜지스터 디바이스 및 방법 KR102284475B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/550,083 US11189531B2 (en) 2019-08-23 2019-08-23 Fin field-effect transistor device and method
US16/550,083 2019-08-23

Publications (2)

Publication Number Publication Date
KR20210024406A KR20210024406A (ko) 2021-03-05
KR102284475B1 true KR102284475B1 (ko) 2021-08-03

Family

ID=74495645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190157757A KR102284475B1 (ko) 2019-08-23 2019-11-29 핀 전계 효과 트랜지스터 디바이스 및 방법

Country Status (5)

Country Link
US (1) US11189531B2 (ko)
KR (1) KR102284475B1 (ko)
CN (1) CN112420613A (ko)
DE (1) DE102019123604B4 (ko)
TW (1) TWI736299B (ko)

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001726A (en) 1997-03-24 1999-12-14 Motorola, Inc. Method for using a conductive tungsten nitride etch stop layer to form conductive interconnects and tungsten nitride contact structure
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9412656B2 (en) * 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9257529B2 (en) 2014-03-11 2016-02-09 Tokyo Electron Limited Method of forming self-aligned contacts using a replacement metal gate process in a semiconductor device
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9373641B2 (en) 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US10062763B2 (en) * 2015-05-27 2018-08-28 Qualcomm Incorporated Method and apparatus for selectively forming nitride caps on metal gate
US9559205B2 (en) 2015-05-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9773879B2 (en) 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9768170B2 (en) 2016-02-05 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9627379B1 (en) 2016-03-07 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US10559688B2 (en) 2016-04-01 2020-02-11 Intel Corporation Transistor with thermal performance boost
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9812400B1 (en) 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
US9608065B1 (en) 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US10283406B2 (en) * 2017-01-23 2019-05-07 International Business Machines Corporation Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
US10269636B2 (en) 2017-05-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10269787B2 (en) * 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
DE102018122654A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Finnenfeldeffekttransistorvorrichtung und verfahren zum bilden derselben
KR102323733B1 (ko) 2017-11-01 2021-11-09 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
US10475788B2 (en) 2017-11-24 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with capping layer and method for forming the same
KR102520599B1 (ko) * 2018-07-23 2023-04-11 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
KR20210024406A (ko) 2021-03-05
TW202109676A (zh) 2021-03-01
CN112420613A (zh) 2021-02-26
US20210057285A1 (en) 2021-02-25
DE102019123604A1 (de) 2021-02-25
US11189531B2 (en) 2021-11-30
TWI736299B (zh) 2021-08-11
DE102019123604B4 (de) 2024-05-23

Similar Documents

Publication Publication Date Title
TWI786077B (zh) 半導體裝置的製造方法及鰭式場效電晶體裝置的製造方法
US20200105613A1 (en) Fin Field-Effect Transistor Devices and Methods of Forming the Same
US11171220B2 (en) Structure and method for high-K metal gate
CN111128732B (zh) 鳍式场效应晶体管器件和方法
TW201913748A (zh) 半導體裝置的形成方法
US10665513B2 (en) Fin field-effect transistor device and method
CN112750703A (zh) 鳍式场效应晶体管器件及其形成方法
KR102269804B1 (ko) 슬롯 콘택 및 이를 형성하는 방법
US11978801B2 (en) Fin field-effect transistor device and method of forming the same
US20220293742A1 (en) Fin field-effect transistor device and method
KR102284475B1 (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
US20230050249A1 (en) Metal Contact Isolation and Methods of Forming the Same
KR102355230B1 (ko) 핀-전계-효과 트랜지스터 디바이스 및 그 형성 방법
US11682675B2 (en) Fin field-effect transistor device and method
KR102386543B1 (ko) 핀 전계효과 트랜지스터 디바이스 및 그 형성 방법
KR102598768B1 (ko) 자기 정렬된 콘택트를 위한 하이브리드 막 방식
US20240038892A1 (en) Device with tapered insulation structure and related methods
US20210351299A1 (en) Fin field-effect transistor device having contact plugs with re-entrant profile
KR20220127121A (ko) 핀 전계 효과 트랜지스터 디바이스 및 방법
CN112750770A (zh) 鳍式场效应晶体管器件及其形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant