CN112420613A - 半导体器件及其形成方法 - Google Patents

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张家豪
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Abstract

本申请一方面提供一种形成半导体器件的方法，包括：在鳍部上方形成第一伪栅极和第二伪栅极，所述鳍部在衬底之上突出；分别用第一金属栅极和第二金属栅极替换所述第一伪栅极和所述第二伪栅极；在所述第一金属栅极和所述第二金属栅极之间形成介电切割图案，与所述第一金属栅极和所述第二金属栅极相比，所述介电切割图案从所述衬底延伸得更远；在所述第一金属栅极、所述第二金属栅极、以及所述介电切割图案上方形成图案化的掩模层，所述图案化的掩模层中的开口暴露出所述开口下面的所述第一金属栅极的一部分、所述第二金属栅极的一部分、以及所述介电切割图案的一部分；用第一导电材料填充所述开口；以及使所述第一导电材料凹进到所述介电切割图案的上表面的下方。本申请另一方面提供一种半导体器件。

Description

半导体器件及其形成方法
技术领域
本申请涉及半导体领域，具体地，涉及半导体器件及其形成方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)在集成密度方面的不断改进，半导体工业经历了快速增长。在大多数情况下，在集成密度方面的这种改进来自最小特征尺寸的重复减少，这允许将更多组件集成到给定区域中。
鳍式场效应晶体管(FinFET)器件正变得普遍用于集成电路中。 FinFET器件具有三维结构，其包括从衬底突出的半导体鳍部。配置为控制FinFET器件的导电沟道内的电荷载流子的流动的栅极结构环绕半导体鳍部。例如，在三栅极FinFET器件中，栅极结构环绕半导体鳍部的三个侧面，因此在半导体鳍部的三个侧面上形成导电沟道。
发明内容
本申请的实施例一方面提供一种形成半导体器件的方法，包括：在鳍部上方形成第一伪栅极和第二伪栅极，鳍部在衬底之上突出；分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极；在第一金属栅极和第二金属栅极之间形成介电切割图案，与第一金属栅极和第二金属栅极相比，介电切割图案从衬底延伸得更远；在第一金属栅极、第二金属栅极、以及介电切割图案上方形成图案化的掩模层，图案化的掩模层中的开口暴露出开口下面的第一金属栅极的一部分、第二金属栅极的一部分、以及介电切割图案的一部分；用第一导电材料填充开口；以及使第一导电材料凹进到介电切割图案的远离衬底的上表面的下方。
本申请的实施例还提供一种形成半导体器件的方法，包括：在第一鳍部上方形成第一伪栅极和第二伪栅极，第一鳍部在衬底之上突出；在第一伪栅极和第二伪栅极周围形成层间介电层；分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极；在第一金属栅极和第二金属栅极之间的层间介电层中形成第一开口，其中，第一开口与第一鳍部间隔开；用一种或多种介电材料填充第一开口，以形成切割图案；在形成切割图案之后去除层间介电层，其中，去除层间介电层在第一金属栅极和第二金属栅极之间形成凹槽；以及用第一导电材料填充凹槽，其中，切割图案将第一导电材料分隔成第一部分和第二部分。
本申请的实施例还提供一种半导体器件，包括：鳍部，鳍部位于衬底上方；第一金属栅极和第二金属栅极，第一金属栅极位于鳍部上方，第二金属栅极位于鳍部上方；第一介电切割图案，第一介电切割图案位于第一金属栅极和第二金属栅极之间，其中，第一介电切割图案与鳍部间隔开，其中，与第一金属栅极的第一栅极电极和第二金属栅极的第二栅极电极相比，第一介电切割图案从衬底延伸的更远；介电层，介电层位于第一栅极电极和第二栅极电极上方，并且与第一栅极电极和第二栅极电极接触，其中，介电层的上表面与第一介电切割图案的第一上表面齐平；以及第一接触插塞和第二接触插塞，第一接触插塞和第二接触插塞分别位于第一栅极电极和第二栅极电极上方，并且分别连接到第一栅极电极和第二栅极电极，其中，第一接触插塞和第二接触插塞延伸穿过介电层，并且接触第一介电切割图案的相对侧壁。
本申请的实施例提供了鳍式场效应晶体管器件及方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(FinFET)的透视图；
图2-图7、图8A-图8C、图9、图10A-图10C、图11A-图11C、图 12A-图12C、图13A-图13C、图14A-图14C、图15A-图15C、图16A-图16C、图17A-图17C、以及图18A-图18C示出了根据一个实施例的在制造的各个阶段的FinFET器件的各种视图(例如，横截面图、平面图)；
图19A和图19B示出了根据一个实施例的FinFET器件的横截面图；
图20A和图20B示出了根据一个实施例的FinFET器件的横截面图；
图21A和图21B示出了根据一个实施例的FinFET器件的横截面图；
图22A和图22B示出了根据一个实施例的FinFET器件的横截面图；
图23A和图23B示出了根据一个实施例的FinFET器件的横截面图；
图24A和图24B示出了根据一个实施例的FinFET器件的横截面图；
图25A和图25B示出了根据一个实施例的FinFET器件的横截面图；
图26A和图26B示出了根据一个实施例的FinFET器件的横截面图；
图27A和图27B示出了根据一个实施例的FinFET器件的横截面图；
图28A和图28B示出了根据一个实施例的FinFET器件的横截面图；
图29A和图29B示出了根据一个实施例的FinFET器件的横截面图；
图30A和图30B示出了根据一个实施例的FinFET器件的横截面图；
图31A和图31B示出了根据一个实施例的FinFET器件的横截面图；
图32A和图32B示出了根据一个实施例的FinFET器件的横截面图；
图33A和图33B示出了根据一个实施例的FinFET器件的横截面图；
图34A和图34B示出了根据一个实施例的FinFET器件的横截面图；
图35示出了根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在本文的整个说明书中，除非另有说明，否则不同附图中的相同或相似的附图标记，表示使用相同或相似的(一些) 材料通过相同或相似的形成方法所形成的相同或相似的元件。
在形成半导体器件的背景下，特别是在形成鳍式场效应晶体管 (FinFET)器件的背景下，讨论本发明的实施例。在一些实施例中，在后栅极工艺中在多个鳍部上方形成第一金属栅极和第二金属栅极。在第一金属栅极和第二金属栅极之间形成介电切割图案，并且介电切割图案与鳍部间隔开。接下来，去除第一金属栅极和第二金属栅极周围的层间介电(ILD) 层，并且在第一金属栅极和第二金属栅极之间形成第一导电材料。介电切割图案将第一导电材料分隔成第一部分和第二部分。接下来，在第一金属栅极、第二金属栅极、介电切割图案、以及第一导电材料上方形成图案化的掩模层。图案化的掩模层中的开口暴露出第一金属栅极的一部分、第二金属栅极的一部分、以及介电切割图案的一部分。接下来，用第二导电材料填充开口，并且使第二导电材料凹进，从而使得第二导电材料的上表面比介电切割图案的上表面更靠近衬底。因此，介电切割图案以自对准方式将第二导电材料分隔成第一栅极接触件和第二栅极接触件。
图1以透视图示出了FinFET 30的示例。FinFET 30包括衬底50，衬底50包括鳍部64。衬底50包括形成在其上的隔离区62，并且鳍部64在相邻的隔离区62之上和之间突出。栅极电介质66沿着鳍部64的侧壁和鳍部64的顶表面上方，栅极电极68位于栅极电介质66上方。源极/漏极区 80位于栅极电介质66和栅极电极68的相对侧上的鳍部中。图1还示出了在后面的图中使用的参考横截面。横截面B-B沿着FinFET 30的栅极电极 68的纵向轴线延伸。横截面A-A垂直于横截面B-B，并且沿着鳍部64的纵向轴线，并且在例如源极/漏极区80之间的电流流动的方向上。横截面 C-C平行于横截面A-A，并且位于鳍部64外部。横截面D-D平行于横截面 B-B，并且位于栅极电极68外部，例如穿过源极/漏极区80。横截面A-A、横截面B-B、横截面C-C、以及横截面D-D也在图9的平面图中示出。为了清楚起见，后续附图参考这些参考横截面。
图2-图7、图8A-图8C、图9、图10A-图10C、图11A-11C、图12A- 图12C、图13A-图13C、图14A-图14C、图15A-图15C、图16A-图16C、图17A-图17C、以及图18A-图18C示出了根据一个实施例的在制造的各个阶段的FinFET器件100的各种视图(例如，横截面图、平面图)。除了多个鳍部和多个栅极结构之外，FinFET器件100类似于图1中的FinFET 30。图2-图5示出了沿着横截面B-B的FinFET器件100的横截面图，图6和图7示出了沿着横截面A-A的FinFET器件100的横截面图。图8A、图8B 和8C分别示出了沿着横截面A-A、横截面B-B和横截面C-C的FinFET器件100的横截面图。图9是FinFET器件100的平面图。图10A-图18C示出了在制造的各个阶段的沿着不同的横截面的FinFET器件100的横截面图，其中，具有相同的数字(例如，图10A、图10B、以及图10C)的附图示出处于相同处理阶段的FinFET器件100的横截面图。特别地，图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、以及18A 示出了FinFET器件100的顶视图，图10B、图11B、图12B、图13B、图 14B、图15B、图16B、图17B、以及18B示出了相应顶视图的沿着横截面 C-C的FinFET器件100的横截面图，图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、以及18C示出了相应顶视图的沿着横截面D-D的FinFET器件100的横截面图。注意，为了清楚起见，一些附图可以只示出FinFET器件100的一部分，并非在图中示出FinFET器件100 的所有特征。
图2示出了衬底50的横截面图。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p 型或者n型掺杂剂)或者未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。绝缘体层可以是，例如，掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或者玻璃衬底。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
参考图3，使用例如光刻和蚀刻技术，图案化图2中所示的衬底50。例如，在衬底50上方，形成诸如衬垫氧化物层52和上覆的衬垫氮化物层56 的掩模层。衬垫氧化物层52可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫氧化物层52可以用作衬底50和上覆的衬垫氮化物层56之间的粘附层，并且可以用作用于蚀刻衬垫氮化物层56的蚀刻停止层。在一些实施例中，衬垫氮化物层56通过氮化硅、氧氮化硅、碳化硅、碳氮化硅等、或其组合来形成，并且作为示例，可以使用低压化学气相沉积(LPCVD) 或者等离子体增强化学气相沉积(PECVD)形成。
可以使用光刻技术图案化掩模层。通常，光刻技术利用光刻胶材料(未示出)，沉积、照射(曝光)和显影该光刻胶材料，以去除一部分光刻胶材料。剩余的光刻胶材料保护下面的材料，例如本示例中的掩模层，使其免受诸如蚀刻的后续处理步骤的影响。在本示例中，光刻胶材料用于图案化衬垫氧化物层52和衬垫氮化物层56，以形成图案化的掩模58，如图3 所示。
随后使用图案化的掩模58，图案化衬底50的暴露部分，以形成沟槽 61，从而在如图3所示的相邻的沟槽61之间限定半导体鳍部64(也称为鳍部64)。在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合，来蚀刻衬底50中的沟槽，以形成半导体鳍部64。蚀刻可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行的条带(从顶部看)，并且相对于彼此紧密间隔。在一些实施例中，沟槽61可以是连续的并且围绕半导体鳍部64。在形成半导体鳍部64之后，可以通过蚀刻或者任何合适的方法去除图案化的掩模58。
图4示出了在相邻的半导体鳍部64之间的绝缘材料的形成，以形成隔离区62。绝缘材料可以是氧化物，例如氧化硅、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD (FCVD)(例如，在远程等离子体系统中基于CVD的材料沉积和进行后固化以使其转化为另一种材料，例如氧化物)等、或其组合来形成。可以使用其他绝缘材料和/或其他形成工艺。在所示实施例中，绝缘材料是通过 FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以实施退火工艺。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料(并且，如果存在的话，可以去除图案化的掩模58)，并且形成共面的隔离区 62的顶表面和半导体鳍64的顶表面。
在一些实施例中，隔离区62包括位于隔离区62和衬底50/半导体鳍部64之间的界面处的衬垫，例如衬垫氧化物(未示出)。在一些实施例中，形成衬垫氧化物用以减少衬底50/半导体鳍部64和隔离区62之间的界面处的晶体缺陷。衬垫氧化物(例如，氧化硅)可以是通过衬底50/半导体鳍部64的表面层的热氧化形成的热氧化物，但也可以使用其他合适的方法形成衬垫氧化物。
接下来，使隔离区62凹进，以形成浅沟槽隔离(STI)区。使隔离区 62凹进，从而使得半导体鳍部64的上部在隔离区62的上表面之上突出。隔离区62的顶表面可以具有平坦表面(如图所示)、凸起表面、凹入表面 (例如凹陷)、或其组合。通过适当的蚀刻，隔离区62的顶表面可以形成为平坦的、凸起的、和/或凹入的表面。可以使用可接受的蚀刻工艺，例如对隔离区62的材料具有选择性的蚀刻工艺，来使隔离区62凹进。例如，可以使用利用稀氢氟酸(dHF)的化学氧化物去除的工艺。
图2至图4示出了形成鳍部64的实施例，但是可以以各种不同的工艺来形成鳍部。在一个示例中，可以在衬底的顶表面上方形成介电层；可以通过介电层蚀刻沟槽；可以在沟槽中外延地生长同质外延结构；以及可以使介电层凹进，从而使得同质外延结构从介电层突出，以形成鳍部。在另一个示例中，异质外延结构可以用于鳍部。例如，可以使半导体鳍部凹进，并且可以在其位置外延地生长不同于半导体鳍部的材料。
在更进一步的示例中，可以在衬底的顶表面上形成介电层；可以通过介电层蚀刻沟槽；可以在沟槽中使用不同于衬底的材料外延地生长异质外延结构；以及可以使介电层凹进，从而使得异质外延结构从介电层突出，以形成鳍部。
在外延地生长同质外延结构或者异质外延结构的一些实施例中，在生长期间生长的材料可以原位掺杂，这可以避免先前和随后的注入，尽管原位和注入掺杂可以一起使用。此外，使不同于PMOS区中的材料的NMOS 区中的材料外延地生长，可能是有利的。在各种实施例中，鳍部可以包括硅锗(SixGe1-x，其中x可以在约0和1之间)、碳化硅、纯净或者基本上纯净的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、 GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5示出半导体鳍部64上方的伪栅极结构75的形成。在一些实施例中，伪栅极结构75包括栅极电介质66和栅极电极68。图5还示出了伪栅极结构75上方的掩模70。可以通过图案化掩模层、栅极层和栅极介电层来形成伪栅极结构75，其中，掩模层、栅极层和栅极介电层分别包括与掩模70、栅极电极68和栅极电介质66相同的材料。为了形成伪栅极结构75，在半导体鳍部64和隔离区62上形成栅极介电层。栅极介电层可以是例如氧化硅、氮化硅、其多层等，并且可以根据可接受的技术沉积或者热生长。栅极介电层的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)等。
在栅极介电层上方形成栅极层，并且在栅极层上方形成掩模层。可以在栅极介电层上方沉积栅极层，然后例如通过CMP工艺进行平坦化。可以在栅极层上方沉积掩模层。可以通过例如多晶硅形成栅极层，但是也可以使用其他材料。可以通过例如氮化硅等形成掩模层。
在形成栅极介电层、栅极层和掩模层之后，可以使用可接受的光刻和蚀刻技术图案化掩模层，以形成掩模70。然后可以通过合适的蚀刻技术，将掩模70的图案转移到栅极层和栅极介电层，以分别形成栅极电极68和栅极电介质66。栅极电极68和栅极电介质66覆盖半导体鳍部64的相应的沟道区。栅极电极68也可以具有基本垂直于相应半导体鳍部64的长度方向的长度方向。虽然在图5的横截面图中示出了一个伪栅极结构75，但可以在半导体鳍部64上形成多于一个的伪栅极结构75。例如，图9中的平面图示出了半导体鳍部64上方的多个金属栅极97(其在后续处理中替换伪栅极结构)。
图6-图8A示出了沿着横截面A-A(沿着鳍部的纵向轴线)的FinFET 器件100的进一步处理的横截面图。如图6所示，在鳍部64中形成轻掺杂漏极(LDD)区65。可以通过注入工艺形成LDD区65。注入工艺可以在鳍部64中注入N型或者P型杂质，以形成LDD区65。在一些实施例中， LDD区65邻接FinFET器件100的沟道区。LDD区65的部分可以在栅极电极68下方延伸并且进入FinFET器件100的沟道区中。图6示出了LDD 区65的非限制性示例。LDD区65的其他构造、形状、以及形成方法也是可能的，并且完全旨在包括在本发明的范围内。例如，可以在形成栅极间隔件87之后形成LDD区65。
仍然参考图6，在形成LDD区65之后，在栅极结构上形成栅极间隔件87。在图6的示例中，在栅极电极68的相对侧壁上和栅极电介质66的相对侧壁上形成栅极间隔件87。栅极隔间隔件87可以通过诸如氮化硅、氮氧化硅、碳氮化硅等、或其组合的氮化物来形成，并且可以使用例如热氧化、CVD、或者其他合适的沉积工艺形成。栅极间隔件87还可以在半导体鳍部64的上表面和隔离区62的上表面上方延伸。
如图6中所示的栅极间隔件87的形状和形成方法仅是非限定性示例，其他形状和形成方法也是可能的。例如，栅极间隔件87可以包括第一栅极间隔件(未示出)和第二栅极间隔件(未示出)。可以在伪栅极结构75的相对侧壁上形成第一栅极间隔件。可以在第一栅极间隔件上形成第二栅极间隔件，第一栅极间隔件设置在相应的伪栅极结构75和相应的第二栅极间隔件之间。在横截面图中，第一栅极间隔件可以具有L形。作为另一个例子，可以在形成外延的源极/漏极区80(参考图7)之后，形成栅极间隔件 87。在一些实施例中，在图7中所示的外延的源极/漏极区80的外延工艺之前，在第一栅极间隔件(未示出)上形成伪栅极间隔件，并且在外延的源极/漏极区80形成之后，去除伪栅极间隔件，并且用第二栅极间隔件替换伪栅极间隔件。所有这些实施例完全旨在包括在本发明的范围内。
接下来，如图7所示，形成源极/漏极区80。通过蚀刻鳍部64以形成凹槽，并且使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等、或其组合的合适方法在凹槽中外延地生长材料，来形成源极/漏极区80。
如图7所示，外延的源极/漏极区80可以包括从鳍部64的相应表面凸起(例如，在鳍部64的非凹进部分之上凸起)的表面，并且可以包括刻面。相邻鳍部64的源极/漏极区80可以合并，以形成连续的外延的源极/漏极区 80。在一些实施例中，相邻鳍部64的源极/漏极区80不合并在一起，而保持单独的源极/漏极区80。在一些示例的实施例中，所得的FinFET是n型FinFET，源极/漏极区80包括碳化硅(SiC)、硅磷(SiP)、磷掺杂硅碳 (SiCP)等。在一些可替代的示例的实施例中，所得的FinFET是p型 FinFET，源极/漏极区80包括SiGe和诸如硼或者铟的p型杂质。
可以用掺杂剂注入外延的源极/漏极区80以形成源极/漏极区80，然后进行退火工艺。注入工艺可以包括形成和图案化掩模，例如光刻胶，以覆盖FinFET的需要保护使其免受注入工艺影响的区域。源极/漏极区80可以具有约1E19cm-3至约1E21cm-3范围内的杂质(例如，掺杂剂)浓度。在一些实施例中，外延的源极/漏极区可以在生长期间进行原位掺杂。
接下来，如图8A所示，在图7所示的结构上方形成第一层间电介质 (ILD)90，并且实施后栅极工艺(有时称为替换栅极工艺)。在后栅极工艺中，认为栅极电极68和栅极电介质66(参考图7)是伪结构，将其去除，并使用有源栅极电极和有源栅极电介质将其替换。有源栅极电极和有源栅极电介质可以统称为替换栅极或者金属栅极。
在一些实施例中，第一ILD 90通过诸如氧化硅(SiO)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等介电材料来形成，并且可以通过诸如CVD、 PECVD、或者FCVD的任何合适的方法来沉积。可以实施诸如CMP工艺的平坦化工艺，以去除掩模70，并且使第一ILD 90的顶表面平坦化，从而在CMP工艺之后，使得第一ILD 90的顶表面与栅极电极68(参考图7) 的顶表面齐平。因此，在CMP工艺之后，在一些实施例中，暴露出栅极电极68的顶表面。
根据一些实施例，在(一些)蚀刻步骤中去除栅极电极68和栅极电极68正下方的栅极电介质66，从而形成凹槽(未示出)。每个凹槽暴露出相应的鳍部64的沟道区。每个沟道区可以设置在相邻的成对外延源极/漏极区80之间。在去除伪栅极期间，当蚀刻伪栅极电极68时，伪栅极电介质 66可以用作蚀刻停止层。然后在去除伪栅电极68之后，可以去除伪栅极电介质66。
接下来，通过在每个凹槽中依次形成栅极介电层96、阻挡层94、以及栅极电极98，在凹槽中形成金属栅极97。如图8A所示，栅极介电层96 共形地沉积在凹槽中。在栅极介电层96上方共形地形成阻挡层94，并且栅极电极98填充凹槽。尽管未示出，但是可以在例如栅极介电层96和阻挡层94之间形成功函层。
根据一些实施例，栅极介电层96包括氧化硅、氮化硅、或其多层。在其他实施例中，栅极介电层96包括高k介电材料，并且在这些实施例中，栅极介电层96可以具有大于约7.0的k值，并且可以包括金属氧化物、或者Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐、以及其组合。栅极介电层96的形成方法可以包括MBD、ALD、PECVD等。
可以在栅极介电层96上方共形地形成功函层。功函层包括用于功函层的任何合适的材料。可以包括在金属栅极97中的示例性的p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料、或其组合。可以包括在金属栅极97中的示例性的 n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、 Mn、Zr、其他合适的n型功函材料、或其组合。功函值与功函层的材料成分相关联，因此，可以选择第一功函层的材料来调整其功函值，从而在将要形成在相应的区中的器件中实现目标阈值电压Vt。可以通过CVD、物理气相沉积(PVD)、和/或其他合适的工艺来沉积(一些)功函层。
接下来，在栅极介电层96上方共形地形成阻挡层94，并且，如果存在的话，在功函层上方形成阻挡层94。阻挡层94可以包括导电材料，例如氮化钛，但是可以可替代地使用其他材料，例如氮化钽、钛、钽等。可以使用诸如PECVD的CVD工艺形成阻挡层94。然而，可以可替代地使用其他可替代工艺，例如溅射、或者MOCVD、ALD。
接下来，在阻挡层94上方形成栅极电极98。栅极电极98可以通过诸如Cu、Al、W等、其组合、或其多层的含金属材料来制成，并且可以通过诸如电镀、化学镀、PVD、CVD、或其他合适的方法来形成。可以实施诸如CMP的平坦化工艺，以去除栅极介电层96、功函层、阻挡层94、以及栅极电极98的材料的多余部分，这些多余部分位于第一ILD90的顶表面上方。所得栅极电极98、阻挡层94、功函层和栅极介电层96的材料的剩余部分于是形成FinFET器件100的金属栅极97。在图8A的示例中示出了三个金属栅极97。然而，技术人员容易理解，可以使用多于或者少于三个的金属栅极97来形成FinFET器件100。
图8B和图8C示出了图8A的FinFET器件100，但是分别沿着横截面 B-B和横截面C-C。图8B示出了鳍部64和鳍部64上方的金属栅极97。图8C示出了栅极间隔件87和STI 62上方的金属栅极97。注意，在图8C 的横截面中，鳍部64不可见。
现在参考图9，示出了在图8A-图8C的处理步骤之后的FinFET器件 100的平面图。为了简单起见，并未示出FinFET器件100的所有特征。例如，栅极间隔件87、隔离区62、以及源极/漏极区80未在图9中示出。
如图9所示，金属栅极97(例如，97A/97B/97C/97D/97E/97F) 横跨半导体鳍部64(例如，64A/64B)。在随后的处理中，在金属栅极97 之间(或者邻近金属栅极97处)形成多个切割图案106(参考例如图14A- 图14C)。切割图案106将用于将导电材料(参考图16A-图16C中的111) 切割(例如，分隔)成单独的部分，从而在不同的源极/漏极区之间限定电连接。切割图案106还将用于将导电材料(参考图18A-图18C中的121) 分隔成单独的部分，从而以自对准的方式形成栅极接触插塞。细节在下文中讨论。
现在参考图10A-图10C，图10A示出了FinFET器件100的顶视图。在图10A中以虚线示出了鳍部64。金属栅极97的位置(对应于介电层103 的位置)在图10A中未示出，但是在图14A、图15A、图16A、以及图18A 中有示出。图10B示出了沿着横截面C-C的FinFET器件100的横截面图，图10C示出了沿着横截面D-D的FinFET器件100的横截面图。横截面C-C 和横截面D-D相对于金属栅极97的位置如图14A所示。注意，为了简单起见，金属栅极97的细节(例如，栅极电极98、阻挡层94、以及栅极介电层96)未在图10B和随后的图中示出。
如图10A-图10C所示，例如通过各向异性蚀刻工艺，使金属栅极97 凹进到栅极间隔件87的上表面下方。结果，通过金属栅极97的凹进，在栅极间隔件87之间产生凹槽。也可以通过各向异性蚀刻工艺，将栅极间隔件87的顶部去除，如图10B所示。接下来，形成介电层103，以填充栅极间隔件87之间的凹槽。介电层103可以包括诸如SiC、LaO、AlO、AlON、 ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、 SiOCN、SiOC、SiCN、HfSi、SiO等合适的介电材料，并且可以通过诸如 CVD、PVD等、或其组合的合适的形成方法来形成。介电层103可以以自对准方式形成，介电层103的侧壁可以分别与栅极间隔件87的侧壁对准。可以实施诸如CMP的平坦化工艺，以平坦化介电层103的上表面。
在形成介电层103之后，在第一ILD 90上方和介电层103上方形成介电层92，其可以与第一ILD 90相同或者相似，之后，在介电层92上方形成硬掩模层101(例如，氧化物或者氮化物层)。在示例的实施例中，第一ILD 90和介电层92均通过氧化物(例如，氧化硅)形成，因此，在下文中，第一ILD 90和介电层92可以统称为氧化物90/92。
图10C示出沿横截面D-D的FinFET器件100横截面图。图10C示出了在衬底50和STI62之上突出的鳍部64。图10C还示出了第一ILD 90、介电层92、以及硬掩模层101。
接下来，在图11A-图11C中，在硬掩模层101中形成开口102，以图案化硬掩模层101。开口102在金属栅极97之间的位置处形成，并且与鳍部64间隔开。可以使用合适的方法，例如光刻和蚀刻，来形成开口102。一旦形成开口102，图案化的硬掩模层101就用作蚀刻掩模，以使用诸如各向同性蚀刻工艺的蚀刻工艺，图案化介电层92和第一ILD 90。蚀刻工艺去除介电层92的部分和第一ILD 90的部分。如图11B和11C所示，开口 102延伸到第一ILD90中，并且具有倾斜的侧壁。例如，开口102的宽度可以随着开口102朝向衬底50延伸而减小。在蚀刻工艺之后，可以暴露出开口102下面的STI 62的部分。在图11B的示例中，通过开口102暴露出介电层103的侧壁和栅极间隔件87的侧壁。
接下来，在图12A-图12C中，形成介电材料105，以部分地填充开口 102。在一些实施例中，介电材料105包括SiC、LaO、AlO、AlON、ZrO、 HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、 SiOC、SiCN、HfSi等，并且通过诸如CVD、PVD等、或其组合的适当的形成方法来形成。
接下来，在图13A-图13C中，在介电材料105上方形成不同(例如，具有不同的成分)于介电材料105的介电材料107，以填充开口102的所剩部分。介电材料107不同(例如，具有不同的成分)于介电层103，以在后续处理中提供蚀刻选择性。在一些实施例中，介电材料107包括SiC、 LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、 YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfS等，并且通过诸如CVD、 PVD等、或其组合的适当的形成方法来形成。可以在硬掩模层101的上表面上方形成介电材料107。在一些实施例中，实施诸如CMP的平坦化工艺，以从硬掩模层101的上表面去除介电材料107的多余部分。在其他实施例中，略去平坦化工艺，并且在后续处理中，用硬掩模层101去除硬掩模层 101的上表面上方的介电材料107的部分。
接下来，在图14A-图14C中，去除硬掩模层101和硬掩模层101上方 /中的介电材料107的部分(如果存在的话)。另外，还去除第一ILD90和介电层92，并且暴露出鳍部64。通过诸如CMP工艺、干蚀刻工艺(例如，等离子体工艺)、湿蚀刻工艺等、或其组合的一种或者多种合适的蚀刻工艺，实施硬掩模层101、介电材料107的部分、第一ILD 90、以及介电层 92的去除。例如，可以首先实施CMP工艺，以去除硬掩模层101和硬掩模层101上方/中的介电材料107的部分。接下来，可以实施使用对第一ILD 90和介电层92的材料具有选择性(例如，具有更高蚀刻速率)的蚀刻剂的蚀刻工艺(例如，干蚀刻或者湿蚀刻)，以去除第一ILD 90和介电层92。
在图14A-图14C的示例中，每个金属栅极97位于介电层103的相应部分的正下方。因此，在图14A的顶视图中，具有相应的栅极间隔件87 的每个金属栅极97，具有与介电层103的相应部分相同的边界。结果，顶视图(例如，图14A、图15A、图16A、以及图18A)中的介电层103的位置对应于金属栅极97的位置。因此，图14A示出了在所示的鳍部64上方，每个金属栅极97连续地延伸。
在去除介电层92和第一ILD 90之后，在相邻的金属栅极97之间形成开口104(例如，沟槽)。开口104暴露出栅极间隔件87的背对着相应的金属栅极97的侧壁，并且暴露出介电层103的侧壁。还暴露出鳍部64。在下文的讨论中，位于同一开口102中(参考图12A-图12C)的介电材料 105和上覆的介电材料107统称为切割图案106，或者介电切割图案106。例如，图14A示出了八个切割图案106。
图14C示出了切割图案106的锥形侧壁，其在一些实施例中由于开口 102的锥形侧壁(参考图12B和图12C)而形成。图14C还示出了沿着切割图案106的锥形侧壁的氧化物90/92的残留部分。
接下来，在图15A-图15C中，沿着图14A-图14C所示结构的侧壁形成衬垫109。可以通过在图14A-图14C所示的结构上方形成保形衬垫层 (例如，介电层)、然后通过各向异性蚀刻以去除衬垫层的水平部分，来形成衬垫109。在一些实施例中，衬垫109通过诸如SiC、LaO、AlO、AlON、 ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、 SiOC、SiCN、HfSi、SiO等的介电材料来形成。在其他实施例中，略去衬垫109。
接下来，在图16A-图16C中，在开口104(例如，沟槽，参考图15A- 图15C)中形成导电材料111，例如Cu、W、Al、Co等、或其组合。尽管未示出，但是在形成导电材料111之前、沿着开口104的侧壁和底部，可以共形地形成阻挡层。阻挡层可以包括TiN、TaN、Ti、Ta等，并且可以使用诸如PECVD、溅射、MOCVD、ALD等来形成。接下来，实施诸如 CMP的平坦化工艺，以在导电材料111和介电材料103/107之间实现共面的上表面。注意，平坦化工艺可以去除介电材料107的至少上部。在平坦化工艺之后，介电材料105的高度T1在约2nm和约100nm之间，介电材料107的高度T2在约0nm和约100nm之间。切割图案106的上表面106U 高于(离衬底50更远)金属栅极97的上表面。衬垫109的厚度T4在约 0nm和约20nm之间。注意，切割图案106将导电材料111分隔成单独的部分(例如，离散的、非连续的部分)。这些分隔开的部分在设置在不同鳍部64上方的源极/漏极区之间限定了的不同的电连接。例如，通过限定切割图案106的不同位置，可以实现源极/漏极区的不同的电连接。
随着特征尺寸在高级处理节点中继续缩小，形成切割图案106变得越来越具有挑战性。为了理解本公开的优点，设想一下供参考的方法，其中，通过使用图案化的硬掩模层101'(未示出)简单地图案化第一ILD 90和介电层92，来形成切割图案，其中，图案化的硬掩模层101'是图12A的图案化的硬掩模层101的互补。换句话说，图案化的硬掩模层101'包括设置在图12A中的开口102的位置处的小的、单独的矩形片(例如，八片)。然而，在用以形成切割图案的图案化工艺期间，图案化的硬掩模层101'的这些小的、单独的矩形片可能发生剥落，因此无法在图案化的硬掩模层101' 下方形成正确的切割图案，这可能导致在后续处理中导电材料111的不同部分的电路发生短路。
相比之下，当前公开的方法避免了供参考的方法的剥落问题，因此，可以正确地形成切割图案106。切割图案106的尺寸和材料确保切割图案 106足够坚固以经受后续处理。例如，与上面讨论的其中通过使用图案化的硬掩模层101'将第一ILD 90和介电层92图案化来形成切割图案的供参考的方法相比，本发明公开的切割图案106更厚，因此，能够更好地承受随后的处理(例如，蚀刻)，从而减少或者避免剥落问题。另外，本发明中的切割图案106的(一些)材料具有比氧化物90/92的材料(例如，氧化硅)更好的物理特性。例如，切割图案106的(一些)材料可以更致密、更少孔、和/或更耐蚀刻(例如，具有更慢的蚀刻速率)。如图14A-图14C 所示，在用以去除第一ILD90和介电层92的蚀刻工艺期间，更好的物理特性有助于防止切割图案106损坏，因此避免了上面讨论的短路问题。此外，切割图案106的材料的更好的物理特性，改善了相邻源极/漏极区之间的经时介电击穿(TDDB)性能。
接下来，在图17A-图17C中，回蚀刻导电材料111(例如，凹进)，并且在(凹进的)导电材料111上方形成介电层119。在一些实施例中，介电层119与介电材料105和介电层103相同(例如，具有相同的成分)，并且介电材料107与介电材料105和介电层103不同(例如，具有不同的成分)。在一些实施例中，介电层119包括SiC、LaO、AlO、AlON、ZrO、 HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、 SiOC、SiCN、HfSi、SiO等，并且通过诸如CVD、PVD等、或其组合的合适的形成方法来形成。可以在形成介电层119之后实施平坦化工艺，使得介电层119的上表面与介电层103的上表面齐平。
接下来，在切割图案106、介电层119、以及金属栅极97上方形成蚀刻停止层117，并且在蚀刻停止层117上方形成掩模层115。蚀刻停止层 117可以包括诸如氮化硅、碳化硅、碳氮化硅等合适的材料，并且可以通过PVD、CVD、溅射等来形成。掩模层115可以是例如氧化物，并且可以通过任何合适的方法来形成。
接下来，例如使用光刻和蚀刻技术，在掩模层115中形成开口118。开口118可以延伸穿过蚀刻停止层117。接下来，使用图案化的掩模层115 作为蚀刻掩模，实施各向异性蚀刻工艺，以去除介电层103的部分，使得在开口118正下方的切割图案106和金属栅极97暴露出来。注意，由于介电材料107和介电层103之间的蚀刻选择性，蚀刻工艺去除介电层103而基本上不侵蚀介电材料107。在图17B的示例中，介电层103的残留部分留在栅极间隔件87和蚀刻停止层117之间的开口118的侧壁处。
注意，在切割图案106的相对侧上，开口118暴露出切割图案106和金属栅极97。切割图案106的上表面高于(例如，离衬底50更远)金属栅极97的上表面。在图17A-图17C的示例中，切割图案106包括两种不同的介电材料，例如，通过介电材料107形成的上层以及通过介电材料105 形成的下层。切割图案106的分层结构提供了介电材料的选择方面的灵活性。例如，在开口118的形成期间，可以选择介电材料107以在介电材料 107和介电层103之间提供蚀刻选择性，并且，可以选择介电材料105以在相邻的源极/漏极区之间提供更好的TDDB性能。不过，切割图案106的双层结构可能需要更多的处理步骤，并且形成起来可能比单层切割图案106 (参考例如图27A-图27B中的106)(其中切割图案106由单一介电材料形成)具有更昂贵的成本。然而，与双层切割图案106相比，对于单层切割图案106的介电材料的选择可能更受限制，因为单层切割图案106的介电材料既要提供良好的TDDB性能(例如，在相邻的源极/漏极区之间)，又要提供介电层103上方的蚀刻选择性。
接下来，在图18A-图18C中，在开口118中形成导电材料121(例如， Cu、W、Al、Co等)。导电材料121填充开口118，并且可以形成在掩模层115的上表面上方。接下来，例如通过CMP工艺、干蚀刻、湿蚀刻、其组合等，去除掩模层115、蚀刻停止层117、以及设置在切割图案106的上表面上方的导电材料121的多余部分。如图18B所示，在介电材料107、导电材料121、介电层119、以及介电层103之间实现共面的上表面。注意，切割图案106将导电材料121分隔成两个单独的栅极接触件121(也称为栅极接触插塞)，每个栅极接触件121连接到相应的下面的金属栅极97。
注意，开口118的宽度(参考图17A-图17C)大于每个栅极接触件121 的宽度，并且使用切割图案106以自对准方式形成栅极接触件121。这说明了本发明的另一个优点。随着特征尺寸在先进处理节点中继续减小，传统光刻的分辨率可能不足以给每个栅极接触件121形成单独的开口。所公开的方法允许使用常规光刻法形成较大的开口(例如118)，并且通过使用切割图案106将开口118中的填充金属分隔开、以自对准的方式来形成较小的栅极接触件(例如121)。这有助于降低制造成本(例如，对光刻工具的要求不那么严格)，还可以提高产量(例如，自对准栅极接触件更容易形成，并且不太可能出现与填充高纵横比开口相关的问题)。
在一些实施例中，介电层119的厚度T3在约0nm和约50nm之间。在一些实施例中，在栅极接触件121的侧壁处的介电层103的残留部分的宽度T6在约0nm和约30nm之间。沿着介电层103的中部测量的金属栅极 97上方的介电层103的厚度T7可以在约1nm和约80nm之间。在介电层 103的拐角处(例如，栅极间隔件87正上方)测量的介电层103的厚度T8 可以在约0nm和约60nm之间。沿着切割图案106的侧壁的残留氧化物90/92 的厚度T9可以在约0nm和约30nm之间。
可以实施附加处理，以完成FinFET器件100的制造，例如形成额外的介电层和形成源极/漏极接触件。这里不讨论细节。
对所公开的实施例的变化和修改是可能的，并且完全旨在包括在本发明的范围内。例如，切割图案106可以通过单一介电材料(例如，105)形成，而不是通过两种不同的介电材料(例如，105和107)形成。作为另一个示例，可以略去导电材料111上方的介电层119。作为又一个示例，可以略去衬垫109。作为另外的示例，用以形成开口102(参考图11A-图11C) 的蚀刻工艺可以在开口102的底部留下一些残留氧化物90/92，使得残留氧化物90/92保留在切割图案106和衬底50之间。这些变化可以组合以形成不同的实施例，其中一些将在下面讨论。
图19A-图34B示出了各种替代实施例，其中，具有相同数字但不同字母的图(例如，19A和图19B)表示相同的实施例但是沿着不同的横截面。例如，图19A示出了沿着横截面C-C的FinFET器件的横截面图，而图19B 示出了沿着横截面D-D的FinFET器件的横截面图。
现在参考图19A和图19B，图19A和图19B示出了类似于图18A-图 18C中的FinFET器件100但没有衬垫109的FinFET器件的横截面图。注意，在图18C中沿着的切割图案106的锥形侧壁的氧化物90/92未在图19B 的示例中示出。这是因为在图16A-图16C所示的处理步骤中，在形成导电材料111之前可以实施预清洁工艺(例如，蚀刻工艺)。如果没有形成衬垫109，则预清洁工艺可能消耗氧化物90/92。在形成衬垫109的实施例中 (参考例如图18C)，衬垫109保护氧化物90/92使其免受预清洁工艺的影响，因此氧化物90/92保留在所形成的器件中。
图20A和20B示出类似于图19A-图19B中的FinFET器件但在切割图案106下方具有残留氧化物90/92的FinFET器件的横截面图。在一些实施例中，在切割图案106下方的氧化物90/92的厚度T5在约0nm和约60nm 之间。在一些实施例中，由于切割图案106的锥形侧壁，使得切割图案106 的侧壁与栅极间隔件87之间的距离随着切割图案106远离衬底50延伸而减小。例如，在介电材料105的下表面处测量的切割图案106的侧壁和相应的栅极间隔件87之间的距离D2可以在约0nm和约30nm之间；在介电材料107的下表面处测量的切割图案106的侧壁与相应的栅极间隔件87之间的距离D1可以在约0nm和约20nm之间。在切割图案106的侧壁(例如，介电材料105的侧壁或者介电材料107的侧壁)和衬底50的上表面之间测量的角度α可以在约65度和95度之间。
图21A和图21B示出了类似于图18A-图18C中的FinFET器件100但具有用于介电层103的不同形状的FinFET器件的横截面图。特别是，图 21A中所示的介电层103具有T形横截面，具有上部和下部，并且在上部的下表面和下部的侧壁之间具有基本直角。相比之下，图18B中所示的介电层103具有连接介电层103的上部和下部的平滑的弯曲侧壁。
图22A和图22B示出了类似于图18A-图18C中的FinFET器件100但在切割图案106下方及周围具有残留氧化物90/92的FinFET器件的横截面图。
图23A和图23B示出了类似于图18A-图18C中的FinFET器件100但不具有衬垫109并且不具有介电层119的FinFET器件的横截面图。
图24A和图24B示出了类似于图23A和图23B中的FinFET器件但在切割图案106下方具有残留氧化物90/92的FinFET器件的横截面图。
图25A和图25B示出了类似于图18A-图18C中的FinFET器件100但不具有介电层119的FinFET器件的横截面图。
图26A和图26B示出了类似于图25A和图25B中的FinFET器件但在切割图案106下方具有残留氧化物90/92的FinFET器件的横截面图。
图27A和图27B示出了类似于图18A-图18C中的FinFET器件100但不具有衬垫109并且不具有介电材料107的FinFET器件的横截面图。换句话说，切割图案106是通过单一材料(例如，105)形成。在切割图案106 仅由介电材料105(而不是105和107)形成的实施例中，介电材料105不同(例如，具有不同的成分)于介电层103，以在形成栅极接触件121的工艺中提供蚀刻选择性。
图28A和图28B示出了类似于图27A和图27B中的FinFET器件但在切割图案106下方具有残留氧化物90/92的FinFET器件的横截面图。
图29A和图29B示出了类似于图27A和图27B中的FinFET器件但具有衬垫109的FinFET器件的横截面图。
图30A和图30B示出了类似于图29A和图29B中的FinFET器件但在切割图案106下方具有残留氧化物90/92的FinFET器件的横截面图。
图31A和图31B示出了类似于图27A和图27B中的FinFET器件但不具有介电层119的FinFET器件的横截面图。
图32A和图32B示出了类似于图31A和图31B中的FinFET器件但在切割图案106下方具有残留氧化物90/92的FinFET器件的横截面图。
图33A和图33B示出了类似于图27A和图27B中的FinFET器件但具有衬垫109并且不具有介电层119的FinFET器件的横截面图。
图34A和图34B示出了类似于图33A和图33B中的FinFET器件但在切割图案106下方具有残留氧化物90/92的FinFET器件的横截面图。
图35示出了根据一些实施例的制造半导体器件的方法的流程图。应该理解，图35中所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代、以及修改。例如，可以添加、去除、替换、重新排列和重复如图35所示的各种步骤。
参考图35，在步骤1010，在鳍部上方形成第一伪栅极和第二伪栅极，鳍部在衬底之上突出。在步骤1020，分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。在步骤1030，在第一金属栅极和第二金属栅极之间形成介电切割图案，与第一金属栅极和第二金属栅相比，介电切割图案从衬底延伸得更远。在步骤1040，在第一金属栅极、第二金属栅极、以及介电切割图案上方形成图案化的掩模层，其中，图案化的掩模层中的开口暴露出开口下面的第一金属栅极的一部分、第二金属栅极的一部分、以及介电切割图案的一部分。在步骤1050，用第一导电材料填充开口。在步骤1060，使第一导电材料凹进到介电切割图案的远离衬底的上表面的下方。
实施例可以实现优点。本公开的方法避免或者减少了在切割图案106 的形成期间硬掩模层101剥落的问题，从而避免形成不正确的切割图案106 和在设计为分隔开的源极/漏极区之间发生电短路。由于改善了的切割图案 106的材料的物理特性，使得器件的相邻源极/漏极区之间的TDDB性能得到改善。另外，切割图案106允许以自对准方式形成栅极接触插塞，这允许使用具有较低分辨率的光刻工具来形成具有紧密间隔的栅极接触插塞。结果，降低了生产成本，并且提高了产量。
在一个实施例中，一种方法包括：在鳍部上方形成第一伪栅极和第二伪栅极，鳍部在衬底之上突出；分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极；在第一金属栅极和第二金属栅极之间形成介电切割图案，与第一金属栅极和第二金属栅极相比，介电切割图案从衬底延伸得更远；在第一金属栅极、第二金属栅极、以及介电切割图案上方形成图案化的掩模层，图案化的掩模层中的开口暴露出开口下面的第一金属栅极的一部分、第二金属栅极的一部分、以及介电切割图案的一部分；用第一导电材料填充开口；以及使第一导电材料凹进到介电切割图案的远离衬底的上表面的下方。在一个实施例中，替换第一伪栅极和第二伪栅极包括：在第一伪栅极和第二伪栅极周围形成介电层；去除第一伪栅极和第二伪栅极，以在介电层中分别形成第一凹槽和第二凹槽；以及用一种或者多种导电材料填充第一凹槽和第二凹槽，以形成第一金属栅极和第二金属栅极。在一个实施例中，形成介电切割图案包括：在第一金属栅极和第二金属栅极周围的介电层中形成开口，该开口位于第一金属栅极和第二金属栅极之间；用一种或者多种介电材料填充介电层中的开口。在一个实施例中，介电层中的开口延伸穿过介电层。在一个实施例中，介电层中的开口的底部形成在介电层的背对衬底的上表面和介电层的面对衬底的下表面之间，其中，在形成介电切割图案之后，介电层的一部分位于介电切割图案和衬底之间。在一个实施例中，填充介电层中的开口包括：在介电层中的开口的底部中形成第一介电材料；在介电层中的开口的上部中形成不同于第一介电材料的第二介电材料。在一个实施例中，该方法还包括：在形成介电切割图案之前，用第三电介质材料替换第一金属栅极的上部和第二金属栅极的上部。在一个实施例中，第二介电材料不同于第三介电材料。在一个实施例中，介电切割图案形成在第一金属栅极和第二金属栅极之间的第一位置处，其中，该方法还包括在与第一位置相邻的第二位置中形成第二导电材料，第二位置位于第一金属栅极和第二金属栅极之间。在一个实施例中，该方法还包括：在形成第二导电材料之前，沿着介电切割图案的侧壁、沿着第一金属栅极的侧壁、以及沿着第二金属栅极的侧壁，形成衬垫层。在一个实施例中，该方法还包括：在形成第二导电材料之后，用介电材料替换第二导电材料的上部。在一个实施例中，介电材料的远离衬底的上表面与介电切割图案的上表面齐平。
在一个实施例中，一种方法包括：在第一鳍部上方形成第一伪栅极和第二伪栅极，第一鳍部在衬底之上突出；在第一伪栅极和第二伪栅极周围形成层间介电(ILD)层；分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极；在第一金属栅极和第二金属栅极之间的ILD层中形成第一开口，其中，第一开口与第一鳍部间隔开；用一种或多种介电材料填充第一开口，以形成切割图案；在形成切割图案之后去除ILD层，其中，去除ILD层在第一金属栅极和第二金属栅极之间形成凹槽；以及用第一导电材料填充凹槽，其中，切割图案将第一导电材料分隔成第一部分和第二部分。在一个实施例中，该方法还包括：在第一金属栅极、第二金属栅极、切割图案、以及第一导电材料上方形成图案化的掩模层，其中，图案化的掩模层中的第二开口暴露出第一金属栅极和第二金属栅极；用第二导电材料填充第二开口；以及去除第二导电材料的上部，使得与第二导电材料相比，切割图案从衬底延伸得更远，从而将第二导电材料分隔成第一接触插塞和第二接触插塞。在一个实施例中，该方法还包括：在形成第一开口之前：使第一金属栅极凹进，以在第一金属栅极的第一栅极间隔件之间形成第一凹槽；使第二金属栅极凹进，以在第二金属栅极的第二栅极间隔件之间形成第二凹槽；以及用第一介电材料填充第一凹槽和第二凹槽。在一个实施例中，填充第一开口包括：在第一开口中形成第二电介质材料，以部分地填充第一开口；以及在第一开口中和第二介电材料上方形成第三介电材料，其中，第三介电材料的成分不同于第二介电材料的成分和第一介电材料的成分。在一个实施例中，ILD层中的第一开口的深度小于ILD层的厚度，其中，去除ILD层去除了切割图案周围的ILD层的第一部分，而位于切割图案和衬底之间的ILD层的第二部分在去除ILD层之后仍保留。
在一个实施例中，半导体器件包括：鳍部，该鳍部位于衬底上方；第一金属栅极和第二金属栅极，该第一金属栅极位于鳍部上方，该第二金属栅极位于鳍部上方；第一介电切割图案，该第一介电切割图案位于第一金属栅极和第二金属栅极之间，其中，第一介电切割图案与鳍部间隔开，其中，与第一金属栅极的第一栅极电极和第二金属栅极的第二栅极电极相比，第一介电切割图案从衬底延伸的更远；介电层，该介电层位于第一栅极电极和第二栅极电极上方，并且与第一栅极电极和第二栅极电极接触，其中，介电层的上表面与第一介电切割图案的第一上表面齐平；以及第一接触插塞和第二接触插塞，该第一接触插塞和第二接触插塞分别位于第一栅极电极和第二栅极电极上方，并且分别连接到第一栅极电极和第二栅极电极，其中，第一接触插塞和第二接触插塞延伸穿过介电层，并且接触第一介电切割图案的相对侧壁。在一个实施例中，半导体器件还包括：第二介电切割图案，该第二介电切割图案位于第一金属栅极和第二金属栅极之间，其中，第二介电切割图案与鳍部间隔开，并且包括与第一介电切割图案的第一上表面齐平的第二上表面；以及导电材料，该导电材料位于第一金属栅极和第二金属栅极之间，其中，导电材料从第一介电切割图案连续延伸到第二介电切割图案。在一个实施例中，导电材料的第三上表面与第一介电切割图案的第一上表面齐平，或者比第一介电切割图案的第一上表面更靠近衬底。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成半导体器件的方法，包括：
在鳍部上方形成第一伪栅极和第二伪栅极，所述鳍部在衬底之上突出；
分别用第一金属栅极和第二金属栅极替换所述第一伪栅极和所述第二伪栅极；
在所述第一金属栅极和所述第二金属栅极之间形成介电切割图案，与所述第一金属栅极和所述第二金属栅极相比，所述介电切割图案从所述衬底延伸得更远；
在所述第一金属栅极、所述第二金属栅极、以及所述介电切割图案上方形成图案化的掩模层，所述图案化的掩模层中的开口暴露出所述开口下面的所述第一金属栅极的一部分、所述第二金属栅极的一部分、以及所述介电切割图案的一部分；
用第一导电材料填充所述开口；以及
使所述第一导电材料凹进到所述介电切割图案的远离所述衬底的上表面的下方。
2.根据权利要求1所述的方法，其中，替换所述第一伪栅极和所述第二伪栅极包括：
在所述第一伪栅极和所述第二伪栅极周围形成介电层；
去除所述第一伪栅极和所述第二伪栅极，以在所述介电层中分别形成第一凹槽和第二凹槽；以及
用一种或者多种导电材料填充所述第一凹槽和所述第二凹槽，以形成所述第一金属栅极和所述第二金属栅极。
3.根据权利要求1所述的方法，其中，形成所述介电切割图案包括：
在所述第一金属栅极和所述第二金属栅极周围的介电层中形成开口，所述开口位于所述第一金属栅极和所述第二金属栅极之间；以及
用一种或者多种介电材料填充所述介电层中的所述开口。
4.根据权利要求3所述的方法，其中，所述介电层中的所述开口延伸穿过所述介电层。
5.根据权利要求3所述的方法，其中，所述介电层中的所述开口的底部形成在所述介电层的背对所述衬底的上表面和所述介电层的面对所述衬底的下表面之间，其中，在形成所述介电切割图案之后，所述介电层的一部分位于所述介电切割图案和所述衬底之间。
6.根据权利要求3所述的方法，其中，填充所述介电层中的所述开口包括：
在所述介电层中的所述开口的底部中形成第一介电材料；以及
在所述介电层中的所述开口的上部中形成不同于所述第一介电材料的第二介电材料。
7.根据权利要求6所述的方法，还包括：在形成所述介电切割图案之前，用第三电介质材料替换所述第一金属栅极的上部和所述第二金属栅极的上部。
8.根据权利要求7所述的方法，其中，所述第二介电材料不同于所述第三介电材料。
9.一种形成半导体器件的方法，包括：
在第一鳍部上方形成第一伪栅极和第二伪栅极，所述第一鳍部在衬底之上突出；
在所述第一伪栅极和所述第二伪栅极周围形成层间介电层；
分别用第一金属栅极和第二金属栅极替换所述第一伪栅极和所述第二伪栅极；
在所述第一金属栅极和所述第二金属栅极之间的所述层间介电层中形成第一开口，其中，所述第一开口与所述第一鳍部间隔开；
用一种或多种介电材料填充所述第一开口，以形成切割图案；
在形成所述切割图案之后去除所述层间介电层，其中，去除所述层间介电层在所述第一金属栅极和所述第二金属栅极之间形成凹槽；以及
用第一导电材料填充所述凹槽，其中，所述切割图案将所述第一导电材料分隔成第一部分和第二部分。
10.一种半导体器件，包括：
鳍部，该鳍部位于衬底上方；
第一金属栅极和第二金属栅极，该第一金属栅极位于所述鳍部上方，该第二金属栅极位于所述鳍部上方；
第一介电切割图案，该第一介电切割图案位于所述第一金属栅极和所述第二金属栅极之间，其中，所述第一介电切割图案与所述鳍部间隔开，其中，与所述第一金属栅极的第一栅极电极和所述第二金属栅极的第二栅极电极相比，所述第一介电切割图案从所述衬底延伸的更远；
介电层，该介电层位于所述第一栅极电极和所述第二栅极电极上方，并且与所述第一栅极电极和所述第二栅极电极接触，其中，所述介电层的上表面与所述第一介电切割图案的第一上表面齐平；以及
第一接触插塞和第二接触插塞，该第一接触插塞和该第二接触插塞分别位于所述第一栅极电极和所述第二栅极电极上方，并且分别连接到所述第一栅极电极和所述第二栅极电极，其中，所述第一接触插塞和所述第二接触插塞延伸穿过所述介电层，并且接触所述第一介电切割图案的相对侧壁。
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