DE102019123604B4 - Fin-feldeffekttransistorvorrichtung und verfahren - Google Patents

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Abstract

Verfahren, das umfasst:Bilden eines ersten Dummy-Gates (66, 68) und eines zweiten Dummy-Gates (66, 68) über einer Finne (64), wobei die Finne (64) über einem Substrat (50) hervorsteht;Ersetzen des ersten Dummy-Gates (66, 68) und des zweiten Dummy-Gates (66, 68) mit einem ersten Metall-Gate (97) beziehungsweise einem zweiten Metall-Gate (97);Bilden einer dielektrischen Schnittstruktur (106) zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97), wobei die dielektrische Schnittstruktur (106) sich weiter von dem Substrat (50) erstreckt als das erste Metall-Gate (97) und das zweite Metall-Gate (97);Bilden einer strukturierten Maskenschicht (115) über dem ersten Metall-Gate (97), dem zweiten Metall-Gate (97) und der dielektrischen Schnittstruktur (106), wobei eine Öffnung (118) in der strukturierten Maskenschicht (115) einen Abschnitt des ersten Metall-Gates (97), einen Abschnitt des zweiten Metall-Gates (97) und einen Abschnitt der dielektrischen Schnittstruktur (106), die unter der Öffnung (118) liegen, freilegt;Füllen der Öffnung (118) mit einem ersten elektrisch leitfähigen Material (121); undZurücksetzen des ersten elektrisch leitfähigen Materials (121) unter einer oberen Fläche der dielektrischen Schnittstruktur (106) distal zum Substrat (50), sodass ein erster Kontaktstift (121) und ein zweiter Kontaktstift (121) über dem ersten Metall-Gate (97) beziehungsweise dem zweiten Metall-Gate (97) und damit verbunden gebildet werden, wobei der erste Kontaktstift (121) und der zweite Kontaktstift (121) entgegengesetzte Seitenwände der dielektrischen Schnittstruktur (106) kontaktieren.

Description

  • HINTERGRUND
  • Die Halbleiterbranche ist aufgrund ständiger Verbesserungen bei der Integrationsdichte von einer Vielzahl von elektronischen Bauelementen (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) schnell gewachsen. Diese Verbesserung bei der Integrationsdichte beruht größtenteils auf wiederholten Verringerungen der Mindestmerkmalsgröße, wodurch mehr Bauelemente in eine gegebene Fläche integriert werden können.
  • Die Verwendung von Fin-Feldeffekttransistorvorrichtungen (FinFET) in integrierten Schaltungen wird immer allgemeiner verbreitet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine Halbleiterfinne umfasst, die von einem Substrat hervorsteht. Eine Gate-Struktur, die ausgestaltet ist, um den Fluss von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung zu steuern, wickelt sich um die Halbleiterfinne. Zum Beispiel wickelt sich in einer Tri-Gate-FinFET-Vorrichtung die Gate-Struktur um drei Seiten der Halbleiterfinne, wodurch leitfähige Kanäle auf drei Seiten der Halbleiterfinne gebildet werden.
    Die Veröffentlichungsschrift US 2017 / 0 309 715 A1 offenbart ein Verfahren zur Herstellung von selbstausgerichteten Source-Drain-Kontaktelementen mit einem Trennelement, welches zwischen benachbarten Finnenstrukturen liegt.
    Die Veröffentlichungsschrift US 2017 / 0 330 834 A1 offenbart Halbleiterstrukturen mit isolierenden Abstandselementen zwischen Source-Drain-Kontaktelementen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Deutlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
    • 1 ist eine perspektivische Ansicht eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 2 bis 7, 8A bis 8C, 9, 10A bis 10C, 11A bis 11C, 12A bis 12C, 13A bis 13C, 14A bis 14C, 15A bis 15C und 16A bis 16C veranschaulichen verschiedene Ansichten (z. B. Querschnittsansicht, Draufsicht) einer FinFET-Vorrichtung in verschiedenen Stufen der Fertigung gemäß einer Ausführungsform.
    • 19A und 19B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 20A und 20B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 21A und 21B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 22A und 22B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 23A und 24B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 24A und 24B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 25A und 25B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 26A und 26B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 27A und 27B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 28A und 28B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 29A und 29B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 30A und 30B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 31A und 32B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 33A und 33B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 34A und 34B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung gemäß einer Ausführungsform.
    • 35 veranschaulicht ein Ablaufdiagramm eines Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauelementen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der nachfolgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, derart dass es möglich ist, dass das erste und das zweite Element nicht in direktem Kontakt stehen.
  • Ferner kann es sein, dass Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein und die Bezeichnungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden. Sofern nichts anderes angegeben wird, beziehen sich die gleichen oder ähnliche Bezugszeichen in verschiedenen Figuren über die vorliegende Beschreibung hinweg auf das gleiche oder ein ähnliches Element, das durch ein gleiches oder ähnliches Verfahren zur Bildung unter Verwendung eines oder mehrerer gleichen/gleicher Materials/Materialien gebildet wird.
  • Ausführungsformen der vorliegenden Offenbarung werden im Zusammenhang des Bildens einer Halbleitervorrichtung und insbesondere im Zusammenhang des Bildens einer Fin-Feldeffekttransistorvorrichtung (FinFET) erörtert. In einigen Ausführungsformen werden ein erstes Metall-Gate und ein zweites Metall-Gate über mehreren Finnen in einem Gate-Last-Verfahren gebildet. Eine dielektrische Schnittstruktur wird zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate gebildet und ist von den Finnen beanstandet. Als Nächstes werden eine dielektrische Zwischenschicht (Interlayer Dielectric - ILD) um das erste Metall-Gate herum und das zweite Metall-Gate entfernt und ein erstes elektrisch leitfähiges Material wird zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate gebildet. Die dielektrische Schnittstruktur trennt das erste elektrisch leitfähige Material in einen ersten Abschnitt und einen zweiten Abschnitt. Als Nächstes wird eine strukturierte Maskenschicht über dem ersten Metall-Gate, dem zweiten Metall-Gate, der dielektrischen Schnittstruktur und dem ersten elektrisch leitfähigen Material gebildet. Eine Öffnung in der strukturierten Maskenschicht legt einen Abschnitt des ersten Metall-Gates, einen Abschnitt des zweiten Metall-Gates und einen Abschnitt der dielektrischen Schnittstruktur frei. Als Nächstes wird die Öffnung mit einem zweiten elektrisch leitfähigen Material gefüllt und das zweite elektrisch leitfähige Material wird derart vertieft, dass eine obere Fläche des zweiten elektrisch leitfähigen Materials sich näher an dem Substrat befindet als eine obere Fläche der dielektrischen Schnittstruktur. Die dielektrische Schnittstruktur trennt daher das zweite elektrisch leitfähige Material auf eine selbstausgerichtete Weise in einen ersten Gate-Kontakt und einen zweiten Gate-Kontakt.
  • 1 veranschaulicht ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 umfasst ein Substrat 50, das eine Finne 64 aufweist. Das Substrat 50 weist Isolationsgebiete 62 auf, die daran gebildet sind, und die Finne 64 steht über und zwischen benachbarten Isolationsgebieten 62 hervor. Ein Gate-Dielektrikum 66 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 64 und eine Gate-Elektrode 68 befindet sich über dem Gate-Dielektrikum 66. Die Source/Drain-Gebiete 80 befinden sich in der Finne auf entgegengesetzten Seiten des Gate-Dielektrikums 66 und der Gate-Elektrode 68. 1 veranschaulicht ferner Bezugsquerschnitte, die in nachfolgenden Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 68 des FinFET 30. Der Querschnitt A-A verläuft senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 64 und in einer Richtung von zum Beispiel einem Stromfluss zwischen den Source/Drain-Gebieten 80. Der Querschnitt C-C ist parallel zum Querschnitt A-A und befindet sich außerhalb der Finne 64. Der Querschnitt D-D ist parallel zum Querschnitt B-B und befindet sich außerhalb der Gate-Elektrode 68, z. B. durch das Source/Drain-Gebiet 80. Die Querschnitte A-A, B-B, C-C und D-D sind auch in der Draufsicht von 9 veranschaulicht. Die nachfolgenden Figuren beziehen sich der Deutlichkeit halber auf diese Bezugsquerschnitte.
  • 2 bis 7, 8A bis 8C, 9, 10A bis 10C, 11A bis 11C, 12A bis 12C, 13A bis 13C, 14A bis 14C, 15A bis 15C und 16A bis 16C veranschaulichen verschiedene Ansichten (z. B. Querschnittsansicht, Draufsicht) einer FinFET-Vorrichtung 100 in verschiedenen Stufen der Fertigung gemäß einer Ausführungsform. Die FinFET-Vorrichtung 100 ist dem FinFET 30 in 1 bis auf mehrere Finnen und mehrere Gate-Strukturen ähnlich. 2 bis 5 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B und 6 und 7 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A. 8A, 8B und 8C veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A, B-B beziehungsweise C-C. 9 ist eine Draufsicht der FinFET-Vorrichtung 100. 10A bis 18C veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang verschiedener Querschnitte in verschiedenen Stufen der Fertigung, wobei Figuren mit den gleichen Nummern (z. B. 10A, 10B und 10C) Querschnittsansichten der FinFET-Vorrichtung 100 in einer gleichen Verarbeitungsstufe veranschaulichen. Insbesondere veranschaulichen 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A Draufsichten der FinFET-Vorrichtung 100, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts C-C der entsprechenden Draufsicht und 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C und 18C veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts D-D der entsprechenden Draufsicht. Es sei erwähnt, dass es möglich ist, dass einige Figuren der Deutlichkeit halber nur einen Abschnitt der FinFET-Vorrichtung 100 zeigen und nicht alle Merkmale der FinFET-Vorrichtung 100 in den Figuren veranschaulicht sind.
  • 2 veranschaulicht eine Querschnittsansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie beispielsweise ein Volumenhalbleiter, ein Semiconductor-On-Insulator (SOI) Substrat oder dergleichen sein, das dotiert (z. B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie beispielsweise ein Silizium-Wafer. Allgemein umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann zum Beispiel eine Schicht mit vergrabenem Oxid (Buried Oxide - BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat, typischerweise einem Siliziumsubstrat oder Glassubstrat, bereitgestellt. Es können auch andere Substrate verwendet werden, wie beispielsweise ein mehrschichtiges oder Gradient-Substrat. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst; oder Kombinationen davon umfassen.
  • Unter Bezugnahme auf 3 wird das Substrat 50, das in 2 gezeigt ist, unter Verwendung von zum Beispiel Fotolithografie- und Ätztechniken strukturiert. Zum Beispiel wird eine Maskenschicht, wie beispielsweise eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 gebildet. Die Pad-Oxidschicht 52 kann eine dünne Schicht sein, die Siliziumoxid umfasst, das zum Beispiel unter Verwendung eines thermischen Oxidationsverfahrens gebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 wirken und kann als eine Ätzstoppschicht zum Ätzen der Pad-Nitridschicht 56 wirken. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet und kann als Beispiele unter Verwendung von chemischer Niederdruckgasphasenabscheidung (Low-Pressure Chemical Vapor Deposition - LPCVD) oder plasmaunterstützter chemischer Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition - PECVD) gebildet werden.
  • Die Maskenschicht kann unter Verwendung von Fotolithografietechniken strukturiert werden. Allgemein nutzen Fotolithografietechniken ein Photoresistmaterial (nicht gezeigt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunterliegende Material, wie beispielsweise in diesem Beispiel die Maskenschicht, vor anschließenden Verarbeitungsschritten, wie beispielsweise dem Ätzen. In diesem Beispiel wird das Photoresistmaterial verwendet, um die Pad-Oxidschicht 52 und die Pad-Nitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 zu bilden, wie in 3 veranschaulicht.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freiliegende Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 (auch als Finnen 64 bezeichnet) zwischen benachbarten Gräben 61 gebildet werden, wie in 3 veranschaulicht. In einigen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in das Substrat 50 unter Verwendung von zum Beispiel reaktivem Ionenätzen (Reactive Ion Etch - RIE), Neutralstrahlätzen (Neutral Beam Etch - NBE), dergleichen oder einer Kombination davon gebildet. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 (von oben betrachtet) Streifen sein, die parallel zueinander sind und in Bezug zueinander eng beabstandet sind. In einigen Ausführungsformen können die Gräben 61 ununterbrochen sein und die Halbleiterfinnen 64 umgeben. Nachdem die Halbleiterfinnen 64 gebildet wurden, kann die strukturierte Maskenschicht 58 durch Ätzen oder irgendein geeignetes Verfahren entfernt werden.
  • 4 veranschaulicht die Bildung eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64 zum Bilden von Isolationsgebieten 62. Das Isolationsmaterial kann ein Oxid, wie beispielsweise Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine chemische Gasphasenabscheidung mit Plasma hoher Dichte (High Density Plasma Chemical Vapor Deposition - HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVDbasierte Materialabscheidung in einem entfernten Plasmasystem und eine Nachhärtung, um sie in ein anderes Material, wie beispielsweise ein Oxid, umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Es können auch andere Isolationsmaterialien und/oder andere Bildungsverfahren verwendet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial ein durch ein FCVD-Verfahren gebildetes Siliziumoxid. Nach der Bildung des Isolationsmaterials kann ein Temperverfahren durchgeführt werden. Ein Planarisierungsverfahren, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), kann irgendein überschüssiges Isolationsmaterial (und, falls vorhanden, die strukturierte Maske 58) entfernen und obere Flächen der Isolationsgebiete 62 und obere Flächen der Halbleiterfinnen 64, die koplanar sind, bilden.
  • In einigen Ausführungsformen umfassen die Isolationsgebiete 62 eine Auskleidung, z. B. ein Auskleidungsoxid (nicht gezeigt) an der Grenzfläche zwischen dem Isolationsgebiet 62 und dem Substrat 50/den Halbleiterfinnen 64. In einigen Ausführungsformen wird das Auskleidungsoxid gebildet, um kristalline Defekte an der Grenzfläche zwischen dem Substrat 50/den Halbleiterfinnen 64 und dem Isolationsgebiet 62 zu verringern. Das Auskleidungsoxid (z. B. Siliziumoxid) kann ein thermisches Oxid sein, das durch eine thermische Oxidation einer Flächenschicht des Substrats 50/der Halbleiterfinnen 64 gebildet wird, obgleich auch andere geeignete Verfahren zum Bilden des Auskleidungsoxids verwendet werden können.
  • Als Nächstes werden die Isolationsgebiete 62 vertieft, um Shallow-Trench-Isolationsgebiete (STI) zu bilden. Die Isolationsgebiete 62 werden derart vertieft, dass die oberen Abschnitte der Halbleiterfinnen 64 über oberen Flächen der Isolationsgebiete 62 hervorstehen. Die oberen Flächen der Isolationsgebiete 62 können eine flache Fläche (wie veranschaulicht), eine konvexe Fläche, eine konkave Fläche (wie beispielsweise Dishing) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsgebiete 62 können durch ein zweckmäßiges Ätzen flach, konvex und/oder konkav gebildet werden. Die Isolationsgebiete 62 können unter Verwendung eines annehmbaren Ätzverfahrens vertieft werden, wie beispielsweise einem, der gegenüber dem Material der Isolationsgebiete 62 selektiv ist. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung von verdünnter Fluorwasserstoffsäure (Dilute Hydrofluoric - dHF) verwendet werden.
  • 2 bis 4 veranschaulichen eine Ausführungsform zum Bilden von Finnen 64, aber Finnen können in vielen verschiedenen Verfahren gebildet werden. In einem Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben wachsen gelassen werden; und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einem anderen Beispiel können heteroepitaktische Strukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterfinnen vertieft werden und ein Material, das sich von den Halbleiterfinnen unterscheidet, kann an ihrer Stelle epitaktisch wachsen gelassen werden.
  • In sogar noch einem weiteren Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaktische Strukturen können unter Verwendung eines Materials, das sich von dem Substrat unterscheidet, epitaktisch in den Gräben wachsen gelassen werden; und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden.
  • In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch wachsen gelassen werden, können die gewachsenen Materialien während des Wachstums an Ort und Stelle dotiert werden, wodurch vorherige und nachfolgende Implantationen vermieden werden können, obgleich Dotierung an Ort und Stelle und Implantationsdotierung gemeinsam verwendet werden können. Ferner kann es auch vorteilhaft sein, ein Material in einem NMOS-Gebiet epitaktisch wachsen zu lassen, das sich von dem Material in einem PMOS-Gebiet unterscheidet. In verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (SixGe1-x, wo x zwischen ungefähr 0 und 1 betragen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden von III-V-Verbindungshalbleitern InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, A1P, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • 5 veranschaulicht die Bildung einer Dummy-Gate-Struktur 75 über den Halbleiterfinnen 64. Die Dummy-Gate-Struktur 75 umfasst in einigen Ausführungsformen ein Gate-Dielektrikum 66 und eine Gate-Elektrode 68. 5 veranschaulicht ferner eine Maske 70 über der Dummy-Gate-Struktur 75. Die Dummy-Gate-Struktur 75 kann durch Strukturieren einer Maskenschicht, einer Gate-Schicht und einer Gate-Dielektrikum-Schicht gebildet werden, wobei die Maskenschicht, die Gate-Schicht und die Gate-Dielektrikum-Schicht ein gleiches Material wie die Maske 70, die Gate-Elektrode 68 beziehungsweise das Gate-Dielektrikum 66 umfassen. Zum Bilden der Dummy-Gate-Struktur 75 wird die Gate-Dielektrikum-Schicht auf den Halbleiterfinnen 64 und den Isolationsgebieten 62 gebildet. Die Gate-Dielektrikum-Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen sein und kann gemäß annehmbaren Techniken abgeschieden oder thermisch wachsen gelassen werden. Die Verfahren zur Bildung der Gate-Dielektrikum-Schicht können eine Molekularstrahlabscheidung (Molecular-Beam Deposition - MBD), Atomlagenabscheidung (Atomic Layer Deposition - ALD), plasmaunterstützte CVD (Plasma-Enhanced CVD - PECVD) und dergleichen umfassen.
  • Die Gate-Schicht ist über der Gate-Dielektrikum-Schicht gebildet und die Maskenschicht ist über der Gate-Schicht gebildet. Die Gate-Schicht kann über der Gate-Dielektrikum-Schicht abgeschieden und dann planarisiert werden, wie beispielsweise durch ein CMP-Verfahren. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, obgleich auch andere Materialien verwendet werden können. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Gate-Dielektrikum-Schicht, die Gate-Schicht und die Maskenschicht gebildet wurden, kann die Maskenschicht unter Verwendung annehmbarer Fotolithographie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine geeignete Ätztechnik auf die Gate-Schicht und Gate-Dielektrikum-Schicht übertragen werden, um die Gate-Elektrode 68 beziehungsweise das Gate-Dielektrikum 66 zu bilden. Die Gate-Elektrode 68 und das Gate-Dielektrikum 66 decken entsprechende Kanalgebiete der Halbleiterfinnen 64 ab. Die Gate-Elektrode 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung von entsprechenden Halbleiterfinnen 64 ist. Obgleich in der Querschnittsansicht von 5 eine Dummy-Gate-Struktur 75 veranschaulicht ist, können mehr als eine Dummy-Gate-Struktur 75 über den Halbleiterfinnen 64 gebildet werden. Zum Beispiel veranschaulicht die Draufsicht in 9 mehrere Metall-Gates 97 (die die Dummy-Gate-Strukturen in der anschließenden Verarbeitung ersetzen) über den Halbleiterfinnen 64.
  • 6 bis 8A veranschaulichen die Querschnittsansichten der weiteren Verarbeitung der FinFET-Vorrichtung 100 entlang des Querschnitts A-A (entlang einer Längsachse der Finne). Wie in 6 veranschaulicht, werden schwach dotierte Drain-Gebiete (Lightly Doped Drain - LDD) in den Finnen 64 gebildet. Die LDD-Gebiete können durch ein Implantationsverfahren gebildet werden. Das Implantationsverfahren kann n-Typ- oder p-Typ-Störstellen in den Finnen 64 implantieren, um die LDD-Gebiete zu bilden. In einigen Ausführungsformen stoßen die LDD-Gebiete an das Kanalgebiet der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Gebiete können sich unter der Gate-Elektrode 68 und in das Kanalgebiet der FinFET-Vorrichtung 100 erstrecken. 6 veranschaulicht ein nicht einschränkendes Beispiel für die LDD-Gebiete. Andere Ausgestaltungen, Formen und Bildungsverfahren der LDD-Gebiete sind auch möglich. Zum Beispiel können die LDD-Gebiete gebildet werden, nachdem die Gate-Spacer 87 gebildet wurden.
  • Immer noch unter Bezugnahme auf 6 werden, nachdem die LDD-Gebiete gebildet wurden, Gate-Spacer 87 auf der Gate-Struktur gebildet. In dem Beispiel von 6 werden die Gate-Spacer 87 auf entgegengesetzten Seitenwänden der Gate-Elektrode 68 und auf entgegengesetzten Seitenwänden des Gate-Dielektrikums 66 gebildet. Die Gate-Spacer 87 können aus einem Nitrid, wie beispielsweise Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet werden und können unter Verwendung von z. B. thermischer Oxidation, CVD oder eines anderen geeigneten Abscheidungsverfahrens gebildet werden. Die Gate-Spacer 87 können sich auch über der oberen Fläche der Halbleiterfinnen 64 und der oberen Fläche des Isolationsgebiets 62 erstrecken.
  • Die Formen und Verfahren zur Bildung der Gate-Spacer 87, wie in 6 veranschaulicht, sind lediglich Beispiele und es sind andere Formen und Verfahren zur Bildung möglich. Zum Beispiel können die Gate-Spacer 87 erste Gate-Spacer (nicht gezeigt) und zweite Gate-Spacer (nicht gezeigt) umfassen. Die ersten Gate-Spacer können an entgegengesetzten Seitenwänden der Dummy-Gate-Struktur 75 gebildet werden. Die zweiten Gate-Spacer können auf den ersten Gate-Spacern mit den zwischen einer entsprechenden Dummy-Gate-Struktur 75 und den entsprechenden zweiten Gate-Spacern angeordneten ersten Gate-Spacern gebildet werden. Die ersten Gate-Spacer können in einer Querschnittsansicht eine L-Form aufweisen. Als ein anderes Beispiel können die Gate-Spacer 87 gebildet werden, nachdem die epitaktischen Source/Drain-Gebiete 80 (siehe 7) gebildet wurden. In einigen Ausführungsformen werden Dummy-Gate-Spacer auf den ersten Gate-Spacern (nicht gezeigt) vor dem epitaktischen Verfahren der epitaktischen Source/Drain-Gebiete 80, die in 7 veranschaulicht sind, gebildet und die Dummy-Gate-Spacer werden entfernt und mit den zweiten Gate-Spacern ersetzt, nachdem die epitaktischen Source/Drain-Gebiete 80 gebildet wurden.
  • Als Nächstes werden, wie in 7 veranschaulicht, Source/Drain-Gebiete 80 gebildet. Die Source/Drain-Gebiete 80 werden durch Ätzen der Finnen 64 zum Bilden von Vertiefungen und epitaktisches Wachsen eines Materials in der Vertiefung unter Verwendung geeigneter Verfahren, wie beispielsweise durch metallorganische Gasphasenabscheidung (Metal Organic CVD - MOCVD), Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE), Flüssigphasenepitaxie (Liquid Phase Epitaxy - LPE), Gasphasenepitaxie (Vapor Phase Epitaxy - VPE), selektives epitaktisches Wachstum (Selective Epitaxial Growth - SEG), dergleichen oder eine Kombination davon gebildet.
  • Wie in 7 veranschaulicht, können die epitaktischen Source/Drain-Gebiete 80 Flächen aufweisen, die von entsprechenden Flächen der Finnen 64 erhaben sind (z. B. über den nicht vertieften Abschnitten der Finnen 64 erhaben sind), und können Facetten aufweisen. Die Source/Drain-Gebiete 80 der benachbarten Finnen 64 können verschmelzen, um ein ununterbrochenes epitaktisches Source/Drain-Gebiet 80 zu bilden. In einigen Ausführungsformen verschmelzen die Source/Drain-Gebiete 80 von benachbarten Finnen 64 nicht miteinander und bleiben getrennte Source/Drain-Gebiete 80. In einigen Ausführungsbeispielen, in denen der resultierende FinFET ein n-Typ-FinFET ist, umfassen die Source/Drain-Gebiete 80 Siliziumcarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In alternativen Ausführungsbeispielen, in denen der resultierende FinFET ein p-Typ-FinFET ist, umfassen die Source/Drain-Gebiete 80 SiGe und ein p-Typ-Fremdatom, wie beispielsweise Bor oder Indium.
  • Die epitaktischen Source/Drain-Gebiete 80 können mit Dotierstoffen implantiert werden, um Source/Drain-Gebiete 80 zu bilden, worauf ein Temperverfahren folgt. Das Implantationsverfahren kann das Bilden und Strukturieren von Masken, wie beispielsweise eines Photoresists, umfassen, um die Gebiete des FinFET abzudecken, die vor dem Implantationsverfahren zu schützen sind. Die Source/Drain-Gebiete 80 können eine Fremdatomkonzentration (z. B. Dotierstoff) in einem Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaktischen Source/Drain-Gebiete an Ort und Stelle während des Wachstums dotiert werden.
  • Als Nächstes wird, wie in 8A veranschaulicht, eine erste dielektrische Zwischenschicht (ILD) 90 über der in 7 veranschaulichten Struktur gebildet und ein Gate-Last-Verfahren (das manchmal auch als ein Replacement-Gate-Verfahren bezeichnet wird) wird durchgeführt. In einem Gate-Last-Verfahren werden die Gate-Elektrode 68 und das Gate-Dielektrikum 66 (siehe 7) als Dummy-Strukturen betrachtet und werden entfernt und mit einer aktiven Gate-Elektrode und einem aktiven Gate-Dielektrikum ersetzt. Die aktive Gate-Elektrode und das aktive Gate-Dielektrikum können gemeinsam als ein Replacement-Gate oder ein Metall-Gate bezeichnet werden.
  • In einigen Ausführungsformen ist die erste ILD 90 aus einem dielektrischen Material, wie beispielsweise Siliziumoxid (SiO), Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, gebildet und kann mit irgendeinem zweckmäßigen Verfahren, wie beispielsweise CVD, PECVD oder FCVD, abgeschieden werden. Ein Planarisierungsverfahren, wie beispielsweise ein CMP-Verfahren kann durchgeführt werden, um die Maske 70 zu entfernen und um die obere Fläche der ersten ILD 90 derart zu planarisieren, dass die obere Fläche der ersten ILD 90 nach dem CMP-Verfahren eben mit der oberen Fläche der Gate-Elektrode 68 ist (siehe 7). Daher liegt die obere Fläche der Gate-Elektrode 68 in einigen Ausführungsformen nach dem CMP-Verfahren frei.
  • Gemäß einigen Ausführungsformen werden die Gate-Elektrode 68 und das Gate-Dielektrikum 66 direkt unter der Gate-Elektrode 68 in (einem) Ätzschritt/en entfernt, derart, dass Vertiefungen (nicht gezeigt) gebildet werden. Jede Vertiefung legt ein Kanal-Gebiet einer entsprechenden Finne 64 frei. Jedes Kanalgebiet kann zwischen benachbarten Paaren von epitaktischen Source/Drain-Gebieten 80 angeordnet sein. Während der Dummy-Gate-Entfernung kann das Dummy-Gate-Dielektrikum 66 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gate-Elektrode 68 geätzt wird. Das Dummy-Gate-Dielektrikum 66 kann dann nach der Entfernung der Dummy-Gate-Elektrode 68 entfernt werden.
  • Als Nächstes werden Metall-Gates 97 in den Vertiefungen durch aufeinanderfolgendes Bilden einer Gate-Dielektrikum-Schicht 96, einer Barriereschicht 94 und einer Gate-Elektrode 98 in jeder von den Vertiefungen gebildet. Wie in 8A veranschaulicht, wird die Gate-Dielektrikum-Schicht 96 konform in den Vertiefungen abgeschieden. Die Barriereschicht 94 wird konform über der Gate-Dielektrikum-Schicht 96 gebildet und die Gate-Elektrode 98 füllt die Vertiefungen. Obgleich dies nicht gezeigt ist, kann eine Austrittsarbeitsschicht, z. B. zwischen der Gate-Dielektrikum-Schicht 96 und der Barriereschicht 94, gebildet werden.
  • Gemäß einigen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 96 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In anderen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 96 ein High-k-Dielektrikum und in diesen Ausführungsformen können die Gate-Dielektrikum-Schichten 96 einen k-Wert aufweisen, der höher als etwa 7,0 ist, und können ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Verfahren zur Bildung der Gate-Dielektrikum-Schicht 96 können MBD, ALD, PECVD und dergleichen umfassen.
  • Die Austrittsarbeitsschicht kann konform über der Gate-Dielektrikum-Schicht 96 gebildet werden. Die Austrittsarbeitsschicht umfasst irgendein für eine Austrittsarbeitsschicht geeignetes Material. Beispielhafte p-Typ-Austrittsarbeitsmetalle, die in dem Metall-Gate 97 enthalten sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte n-Typ-Austrittsarbeitsmetalle, die in dem Metall-Gate 97 enthalten sein können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verbunden und somit wird das Material der ersten Austrittsarbeitsschicht ausgewählt, um seinen Austrittsarbeitswert derart abzustimmen, dass eine Zielschwellenspannung Vt in der Vorrichtung bewerkstelligt wird, die in dem entsprechenden Gebiet zu bilden ist. Die Austrittsarbeitsschicht/en kann/können durch PVD, CVD, ALD und/oder andere geeignete Verfahren abgeschieden werden.
  • Als Nächstes wird die Barriereschicht 94 konform über der Gate-Dielektrikum-Schicht 96 und, falls vorhanden, über der Austrittsarbeitsschicht gebildet. Die Barriereschicht 94 kann ein elektrisch leitfähiges Material, wie beispielsweise Titannitrid, umfassen, obgleich andere Materialien, wie beispielsweise Tantalnitrid, Titan, Tantal oder dergleichen, alternativ verwendet werden können. Die Barriereschicht 94 kann unter Verwendung eines CVD-Verfahrens, wie beispielsweise PECVD, gebildet werden. Alternativ können aber auch andere alternative Verfahren, wie beispielsweise Sputtern, MOCVD, ALD, verwendet werden.
  • Als Nächstes wird die Gate-Elektrode 98 über der Barriereschicht 94 gebildet. Die Gate-Elektrode 98 kann aus einem metallhaltigen Material, wie beispielsweise Cu, Al, W, dergleichen, Kombinationen davon oder mehreren Schichten davon hergestellt werden und kann durch z. B. Elektroplattierung, stromlose Plattierung, PVD, CVD oder ein anderes geeignetes Verfahren gebildet werden. Ein Planarisierungsverfahren, wie beispielsweise ein CMP, kann durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikum-Schicht 96, der Austrittsarbeitsschicht, der Barriereschicht 94 und das Material der Gate-Elektrode 98 zu entfernen, deren überschüssige Abschnitte sich über der oberen Fläche der ersten ILD 90 befinden. Die resultierenden verbleibenden Materialabschnitte der Gate-Elektrode 98, der Barriereschicht 94, der Austrittsarbeitsschicht und der Gate-Dielektrikum-Schicht 96 bilden somit Metall-Gates 97 der FinFET-Vorrichtung 100. In dem Beispiel von 8A sind drei Metall-Gates 97 veranschaulicht. Wie der fachkundige Durchschnittsfachmann ohne Weiteres verstehen wird, können indes mehr oder weniger als drei Metall-Gates 97 verwendet werden, um die FinFET-Vorrichtung 100 zu bilden.
  • 8B und 8C veranschaulichen die FinFET-Vorrichtung 100 von 8A, aber entlang des Querschnitts B-B beziehungsweise C-C. 8B zeigt die Finnen 64 und das Metall-Gate 97 über den Finnen 64. 8C veranschaulicht die Gate-Spacer 87 und die Metall-Gates 97 über dem STI 62. Es sei erwähnt, dass die Finne 64 in dem Querschnitt von 8C nicht sichtbar ist.
  • Nun wird unter Bezugnahme auf 9 eine Draufsicht der FinFET-Vorrichtung 100 nach dem Verarbeitungsschritt von 8A bis 8C veranschaulicht. Der Einfachheit halber sind nicht alle Merkmale der FinFET-Vorrichtung 100 veranschaulicht. Zum Beispiel sind die Gate-Spacer 87, die Isolationsgebiete 62 und die Source/Drain-Gebiete 80 in 9 nicht veranschaulicht.
  • Wie in 9 veranschaulicht, überspreizen die Metall-Gates 97 (z. B. 97A/97B/97C/97D/97E/97F) die Halbleiterfinnen 64 (z. B. 64A/64B). In der nachfolgenden Verarbeitung werden mehrere Schnittstrukturen 106 (siehe z. B. 14A bis 14C) zwischen den Metall-Gates 97 (oder benachbart dazu) gebildet. Die Schnittstrukturen 106 werden verwendet, um ein elektrisch leitfähiges Material (siehe 111 in 16A bis 16C) in getrennte Abschnitte zu schneiden (z. B. zu trennen), wodurch elektrische Verbindungen zwischen verschiedenen Source/Drain-Gebieten definiert werden. Die Schnittstruktur 106 wird auch verwendet, um ein elektrisch leitfähiges Material (siehe 121 in 18A bis 18C) in getrennte Abschnitte zu trennen, wodurch Gate-Kontaktstifte auf eine selbstausgerichtete Weise gebildet werden. Details werden nachfolgend erörtert.
  • Nun unter Bezugnahme auf 10A bis 10C veranschaulicht 10A eine Draufsicht der FinFET-Vorrichtung 100. Die Finnen 64 sind in 10A mit Strichlinien veranschaulicht. Die Stellen der Metall-Gates 97 (die den Stellen der dielektrischen Schicht 103 entsprechen) sind in 10A nicht veranschaulicht, aber in 14A, 15A, 16A und 18A veranschaulicht. 10B veranschaulicht die Querschnittsansicht der FinFET-Vorrichtung 100 entlang eines Querschnitts C-C und 10C veranschaulicht die Querschnittsansicht der FinFET-Vorrichtung 100 entlang des Querschnitts D-D. Die Stellen der Querschnitte C-C und D-D in Bezug auf die Metall-Gates 97 sind in 14A gezeigt. Er sei erwähnt, dass der Einfachheit halber Details der Metall-Gates 97 (z. B. die Gate-Elektrode 98, die Barriereschicht 94 und die Gate-Dielektrikum-Schicht 96) in 10B und den folgenden Figuren nicht veranschaulicht sind.
  • Wie in 10A bis 10C veranschaulicht, werden die Metall-Gates 97 unter oberen Flächen der Gate-Spacer 87, z. B. durch ein anisotropes Ätzverfahren, vertieft. Folglich werden Vertiefungen zwischen den Gate-Spacern 87 durch das Vertiefen der Metall-Gates 97 erzeugt. Obere Abschnitte der Gate-Spacer 87 können durch das anisotrope Ätzverfahren entfernt werden, wie in 10B veranschaulicht. Als Nächstes wird eine dielektrische Schicht 103 gebildet, um die Vertiefungen zwischen den Gate-Spacern 87 zu füllen. Die dielektrische Schicht 103 kann ein geeignetes dielektrisches Material, wie beispielsweise SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO oder dergleichen, umfassen und kann durch ein geeignetes Bildungsverfahren, wie beispielsweise CVD, PVD, dergleichen oder Kombinationen davon gebildet werden. Die dielektrische Schicht 103 kann auf eine selbstausgerichtete Weise gebildet werden und Seitenwände der dielektrischen Schicht 103 können mit entsprechenden Seitenwänden der Gate-Spacer 87 ausgerichtet werden. Ein Planarisierungsverfahren, wie beispielsweise CMP, kann durchgeführt werden, um die obere Fläche der dielektrischen Schicht 103 zu planarisieren.
  • Nachdem die dielektrische Schicht 103 gebildet wurde, wird eine dielektrische Schicht 92, die die gleiche wie die erste ILD 90 oder ihr ähnlich sein kann, über der ersten ILD 90 und über der dielektrischen Schicht 103 gebildet und danach wird eine Hartmaskenschicht 101 (z. B. eine Oxid- oder eine Nitridschicht) über der dielektrischen Schicht 92 gebildet. In einem Ausführungsbeispiel werden sowohl die erste ILD 90 als auch die dielektrische Schicht 92 aus einem Oxid (z. B. Siliziumoxid) gebildet und daher können die erste ILD 90 und die dielektrische Schicht 92 nachfolgend gemeinsam als ein Oxid 90/92 bezeichnet werden.
  • 10C veranschaulicht die Querschnittsansicht der FinFET-Vorrichtung 100 entlang des Querschnitts D-D. Die in 10C gezeigten Finnen 64 stehen über dem Substrat 50 und dem STI 62 hervor. 10C veranschaulicht ferner die ILD 90, die dielektrische Schicht 92 und die Hartmaskenschicht 101.
  • Als Nächstes werden in 11A bis 11C Öffnungen 102 in der Hartmaskenschicht 101 gebildet, um die Hartmaskenschicht 101 zu strukturieren. Die Öffnungen 102 werden an Stellen zwischen Metall-Gates 97 gebildet und sind von den Finnen 64 beanstandet. Zum Bilden der Öffnungen 102 kann ein geeignetes Verfahren, wie beispielsweise Photolithographie und Ätzen, verwendet werden. Nachdem sie gebildet wurde, wird die strukturierte Hartmaskenschicht 101 als eine Ätzmaske zum Strukturieren der dielektrischen Schicht 92 und der ersten ILD 90 unter Verwendung eines Ätzverfahrens, wie beispielsweise eines isotropen Ätzverfahrens, verwendet. Das Ätzverfahren beseitigt Abschnitte der dielektrischen Schicht 92 und Abschnitte der ersten ILD 90. Wie in 11B und 11C veranschaulicht, werden die Öffnungen 102 in die erste ILD 90 ausgedehnt und weisen schräge Seitenwände auf. Zum Beispiel kann eine Breite der Öffnung 102 abnehmen, je weiter die Öffnung 102 sich hin zum Substrat 50 erstreckt. Abschnitte der STI 62, die unter den Öffnungen 102 liegen, können nach dem Ätzverfahren freiliegen. In dem Beispiel von 11B liegen die Seitenwände der dielektrischen Schicht 103 und die Seitenwände der Gate-Spacer 87 durch die Öffnungen 102 frei.
  • Als Nächstes wird in 12A bis 12C ein dielektrisches Material 105 gebildet, um die Öffnungen 102 teilweise zu füllen. In einigen Ausführungsformen umfasst das dielektrische Material 105 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi oder dergleichen und kann durch ein geeignetes Bildungsverfahren, wie beispielsweise CVD, PVD, dergleichen oder Kombinationen davon gebildet werden.
  • Als Nächstes wird in 13A bis 13C ein dielektrisches Material 107, das sich von dem dielektrischen Material 105 unterscheidet (z. B. eine unterschiedliche Zusammensetzung aufweist), über dem dielektrischen Material 105 gebildet, um verbleibende Abschnitte der Öffnungen 102 zu füllen. Das dielektrische Material 107 unterscheidet sich von der dielektrischen Schicht 103 (weist z. B. eine unterschiedliche Zusammensetzung auf), um bei der anschließenden Verarbeitung Ätzselektivität bereitzustellen. In einigen Ausführungsformen umfasst das dielektrische Material 107 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi oder dergleichen und kann durch ein geeignetes Bildungsverfahren, wie beispielsweise CVD, PVD, dergleichen oder Kombinationen davon gebildet werden. Das dielektrische Material 107 kann über der oberen Fläche der Hartmaskenschicht 101 gebildet werden. In einigen Ausführungsformen wird ein Planarisierungsverfahren, wie beispielsweise CMP, durchgeführt, um überschüssige Abschnitte des dielektrischen Materials 107 von der oberen Fläche der Hartmaskenschicht 101 zu entfernen. In anderen Ausführungsformen wird das Planarisierungsverfahren weggelassen und die Abschnitte des dielektrischen Materials 107 über der oberen Fläche der Hartmaskenschicht 101 werden bei der anschließenden Verarbeitung mit der Hartmaskenschicht 101 entfernt.
  • Als Nächstes werden in 14A bis 14C gegebenenfalls die Hartmaskenschicht 101 und Abschnitte des dielektrischen Materials 107 über/in der Hartmaskenschicht 101 entfernt. Zusätzlich werden auch die erste ILD 90 und die dielektrische Schicht 92 entfernt und die Finnen 64 werden freigelegt. Die Entfernung der Hartmaskenschicht 101, von Abschnitten des dielektrischen Materials 107, der ersten ILD 90 und der dielektrischen Schicht 92 wird durch ein oder mehrere geeignete Ätzverfahren, wie beispielsweise ein CMP-Verfahren, ein Trockenätzverfahren (z. B. ein Plasmaverfahren), ein Nassätzverfahren, dergleichen oder Kombinationen davon durchgeführt. Zum Beispiel kann zuerst ein CMP-Verfahren durchgeführt werden, um die Hartmaskenschicht 101 und Abschnitte des dielektrischen Materials 107 über/in der Hartmaskenschicht 101 zu entfernen. Als Nächstes kann ein Ätzverfahren (z. B. ein Trockenätzen oder ein Nassätzen) unter Verwendung eines Ätzmittels, das gegenüber den Materialien der ersten ILD 90 und der dielektrischen Schicht 92 selektiv ist (z. B. eine höhere Ätzrate dafür aufweist), durchgeführt werden, um die erste ILD 90 und die dielektrische Schicht 92 zu entfernen.
  • In dem Beispiel von 14A bis 14C befindet sich jedes von den Metall-Gates 97 direkt unter entsprechenden Abschnitten der dielektrischen Schicht 103. Daher weist in der Draufsicht von 14A jedes Metall-Gate 97 mit den entsprechenden Gate-Spacern 87 eine gleiche Grenze wie der entsprechende Abschnitt der dielektrischen Schicht 103 auf. Folglich entsprechen Stellen der dielektrischen Schicht 103 in den Draufsichten (z. B. 14A, 15A, 16A und 18A) Stellen der Metall-Gates 97. 14A zeigt daher, dass jedes von den Metall-Gates 97 sich ununterbrochen über die veranschaulichten Finnen 64 erstreckt.
  • Nachdem die dielektrische Schicht 92 und die erste ILD 90 entfernt wurden, werden Öffnungen 104 (z. B. Gräben) zwischen benachbarten Metall-Gates 97 gebildet. Die Öffnungen 104 legen Seitenwände der Gate-Spacer 87 frei, die von dem entsprechenden Metall-Gate 97 abgewandt sind, und legen Seitenwände der dielektrischen Schicht 103 frei. Auch die Finnen 64 werden freigelegt. In der nachfolgenden Erörterung werden das dielektrische Material 105 und das darüberliegende dielektrische Material 107, die sich in derselben Öffnung 102 befinden (siehe 12A bis 12C), gemeinsam als eine Schnittstruktur 106 oder eine dielektrische Schnittstruktur 106 bezeichnet. Zum Beispiel veranschaulicht 14A acht Schnittstrukturen 106.
  • 14C veranschaulicht sich verjüngende Seitenwände der Schnittstruktur 106, die aufgrund der sich verjüngenden Seitenwände der Öffnungen 102 (siehe 12B und 12C) in einigen Ausführungsformen gebildet werden. 14C veranschaulicht ferner Restabschnitte des Oxids 90/92, die sich entlang der sich verjüngenden Seitenwände der Schnittstrukturen 106 befinden.
  • Als Nächstes wird in 15A bis 15C eine Auskleidung 109 entlang von Seitenwänden der in 14A bis 14C gezeigten Struktur gebildet. Die Auskleidung 109 kann durch Bilden einer konformen Auskleidungsschicht (z. B. einer dielektrischen Schicht) über der in 14A bis 14C gezeigten Struktur, gefolgt von einem anisotropen Ätzen zum Entfernen horizontaler Abschnitte der Auskleidungsschicht gebildet werden. Die Auskleidung 109 wird in einigen Ausführungsformen aus einem dielektrischen Material, wie beispielsweise SiC, LaO, AlO, AlON, ZrO, HfO, SiN, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO oder dergleichen, gebildet. In anderen Ausführungsformen wird die Auskleidung 109 weggelassen.
  • Als Nächstes wird in 16A bis 16C ein elektrisch leitfähiges Material 111, wie beispielsweise Cu, W, Al, Co, dergleichen oder Kombinationen davon, in den Öffnungen 104 (z. B. Gräben, siehe 15A bis 15C) gebildet. Obgleich dies nicht veranschaulicht ist, kann eine Barriereschicht konform entlang von Seitenwänden und des Bodens der Öffnungen 104 gebildet werden, bevor das elektrisch leitfähige Material 111 gebildet wird. Die Barriereschicht kann TiN, TaN, Ti, Ta oder dergleichen enthalten und kann unter Verwendung von z. B. PECVD, Sputtern, MOCVD, ALD oder dergleichen gebildet werden. Als Nächstes wird ein Planarisierungsverfahren, wie beispielsweise CMP, durchgeführt, um eine koplanare obere Fläche zwischen dem elektrisch leitfähigen Material 111 und den dielektrischen Materialien 103/107 zu bewerkstelligen. Es sei erwähnt, dass das Planarisierungsverfahren zumindest obere Abschnitte des dielektrischen Materials 107 entfernen kann. Nach dem Planarisierungsverfahren beträgt eine Höhe T1 des dielektrischen Materials 105 zwischen etwa 2 nm und etwa 100 nm und eine Höhe T2 des dielektrischen Materials 107 beträgt zwischen etwa 0 nm und etwa 100 nm. Eine obere Fläche 106U der Schnittstruktur 106 ist höher (weiter von dem Substrat 50 entfernt) als die obere Fläche des Metall-Gates 97. Eine Dicke T4 der Auskleidung 109 beträgt zwischen etwa 0 nm und etwa 20 nm. Es sei erwähnt, dass die Schnittstrukturen 106 das elektrisch leitfähige Material 111 in separate Abschnitte (d. h. diskrete, nicht ununterbrochene Abschnitte) trennen. Diese separaten Abschnitte definieren unterschiedliche elektrische Verbindungen zwischen den Source/Drain-Gebieten, die über unterschiedlichen Finnen 64 angeordnet sind. Zum Beispiel können durch das Definieren unterschiedlicher Stellen der Schnittstrukturen 106 unterschiedliche elektrische Verbindungen der Source/Drain-Gebiete bewerkstelligt werden.
  • Da die Merkmalsgröße in fortgeschrittenen Verarbeitungsknoten kontinuierlich schrumpft, wird es immer herausfordernder, die Schnittstrukturen 106 zu bilden. Um den Vorteil der vorliegenden Offenbarung zu verstehen, wird ein Bezugsverfahren betrachtet, in dem Schnittstrukturen durch einfaches Strukturieren der ersten ILD 90 und der dielektrischen Schicht 92 unter Verwendung einer strukturierten Hartmaskenschicht 101' (nicht gezeigt) gebildet werden, wo die strukturierte Hartmaskenschicht 101' die Ergänzung zur strukturierten Hartmaskenschicht 101 von 12A ist. Mit anderen Worten, die strukturierte Hartmaskenschicht 101' umfasst kleine, getrennte rechtwinklige Stücke (z. B. acht Stücke), die an den Stellen der Öffnungen 102 in 12A angeordnet sind. Diese kleinen, separaten rechtwinkligen Stücke der strukturierten Hartmaskenschicht 101' können sich indes während des Strukturierungsverfahrens zum Bilden der Schnittstrukturen abschälen, wodurch sie die korrekten Schnittstrukturen unter der strukturierten Hartmaskenschicht 101' nicht richtig bilden, was einen Kurzschluss der verschiedenen Abschnitte des elektrisch leitfähigen Materials 111 bei der anschließenden Verarbeitung zur Folge haben kann.
  • Im Gegensatz dazu vermeidet das vorliegend offenbarte Verfahren das Problem des Abschälens des Bezugsverfahrens und daher werden die Schnittstrukturen 106 richtig gebildet. Die Größe und die Materialien der Schnittstrukturen 106 stellen sicher, dass die Schnittstrukturen 106 stark genug sind, um die anschließende Verarbeitung zu überstehen. Zum Beispiel die ist vorliegend offenbarte Schnittstruktur 106 im Vergleich zu dem vorhergehend erörterten Bezugsverfahren, in dem eine Schnittstruktur durch Strukturieren der ersten ILD 90 und der dielektrischen Schicht 92 unter Verwendung der strukturierten Hartmaskenschicht 101' gebildet wird, dicker und kann aus diesem Grund der anschließenden Verarbeitung (z. B. Ätzen) besser standhalten, wodurch das Problem des Abschälens vermindert oder vermieden wird. Darüber hinaus weist/weisen das/die Material/ien der Schnittstrukturen 106 in der vorliegenden Offenbarung bessere physische Eigenschaften auf als das Material des Oxids 90/92 (z. B. Siliziumoxid). Zum Beispiel kann/können das/die Material/ien der Schnittstrukturen 106 dichter, weniger porös und/oder ätzfester sein (z. B. eine langsamere Ätzrate aufweisen). Die besseren physikalischen Eigenschaften helfen dabei, zu verhindern, dass die Schnittstrukturen 106 während des Ätzverfahrens zum Entfernen der ersten ILD 90 und der dielektrischen Schicht 92, wie in 14A bis 14C veranschaulicht, beschädigt werden, wodurch das vorhergehend erörterte Kurzschlussproblem vermieden wird. Zusätzlich verbessern die besseren physikalischen Eigenschaften der Materialien der Schnittstrukturen 106 die zeitabhängige dielektrische Durchbruchleistung (Time-Dependent Dielectric Breakdown - TDDB) zwischen benachbarten Source/Drain-Gebieten.
  • Als Nächstes wird in 17A bis 17C das elektrisch leitfähige Material 111 zurückgeätzt (z. B. vertieft) und eine dielektrische Schicht 119 wird über dem (vertieften) elektrisch leitfähigen Material 111 gebildet. In einigen Ausführungsformen ist die dielektrische Schicht 119 die gleiche wie das dielektrische Material 105 und die dielektrische Schicht 103 (weist z. B. die gleiche Zusammensetzung auf) und das dielektrische Material 107 unterscheidet sich von dem dielektrischen Material 105 und der dielektrischen Schicht 103 (weist z. B. eine unterschiedliche Zusammensetzung auf). In einigen Ausführungsformen umfasst die dielektrische Schicht 119 SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO oder dergleichen und wird durch ein geeignetes Bildungsverfahren, wie beispielsweise CVD, PVD, dergleichen oder Kombinationen davon gebildet. Nachdem die dielektrische Schicht 119 gebildet wurde, kann ein Planarisierungsverfahren durchgeführt werden, derart dass die obere Fläche der dielektrischen Schicht 119 mit der oberen Fläche der dielektrischen Schicht 103 eben ist.
  • Als Nächstes wird eine Ätzstoppschicht 117 über den Schnittstrukturen 106, der dielektrischen Schicht 119 und den Metall-Gates 97 gebildet und eine Maskenschicht 115 wird über der Ätzstoppschicht 117 gebildet. Die Ätzstoppschicht 117 kann ein geeignetes Material, wie beispielsweise Siliziumnitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen umfassen, und kann durch PVD, CVD, Sputtern oder dergleichen gebildet werden. Die Maskenschicht 115 kann z. B. ein Oxid sein und kann durch irgendein geeignetes Verfahren gebildet werden.
  • Als Nächstes wird eine Öffnung 118 in der Maskenschicht 115, z. B. unter Verwendung von Photolithographie- und Ätztechniken, gebildet. Die Öffnung 118 kann durch die Ätzstoppschicht 117 erweitert sein. Als Nächstes wird ein anisotropes Ätzverfahren unter Verwendung der strukturierten Maskenschicht 115 als eine Ätzmaske durchgeführt, um Abschnitte der dielektrischen Schicht 103 zu entfernen, derart dass die Schnittstruktur 106 und die Metall-Gates 97 direkt unter der Öffnung 118 freiliegen. Es sei erwähnt, dass aufgrund der Ätzselektivität zwischen dem dielektrischen Material 107 und der dielektrischen Schicht 103 das Ätzverfahren die dielektrische Schicht 103 entfernt, ohne das dielektrische Material 107 im Wesentlichen anzugreifen. In dem Beispiel von 17B bleiben Restabschnitte der dielektrischen Schicht 103 an der Seitenwand der Öffnung 118 zwischen den Gate-Spacern 87 und der Ätzstoppschicht 117 zurück.
  • Es sei erwähnt, dass die Öffnung 118 eine Schnittstruktur 106 und Metall-Gates 97 auf entgegengesetzten Seiten der Schnittstruktur 106 freilegt. Die obere Fläche 106 der Schnittstruktur 106 ist höher (z. B. weiter von dem Substrat 50 entfernt) als die obere Fläche des Metall-Gates 97. In dem Beispiel von 17A bis 17C umfasst die Schnittstruktur 106 zwei unterschiedliche dielektrische Materialien, z. B. eine obere Schicht, die aus dem dielektrischen Material 107 gebildet ist, und eine untere Schicht, die aus dem dielektrischen Material 105 gebildet ist. Die zweischichtige Struktur der Schnittstruktur 106 stellt Flexibilität bei der Wahl der dielektrischen Materialien bereit. Zum Beispiel kann das dielektrische Material 107 gewählt werden, um Ätzselektivität zwischen dem dielektrischen Material 107 und der dielektrischen Schicht 103 während der Bildung der Öffnung 118 bereitzustellen, und das dielektrische Material 105 kann gewählt werden, um bessere TDDB-Leistung zwischen benachbarten Source/Drain-Gebieten zu bieten. Die zweischichtige Struktur der Schnittstruktur 106 kann indes mehr Verarbeitungsschritte erfordern und kann kostspieliger zu bilden sein als eine einschichtige Schnittstruktur 106 (siehe z. B. 106 in 27A bis 27B), wo die Schnittstruktur 106 aus einem einzigen dielektrischen Material gebildet ist. Die Wahl der dielektrischen Materialien für die einschichtige Schnittstruktur 106 kann indes begrenzter sein als bei der zweischichtigen Schnittstruktur 106, da das dielektrische Material der einschichtigen Schnittstruktur 106 sowohl eine gute TDDB-Leistung (z. B. zwischen benachbarten Source/Drain-Gebieten) als auch die Ätzselektivität über der dielektrischen Schicht 103 bereitstellen sollte.
  • Als Nächstes wird in 18A bis 18C ein elektrisch leitfähiges Material 121 (z. B. Cu, W, Al, Co oder dergleichen) in der Öffnung 118 gebildet. Das elektrisch leitfähige Material 121 füllt die Öffnung 118 und kann über der oberen Fläche der Maskenschicht 115 gebildet werden. Als Nächstes werden die Maskenschicht 115, die Ätzstoppschicht 117 und überschüssige Abschnitte des elektrisch leitfähigen Materials 121, die über der oberen Oberfläche der Schnittstruktur 106 angeordnet sind, entfernt, z. B. durch ein CMP-Verfahren, ein Trockenätzen, ein Nassätzen, eine Kombination davon oder dergleichen. Wie in 18B veranschaulicht, wird eine koplanare obere Oberfläche zwischen dem dielektrischen Material 107, dem elektrisch leitfähigen Material 121, der dielektrischen Schicht 119 und der dielektrischen Schicht 103 bewerkstelligt. Es sei erwähnt, dass die Schnittstruktur 106 das elektrisch leitfähige Material 121 in zwei separate Gate-Kontakte 121 (auch als Gate-Kontaktstifte bezeichnet) trennt, wobei jeder Gate-Kontakt 121 mit einem entsprechenden darunterliegenden Metall-Gate 97 verbunden ist.
  • Es sei erwähnt, dass die Breite der Öffnung 118 (siehe 17A bis 17C) größer als die Breite von jedem von den Gate-Kontakten 121 ist und die Gate-Kontakte 121 auf eine selbstausgerichtete Weise unter Verwendung der Schnittstruktur 106 gebildet werden. Dies veranschaulicht einen weiteren Vorteil der vorliegenden Offenbarung. Bei fortschreitendem Schrumpfen von Merkmalsgrößen in fortgeschrittenen Verarbeitungsknoten ist es möglich, dass die Auflösung der herkömmlichen Photolithographie nicht ausreicht, um separate Öffnungen für jeden von den Gate-Kontakten 121 zu bilden. Die offenbarten Verfahren ermöglichen das Bilden einer größeren Öffnung (z. B. 118) unter Verwendung der herkömmlichen Photolithographie und die kleineren Gate-Kontakte (z. B. 121) werden auf eine selbstausgerichtete Weise durch Trennen des Füllmetalls in der Öffnung 118 unter Verwendung der Schnittstruktur 106 gebildet. Dies hilft bei der Verringerung der Herstellungskosten (z. B. weniger strikte Anforderung für das Photolithographiewerkzeug) und kann auch Produktionsergebnisse verbessern (z. B. können selbstausgerichtete Gate-Kontakte einfacher gebildet werden und bei ihnen ist das Auftreten von Problemen in Verbindung mit dem Füllen von Öffnungen mit hohem Seitenverhältnis weniger wahrscheinlich).
  • In einigen Ausführungsformen liegt eine Dicke T3 der dielektrischen Schicht 119 zwischen etwa 0 nm und etwa 50 nm. Eine Breite T6 der Restabschnitte der dielektrischen Schicht 103 an der Seitenwand des Gate-Kontakts 121 beträgt in einigen Ausführungsformen zwischen etwa 0 nm und etwa 30 nm. Eine Dicke T7 der dielektrischen Schicht 103 über dem Metall-Gate 97, gemessen entlang der Mitte der dielektrischen Schicht 103, kann zwischen etwa 1 nm und etwa 80 nm betragen. Eine Dicke T8 der dielektrischen Schicht 103, gemessen an der Ecke der dielektrischen Schicht 103 (z. B. direkt über den Gate-Spacern 87), kann zwischen etwa 0 nm und etwa 60 nm betragen. Eine Dicke T9 des Restoxids 90/92 entlang der Seitenwand der Schnittstruktur 106 kann zwischen etwa 0 nm und etwa 30 nm betragen.
  • Zusätzliche Verarbeitung kann durchgeführt werden, um die Fertigung der FinFET-Vorrichtung 100 abzuschließen, wie beispielsweise Bilden zusätzlicher dielektrischer Schichten und Bilden von Source/Drain-Kontakten. Details werden hier nicht erörtert.
  • Varianten und Abwandlungen an der offenbarten Ausführungsform sind möglich. Zum Beispiel können die Schnittstrukturen 106 aus einem einzigen dielektrischen Material (z. B. 105) gebildet werden, anstatt aus zwei verschiedenen dielektrischen Materialien (z. B. 105 und 107) gebildet zu werden. Als ein anderes Beispiel kann die dielektrische Schicht 119 über dem elektrisch leitfähigen Material 111 weggelassen werden. Als noch ein anderes Beispiel kann die Auskleidung 109 weggelassen werden. Als ein zusätzliches Beispiel kann das Ätzverfahren zum Bilden der Öffnung 102 (siehe 11A bis 11C) etwas Restoxid 90/92 am Boden der Öffnungen 102 zurücklassen, derart, dass das Restoxid 90/92 zwischen den Schnittstrukturen 106 und dem Substrat 50 bleibt. Diese Varianten können kombiniert werden, um unterschiedliche Ausführungsformen zu bilden, von denen einige nachfolgend erörtert werden.
  • 19A bis 34B veranschaulichen verschiedene alternative Ausführungsformen, wo Figuren mit der gleichen Nummer, aber unterschiedlichen Buchstaben (z. B. 19A und 19B) sich auf dieselbe Ausführungsform aber entlang unterschiedlicher Querschnitte beziehen. Zum Beispiel veranschaulicht 19A eine Querschnittsansicht einer FinFET-Vorrichtung entlang des Querschnitts C-C und 19B veranschaulicht eine Querschnittsansicht der FinFET-Vorrichtung 100 entlang des Querschnitts D-D.
  • Nun unter Bezugnahme auf 19A und 19B veranschaulichen 19A und 19B Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung 100 in 18A bis 18C ähnlich ist, aber ohne die Auskleidung 109. Es sei erwähnt, dass das Oxid 90/92 entlang der verjüngten Seitenwände der Schnittstruktur 106 in 18C in dem Beispiel von 19B nicht veranschaulicht ist. Das liegt daran, dass ein Vorreinigungsverfahren (z. B. ein Ätzverfahren) durchgeführt werden kann, bevor das elektrisch leitfähige Material 111 in dem in 16A bis 16C veranschaulichten Verarbeitungsschritt gebildet wird. Das Vorreinigungsverfahren kann das Oxid 90/92 verbrauchen, wenn die Auskleidung 109 nicht gebildet wird. In Ausführungsformen, in denen die Auskleidung 109 gebildet wird (siehe z. B. 18C), schützt die Auskleidung 109 das Oxid 90/92 von dem Vorreinigungsverfahren, somit bleibt das Oxid 90/92 in der gebildeten Vorrichtung.
  • 20A und 20B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 19A und 19C ähnlich ist, aber mit dem Restoxid 90/92 unter der Schnittstruktur 106. In einigen Ausführungsformen kann eine Dicke T5 des Oxids 90/92 unter der Schnittstruktur 106 zwischen etwa 0 nm und etwa 60 nm liegen. In einigen Ausführungsformen nimmt aufgrund der verjüngten Seitenwände der Schnittstruktur 106 ein Abstand zwischen den Seitenwänden der Schnittstruktur 106 und den Gate-Spacern 87 bei der sich von dem Substrat 50 weg erstreckenden Schnittstruktur 106 ab. Zum Beispiel kann ein Abstand D2 zwischen der Seitenwand der Schnittstruktur 106 und dem entsprechenden Gate-Spacer 87, gemessen an der unteren Fläche des dielektrischen Materials 105, zwischen etwa 0 nm und etwa 30 nm betragen; ein Abstand D1 zwischen der Seitenwand der Schnittstruktur 106 und dem entsprechenden Gate-Spacer 87, gemessen an der unteren Fläche des dielektrischen Materials 107, kann zwischen etwa 0 nm und etwa 20 nm betragen. Ein Winkel a, gemessen zwischen der Seitenwand der Schnittstruktur 106 (z. B. Seitenwand des dielektrischen Materials 105 oder Seitenwand des dielektrischen Materials 107) und der oberen Fläche des Substrats 50 kann zwischen etwa 65 Grad und 95 Grad betragen.
  • 21A und 21B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung 100 in 18A bis 18C ähnlich ist. In einigen Ausführungsformen weist die dielektrische Schicht 103einen T-förmigen Querschnitt mit einem oberen Abschnitt und einem unteren Abschnitt und einem im Wesentlichen rechten Winkel zwischen einer unteren Fläche des oberen Abschnitts und einer Seitenwand des unteren Abschnitts auf. In einigen Ausführungsformen weist die dielektrische Schicht 103sanft gekrümmte Seitenwände auf, die den oberen Abschnitt und den unteren Abschnitt der dielektrischen Schicht 103 verbinden.
  • 22A und 22B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung 100 in 18A und 18C ähnlich ist, aber mit dem Restoxid 90/92 unter den und um die Schnittstrukturen 106 herum.
  • 23A und 23B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung 100 in 18A bis 18C ähnlich ist, aber ohne die Auskleidung 109 und ohne die dielektrische Schicht 119.
  • 24A und 24B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 23A und 23B ähnlich ist, aber mit dem Restoxid 90/92 unter den Schnittstrukturen 106.
  • 25A und 25B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung 100 in 18A bis 18C ähnlich ist, aber ohne die dielektrische Schicht 119.
  • 26A und 26B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 25A und 25B ähnlich ist, aber mit dem Restoxid 90/92 unter den Schnittstrukturen 106.
  • 27A und 27B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung 100 in 18A bis 18C ähnlich ist, aber ohne die Auskleidung 109 und ohne das dielektrische Material 107. Mit anderen Worten, die Schnittstrukturen 106 werden aus einem einzigen Material (z. B. 105) gebildet. In Ausführungsformen, in denen die Schnittstrukturen 106 nur aus dem dielektrischen Material 105 (anstatt aus 105 und 107) gebildet werden, unterscheidet sich das dielektrische Material 105 von der dielektrischen Schicht 103 (weist z. B. eine unterschiedliche Zusammensetzung auf), um Ätzselektivität in dem Verfahren zum Bilden der Gate-Kontakte 121 bereitzustellen.
  • 28A und 28B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 27A und 27B ähnlich ist, aber mit dem Restoxid 90/92 unter den Schnittstrukturen 106.
  • 29A und 29B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 27A und 27B ähnlich ist, aber mit der Auskleidung 109.
  • 30A und 30B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 29A und 29B ähnlich ist, aber mit dem Restoxid 90/92 unter den Schnittstrukturen 106.
  • 31A und 31B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 27A bis 27B ähnlich ist, aber ohne die dielektrische Schicht 119.
  • 32A und 32B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 31A und 31B ähnlich ist, aber mit dem Restoxid 90/92 unter den Schnittstrukturen 106.
  • 33A und 33B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 27A und 27B ähnlich ist, aber mit der Auskleidung 109 und ohne die dielektrische Schicht 119.
  • 34A und 34B veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung, die der FinFET-Vorrichtung in 33A und 33B ähnlich ist, aber mit dem Restoxid 90/92 unter den Schnittstrukturen 106.
  • 35 veranschaulicht ein Ablaufdiagramm eines Verfahrens zur Fertigung einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 35 gezeigte Ausführungsverfahren rein beispielhaft für viele mögliche Ausführungsverfahren ist. Der Durchschnittsfachmann würde viele Varianten, Alternativen und Abwandlungen erkennen. Zum Beispiel können verschiedene Schritte, wie in 35 veranschaulicht, hinzugefügt, entfernt, ersetzt, umgestaltet und wiederholt werden.
  • Unter Bezugnahme auf 35 werden im Schritt 1010 ein erstes Dummy-Gate und ein zweites Dummy-Gate über einer Finne gebildet, wobei die Finne über ein Substrat hervorsteht. Im Schritt 1020 werden das erste Dummy-Gate und das zweite Dummy-Gate mit einem ersten Metall-Gate beziehungsweise einem zweiten Metall-Gate ersetzt. Im Schritt 1030 wird eine dielektrische Schnittstruktur zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate gebildet, wobei die dielektrische Schnittstruktur sich weiter von dem Substrat erstreckt als das erste Metall-Gate und das zweite Metall-Gate. Im Schritt 1040 wird eine strukturierte Maskenschicht über dem ersten Metall-Gate, dem zweiten Metall-Gate und der dielektrischen Schnittstruktur gebildet, wobei eine Öffnung in der strukturierten Maskenschicht einen Abschnitt des ersten Metall-Gates, einen Abschnitt des zweiten Metall-Gates und einen Abschnitt der dielektrischen Schnittstruktur, die unter der Öffnung liegen, freilegt. Im Schritt 1050 wird die Öffnung mit einem ersten elektrisch leitfähigen Material gefüllt. Im Schritt 1060 wird das erste elektrisch leitfähige Material unter einer oberen Fläche der dielektrischen Schnittstruktur distal zum Substrat vertieft.
  • Mit Ausführungsformen können Vorteile bewerkstelligt werden. Die vorliegenden offenbarten Verfahren vermeiden oder vermindern das Problem des Abschälens der Hartmaskenschicht 101 während der Bildung der Schnittstrukturen 106, wodurch die Bildung von falschen Schnittstrukturen 106 und elektrische Kurzschlüsse zwischen Source/Drain-Gebieten, die entworfen sind, um getrennt zu sein, vermieden werden. Aufgrund der verbesserten physikalischen Eigenschaften der Materialien der Schnittstruktur 106 wird die TDDB-Leistung zwischen benachbarten Source/Drain-Gebieten der Vorrichtung verbessert. Zusätzlich ermöglichen die Schnittstrukturen 106 das Bilden von Gate-Kontaktstiften auf eine selbstausgerichtete Weise, wodurch die Verwendung eines Photolithographiewerkzeugs mit niedrigerer Auflösung beim Bilden der Gate-Kontaktstifte mit engem Zwischenraum erlaubt wird. Folglich werden Produktionskosten gesenkt und Produktionsergebnisse verbessert.
  • In einer Ausführungsform umfasst ein Verfahren das Bilden eines ersten Dummy-Gates und eines zweiten Dummy-Gates über einer Finne, wobei die Finne über einem Substrat hervorsteht; Ersetzen des ersten Dummy-Gates und des zweiten Dummy-Gates mit einem ersten Metall-Gate beziehungsweise einem zweiten Metall-Gate; Bilden einer dielektrischen Schnittstruktur zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate, wobei die dielektrische Schnittstruktur sich weiter von dem Substrat erstreckt als das erste Metall-Gate und das zweite Metall-Gate; Bilden einer strukturierten Maskenschicht über dem ersten Metall-Gate, dem zweiten Metall-Gate und der dielektrischen Schnittstruktur, wobei eine Öffnung in der strukturierten Maskenschicht einen Abschnitt des ersten Metall-Gates, einen Abschnitt des zweiten Metall-Gates und einen Abschnitt der dielektrischen Schnittstruktur, die unter der Öffnung liegen, freilegt; Füllen der Öffnung mit einem ersten elektrisch leitfähigen Material; und Vertiefen des ersten elektrisch leitfähigen Materials unter einer oberen Fläche der dielektrischen Schnittstruktur distal zum Substrat. In einer Ausführungsform umfasst das Ersetzen des ersten Dummy-Gates und des zweiten Dummy-Gates: Bilden einer dielektrischen Schicht um das erste Dummy-Gate und das zweite Dummy-Gate herum; Entfernen des ersten Dummy-Gates und des zweiten Dummy-Gates zum Bilden einer ersten Vertiefung beziehungsweise einer zweiten Vertiefung in der dielektrischen Schicht; und Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem oder mehreren elektrisch leitfähigen Materialien, um das erste Metall-Gate und das zweite Metall-Gate zu bilden. In einer Ausführungsform umfasst das Bilden der dielektrischen Schnittstruktur: Bilden einer Öffnung in einer dielektrischen Schicht, die sich um das erste Metall-Gate und das zweite Metall-Gate herum befindet, wobei die Öffnung sich zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate befindet; und Füllen der Öffnung in der dielektrischen Schicht mit einem oder mehreren dielektrische Materialien. In einer Ausführungsform erstreckt sich die Öffnung in der dielektrischen Schicht durch die dielektrische Schicht. In einer Ausführungsform wird ein Boden der Öffnung in der dielektrischen Schicht zwischen einer oberen Fläche der dielektrischen Schicht, die von dem Substrat abgewandt ist, und einer unteren Fläche der dielektrischen Schicht, die dem Substrat zugewandt ist, gebildet, wobei, nachdem die dielektrische Schnittstruktur gebildet wurde, ein Abschnitt der dielektrischen Schicht sich zwischen der dielektrischen Schnittstruktur und dem Substrat befindet. In einer Ausführungsform umfasst das Füllen der Öffnung in der dielektrischen Schicht: Bilden eines ersten dielektrischen Materials in einem unteren Abschnitt der Öffnung in der dielektrischen Schicht; und Bilden eines zweiten dielektrischen Materials, das sich von dem ersten dielektrischen Material unterscheidet, in einem oberen Abschnitt der Öffnung in der dielektrischen Schicht. In einer Ausführungsform umfasst das Verfahren ferner vor dem Bilden der dielektrischen Schnittstruktur das Ersetzen oberer Abschnitte des ersten Metall-Gates und oberer Abschnitte des zweiten Metall-Gates mit einem dritten dielektrischen Material. In einer Ausführungsform unterscheidet sich das zweite dielektrische Material von dem dritten dielektrischen Material. In einer Ausführungsform wird die dielektrische Schnittstruktur an einer ersten Stelle zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate gebildet, wobei das Verfahren ferner das Bilden eines zweiten elektrisch leitfähigen Materials an einer zweiten Stelle umfasst, die der ersten Stelle benachbart ist, wobei die zweite Stelle sich zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate befindet. In einer Ausführungsform umfasst das Verfahren ferner vor dem Bilden des zweiten elektrisch leitfähigen Materials das Bilden einer Auskleidungsschicht entlang von Seitenwänden der dielektrischen Schnittstruktur, entlang von Seitenwänden des ersten Metall-Gates und entlang von Seitenwänden des zweiten Metall-Gates. In einer Ausführungsform umfasst das Verfahren ferner nach dem Bilden des zweiten elektrisch leitfähigen Materials das Ersetzen von oberen Abschnitten des zweiten elektrisch leitfähigen Materials mit einem dielektrischen Material. In einer Ausführungsform ist eine obere Fläche des dielektrischen Materials distal zu dem Substrat eben mit der oberen Fläche der dielektrischen Schnittstruktur.
  • In einer Ausführungsform umfasst ein Verfahren das Bilden eines ersten Dummy-Gates und eines zweiten Dummy-Gates über einer ersten Finne, die über einem Substrat hervorsteht; Bilden einer dielektrischen Zwischenschicht (ILD) um das erste Dummy-Gate und das zweite Dummy-Gate herum; Ersetzen des ersten Dummy-Gates und des zweiten Dummy-Gates mit einem ersten Metall-Gate beziehungsweise einem zweiten Metall-Gate; Bilden einer ersten Öffnung in der ILD-Schicht zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate, wobei die erste Öffnung von der ersten Finne beabstandet ist; Füllen der ersten Öffnung mit einem oder mehreren dielektrischen Materialien, um eine Schnittstruktur zu bilden; Entfernen der IDL-Schicht, nachdem die Schnittstruktur gebildet wurde, wobei das Entfernen der ILD-Schicht Vertiefungen zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate bildet; und Füllen der Vertiefungen mit einem ersten elektrisch leitfähigen Material, wobei die Schnittstruktur das erste elektrisch leitfähige Material in einen ersten Abschnitt und einen zweiten Abschnitt trennt. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Strukturmaskenschicht über dem ersten Metall-Gate, dem zweiten Metall-Gate, der Schnittstruktur und dem ersten elektrisch leitfähigen Material, wobei eine zweite Öffnung in der strukturierten Maskenschicht das erste Metall-Gate und das zweite Metall-Gate freilegt; Füllen der zweiten Öffnung mit einem zweiten elektrisch leitfähigen Material; und Entfernen von oberen Abschnitten des zweiten elektrisch leitfähigen Materials, derart dass die Schnittstruktur sich weiter von dem Substrat erstreckt als das zweite elektrisch leitfähige Material, wodurch das zweite elektrisch leitfähige Material in einen ersten Kontaktstift und einen zweiten Kontaktstift getrennt werden. In einer Ausführungsform umfasst das Verfahren vor dem Bilden der ersten Öffnung: Vertiefen des ersten Metall-Gates zum Bilden einer ersten Vertiefung zwischen ersten Gate-Spacern des ersten Metall-Gates; Vertiefen des zweiten Metall-Gates zum Bilden einer zweiten Vertiefung zwischen zweiten Gate-Spacern des zweiten Metall-Gates; und Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem ersten dielektrischen Material. In einer Ausführungsform umfasst das Füllen der ersten Öffnung das Bilden eines zweiten dielektrischen Materials in der ersten Öffnung, um die erste Öffnung teilweise zu füllen; und Bilden eines dritten dielektrischen Materials in der ersten Öffnung und über dem zweiten dielektrischen Material, wobei eine Zusammensetzung des dritten dielektrischen Materials sich von derjenigen des zweiten dielektrischen Materials und von derjenigen des ersten dielektrischen Materials unterscheidet. In einer Ausführungsform ist eine Tiefe der ersten Öffnung in der ILD-Schicht kleiner als eine Dicke der ILD-Schicht, wobei das Entfernen der ILD-Schicht einen ersten Abschnitt der ILD-Schicht um die Schnittstruktur herum entfernt und ein zweiter Abschnitt der ILD-Schicht zwischen der Schnittstruktur und dem Substrat nach dem Entfernen der ILD-Schicht bleibt.
  • In einer Ausführungsform umfasst eine Halbleitervorrichtung eine Finne über einem Substrat; ein erstes Metall-Gate über der Finne und ein zweites Metall-Gate über der Finne; eine erste dielektrische Schnittstruktur zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate, wobei die erste dielektrische Schnittstruktur von der Finne beabstandet ist, wobei die erste dielektrische Schnittstruktur sich weiter von dem Substrat erstreckt als eine erste Gate-Elektrode des ersten Metall-Gates und eine zweite Gate-Elektrode des zweiten Metall-Gates; eine dielektrische Schicht über der ersten Gate-Elektrode und der zweiten Gate-Elektrode und diese kontaktierend, wobei eine obere Fläche der dielektrischen Schicht mit einer ersten oberen Fläche der ersten dielektrischen Schnittstruktur eben ist; und einen ersten Kontaktstift und einen zweiten Kontaktstift über der ersten Gate-Elektrode beziehungsweise der zweiten Gate-Elektrode und damit verbunden, wobei der erste Kontaktstift und der zweite Kontaktstift sich durch die dielektrische Schicht erstrecken und entgegengesetzte Seitenwände der ersten dielektrischen Schnittstruktur kontaktieren. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner eine zweite dielektrische Schnittstruktur zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate, wobei die zweite dielektrische Schnittstruktur von der Finne beabstandet ist und eine zweite obere Fläche aufweist, die eben mit der ersten oberen Fläche der ersten dielektrischen Schnittstruktur ist; und ein elektrisch leitfähiges Material zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate, wobei das elektrisch leitfähige Material sich ununterbrochen von der ersten dielektrischen Schnittstruktur zur zweiten dielektrischen Schnittstruktur erstreckt. In einer Ausführungsform ist eine dritte obere Fläche des elektrisch leitfähigen Materials eben mit der ersten oberen Fläche der ersten dielektrischen Schnittstruktur oder befindet sich näher an dem Substrat als die erste obere Fläche der ersten dielektrischen Schnittstruktur.
  • Vorhergehend wurden Merkmale von mehreren Ausführungsformen dargestellt, derart dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Abwandeln anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, das umfasst: Bilden eines ersten Dummy-Gates (66, 68) und eines zweiten Dummy-Gates (66, 68) über einer Finne (64), wobei die Finne (64) über einem Substrat (50) hervorsteht; Ersetzen des ersten Dummy-Gates (66, 68) und des zweiten Dummy-Gates (66, 68) mit einem ersten Metall-Gate (97) beziehungsweise einem zweiten Metall-Gate (97); Bilden einer dielektrischen Schnittstruktur (106) zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97), wobei die dielektrische Schnittstruktur (106) sich weiter von dem Substrat (50) erstreckt als das erste Metall-Gate (97) und das zweite Metall-Gate (97); Bilden einer strukturierten Maskenschicht (115) über dem ersten Metall-Gate (97), dem zweiten Metall-Gate (97) und der dielektrischen Schnittstruktur (106), wobei eine Öffnung (118) in der strukturierten Maskenschicht (115) einen Abschnitt des ersten Metall-Gates (97), einen Abschnitt des zweiten Metall-Gates (97) und einen Abschnitt der dielektrischen Schnittstruktur (106), die unter der Öffnung (118) liegen, freilegt; Füllen der Öffnung (118) mit einem ersten elektrisch leitfähigen Material (121); und Zurücksetzen des ersten elektrisch leitfähigen Materials (121) unter einer oberen Fläche der dielektrischen Schnittstruktur (106) distal zum Substrat (50), sodass ein erster Kontaktstift (121) und ein zweiter Kontaktstift (121) über dem ersten Metall-Gate (97) beziehungsweise dem zweiten Metall-Gate (97) und damit verbunden gebildet werden, wobei der erste Kontaktstift (121) und der zweite Kontaktstift (121) entgegengesetzte Seitenwände der dielektrischen Schnittstruktur (106) kontaktieren.
  2. Verfahren nach Anspruch 1, wobei das Ersetzen des ersten Dummy-Gates (66, 68) und des zweiten Dummy-Gates (66, 68) umfasst: Bilden einer dielektrischen Schicht (87, 90) um das erste Dummy-Gate (66, 68) und das zweite Dummy-Gate (66, 68) herum; Entfernen des ersten Dummy-Gates (66, 68) und des zweiten Dummy-Gates (66, 68) zum Bilden einer ersten Vertiefung beziehungsweise einer zweiten Vertiefung in der dielektrischen Schicht (87, 90); und Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem oder mehreren elektrisch leitfähigen Materialien (94, 98), um das erste Metall-Gate (97) und das zweite Metall-Gate (97) zu bilden.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden der dielektrischen Schnittstruktur (106) umfasst: Bilden einer Öffnung (102) in einer dielektrischen Schicht (90, 92), die sich um das erste Metall-Gate (97) und das zweite Metall-Gate (97) herum befindet, wobei die Öffnung (102) sich zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97) befindet; und Füllen der Öffnung (102) in der dielektrischen Schicht (90, 92) mit einem oder mehreren dielektrischen Materialien (105, 107).
  4. Verfahren nach Anspruch 3, wobei die Öffnung (102) in der dielektrischen Schicht (90, 92) sich durch die dielektrische Schicht (90, 92) erstreckt.
  5. Verfahren nach Anspruch 3 oder 4, wobei ein Boden der Öffnung (102) in der dielektrischen Schicht (90, 92) zwischen einer oberen Fläche der dielektrischen Schicht (90, 92), die von dem Substrat (50) abgewandt ist, und einer unteren Fläche der dielektrischen Schicht (90, 92), die dem Substrat (50) zugewandt ist, gebildet wird, wobei, nachdem die dielektrische Schnittstruktur (106) gebildet wurde, ein Abschnitt der dielektrischen Schicht (90, 92) sich zwischen der dielektrischen Schnittstruktur (106) und dem Substrat (50) befindet.
  6. Verfahren nach einem der Ansprüche 3 bis 5, wobei das Füllen der Öffnung (102) in der dielektrischen Schicht (90, 92) umfasst: Bilden eines ersten dielektrischen Materials (105) in einem unteren Abschnitt der Öffnung (102) in der dielektrischen Schicht (90, 92); und Bilden eines zweiten dielektrischen Materials (107), das sich von dem ersten dielektrischen Material (105) unterscheidet, in einem oberen Abschnitt der Öffnung (102) in der dielektrischen Schicht (90, 92).
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner vor dem Bilden der dielektrischen Schnittstruktur (106) ein Ersetzen oberer Abschnitte des ersten Metall-Gates (97) und oberer Abschnitte des zweiten Metall-Gates (97) mit einem dritten dielektrischen Material (103) umfasst.
  8. Verfahren nach Anspruch 7, wobei das zweite dielektrische Material (107) sich von dem dritten dielektrischen Material (103) unterscheidet.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schnittstruktur (106) an einer ersten Stelle zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97) gebildet wird, wobei das Verfahren ferner das Bilden eines zweiten elektrisch leitfähigen Materials (111) an einer zweiten Stelle umfasst, die der ersten Stelle benachbart ist, wobei die zweite Stelle sich zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97) befindet.
  10. Verfahren nach Anspruch 9, das ferner vor dem Bilden des zweiten elektrisch leitfähigen Materials (111) ein Bilden einer Auskleidungsschicht (109) entlang von Seitenwänden der dielektrischen Schnittstruktur (106), entlang von Seitenwänden des ersten Metall-Gates (97) und entlang von Seitenwänden des zweiten Metall-Gates (97) umfasst.
  11. Verfahren nach Anspruch 9 oder 10, das ferner nach dem Bilden des zweiten elektrisch leitfähigen Materials (111) ein Ersetzen von oberen Abschnitten des zweiten elektrisch leitfähigen Materials (111) mit einem dielektrischen Material (119) umfasst.
  12. Verfahren nach Anspruch 11, wobei eine obere Fläche des dielektrischen Materials (119) distal zu dem Substrat (50) eben mit der oberen Fläche der dielektrischen Schnittstruktur (106) ist.
  13. Verfahren, das umfasst: Bilden eines ersten Dummy-Gates (66, 68) und eines zweiten Dummy-Gates (66, 68) über einer ersten Finne (64), die über einem Substrat (50) hervorsteht; Bilden einer ILD-Schicht (90, 92) um das erste Dummy-Gate (66, 68) und das zweite Dummy-Gate (66, 68) herum; Ersetzen des ersten Dummy-Gates (66, 68) und des zweiten Dummy-Gates (66, 68) mit einem ersten Metall-Gate (97) beziehungsweise einem zweiten Metall-Gate (97); Bilden einer ersten Öffnung (102) in der ILD-Schicht (90, 92) zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97), wobei die erste Öffnung (102) von der ersten Finne (64) beabstandet ist; Füllen der ersten Öffnung (102) mit einem oder mehreren dielektrischen Materialien (105, 107), um eine Schnittstruktur (106) zu bilden; Entfernen der ILD-Schicht (90, 92), nachdem die Schnittstruktur (106) gebildet wurde, wobei das Entfernen der ILD-Schicht (90, 92) Vertiefungen (104) zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97) bildet; Füllen der Vertiefungen (104) mit einem ersten elektrisch leitfähigen Material (111), wobei die Schnittstruktur (106) das erste elektrisch leitfähige Material (111) in einen ersten Abschnitt und einen zweiten Abschnitt trennt; Bilden einer strukturierten Maskenschicht (115) über dem ersten Metall-Gate (97), dem zweiten Metall-Gate (97), der Schnittstruktur (106) und dem ersten elektrisch leitfähigen Material (111), wobei eine zweite Öffnung (118) in der strukturierten Maskenschicht (115) das erste Metall-Gate (97) und das zweite Metall-Gate (97) freilegt; Füllen der zweiten Öffnung (118) mit einem zweiten elektrisch leitfähigen Material (121); und Zurücksetzen des zweiten elektrisch leitfähigen Materials (121), sodass die Schnittstruktur (106) das elektrisch leitfähige Material (121) in einen ersten Gate-Kontaktstift (121) und einen zweiten Gate-Kontaktstift (121) trennt, welche entgegengesetzte Seitenwände der dielektrischen Schnittstruktur (106) kontaktieren, wobei der erste Gate-Kontaktstift (121) und der zweite Gate-Kontaktstift (121) jeweils mit dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97) verbunden sind.
  14. Verfahren nach Anspruch 13, das ferner umfasst: Entfernen von oberen Abschnitten des zweiten elektrisch leitfähigen Materials (121), derart dass die Schnittstruktur (106) sich weiter von dem Substrat (50) erstreckt als das zweite elektrisch leitfähige Material (121), wodurch das zweite elektrisch leitfähige Material (121) in den ersten Kontaktstift (121) und denzweiten Kontaktstift (121) getrennt wird.
  15. Verfahren nach Anspruch 13 oder 14, das ferner vor dem Bilden der ersten Öffnung (104) Folgendes umfasst: Vertiefen des ersten Metall-Gates (97) zum Bilden einer ersten Vertiefung zwischen ersten Gate-Spacern (87) des ersten Metall-Gates (97); Vertiefen des zweiten Metall-Gates (97) zum Bilden einer zweiten Vertiefung zwischen zweiten Gate-Spacern (87) des zweiten Metall-Gates (97); und Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem ersten dielektrischen Material (103).
  16. Verfahren nach Anspruch 15, wobei das Füllen der ersten Öffnung (102) umfasst: Bilden eines zweiten dielektrischen Materials (105) in der ersten Öffnung (102), um die erste Öffnung (102) teilweise zu füllen; und Bilden eines dritten dielektrischen Materials (107) in der ersten Öffnung (102) und über dem zweiten dielektrischen Material (105), wobei eine Zusammensetzung des dritten dielektrischen Materials (107) sich von derjenigen des zweiten dielektrischen Materials (105) und von derjenigen des ersten dielektrischen Materials (103) unterscheidet.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei eine Tiefe der ersten Öffnung (102) in der ILD-Schicht (90, 92) kleiner als eine Dicke der ILD-Schicht (90, 92) ist, wobei das Entfernen der ILD-Schicht (90, 92) einen ersten Abschnitt der ILD-Schicht (90, 92) um die Schnittstruktur (106) herum entfernt und ein zweiter Abschnitt der ILD-Schicht (90, 92) zwischen der Schnittstruktur (106) und dem Substrat (50) nach dem Entfernen der ILD-Schicht (90, 92) bleibt.
  18. Halbleitervorrichtung (100), die Folgendes umfasst: eine Finne (64) über einem Substrat (50); ein erstes Metall-Gate (97) über der Finne (64) und ein zweites Metall-Gate (97) über der Finne (64); eine erste dielektrische Schnittstruktur (106) zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97), wobei die erste dielektrische Schnittstruktur (106) von der Finne (64) beabstandet ist, wobei die erste dielektrische Schnittstruktur (106) sich weiter von dem Substrat (50) erstreckt als eine erste Gate-Elektrode (98) des ersten Metall-Gates (97) und eine zweite Gate-Elektrode (98) des zweiten Metall-Gates (97); eine dielektrische Schicht (103) über der ersten Gate-Elektrode (98) und der zweiten Gate-Elektrode (98) und diese kontaktierend, wobei eine obere Fläche der dielektrischen Schicht (103) mit einer ersten oberen Fläche der ersten dielektrischen Schnittstruktur (106) eben ist; und einen ersten Kontaktstift (121) und einen zweiten Kontaktstift (121) über der ersten Gate-Elektrode (98) beziehungsweise der zweiten Gate-Elektrode (98) und damit verbunden, wobei der erste Kontaktstift (121) und der zweite Kontaktstift (121) sich durch die dielektrische Schicht (103) erstrecken und entgegengesetzte Seitenwände der ersten dielektrischen Schnittstruktur (106) kontaktieren.
  19. Halbleitervorrichtung (100) nach Anspruch 18, die ferner umfasst: eine zweite dielektrische Schnittstruktur (106) zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97), wobei die zweite dielektrische Schnittstruktur (106) von der Finne (64) beabstandet ist und eine zweite obere Fläche aufweist, die eben mit der ersten oberen Fläche der ersten dielektrischen Schnittstruktur (106) ist; und ein elektrisch leitfähiges Material (111) zwischen dem ersten Metall-Gate (97) und dem zweiten Metall-Gate (97), wobei das elektrisch leitfähige Material (111) sich ununterbrochen von der ersten dielektrischen Schnittstruktur (106) zur zweiten dielektrischen Schnittstruktur (106) erstreckt.
  20. Halbleitervorrichtung (100) nach Anspruch 19, wobei eine dritte obere Fläche des elektrisch leitfähigen Materials (111) eben mit der ersten oberen Fläche der ersten dielektrischen Schnittstruktur (106) ist oder sich näher an dem Substrat (50) befindet als die erste obere Fläche der ersten dielektrischen Schnittstruktur (106).
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