CN109599339A - 鳍式场效应晶体管器件及其形成方法 - Google Patents

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Abstract

一种方法包括在衬底上形成第一栅极结构，其中第一栅极结构由第一介电层围绕；在第一栅极结构上和第一介电层上形成掩模结构，其中形成掩模结构包括在所述第一栅极结构的上表面上选择性地形成第一覆盖层；在第一覆盖层周围形成第二介电层。该方法还包括在掩模结构上形成图案化的介电层，图案化的介电层暴露掩模结构的一部分；去除掩模结构的暴露部分和掩模结构的暴露部分下面的第一介电层的一部分，从而形成凹槽，该凹槽暴露与第一栅极结构相邻的源极/漏极区；以及用导电材料填充凹槽。本发明的实施例还涉及鳍式场效应晶体管器件及其形成方法。

Description

鳍式场效应晶体管器件及其形成方法
技术领域
本发明的实施例涉及鳍式场效应晶体管器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的这种改进来自于最小部件尺寸的反复减小，这允许将更多组件集成到给定区中。
鳍式场效应晶体管(FinFET)器件在集成电路中正变得普遍。FinFET器件具有三维结构，其包括从衬底突出的半导体鳍。配置为控制FinFET器件的导电沟道内的电荷载流子的流动的栅极结构环绕半导体鳍。例如，在三栅极FinFET器件中，栅极结构环绕半导体鳍的三侧，从而在半导体鳍的三侧上形成导电沟道。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上形成第一栅极结构，其中，所述第一栅极结构由第一介电层围绕；在所述第一栅极结构上和所述第一介电层上形成掩模结构，其中，形成所述掩模结构包括：在所述第一栅极结构的上表面上选择性地形成第一覆盖层；在所述第一覆盖层周围形成第二介电层；在所述掩模结构上形成图案化的介电层，所述图案化的介电层暴露所述掩模结构的部分；去除所述掩模结构的暴露部分和所述掩模结构的暴露部分下面的所述第一介电层的部分，从而形成凹槽，所述凹槽暴露与所述第一栅极结构相邻的源极/漏极区；以及用导电材料填充所述凹槽。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底上形成第一栅极；在所述衬底上形成与所述第一栅极相邻的第二栅极，所述第一栅极和所述第二栅极嵌入第一介电材料中；在所述第一栅极和所述第二栅极上形成覆盖层；在所述覆盖层上生长碳纳米管；在所述第一介电材料上和所述碳纳米管周围形成第二介电材料；去除所述碳纳米管和所述覆盖层，以在所述第二介电材料中形成第一凹槽；用第三介电材料填充所述第一凹槽，从而在所述第一栅极上形成第一硬掩模，在所述第二栅极上形成第二硬掩模；去除所述第一硬掩模和所述第二硬掩模之间的所述第二介电材料的部分以及所述第一栅极和所述第二栅极之间的所述第一介电材料的部分，从而形成第二凹槽；以及用导电材料填充所述第二凹槽。
本发明的又一实施例提供了一种半导体器件，包括：第一栅极，位于衬底上；第一栅极间隔件，沿着所述第一栅极的侧壁；第二栅极，位于所述衬底上并且与所述第一栅极相邻；第二栅极间隔件，沿着所述第二栅极的侧壁，所述第一栅极和所述第二栅极由第一介电材料围绕；第一覆盖层，位于所述第一栅极的第一上表面上和所述第二栅极的第二上表面上，所述第一覆盖层和所述第一介电材料包括不同的材料；第二覆盖层，位于所述第一覆盖层上，所述第一覆盖层和所述第二覆盖层包括相同的介电材料，所述第一覆盖层的侧壁与所述第二覆盖层的相应侧壁对准；第二介电材料，位于所述第一介电材料上，所述第二介电材料围绕所述第一覆盖层和所述第二覆盖层；以及导电材料，位于所述第一栅极和所述第二栅极之间，所述导电材料从所述第一栅极间隔件的第一个延伸到所述第二栅极间隔件的第一个。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)器件的立体图。
图2至图6、图7A至图7D和图8至图16示出了根据一些实施例的处于各个制造阶段的FinFET器件的截面图。
图17至图26示出了根据一些实施例的处于各个制造阶段的FinFET器件的截面图。
图27示出了根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参照标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在形成FinFET器件的背景下讨论本发明的实施例，并且特别地，在形成FinFET器件的自对准接触插塞的背景下讨论本发明的实施例。根据一些实施例，在栅极结构上选择性地形成覆盖层。沿着栅极结构的侧壁的覆盖层和间隔件保护栅极结构免受随后的蚀刻工艺的影响，该蚀刻工艺去除栅极结构周围的部分介电材料以暴露源极/漏极区。通过填充凹槽形成源极/漏极接触插塞。尽管使用FinFET器件作为示例讨论了所公开的实施例，但是所公开的方法也可以用于其他类型的器件，例如平面器件。
图1以立体图示出了FinFET 30的示例。FinFET 30包括衬底50和在衬底50上方突出的鳍64。隔离区62形成在鳍64的相对侧上，鳍64在隔离区62上方突出。栅极电介质66沿着鳍64的侧壁并且位于鳍64的顶面上方，并且栅极68位于栅极电介质66上方。源极/漏极区80位于鳍64中并且位于栅极电介质66和栅极68的相对侧上。图1进一步示出了在后面的图中使用的参考截面。横截面B-B沿着FinFET 30的栅极68的纵向轴线延伸。横截面A-A垂直于横截面B-B并且沿着鳍64的纵向轴线并且在例如源极/漏极区80之间的电流的方向上。横截面C-C平行于横截面B-B并且横跨源极/漏极区80。为了清楚起见，后续附图参考这些参考截面。
图2至图6、图7A至图7D和图8至图16是根据实施例的处于各个制造阶段的FinFET器件100的截面图。FinFET器件100类似于图1中的FinFET 30，但是具有多个鳍和多个栅极结构。图2至图5示出了沿着横截面B-B的FinFET器件100的截面图。图6和图7A示出了沿着横截面A-A的FinFET器件100的截面图，图7B示出了沿着横截面B-B的FinFET器件100的截面图，并且图7C和图7D示出了沿着横截面C-C的FinFET器件100的截面图。图8至图15示出了沿着横截面A-A的FinFET器件100的截面图，并且图16示出了沿着横截面B-B的FinFET器件100的截面图。
图2示出了衬底50的截面图。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底包括在绝缘层上形成的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GA-AsP、AlInAs、AlGA-As、GaInAs、GaInP和/或GaInAsP；或它们的组合。
参考图3，使用例如光刻和蚀刻技术图案化图2中所示的衬底50。例如，在衬底50上形成掩模层，例如衬垫氧化物层52和上面的衬垫氮化物层56。衬垫氧化物层52可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。衬垫氧化物层52可以用作衬底50和上面的衬垫氮化物层56之间的粘合层。在一些实施例中，作为示例，衬垫氮化物层56由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或者它们的组合形成，并且可以使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成。
可以使用光刻技术图案化掩模层。通常，光刻技术利用光刻胶材料(未示出)，沉积、照射(曝光)和显影光刻胶材料(未示出)以去除一部分光刻胶材料。剩余的光刻胶材料保护下面的材料(例如本示例中的掩模层)免受后续处理步骤(例如蚀刻)的影响。在该示例中，光刻胶材料用于图案化衬垫氧化物层52和衬垫氮化物层56以形成图案化的掩模58，如图3所示。
随后图案化的掩模58用于图案化衬底50的暴露部分以形成沟槽61，从而在如图3所示的相邻沟槽61之间限定半导体鳍64(例如，64A和64B)。在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合在衬底50中蚀刻沟槽来形成半导体鳍64。蚀刻可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行的带(从顶部看)，并且彼此紧密间隔开。在一些实施例中，沟槽61可以是连续的并且围绕半导体鳍64。半导体鳍64在下文中也可以称为鳍64。
可以通过任何合适的方法图案化鳍64。例如，可以使用一个或多个光刻工艺来图案化鳍64，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上形成牺牲层并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴来图案化鳍。
图4示出了在相邻的半导体鳍64之间形成绝缘材料以形成隔离区62。绝缘材料可以是氧化物，例如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，例如氧化物)等或它们的组合形成。可以使用其他绝缘材料和/或其他形成工艺。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以实施退火工艺。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料并且形成共面的隔离区62的顶面和半导体鳍64的顶面(未示出)。还可以通过平坦化工艺去除图案化的掩模58(参见图3)。
在一些实施例中，隔离区62包括在隔离区62与衬底50/半导体鳍64之间的界面处的衬垫，例如衬垫氧化物(未示出)。在一些实施例中，衬垫氧化物形成为减少衬底50和隔离区62之间的界面处的晶体缺陷。类似地，衬垫氧化物也可以用于减少半导体鳍64和隔离区62之间的界面处的晶体缺陷。衬垫氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化形成的热氧化物，但是也可以使用其他合适的方法来形成衬垫氧化物。
接下来，使隔离区62凹陷以形成浅沟槽隔离(STI)区62。隔离区62凹陷为使得半导体鳍64的上部从相邻的STI区62之间突出。STI区62的顶面可以具有平坦表面(如图所示)、凸形表面、凹形表面(例如凹陷)或它们的组合。通过适当的蚀刻，STI区62的顶面可以形成为平坦的、凸形的和/或凹形的。可以使用可接受的蚀刻工艺使隔离区62凹陷，例如对隔离区62的材料具有选择性的蚀刻工艺。例如，可以实施使用稀释的氢氟(dHF)酸的干蚀刻或湿蚀刻以使隔离区62凹陷。
图2至图4示出了形成鳍64的实施例，但是鳍可以以各种不同的工艺形成。例如，衬底50的顶部可以用合适的材料代替，例如适合于要形成的预期类型(例如，N型或P型)半导体器件的外延材料。此后，在顶部具有外延材料的衬底50被图案化以形成包括外延材料的半导体鳍64。
作为另一个示例，可以在衬底的顶面上形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以使介电层凹陷，使得同质外延结构从介电层突出以形成鳍。
在又一个示例中，可以在衬底的顶面上形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底不同的材料在沟槽中外延生长异质外延结构；并且可以使介电层凹陷，使得异质外延结构从介电层突出以形成鳍。
在生长外延材料或外延结构(例如，异质外延结构或同质外延结构)的实施例中，生长的材料或结构可以在生长期间原位掺杂，这可以避免先前和随后的注入，但是原位掺杂和注入掺杂可以一起使用。此外，在与PMOS区中的材料不同的NMOS区中外延生长材料可能是有利的。在各种实施例中，鳍64可以包括硅锗(SixGe1-x，其中x可以在0和1之间)、碳化硅、纯或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GA-As、InP、GaN、InGA-As、InAlAs、GaSb、AlSb、AlP、GaP等。
图5示出了在半导体鳍64上方形成伪栅极结构75。在一些实施例中，伪栅极结构75包括栅极电介质66和栅极68。可以在伪栅极结构75上形成掩模70。为了形成伪栅极结构75，在半导体鳍64上形成介电层。介电层可以是例如氧化硅、氮化硅、它们的多层等，并且可以沉积或热生长。
在介电层上形成栅极层，并且在栅极层上形成掩模层。可以在介电层上沉积栅极层，然后例如通过CMP平坦化。掩模层可以沉积在栅极层上。栅极层可以由例如多晶硅形成，但是也可以使用其他材料。掩模层可以由例如氮化硅等形成。
在形成层(例如，介电层、栅极层和掩模层)之后，可以使用可接受的光刻和蚀刻技术将掩模层图案化以形成掩模70。然后掩模70的图案可以通过可接受的蚀刻技术转移到栅极层和介电层以分别形成栅极68和栅极电介质66。栅极68和栅极电介质66覆盖半导体鳍64的相应沟道区。栅极68的长度方向可以基本垂直于相应半导体鳍64的长度方向。
在图5的示例中，栅极电介质66示出为形成在鳍64上方(例如，在鳍64的顶面和侧壁上方)和STI区62上方。在其他实施例中，栅极电介质66可以通过例如鳍64的材料的热氧化形成，并且因此可以形成在鳍64上形成但不形成在STI区62上。这些和其他变化完全旨在包括在本发明的范围内。
图6和图7A示出了沿着横截面A-A(沿着鳍64的纵向轴线)的FinFET器件100的进一步处理的截面图。注意，在图6和图7A中，在鳍64上形成三个伪栅极结构75A、75B和75C。本领域技术人员将理解，可以在鳍64上形成多于或少于三个栅极结构，这些和其他变化完全旨在包括在本发明的范围内。
如图6所示，在鳍64中形成轻掺杂漏极(LDD)区65。可以通过等离子体掺杂工艺形成LDD区65。等离子体掺杂工艺可以包括形成和图案化掩模，例如光刻胶，以覆盖要保护免受等离子体掺杂工艺影响的FinFET区。等离子体掺杂工艺可以在鳍64中注入N型或P型杂质以形成LDD区65。例如，可以在鳍64A中注入诸如硼的P型杂质以形成用于P型器件的LDD区65，并且可以在鳍64B中注入诸如磷的N型杂质，以形成用于N型器件的LDD区65。在一些实施例中，LDD区65邻接FinFET器件100的沟道区。LDD区65的部分可以在栅极68下方延伸并进入FinFET器件100的沟道区。图6示出了LDD区65的非限制性示例。LDD区65的其他配置、形状和形成方法也是可能的，并且完全旨在包括在本发明的范围内。例如，可以在形成第一栅极间隔件72之后形成LDD区65。
仍然参考图6，在形成LDD区65之后，在栅极结构上形成栅极间隔件87。栅极间隔件87可以包括第一栅极间隔件72和第二栅极间隔件86。在图6的示例中，第一栅极间隔件72形成在栅极68的相对侧壁上和栅极电介质66的相对侧壁上。第二栅极间隔件86形成在第一栅极间隔件72上，如图6所示。第一栅极间隔件72可以由氮化物形成，例如氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以使用例如热氧化、CVD或其他合适的沉积工艺来形成。可以使用合适的沉积方法由氮化硅、SiCN、它们的组合等形成第二栅极间隔件86。
在示例性实施例中，通过首先在FinFET器件100上共形地沉积第一栅极间隔件层，然后在沉积的第一栅极间隔件层上共形地沉积第二栅极间隔件层来形成栅极间隔件87。接下来，实施各向异性蚀刻工艺，例如干蚀刻工艺，以去除设置在FinFET器件100的上表面(例如，掩模70的上表面)上的第二栅极间隔件层的第一部分，同时保持沿着栅极结构的侧壁设置的第二栅极间隔层的第二部分。在各向异性蚀刻工艺之后剩余的第二栅极间隔件层的第二部分形成第二栅极间隔件86。各向异性蚀刻工艺还去除设置在第二栅极间隔件86的侧壁外部的第一栅极间隔件层的一部分，并且第一栅极间隔件层的剩余部分形成第一栅极间隔件72。
如图6中所示的第一栅极间隔件72和第二栅极间隔件86的形状和形成方法仅是非限制性示例，并且其他形状和形成方法也是可能的。这些和其他变化完全旨在包括在本发明的范围内。
接下来，如图7A所示，形成源极/漏极区80。通过蚀刻鳍64以形成凹槽，并且使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或它们的组合的合适方法在凹槽中外延生长材料来形成源极/漏极区80。
如图7A所示，外延源极/漏极区80可以具有从鳍64的相应表面凸起的表面(例如，在鳍64的非凹陷部分上方凸起)并且可以具有小平面。相邻鳍64的源极/漏极区80可以合并以形成连续的外延源极/漏极区80(参见图7C)。在一些实施例中，用于相邻鳍64的源极/漏极区80不会合并在一起并且保持分离的源极/漏极区80(参见图7D)。在一些实施例中，所得FinFET是n型FinFET，并且源极/漏极区80包括碳化硅(SiC)、硅磷(SiP)、磷掺杂硅碳(SiCP)等。在一些实施例中，所得FinFET是p型FinFET，并且源极/漏极区80包括SiGe以及诸如硼或铟的p型杂质。
可以用掺杂剂注入外延源极/漏极区80以形成源极/漏极区80，然后进行退火工艺。注入工艺可以包括形成和图案化掩模，例如光刻胶，以覆盖要保护免受注入工艺影响的FinFET的区域。源极/漏极区80可以具有在约1E19cm-3至约1E21cm-3范围内的杂质(例如，掺杂剂)浓度。可以在P型晶体管的源极/漏极区80中注入诸如硼或铟的P型杂质。可以在N型晶体管的源极/漏极区80中注入诸如磷或砷化物的N型杂质。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区。
如图7A所示，在源极/漏极区80、鳍64和伪栅极结构75(例如，75A，75B和75C)上形成第一层间电介质(ILD)90。在一些实施例中，第一ILD90由介电材料形成，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过任何合适的方法沉积，例如CVD、PECVD或FCVD。可以实施平坦化工艺，例如CMP工艺，以去除掩模70，并且平坦化第一ILD90的顶面，使得第一ILD 90的顶面与栅极68的顶面齐平。
图7B示出了图7A中所示的FinFET器件100的截面图，但是沿着横截面B-B。如图7B所示，栅极68设置在鳍64A和鳍64B上方，并且从鳍64A连续延伸到鳍64B。栅极间隔件87形成在栅极68和第一ILD 90之间。随后实施实施例的后栅极工艺(有时称为替换栅极工艺)以用有源栅极(也可以称为替换栅极或金属栅极)和有源栅极介电材料代替栅极68和栅极电介质66。在一些实施例中，有源栅极可以是金属栅极。因此，栅极68和栅极电介质66在后栅极工艺中被认为是伪栅极结构。
图7C示出根据实施例的图7A中所示的FinFET器件100的截面图，但沿着横截面C-C。在图7C的示例中，鳍64A上方的源极/漏极区80A与鳍64B上方的源极/漏极区80B合并，以在鳍64A和64B上方形成连续的源极/漏极区80。图7C还示出了位于源极/漏极区80A/80B的相对侧壁上的间隔件87'，该间隔件87'可以具有与间隔件87(参见图7A)相同或相似的结构，并且可以在与间隔件87相同的处理步骤中形成。
图7D示出了根据另一实施例的图7A中所示的FinFET器件100的截面图，但是沿着横截面C-C。在图7D的示例中，鳍64A上方的源极/漏极区80A与鳍64B上方的源极/漏极区80B分离，因此不与其合并。图7D还示出了位于源极/漏极区80A/80B的相对侧壁上的间隔件87'，该间隔件87'可以具有与间隔件87(参见图7A)相同或相似的结构，并且可以与间隔件87在相同的处理步骤形成。
图8至图15示出了根据一些实施例的在进一步处理期间的沿着横截面A-A的FinFET器件100的截面图。参考图8，伪栅极结构75A、75B和75C分别由有源栅极结构97A、97B和97C代替。根据一些实施例，为了形成有源栅极结构97(例如，97A、97B或97C)，在蚀刻步骤中去除位于栅极68正下方的栅极68和栅极电介质66，从而在间隔件87之间形成凹槽(未示出)。每个凹槽暴露相应鳍64的沟道区。在去除伪栅极期间，当伪栅极68被蚀刻时，伪栅极电介质66可以用作蚀刻停止层。然后可以在去除伪栅极68之后去除伪栅极电介质66。
接下来，在用于替换栅极97的凹槽中形成栅极介电层94、阻挡层96、晶种层98和栅电极99。栅极介电层94共形地沉积在凹槽中，例如在鳍64的顶面和侧壁上和在第一栅极间隔件72的侧壁上以及在第一ILD 90的顶面上(未示出)。根据一些实施例，栅极介电层96包括氧化硅、氮化硅或其多层。在其他实施例中，栅极介电层94包括高k介电材料，并且在这些实施例中，栅极介电层94可具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐及其组合。栅极介电层94的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)，PECVD等。
接下来，在栅极介电层94上共形地形成阻挡层96。阻挡层96可以包括导电材料，例如氮化钛，但是可以可选地利用其他材料，例如氮化钽、钛、钽等。可以使用CVD工艺(例如PECVD)形成阻挡层96。然而，可以可选地使用其他可选工艺，例如溅射、金属有机化学气相沉积(MOCVD)或ALD。
尽管未在图8中示出，在一些实施例中，诸如P型功函层或N型功函层的功函层可以在形成晶种层98之前形成在阻挡层96上方的凹槽中。可以包括在栅极结构中的示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。可以包括在栅极结构中的示例性n型功函金属包括Ti、Ag、TA-Al、TA-AlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。功函数值与功函层的材料成分相关联，因此，选择功函层的材料来调整其功函数值，以便在将要形成的器件中实现目标阈值电压Vt。功函层可以通过CVD、物理气相沉积(PVD)和/或其他合适的工艺来沉积。
接下来，在阻挡层96上共形地形成晶种层98。晶种层89可以包括铜、钛、钽、氮化钛、氮化钽等或它们的组合，并且可以通过ALD、溅射、PVD等沉积。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。例如，晶种层98包括钛层和位于钛层上的铜层。
接下来，栅电极99沉积在晶种层98上，并且填充凹槽的剩余部分。栅电极99可以由诸如Cu、Al、W等的含金属材料、它们的组合或它们的多层制成，并且可以通过例如电镀、化学镀或其他合适的方法形成。在形成栅电极99之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层94、阻挡层96、功函层(如果形成)、晶种层98和栅电极99的多余部分，多余部分位于第一ILD 90的顶面上。得到的栅极介电层94、阻挡层96、功函层(如果形成)、晶种层98和栅电极99的剩余部分形成所得FinFET器件100的替换栅极97。
图9至图11示出了在一些实施例中在替换栅极97和第一ILD 90上形成掩模结构126(参见图11)的进一步处理步骤。在图9中，在第一ILD 90的上表面上选择性地形成作为介电层的表面处理层121。因此，表面处理层121覆盖第一ILD 90的上表面，同时留下替换栅极97的上表面和间隔件87的上表面暴露。在一些实施例中，表面处理层121通过原位HF蒸汽清洁工艺形成。在示例性HF蒸汽清洁工艺中，将具有FinFET器件100的晶圆放置在沉积室中，其中真空保持在约1托。沉积室填充有高纯度氮气(例如，氧气和水分浓度小于1ppm)。然后将诸如共沸HF/H2O、共沸HCl/H2O、H2O和高纯度异丙醇(IPA)的蒸气引入沉积室并使用例如N2的载气将其输送到晶圆(例如，包括FinFET器件100)的表面。蒸汽与ILD 90的上部反应并将其转变成表面处理层121。在蒸汽被引入沉积室之后，沉积室中的压力升高。在所示实施例中，表面处理层121包括与ILD 90相同的材料，例如氧化硅(例如，SiO2)。
根据一些实施例，在表面处理层121的形成(例如，HF蒸气清洁工艺)期间，HF蒸气的流速在约500标准立方厘米每分钟(sccm)和约2000sccm之间的范围内，并且IPA的流速在约500sccm和约1000sccm之间的范围内。诸如氮气、氦气、氩气等或它们的组合的载气可以用于将前体携带到沉积室中。表面处理层121的形成工艺的温度可以在约10℃和约50℃之间，并且形成工艺的压力可以在约50托和约400托之间。所形成的表面处理层121的厚度可以在约5埃至约10埃的范围内，但是其他尺寸也是可能的。在一些实施例中，除了SiO2之外，表面处理层121的表面可以包括SiOF。
接下来，在图10中，使用诸如LPCVD、ALD等的合适的沉积方法，在替换栅极97的上表面和间隔件87的上表面上方形成(例如，选择性地形成)覆盖层122。覆盖层122由在覆盖层122和第一ILD 90之间提供蚀刻选择性的材料(例如，介电材料)形成。在示例性实施例中，第一ILD 90由氧化硅形成，并且覆盖层122由氮化硅形成。其他合适的材料(例如碳化硅、氮氧化硅或碳氮化硅)也可以用于覆盖层122。在一些实施例中，覆盖层122包括氮化硅并且通过使用包括硅烷(SiH4)和氨(NH3)的前体的LPCVD工艺形成。
在一些实施例中，通过将包含二氯硅烷(H2SiCl2)和氨(NH3)的前体供应到FinFET器件100所处的沉积室来形成覆盖层122。H2SiCl2的流速可以在约50sccm和约500sccm之间，并且NH3的流速可以在约50sccm和约500sccm之间。沉积工艺的温度可以在约500℃至约700℃的范围内，并且沉积工艺的压力可以在约5mTorr和约100mTorr之间的范围内，例如10mTorr。在沉积工艺之后，形成包括氮化硅的覆盖层122，并且覆盖层122可以具有在约5nm和约10nm之间的厚度，但是其他尺寸也是可能的。
在一些实施例中，与覆盖层122在替换栅极97上和间隔件87上的沉积速率相比，覆盖层122在表面处理层121上的沉积速率几乎为零。在一些实施例中，HF蒸气清洁工艺抑制(例如，降低)表面处理层121(例如，SiO2)的表面上的成核位点的密度。特别地，HF蒸气清洁工艺可以减少表面处理层121(例如，SiO2)的表面上的污染和悬空键，从而减少可以承载氮化硅生长的成核位点的数量。结果，在表面处理层121上几乎不形成覆盖层122。在一些实施例中，覆盖层122在替换栅极97上(或在间隔件87上)的厚度在约2nm至约10nm之间的范围内，在覆盖层122的沉积工艺之后，在表面处理层121上几乎不形成覆盖层122。
在一些实施例中，间隔件87的与表面处理层121的上表面121U齐平(例如，暴露)的上表面具有在约1nm和约2.5nm之间的宽度W，并且被覆盖层122覆盖。换句话说，覆盖层122横向延伸超过替换栅极97的侧壁约1nm和约2.5nm，以覆盖间隔件87的上表面。注意，图9和图10中所示的处理步骤导致覆盖层122形成在替换栅极97上方和间隔件87上方，但不形成在第一ILD 90上方。因此，图9和图10中所示的处理可以统称为选择性地在替换栅极97上方和间隔件87上方形成覆盖层122。
接下来，如图11所示，重复类似于图10中所示的处理一次或多次，以在先前形成的覆盖层122上选择性地形成另外的覆盖层(例如，122B和122C)。例如，在图10的处理之后，可以选择性地形成另一表面处理层121，以覆盖先前形成的表面处理层121的上表面，同时暴露覆盖层122的上表面。接着，可以选择性地在覆盖层122上形成覆盖层122B。可重复上述处理以形成另一覆盖层122C或位于122C上的另外的覆盖层，直到覆盖层(例如122、122B、122C)的总厚度达到或超过预定厚度，例如约100埃或约200埃。例如，可以选择性地形成四个覆盖层以达到约150埃的总厚度。在另一个实施例中，在图10的处理之后，在覆盖层122上选择性地和连续地形成另外的覆盖层，例如122B和122C，而不形成另外的表面处理层121。
在图11的所示示例中，覆盖层(例如，122、122B和122C)由相同的材料形成，但是不同的材料可以用于覆盖层。尽管图11示出了在替换栅极97上方(以及间隔件87上方)形成三个覆盖层122/122B/122C，但是可以形成多于或少于三个覆盖层。这些和其他变化完全旨在包括在本发明的范围内。
在形成覆盖层(例如，122/122B/122C)期间，覆盖层可以具有横向生长(例如，沿着平行于第一ILD 90的上表面的方向生长)。因此，厚度等于覆盖层(例如图11中的122/122B/122C)之和的单个覆盖层可能由于横向生长而变形，这可能导致性能下降或器件故障。相反，在一些实施例中，通过形成多个覆盖层，每个覆盖层具有相对小的(例如，约50埃)厚度，可以实现对每个覆盖层的横向生长和轮廓的良好控制。结果，形成的覆盖层(例如，122、122B和122C)的堆叠件具有良好控制的轮廓，这提高了所形成的半导体器件的产量和/或性能。在一些实施例中，图11中的覆盖层(例如，122/122B/122C)的侧壁基本上彼此对准并且彼此在1.5nm之内。换句话说，覆盖层的相应侧壁之间的最大横向距离小于约1.5nm。
在形成覆盖层(例如，122/122B/122C)以达到预定厚度之后，在第一ILD 90上方、在表面处理层121上方和覆盖层上方形成介电层124。可以实施诸如CMP的平坦化工艺以在介电层124和覆盖层的堆叠件的最上表面(例如，图11中的覆盖层122C的上表面)之间实现平坦的上表面。在一些实施例中，介电层124包括与第一ILD 90相同的材料(例如，氧化硅)。在其他实施例中，介电层124包括具有与第一ILD 90相同或相似的蚀刻速率的材料，使得在随后的蚀刻工艺中，可以以相同或相似的速率去除第一ILD 90和介电层124，而覆盖层的堆叠件保护替换栅极97免受蚀刻工艺的影响。覆盖层的堆叠件(例如，122/122B/122C)和介电层124可以统称为掩模结构126。
接下来，如图12所示，在掩模结构126上形成图案化的掩模层95。可以通过沉积掩模层(例如光刻胶)，然后使用光刻和/或蚀刻工艺图案化光刻胶来形成图案化的掩模层95。图案化的掩模层95的开口91暴露设置在替换栅极97之间(例如，在97A和97B之间以及97B和97C之间)的介电层124的部分。由于覆盖层122/122B/122C在随后的蚀刻工艺中覆盖并保护替换栅极97，所以开口91中的图案化的掩模层95的边缘95E不必与覆盖层的侧壁122E对准，因此，允许用于形成开口91的光刻工艺的更大误差容限。
接下来，在图13中，实施蚀刻工艺以将开口91更深地延伸到FinFET器件100中，结果，形成开口91'，开口91'暴露源极/漏极区80。在一些实施例中，蚀刻工艺使用对覆盖层(例如，122/122B/122C)和间隔件87上的第一ILD 90和介电层124具有蚀刻选择性(例如，具有更高蚀刻速率)的蚀刻剂。例如，合适的蚀刻剂(例如氟、四氟甲烷(CF4)、六氟乙烷(C2F6)或六氟化硫(SF6))可以用于形成开口91'。在一些实施例中，蚀刻剂是包含氢氟酸(HF)和氨(NH3)的气体，并且还可以包括诸如氩(Ar)的载气。由于蚀刻选择性，蚀刻剂去除ILD 90和介电层124而基本上不会侵蚀覆盖层122/122B/122C和间隔件87。
一旦形成开口91'，则形成导电材料88，例如金属，以填充开口91'，如图14所示。导电材料88可以包括合适的材料，例如铜、铝、钨、钴、钌等或它们的组合，并且可以通过合适的方法形成，例如镀、PVD、CVD、ALD等或它们的组合。尽管未示出，但是可以在形成导电材料88之前形成晶种层，然后可以将导电材料88镀到晶种层上以填充开口91'。在形成之后，导电材料88可以过填充开口91'并且覆盖图案化的掩模层95的上表面。
接下来，在图15中，实施诸如CMP的平坦化工艺以去除导电材料88和图案化的掩模层95的上部。在平坦化工艺之后，最上面的覆盖层(例如，122C)和介电层124暴露，并且导电材料88的剩余部分形成源极/漏极接触插塞88A/88B。如图15所示，源极/漏极接触插塞88A/88B以自对准方式形成，并且每个源极/漏极接触插塞(例如，源极/漏极接触插塞88A)从替换栅极(例如，97A)的第一侧壁上的间隔件87延伸到面对第一侧壁的相邻替换栅极(例如，97B)的第二侧壁上的间隔件87。图15的示例示出了源极/漏极接触插塞88A/88B的上表面88U与最上面的覆盖层(例如，122C)的上表面齐平。在其他实施例中，CMP工艺可在到达最上面的覆盖层(例如，122C)的上表面之后继续(在停止之前)，在这种情况下，源极/漏极接触插塞88A/88B的上表面88U可进一步朝向衬底50凹陷。
在图15中，没有示出用于最左侧的源极/漏极区80(参见标签80L)和最右侧的源极/漏极区80(参见标签80R)的接触插塞。虽然未示出，但是用于源极/漏极区80L和80R的接触插塞可以通过例如非自对准方法形成，例如通过形成穿过介电层124和第一ILD 90的开口以暴露源极/漏极区80L和80R，然后用导电材料填充开口。在一些实施例中，没有为源极/漏极区80L和80R形成接触插塞，并且在这种情况下，替换栅极97A和97C不是功能栅极并且用作用于形成替换栅极97B的自对准源极/漏极接触插塞88A/88B的伪栅极。
图16示出了图15中的FinFET器件100的截面图，但是沿着横截面B-B。在图16中，形成栅极接触件102。栅极接触件102可以延伸穿过覆盖层的堆叠件(例如，122/122B/122C)以电连接到替换栅极97。如图所示，栅极接触件102包括阻挡层104、晶种层109和导电材料110，阻挡层104、晶种层109和导电材料110可以分别与替换栅极97的阻挡层96、晶种层98和栅电极99相同或相似，因此不再重复细节。附加层可以包括在栅极接触件102中，并且栅极接触件102的位置可以在其他合适的位置，例如，在图16中的替换栅极97的左端或右端。这些和其他变化是完全旨在包括在本发明的范围内。
图2至图8和图17至图26示出了在又一个实施例中处于各个处理阶段的FinFET器件100的截面图。参照图17，在图2至图8所示的处理之后，在替换栅极97的上表面上选择性地形成覆盖层132。覆盖层132包括金属，例如钴(Co)或铁(Fe)，在所示实施例中，覆盖层132用作在后续处理中在覆盖层132上形成碳纳米管的催化剂。在一些实施例中，覆盖层132具有介于约50埃和约100埃之间的厚度，并且选择性地形成在替换栅极97上。覆盖层132也可以形成在间隔件87的上表面上。
在一些实施例中，覆盖层132是钴层并且通过将包含双(1,4-二叔丁基-1,3-二氮杂二烯基)钴和叔丁胺的前体供应到FinFET器件100所在的沉积室来沉积。在一些实施例中，双(1,4-二叔丁基-1,3-二氮杂二烯基)钴的流速在约20sccm和约100sccm之间，并且叔丁胺的流速在约50sccm和约100sccm之间，沉积工艺的温度在约200℃和约250℃之间，并且沉积工艺的压力在约10Torr和约20Torr之间。沉积工艺的持续时间在约70秒至约90秒之间，例如80秒，但是也可以使用其他持续时间。
接下来，参考图18，在覆盖层132上形成碳纳米管134。在一些实施例中，碳纳米管134通过将包含碳的气体(例如乙炔(C2H2))供应到覆盖层132的表面来形成。在一些实施例中，C2H2的流速为约20sccm至约100sccm之间。在一些实施例中，碳纳米管生长工艺的温度在约270℃和约1000℃之间，并且碳纳米管生长工艺的压力在约100mTorr和约700mTorr之间，例如300mTorr。C2H2在高温下分解，为碳纳米管134的生长提供碳。下面给出描述C2H2分解的化学方程式。
C2H2→2C+H2
在一些实施例中，覆盖层132是钴层或铁层，其在碳纳米管134的生长中充当催化剂。在示例性实施例中，碳纳米管生长工艺实施约20分钟至约40分钟，并且在覆盖层132上形成高度在约200埃至约500埃之间的碳纳米管134。如图18的示例所示，碳纳米管134基本上垂直于覆盖层132的上表面132U。
接下来，在图19中，在第一ILD 90和碳纳米管134上形成介电层133。可以实施诸如CMP的平坦化工艺以去除介电层133的顶部和/或碳纳米管134的顶部。在一些实施例中，介电层133包括与第一ILD 90相同的材料，例如氧化硅。在其他实施例中，介电层133包括具有与第一ILD 90相同或相似的蚀刻速率的材料，使得在随后的蚀刻工艺中，可以以相同或相似的速率去除第一ILD 90和介电层133，而硬掩模层135(见图21)保护替换栅极97免受蚀刻过程的影响。
接下来，在图20中，去除碳纳米管134和覆盖层132以在介电层133中形成凹槽92，凹槽92暴露替换栅极97的上表面。在示例性实施例中，去除碳纳米管134和覆盖层132包括第一蚀刻工艺和随后的第二蚀刻工艺。第一蚀刻工艺可以是干蚀刻，例如等离子体工艺。例如，可以实施使用O2的等离子体工艺以去除碳纳米管134。在一些实施例中，在第一蚀刻工艺之后，实施第二蚀刻工艺，第二蚀刻工艺可以是使用酸的湿蚀刻，以去除覆盖层132。例如，可以实施使用盐酸(HCl)的湿蚀刻以去除覆盖层132。
接下来，在图21中，在凹槽92中形成硬掩模层135。硬掩模层135可以包括合适的材料，例如氮化硅、碳化硅、氮氧化硅或碳氮化硅，并且可以使用任何合适的沉积方法形成。硬掩模层135可以过填充凹槽92并且覆盖介电层133的上表面。可以实施随后的平坦化工艺，例如CMP，以去除设置在介电层133上方的硬掩模层135的多余部分。在平坦化工艺之后，硬掩模层135和介电层133的剩余部分形成掩模结构136，如图21所示。
接下来，如图22所示，在掩模结构136上形成图案化的掩模层95。可以通过沉积掩模层(例如光刻胶)，然后使用光刻和/或蚀刻工艺图案化光刻胶来形成图案化的掩模层95。图案化的掩模层95的开口93暴露设置在替换栅极97之间(例如，在替换栅极97A和97B之间以及97B和97C之间)的介电层133的部分。由于硬掩模层135在随后的蚀刻工艺中覆盖并保护替换栅极97，因此开口93中的图案化的掩模层95的边缘95E不必与硬掩模层135的侧壁135E对准，因此，允许用于形成开口93的光刻工艺的更大误差容限。
接下来，在图23中，实施蚀刻工艺以将开口93更深地延伸到FinFET器件100中，结果，形成开口93'，开口93'暴露源极/漏极区80。在一些实施例中，蚀刻工艺使用对于硬掩模层135和间隔件87上的第一ILD 90和介电层133具有蚀刻选择性(例如，具有更高蚀刻速率)的蚀刻剂。例如，合适的蚀刻剂(例如氟、四氟甲烷(CF4)、六氟乙烷(C2F6)或六氟化硫(SF6))可以用于形成开口93'。在一些实施例中，蚀刻剂是包含氢氟酸(HF)和氨(NH3)的气体，并且还可以包括载气，例如氩(Ar)。由于蚀刻选择性，蚀刻剂去除ILD 90和介电层133而基本上不侵蚀硬掩模层135和间隔件87。
一旦形成开口93'，则形成导电材料88，例如金属，以填充开口93'，如图24所示。导电材料88可以包括合适的材料，例如铜、铝、钨、钴、钌等或它们的组合，并且可以通过合适的方法形成，例如镀、PVD、CVD、ALD等或它们的组合。尽管未示出，但是可以在形成导电材料88之前形成晶种层，然后可以将导电材料88镀到晶种层上以填充开口93'。在形成之后，导电材料88可以过填充开口93'并且覆盖图案化的掩模层95的上表面。
接下来，在图25中，实施诸如CMP的平坦化工艺以去除导电材料88和图案化的掩模层95的上部。在平坦化工艺之后，硬掩模层135的上表面和介电层133的上表面暴露，导电材料88的剩余部分形成源极/漏极接触插塞88A/88B。如图25所示，源极/漏极接触插塞88A/88B以自对准方式形成，并且每个源极/漏极接触插塞(例如，源极/漏极接触插塞88A)从替换栅极(例如，97A)的第一侧壁上的间隔件87延伸到面对第一侧壁的相邻替换栅极(例如，97B)的第二侧壁上的间隔件87。
在图25中，没有示出用于最左侧的源极/漏极区80(参见标签80L)和最右侧的源极/漏极区80(参见标签80R)的源极/漏极接触插塞。虽然未示出，但是用于源极/漏极区80L和80R的接触插塞可以通过例如非自对准方法形成，例如通过形成穿过介电层133和第一ILD 90的开口以暴露源极/漏极区80L和80R，然后用导电材料填充开口。在一些实施例中，没有为源极/漏极区80L和80R形成接触插塞，并且在这种情况下，替换栅极97A和97C不是功能栅极并且用作用于形成替换栅极97B的自对准源极/漏极接触插塞88A/88B的伪栅极。
图26示出了图25中的FinFET器件100的截面图，但是沿着横截面B-B。在图26中，形成栅极接触件102。栅极接触件102可以延伸穿过硬掩模层135以电连接到替换栅极97。如图26所示，栅极接触件102包括阻挡层104、晶种层109和导电材料110，阻挡层104、晶种层109和导电材料110可以分别与替换栅极97的阻挡层96、晶种层98和栅电极99相同或相似，因此不再重复细节。附加层可以包括在栅极接触件102中，并且栅极接触件102的位置可以位于任何合适的位置，例如，在替换栅极97的左端或右端。这些和其他变化完全旨在包括在本发明的范围内。
图27示出了根据一些实施例的形成栅极介电材料的方法的流程图。应该理解，图27中所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、去除、替换、重新布置和重复如图27所示的各种步骤。
参考图27，在步骤1010中，在衬底上形成第一栅极结构，其中第一栅极结构被第一介电层围绕。在步骤1020中，在第一栅极结构上方和第一介电层上方形成掩模结构，其中形成掩模结构包括在第一栅极结构的上表面上选择性地形成第一覆盖层，以及在第一覆盖层周围形成第二介电层。在步骤1030中，在掩模结构上方形成图案化的介电层，图案化的介电层暴露掩模结构的一部分。在步骤1040中，去除掩模结构的暴露部分和掩模结构的暴露部分下面的第一介电层的一部分，从而形成暴露与第一栅极结构相邻的源极/漏极区的凹槽。在步骤1050中，用导电材料填充凹槽。
实施例可以实现优点。例如，本发明中公开的掩模结构(例如，126、136)允许具有低得多的高度(例如，50nm至约80nm)的栅极结构(例如，97)用于自对准源极/漏极接触插塞形成工艺中。相反，用于形成自对准源极/漏极接触插塞的基线方法可能需要形成具有约150nm以上的栅极高度的高栅极，因为栅极的顶部将被回蚀刻并且被替换为硬掩模层。随着栅极尺寸和栅极之间的间距在先进的处理技术中变得越来越小，可能难以形成具有高纵横比的高栅极，因为高栅极可能容易塌陷或者可能不具有良好的轮廓(例如，具有直的侧壁)。通过本发明实现的较低的栅极高度或短栅极避免了形成高栅极的需要，因此允许良好地控制栅极轮廓并且改善器件的可靠性。另外，较低的栅极高度使得更容易实施各种处理步骤，例如注入工艺，以在相邻栅极之间形成源极/漏极区。此外，更容易填充短栅极之间的间隔，例如当在相邻栅极之间形成第一ILD 90时。本发明的其他优点包括对光刻工艺中的不准确性的更大容差，以及形成具有目标厚度和良好轮廓控制的覆盖层(例如，122/122B/122C)的能力。
在一个实施例中，一种方法包括在衬底上形成第一栅极结构，其中第一栅极结构由第一介电层围绕；在所述第一栅极结构上和所述第一介电层上形成掩模结构，其中形成掩模结构包括在所述第一栅极结构的上表面上选择性地形成第一覆盖层；在第一覆盖层周围形成第二介电层。该方法还包括在掩模结构上形成图案化的介电层，图案化的介电层暴露掩模结构的一部分；去除掩模结构的暴露部分和掩模结构的暴露部分下面的第一介电层的一部分，从而形成凹槽，该凹槽暴露与第一栅极结构相邻的源极/漏极区；以及用导电材料填充凹槽。在一个实施例中，形成掩模结构还包括在形成第一覆盖层之后并且在形成第二介电层之前，在第一覆盖层上选择性地形成第二覆盖层。在一个实施例中，第一覆盖层和第二覆盖层由与第一介电层不同的相同材料形成，并且第一覆盖层的侧壁与第二覆盖层的相应侧壁对准。在一个实施例中，选择性地形成第一覆盖层包括在第一介电层上形成表面处理层，其中表面处理层覆盖第一介电层的上表面并且暴露第一栅极结构的上表面，其中表面处理层上的第一覆盖层的第一沉积速率低于第一栅极结构上的第一覆盖层的第二沉积速率；以及将用于形成第一覆盖层的一种或多种前体供应到第一栅极结构的暴露的上表面和表面处理层。在一个实施例中，第一覆盖层包括氮化硅，并且第一介电层包括氧化硅。在一个实施例中，供应一种或多种前体包括将包含二氯硅烷(H2SiCl2)的第一前体和包含氨(NH3)的第二前体供应到第一栅极结构的暴露的上表面和表面处理层。在一个实施例中，形成表面处理层包括通过实施原位HF蒸汽清洁工艺将第一介电层的上部转变成表面处理层。在一个实施例中，实施原位HF蒸气清洁工艺包括将包含共沸HF/H2O、共沸HCl/H2O、H2O和高纯度异丙醇(IPA)的蒸气供应到第一介电层的表面。在一个实施例中，第一覆盖层包括金属，并且其中形成掩模结构还包括在选择性地形成第一覆盖层之后并且在形成第二介电层之前，在第一覆盖层上生长碳纳米管；在形成第二介电层之后，去除碳纳米管和第一覆盖层，以在第二介电层中形成开口；以及用第三介电材料填充开口。在一个实施例中，金属是钴或铁。在一个实施例中，生长碳纳米管包括将包含乙炔的前体供应到第一覆盖层的上表面。
在一个实施例中，一种方法包括在衬底上形成第一栅极；在衬底上形成与第一栅极相邻的第二栅极，第一栅极和第二栅极嵌入第一介电材料中；在第一栅极和第二栅极上形成覆盖层；在覆盖层上生长碳纳米管；在第一介电材料上和碳纳米管周围形成第二介电材料；去除碳纳米管和覆盖层，以在第二介电材料中形成第一凹槽；用第三介电材料填充第一凹槽，从而在第一栅极上形成第一硬掩模，在第二栅极上形成第二硬掩模；去除第一硬掩模和第二硬掩模之间的第二介电材料的部分以及第一栅极和第二栅极之间的第一介电材料的部分，从而形成第二凹槽；以及用导电材料填充第二凹槽。在一个实施例中，形成覆盖层包括在第一栅极的第一上表面上和第二栅极的第二上表面上选择性地形成金属层。在一个实施例中，生长碳纳米管包括将包含碳的气体供应到覆盖层。在一个实施例中，去除碳纳米管和覆盖层包括在第一蚀刻工艺中去除碳纳米管；在去除碳纳米管之后，在不同于第一蚀刻工艺的第二蚀刻工艺中去除覆盖层。在一个实施例中，第一蚀刻工艺是干蚀刻工艺，并且第二蚀刻工艺是湿蚀刻工艺。
在一个实施例中，半导体器件包括：第一栅极，位于衬底上；第一栅极间隔件，沿着第一栅极的侧壁；第二栅极，位于衬底上并且与第一栅极相邻；第二栅极间隔件，沿着第二栅极的侧壁，第一栅极和第二栅极由第一介电材料围绕；第一覆盖层，位于第一栅极的第一上表面上和第二栅极的第二上表面上，第一覆盖层和第一介电材料包括不同的材料；第二覆盖层，位于第一覆盖层上，第一覆盖层和第二覆盖层包括相同的介电材料，第一覆盖层的侧壁与第二覆盖层的相应侧壁对准；第二介电材料，位于第一介电材料上，第二介电材料围绕第一覆盖层和第二覆盖层；以及导电材料，位于第一栅极和第二栅极之间，导电材料从第一栅极间隔件的第一个延伸到第二栅极间隔件的第一个。在一个实施例中，第一覆盖层和第二覆盖层包括氮化硅，并且第一介电材料包括氧化硅。在一个实施例中，第一覆盖层是最下面的覆盖层，第二覆盖层是最上面的覆盖层，其中第二介电材料的上表面与第二覆盖层的上表面齐平。在一个实施例中，导电材料的上表面与第二介电材料的上表面齐平。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在衬底上形成第一栅极结构，其中，所述第一栅极结构由第一介电层围绕；
在所述第一栅极结构上和所述第一介电层上形成掩模结构，其中，形成所述掩模结构包括：
在所述第一栅极结构的上表面上选择性地形成第一覆盖层；
在所述第一覆盖层周围形成第二介电层；
在所述掩模结构上形成图案化的介电层，所述图案化的介电层暴露所述掩模结构的部分；
去除所述掩模结构的暴露部分和所述掩模结构的暴露部分下面的所述第一介电层的部分，从而形成凹槽，所述凹槽暴露与所述第一栅极结构相邻的源极/漏极区；以及
用导电材料填充所述凹槽。
2.根据权利要求1所述的方法，其中，形成所述掩模结构还包括：在形成所述第一覆盖层之后并且在形成所述第二介电层之前，在所述第一覆盖层上选择性地形成第二覆盖层。
3.根据权利要求2所述的方法，其中，所述第一覆盖层和所述第二覆盖层由与所述第一介电层不同的相同材料形成，并且其中，所述第一覆盖层的侧壁与所述第二覆盖层的相应侧壁对准。
4.根据权利要求1所述的方法，其中，选择性地形成所述第一覆盖层包括：
在所述第一介电层上形成表面处理层，其中，所述表面处理层覆盖所述第一介电层的上表面并且暴露所述第一栅极结构的上表面，其中，所述表面处理层上的所述第一覆盖层的第一沉积速率低于所述第一栅极结构上的所述第一覆盖层的第二沉积速率；以及
将用于形成所述第一覆盖层的一种或多种前体供应到所述第一栅极结构的暴露的上表面和所述表面处理层。
5.根据权利要求4所述的方法，其中，所述第一覆盖层包括氮化硅，并且所述第一介电层包括氧化硅。
6.根据权利要求4所述的方法，其中，供应所述一种或多种前体包括将包含二氯硅烷(H2SiCl2)的第一前体和包含氨(NH3)的第二前体供应到所述第一栅极结构的暴露的上表面和所述表面处理层。
7.根据权利要求4所述的方法，其中，形成所述表面处理层包括通过实施原位HF蒸汽清洁工艺将所述第一介电层的上部转变成所述表面处理层。
8.根据权利要求7所述的方法，其中，实施所述原位HF蒸气清洁工艺包括将包含共沸HF/H2O、共沸HCl/H2O、H2O和高纯度异丙醇(IPA)的蒸气供应到所述第一介电层的表面。
9.一种形成半导体器件的方法，包括：
在衬底上形成第一栅极；
在所述衬底上形成与所述第一栅极相邻的第二栅极，所述第一栅极和所述第二栅极嵌入第一介电材料中；
在所述第一栅极和所述第二栅极上形成覆盖层；
在所述覆盖层上生长碳纳米管；
在所述第一介电材料上和所述碳纳米管周围形成第二介电材料；
去除所述碳纳米管和所述覆盖层，以在所述第二介电材料中形成第一凹槽；
用第三介电材料填充所述第一凹槽，从而在所述第一栅极上形成第一硬掩模，在所述第二栅极上形成第二硬掩模；
去除所述第一硬掩模和所述第二硬掩模之间的所述第二介电材料的部分以及所述第一栅极和所述第二栅极之间的所述第一介电材料的部分，从而形成第二凹槽；以及
用导电材料填充所述第二凹槽。
10.一种半导体器件，包括：
第一栅极，位于衬底上；
第一栅极间隔件，沿着所述第一栅极的侧壁；
第二栅极，位于所述衬底上并且与所述第一栅极相邻；
第二栅极间隔件，沿着所述第二栅极的侧壁，所述第一栅极和所述第二栅极由第一介电材料围绕；
第一覆盖层，位于所述第一栅极的第一上表面上和所述第二栅极的第二上表面上，所述第一覆盖层和所述第一介电材料包括不同的材料；
第二覆盖层，位于所述第一覆盖层上，所述第一覆盖层和所述第二覆盖层包括相同的介电材料，所述第一覆盖层的侧壁与所述第二覆盖层的相应侧壁对准；
第二介电材料，位于所述第一介电材料上，所述第二介电材料围绕所述第一覆盖层和所述第二覆盖层；以及
导电材料，位于所述第一栅极和所述第二栅极之间，所述导电材料从所述第一栅极间隔件的第一个延伸到所述第二栅极间隔件的第一个。
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