KR102028258B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

방법은 기판 위에 유전체 물질을 증착하기 위해 원자층 증착(atomic layer deposition: ALD) 프로세스를 수행하는 단계, 자외선(UV) 광을 이용하여 증착된 유전체 물질을 경화하는 단계, 및 경화 단계 후, 증착된 유전체 물질을 어닐링(annealing)하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 발명은 반도체 디바이스 제조, 특히 고 종횡비(high aspect ratio)를 갖는 개구부에 원자층 증착(atomic layer deposition: ALD) 프로세스를 이용하여 유전체 층을 형성하는 실시예에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적도(integration density)의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 분야에서, 집적도의 개선은 최소 피처 사이즈의 지속적인 감소로부터 비롯되었고, 이는 주어진 영역에 더 많은 컴포넌트들이 집적될 수 있게 했다.
트랜지스터 사이즈가 감소함에 따라, 각 피처의 사이즈들도 감소한다. 그러한 피처 중 하나는 반도체 디바이스를 다른 반도체 디바이스로부터 격리시키기 위하여 활성 영역들 사이에서 이용되는 얕은 트렌치 격리(shallow trench isolation: STI)이고, 다른 하나는 게이트 구조체 사이의 층간 유전체(inter-layer dielectric: ILD)이다. 피처 사이즈의 감소는 개구부의 폭(width)은 더 좁게 만들면서도 깊이는 이전과 동일하도록 하기 때문에 종종 증가된 종횡비를 야기한다. 낮은 종횡비를 갖는, 개구부를 충전(fill)하기 위하여 이용되는 테크닉들(예컨대, 기판 내의 STI들 또는 게이트 구조체들 사이의 ILD들)은 8:1 이상과 같은 고 종횡비를 가지는 진보된 기술의 개구부에 대해서는 좋지 않은 충전 결과를 야기한다.
유동가능 화학적 기상 증착(flowable chemical vapor deposition: FCVD) 프로세스는 유동가능한 유전체를 이용함으로써 충전 결과를 개선한다. 유동가능한 유전체는, 명칭이 암시하는 바와 같이, 갭 사이의 공동(void)을 충전하도록 유동할(flow) 수 있다. 보통, 다양한 화학 물질들이 실리콘을 포함하는 전구체(precursor)에 부가됨으로써 증착된 막이 유동하도록 한다. 유동가능한 막은 증착된 후, 경화(cure)되고 이어서 어닐링되어, 부가된 화학 물질들을 제거하여 예컨대 실리콘 옥사이드(silicon oxide)와 같은 유전체 층을 형성하도록 한다. 유동가능한 막은 보통 바람직한 역학적 성질을 획득하기 위하여 600℃보다 높은, 또는 1000℃보다 높은 온도에서 경화되고 어닐링된다. 그러나, 이처럼 높은 온도는 반도체 디바이스의 열처리 예산에서 허용되지 않을 수 있다. 보다 낮은 온도(예컨대 300℃와 700℃사이)에서 경화될 경우, 유동가능한 막의 습식 식각률(wet etch rate: WER)와 같은 역학적 성질은 저하될 수 있으며(예컨대, WER이 증가될 수 있으며), 이는 후속 프로세싱에 부정적인 영향을 줄 수 있다. 고 종횡비 개구부를 충전할 수 있는 저온 증착 방법에 대한 요구가 당업계에 존재한다.
몇몇 실시예들에서, 방법은 기판 위에 유전체 물질을 증착하기 위하여 원자층 증착(ALD) 프로세스를 수행하는 단계, 증착된 유전체 물질을 자외선(UV) 광을 이용하여 경화하는 단계, 및 경화 단계 후, 증착된 유전체 물질을 어닐링하는 단계를 포함한다.
다른 실시예들에서, 방법은 기판 위의 리세스를 원자층 증착(ALD) 프로세스를 이용하여 절연 물질로 충전하고, 절연 물질의 에칭률을 감소시키기 위하여 후처리(post treatment)를 수행한다.
또다른 실시예들에서, 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법은 기판 위로 돌출된 핀을 형성하는 단계, 핀에 인접한 리세스 내에 산화막을 증착하기 위하여 원자층 증착(ALD) 프로세스를 수행하는 단계를 포함한다. ALD 프로세스를 수행하는 단계는 산화막의 제1 층을 형성하기 위하여, 기판을 가지는 증착 챔버에 산화제 및 전구체를 포함하는 가스를 공급하는 단계, 증착 챔버로부터 가스를 제거하는 단계, 및 산화막의 제1 층을 처리하기 위해 플라즈마 프로세스를 수행하는 단계를 포함한다. 방법은 자외선 광을 이용하여 산화막을 경화하는 단계, 및 증기 어닐링 프로세스를 이용하여 산화막을 어닐링하는 단계를 더 포함한다.
여기에 개시된 실시예에 따른 방법은 절연 물질을 형성하기 위하여 UV 경화 프로세스와 (예컨대, 증기 어닐링 프로세스와 같은) 어닐링 프로세스가 후속하는 ALD 증착 프로세스를 이용하며, 이는 (예컨대, 약 450℃보다 낮은 정도의) 저온에서 수행된다. 저온 프로세스가 채용됨에 따라, 핀이 구부러지거나 CD가 손실되는 등의 문제점이 회피되거나 감소될 수 있다. 나아가, UV 경화는 변환되지 않은 결합들을 O-Si-O 결합으로 변환하여, 절연 물질이 열화 영역을 가지지 않도록 한다. 여기에 개시된 방법에 따라 형성된 절연 물질은 후속하는 프로세싱에 대해 (예컨대, 낮은 WER 및 균일한 WER과 같은) 개선된 물리적 성질을 가지고, 이는 보다 양호한 반도체 디바이스 성능을 유발한다.
본 발명과 그 이점에 대한 보다 완벽한 이해를 위하여, 다음의 설명이 그에 수반하는 도면과 함께 아래와 같이 참조된다:
도 1은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET)의 3차원 모습이다.
도 2, 3, 4a, 5a, 6a, 7a 및 8 내지 16은 몇몇의 실시예들에 따른 FinFET의 제조에서의 다양한 스테이지들의 단면도들이다.
도 4b, 5b, 6b 및 7b는 각각 도 4a, 5a, 6a 및 7a에 도시된 몇몇 실시예들에 따른 절연 물질의 화학적 결합을 도시한다.
도 17은 몇몇 실시예들에 따른 반도체 구조를 제조하는 방법의 플로우차트를 도시한다.
아래의 발명개시는 발명의 상이한 특징들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위하여 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위하여 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위하여 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 중에 있거나 또는 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시의 실시예들이 특정한 컨텍스트에서, 특히 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET)의 STI 영역 내의 산소층의 형성에 관해 기술된다. 이 실시예들은 한정하는 예시들이 아니다. 당업자는 본 발명개시에 따른 방법이 다른 물질들, 층(예컨대, ILD)들, 및/또는 상이한 반도체 디바이스들(예컨대, 평면 트렌지스터들)의 제조에도 적용될 수 있음을 이해할 것이다.
도 1은 3차원으로 표시된 FinFET(30)의 예시를 도시한다. FinFET(30)은 기판(32) 상의 핀(36)을 포함한다. 기판(32)은 격리 영역들(34)을 포함하며, 핀(36)은 이웃하는 격리 영역들(34) 사이로부터 이들 위로 돌출해 있다. 게이트 유전체(38)는 핀(36)의 측벽 및 상면을 따라 존재하며, 게이트 전극(40)은 게이트 유전체(38) 위에 존재한다. 소스/드레인 영역들(42, 44)은 게이트 유전체(38) 및 게이트 전극(40)에 대한 핀(36)의 대향 측면들에 배치된다. 도 1은 또한 이후의 도면들에서 이용되는 기준 단면을 도시한다. 단면 B-B는 FinFET(30)의 채널, 게이트 유전체(38), 및 게이트 전극(40)을 가로지른다. 단면 C-C는 단면 B-B에 평행하며 소스/드레인 영역(42)을 가로지른다. 단면 A-A은 단면 B-B에 수직하고, 핀(36)의 종축을 따라 있으며, 예컨대 소스/드레인 영역들(42, 44) 사이의 전류 흐름의 방향으로 놓여 있다. 후속 도면들은 명확성을 위해 이러한 기준 단면들을 참조한다.
도 2-4b, 5a, 6a, 7a, 8a, 9 내지 14는 몇몇 실시예들에 따른 FinFET(100)의 제조에서의 다양한 스테이지들의 단면도들이다. FinFET(100)은 다중 핀들을 제외하고는 도 1의 FinFET(30)과 유사하다. 도 2, 3, 4a, 5a, 6a, 7a, 8 내지 11은 선 B-B를 따른 FinFET(100)의 단면도를 나타낸다. 도 12 및 13는 선 C-C를 따른 단면도를 나타내고 도 14 및 15는 선 A-A를 따른 단면도를 나타낸다.
도 2는 기판(50)을 나타낸다. 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예컨대 p-타입 또는 n-타입 도펀트로) 도핑된 것일 수 있고, 아닐 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층을 포함할 수 있다. 절연체층은 예컨대, 매립 산화(buried oxide: BOX)층, 산화규소층 등과 같은 것일 수 있다. 절연체층은 전형적으로 유리 기판 또는 실리콘 기판과 같은 기판 상에 제공될 수 있다. 다른 기판들, 예컨대 다층 기판 또는 그래디언트(gradient) 기판과 같은 기판이 사용될 수도 있다. 몇몇 실시예에서,기판(50)의 반도체 물질은 실리콘; 게르마늄(germanium); 탄화 규소(silicon carbide), 갈륨 비소(gallium arsenic), 인화 갈륨 (gallium phosphide), 인화 인듐(indium phosphide), 비화 인듐(indium arsenide), 및/또는 안티몬화 인듐(indium antimonide)을 포함하는 화합물 반도체; 및 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스를 포함할 수 있다(도시되지 않음). 당업자라면 FinFET의 설계를 위한 구조적 및 기능적 요구사항들을 생성하기 위해 기판(50) 내부 및/또는 기판(50) 상에 트랜지스터, 다이오드, 캐패시터, 레지스터 등 또는 이들의 조합과 같은 매우 다양한 집적 회로 디바이스들이 형성될 수 있음을 인식할 것이다. 집적 회로 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
도 3에서, 도 2에 도시된 기판(50)은 예컨대 포토리소그래피(photolithography) 기술을 이용하여 패턴화된다. 예를 들어, 패드 산화층(52) 및 그 위에 놓인 패드 질화층(56)과 같은 마스크층이 기판 위에 형성된다. 패드 산화층(52)은 예컨대 열산화(thermal oxidation) 프로세스를 이용하여 형성된 산화규소를 포함하는 박막일 수 있다. 패드 산화층(52)은 기판(50)과 그 위에 놓인 패드 질화층(56) 사이에서 접착층(adhesion layer)으로서 작용할 수 있다. 몇몇 실시예에서, 패드 질화층(56)은 질화규소, 산질화규소(silicon oxynitride), 탄화규소, 실리콘 카보나이트라이드(silicon carbonitride) 등이나, 이들의 조합으로 형성될 수 있으며, 예컨대 저압 CVD(low-pressure CVD: LPCVD) 또는 플라즈마 강화 CVD(plasma enhanced CVD: PECVD)를 이용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 물질(도시되지 않음)을 이용하며, 상기 포토레지스트 물질은 증착되고, 조사(노출)되며, 현상되어 상기 포토레지스트 물질의 일부가 제거된다. 남은 포토레지스트 물질은 아래에 있는 물질들, 예컨대 이 예시에서는 마스크 층을, 예컨대 에칭과 같은 후속 프로세싱 단계로부터 보호한다. 이 예시에서, 포토레지스트 물질은 도 3에 도시된 바와 같이, 패턴화된 마스크(58)를 형성하기 위하여 패트 산화층(52) 및 패트 질화층(56)을 패턴화하기 위해 이용된다.
패턴화된 마스크(58)는 후속하여 트렌치들(61)을 형성하기 위하여 기판(50)의 노출된 부분들을 패턴화하는 데 사용되어, 도 3에 도시된 바와 같이 인접한 트렌치들(61) 사이에 반도체 스트립들(60)을 규정한다. 몇몇 실시예들에서, 반도체 스트립들(60)은 기판(50) 내의 트렌치들을 에칭함으로써 형성된다. 에칭은 임의의 수용가능한 에칭 프로세스일 수 있으며, 예컨대 반응성 이온 에칭(reactive ion etch: RIE), 중성빔 에칭(neutral beam etch: NBE) 등이거나 이들의 조합일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 아래에서 논의되는 바와 같이, 트렌치들(61)은 후속하여 유전체 물질(예컨대, 산화 규소)로 충전되어, 반도체 스트립들(60)에 인접한 얕은 트렌치 격리(STI) 영역과 같은 격리 영역들을 형성할 것이다. 몇몇 실시예들에서, 트렌치들(61)은 (위에서 보기에) 서로 평행한 스트립들일 수 있고, 서로에 대해 근접하여 위치할 수 있다. 몇몇 실시예들에서, 트렌치들(61)은 연속적일 수 있으며 반도체 스트립들(60)을 둘러쌀 수 있다. 반도체 스트립들(60)이 형성된 후, 패턴화된 마스크층(58)은 에칭 또는 임의의 적절한 방법에 의해 제거될 수 있다.
이하에서 보다 상세하게 논의되는 바와 같이, 절연 물질(63)(도 8 참조)이 트렌치들(61) 내에 형성되며, 후속하여 STI 영역들(62)(도 10 참조)을 형성하기 위해 리세싱될 것이다. 이웃하는 격리 영역들(62) 사이로부터 돌출된 반도체 스트립들(60)의 상부 부분은 본 발명개시에서 반도체 핀 또는 핀으로 나타내어질 것이다.
진보된 반도체 프로세스 기술에서, 트렌치들(61)은 10nm보다 작은 폭(W)과 20보다 큰 종횡비(폭(W)에 대한 깊이(H)의 비)를 가질 수 있다. 이와 같은 고 종횡비를 가지는 트렌치들 또는 갭들을 충전하는 것은 스핀-온(spin-on) 프로세스 또는 FCVD와 같은 방법들에 있어서 도전적일 수 있다. 예를 들어, 만약 스핀-온 프로세스 또는 FCVD 프로세스가 트렌치들(61)을 충전하는 데 사용되면, 증착된 유동가능한 유전체를 산화물(예컨대, 산화규소)로 변환시키고 산화물에 대해 원하는 물리적 성질(예컨대, WER 및/또는 경도(hardness))을 획득하기 위해서는 (예컨대, 600C보다 높은 정도의) 고온 어닐링 프로세스가 필요할 수 있다.
그러나, 스핀-온 프로세스나 FCVD 프로세스에 요구되는 고온 어닐링 프로세스는 임계 치수(critical dimension: CD)의 손실 및/또는 핀이 구부러지는 것과 같은 문제점들을 야기할 수 있다. CD의 손실이나 핀이 구부러지는 것은 증착된 유전체 물질(예컨대, 유동가능한 유전체 물질)의 불균일한 분포와 상기 증착된 유전체 물질의 (예컨대 600도 보다 높은 정도의) 고온에서의 높은 수축률(shrinkage factor)로부터 야기된 것일 수 있다. 예를 들어, 반도체 디바이스의 특정한 설계로 인해, 적은 양의(예컨대, 적은 부피의) 유전체 물질이 반도체 핀의 제1 측에 증착될 수 있고, 많은 양의 유전체 물질이 핀의 제1 측과 대향하는 제2 측에 증착될 수 있다. 증착된 유전체 물질이 고온에서 어닐링될 때, 핀의 제1 측과 제2 측에 존재하는 유전체 물질의 상이한 부피로 인해, 핀의 제1 측과 제2 측에 상이한 양의 응력(stress)이 가해질 수 있다. 유전체 물질의 고온에서의 고수축률로 인해 악화된 응력의 불균형은 핀이 구부러지도록 할 수 있다. 핀이 구부러지는 것은 핀에 손상을 가할 수 있으며, 제조된 반도체 디바이스의 성능 저하 또는 고장(failure)을 야기할 수 있다. 응력의 불균형은 또한 예컨대 핀과 같은 반도체 디바이스 피처의 위치를 변화시킬 수 있고, 그에 따라 피처들의 치수(dimension)를 변화시켜 CD의 손실을 야기할 수 있다. 이하에서 보다 상세히 논의되는 바와 같이, 자외선(ultra violet: UV) 광 경화 프로세스 및 열 어닐링 프로세스(예컨대, 증기 어닐링 프로세스)가 후속하는 ALD 증착 프로세스는, 모두 (예컨대, 450도 보다 낮은 정도의) 저온에서 수행되어, CD의 손실이나 핀이 구부러지는 문제를 회피하거나 감소시키면서 고 종횡비를 가지는 갭들을 충전할 수 있다.
도 4a 내지 7b는 절연 물질(63)(도 8의 부호 참조)을 형성하기 위한 ALD 프로세스를 도시한다. 도 4a, 5a, 6a 및 7a는 절연 물질(63)의 형성 프로세스 동안의 FinFET(100)의 단면도를 도시한다. 명확성을 위해, 도 4a, 5a, 6a 및 7a에는 두 개의 반도체 스트립들(60)만이 도시된다. 도 4b, 5b, 6b 및 7b는 각각 도4a, 5a, 6a 및 7a에 대응하며, 절연 물질(63)의 형성 프로세스 동안 형성되는 화학적 결합들을 도시한다. 간략화를 위해, 도 4b, 5b, 6b 및 7b에는 하나의 반도체 스트립(60)(예컨대, 도 4a, 5a, 6a 및 7a의 우측 반도체 스트립(60))만이 도시된다.
도 4를 참조하면, FinFET(100)은 증착 챔버(도시되지 않음) 내에 배치되고, FinFET(100) 위에 절연 물질(71)을 증착하기 위하여 ALD 프로세스가 수행된다. 몇몇 실시예들에서, ALD 프로세스는 전구체(precursor)로서 SiH3N(C3H7)2(또는 LTO520이라고 나타냄)을 이용하여 수행된다. 몇몇 실시예들에서, 전구체(LTO520)는 O3와 함께 증착 챔버에 공급된다. 전구체(LTO520)는 기체 상태일 수 있고, O3는 플라즈마 상태일 수 있다. 예시적인 실시예에서, ALD 프로세스는, LTO520에 대해서는 50 sccm(standard cubic centimeter per minute)과 100sccm 사이, 예컨대 75sccm의 유동률로, O3에 대해서는 약 4000sccm 및 8000sccm 사이, 예컨대 6000scc의 유동률로, 약 1.5torr 및 약 2.2torr 사이, 예컨대 1.6torr의 압력으로, 약 350℃ 및 약 450℃ 사이, 예컨대 400℃의 온도로 수행된다. 증착 시간은 증착되는 절연 물질의 목표 두께(thickness)에 기초하여 조절될 수 있다. 예를 들어, 약 20분 내지 약 60분의 ALD 프로세스 시간이 약 200 옹스트롬(angstrom)의 절연 물질(71)을 증착하는 데 이용될 수 있다. 몇몇 실시예에서, ALD 프로세스는 다수의 증착 사이클(cycle)을 포함하며, 각 증착 사이클은 약 0.4 옹스트롬 내지 약 1 옹스트롬의 절연 물질(71)을 증착한다.
몇몇 실시예들에서, 반도체 스트립들(60) 및 기판(50)은 실리콘을 포함하고, 증착 챔버로 주입되는 LTO520는 O-SiH3N(C3H7)2 결합을 형성하기 위해 반도체 스트립들(60) 및 기판(50)의 표면에 흡착된다. 게다가, O3(예컨대, O3 플라즈마)와의 화학 반응으로 인해 반도체 스트립(60) 및 기판(50)의 표면에 O-Si-O-H 결합이 형성된다. 몇몇 실시예들에서, LTO520은 화학 흡착(chemisorption)을 통해 O-Si-O-SiH3 결합을 형성하기 위해 반도체 스트립들(60) 및 기판(50)의 표면에서 O-Si-O-H 결합과 반응하는 경향이 있다. LTO520의 흡착 및/또는 화학 흡착은 도 4A에 도시된 것과 같은 절연체층(71)을 형성한다. LTO520의 화학 흡착에 대한 화학식은 아래 방정식(1)에 주어진 것과 같다.
O-Si-O-H + SiH3N(C3H7)2 = O-Si-O-SiH3 + NH(C3H7)2 (1)
도 4b는 절연 물질(71)의 O-Si-O-SiH3 결합(71A)을 도시한다.
도 5a를 참조하면, LTO520과 동시에 증착 챔버로 주입될 수 있는 O3는 절연 물질(71)과 LTO520을 산화시킨다. 몇몇 실시예들에서, O3는 산화제로서 작용하여, O-Si-OH 결합을 형성하기 위하여 O-SiH3 결합 및/또는 O-SiH3N(C3H7)2 결합과 반응할 수(예컨대, 산화시킬 수) 있으며, 그에 따라 절연 물질 층(71)을 절연 물질(73)로 변화시킬 수 있다. 도 5B는 절연 물질(73)의 O-Si-OH 결합(73A)을 도시한다. 도 4A 및 5A가 절연 물질(71)의 형성과 절연 물질(71)의 (절연 물질(73)로의) 산화를 구분되는 두 단계로 도시하고 있지만, LTO520과 O3는 LTO520과 O3의 혼합물로서 증착 챔버에 주입될 수 있기 때문에, 절연 물질(71)의 형성과 절연 물질(71)의 산화는 동시에 일어날 수도 있음을 유의하라.
다음으로, LTO520, O3, 및 화학 반응의 부산물(byproduct)을 포함할 수 있는 증착 챔버 내의 가스는 증착 챔버에서 배출될(예컨대, 빼내어질) 수 있다. 몇몇 실시예들에서, 증착 챔버 내부의 압력은 가스의 배출 이후 약 1.5torr에서 2.2torr 사이이다.
다음으로, 가스의 배출 이후, 절연 물질(73)은 도 6a에 도시된 바와 같이 플라즈마 프로세스에 의해 처리된다. 몇몇 실시예들에서, 플라즈마 프로세스는 증착 챔버로 O2 플라즈마를 주입함으로써 수행된다. 예시적인 실시예에서, 플라즈마 프로세스는 O2 플라즈마의 약 50sccm에서 약 100 sccm사이, 예컨대 75sccm의 유동률, 1.5torr 내지 약 2.2 torr, 예컨대 1.6torr의 압력, 및 약 350℃ 및 약 450℃ 사이, 예컨대 400℃의 온도로 수행된다. O2 플라즈마는 반도체 스트립들(60)의 상면 근처(예컨대, 기판(50)에서 먼 쪽의, 반도체 스트립들(60)의 상면에 근접한 표면)에서 절연 물질(73)의 O-Si-OH 결합과 반응하고, 반도체 스트립들(60)의 상면 근처에서 O-Si-O 결합을 형성하여, 절연 물질(73)의 상부 부분을 절연 물질(75)(예컨대, 산화 규소)로 바꾼다. 도 6B는 절연 물질(75)의 O-Si-O 결합(75A)과 절연 물질(73)의 O-Si-OH 결합(73)을 도시한다. 절연 물질(75)의 O-Si-O 결합은 후속하는 ALD 사이클들에서 LTO520의 흡착/화학 흡착을 지연(retard)시킬 수 있다. 절연 물질(75)과 절연 물질(73)은 총괄하여 ALD 프로세스의 제1 증착 사이클에서 형성되는 절연 물질(63)의 제1 층으로서 나타내어질 수 있다. 도시되지는 않았지만, O2 플라즈마 프로세스 후, ALD 프로세스의 제2 증착 사이클 전에, 증착 챔버 내부의 가스를 빼내기 위해 배출 프로세스가 수행될 수 있다.
도 4a 내지 6b는 ALD 프로세스의 증착 사이클을 도시한다. 몇몇 실시예들에서, ALD 프로세스는 절연 물질(63)에 대해 목표 두께가 달성되거나 트렌치들(61)이 절연 물질(63)로 충전될 때까지 각각이 도 4a 내지 6b에 도시되어 있는 프로세싱을 반복하는 다수의 증착 사이클들을 수행하고 절연 물질의 부가적인 층(예컨대, 절연 물질(63)의 제2 층, 절연물질(63)의 제3 층 등)을 형성하는 것을 포함한다.
도 7A는 도 4a의 절연 물질(71)과 유사한, 절연 물질(77)의 제2 층이 형성되는 ALD 프로세스의 제2 증착 사이클의 개시를 도시한다. 반도체 스트립들(60)의 상면에 근접한 O-Si-O 결합으로 인해, LTO520의 흡착/화학 흡착이 지연되므로, 절연 물질(77)이 절연 물질(63)의 제1 층 위에, 트렌치들(61)의 측벽 및 하부를 따라 형성된다. W 방향(도 3 참조)을 따라 측정된 절연 물질(77)의 두께는 반도체 스트립들(60)의 기판(50)에서 먼 쪽의 상면으로부터 기판(50)으로의 방향을 따라 증가한다. 예를 들어, 반도체 스트립들(60)의 상면에 근접한 절연 물질(77)의 제1 두께는 트렌치들(61)의 하부에 근접한 절연 물질(77)의 제2 두께보다 작다. 도시된 예에서, 절연 물질(77)의 상면은 V-모양을 형성한다.
도 8은 ALD 프로세스가 종료된 후의 FinFET(100)을 도시한다. 도 8에 도시된 바와 같이, O-Si-O 결합 및 O-Si-OH 결합을 구비한 절연 물질의 다수의 층을 포함할 수 있는 절연 물질(63)이 트렌치들(61)을 충전한다. ALD 프로세스는 등각(conformal) 증착 프로세스이며, 따라서 (예컨대 0.1㎛ 보다 큰 폭을 가지는 개구부처럼) 넓은 개구부를 가지는 영역에 대해서는 ALD 프로세스가 그러한 넓은 개구부를 완벽하게 충전할 수 없고, ALD 프로세스에 의해 충전되지 않은 부분을 충전하기 위해 물리적 기상 증착(physical vapor deposition: PVD) 또는 화학적 기상 증착(chemical vapor deposition: CVD)이 이용될 수 있음을 유의하라. 예를 들어, 도 8은 ALD 프로세스에 의해 형성되는 절연 물질(63)에 의해 충전되지 않은 리세스 부분을 채우는 절연 물질(69)를 도시한다. 절연 물질(69)은 산화 규소와 같은 산화물, 질화물 등이거나 이들의 조합일 수 있으며, CVD, PVD 또는 다른 적절한 형성 방법에 의해 형성될 수 있다. 몇몇 실시예들에서, ALD 프로세스는 모든 개구부들을 완벽하게 충전하고, 절연 물질(69)은 생략된다. 명확성을 위해, 절연 물질(69)은 후속하는 프로세싱에서 도시되지 않는다.
계속해서 도 8에서, 화학 기계적 연마(chemical mechanical polish: CMP)와 같은 평탄화(planarization) 프로세스가 임의의 초과 절연 물질(63)을 제거하여, 절연 물질(63)의 상면 및 반도체 스트립들(60)의 상면이 동일 평면 상에 있도록(coplanar)할 수 있다.
계속해서 도 8을 참조하면, ALD 프로세스 후에 증착된 절연 물질(63)을 경화하기 위하여 UV 경화 프로세스(810)가 수행된다. UV 경화 프로세스(810)는 증착 챔버 내에서 수행되거나, 대안적으로 증착 챔버와 상이한 챔버에서 수행될 수 있다. 몇몇 실시예들에서, UV 경화 프로세스(810)는 약 200㎚에서 약 400㎚ 사이의 파장을 가지는 UV 광을 이용하여 수행된다. 예를 들어, UV 광 소스로서 시판용 H+ 전구가(H+ bulb)가 이용될 수 있다. UV 경화 프로세스에 대한 시간 간격은 약 1분 및 약 4분 사이일 수 있지만, 다른 값도 가능하다. UV 경화 프로세스의 온도는, 몇몇 실시예들에서, 약 10℃ 내지 약 450℃ 사이이다. UV 경화 프로세스는 (예컨대, O-SiH3 결합과 같은) 변환되지 않은 결합을 O-Si 불포화 결합(dangling bond)으로 전환하고, 그에 따라 몇몇 실시예에서는 절연 물질(63)의 (예컨대, WER 및/또는 경도와 같은) 물리적 성질이 개선된다.
UV 경화 프로세스(810)가 없다면, 예컨대 ALD 프로세스의 마지막 증착 사이클 동안 형성된 절연 물질 층의 표면에 변환되지 않은 전구체가 흡착되는 것으로 인해, 절연 물질(63)의 (예컨대, 인접하는 반도체 스트립들(60) 사이의 중앙 영역과 같은) 영역(65)은 절연 물질의 다른 영역에 비해 열화된 물리적 성질(예컨대, 보다 빠른 WER 및/또는 보다 무른(softer) 것)을 가질 수 있다. 이 열화된 영역(65)은, 해결되지 않은 채 남겨지는 경우, FinFET의 후속 프로세스에 부정적인 영향(예컨대, 핀 높이의 손실을 유발하는 것 등)을 줄 수 있다. UV 경화 프로세스를 이용함으로써, 절연 물질(63)의 영역(65) 내의 변환되지 않은 결합은 O-Si-O 결합으로 변환되고, 그에 따라 위에서 논의한 문제점들을 줄이거나 회피할 수 있게 된다.
다음으로, 도 9를 참조하면, FinFET(100)에 대하여 어닐링 프로세스(910)가 수행된다. 어닐링 프로세스(910)는 몇몇 실시예에서, (예컨대 O-Si-OH 결합과 같은) 전환되지 않은 결합을 O-Si-O 결합으로 전환하고, 그에 따라 절연 물질(63)의 (예컨대 WER 및/또는 경도와 같은) 물리적 성질을 개선시킨다. 어닐링 프로세스(910)는 예시적인 실시예에서 증기(steam) 어닐링 프로세스이다. 어닐링 프로세스(910)는 증착 챔버와는 상이한 어닐링 챔버나 UV 경화 챔버에서 수행될 수 있다. 예시적인 실시예에서, 증기 어닐링 프로세스(910)는 약 350℃ 내지 약 450℃의 온도에서 수행될 수 있다. 증기 어닐링 프로세스(910)에 대한 시간 간격은 다양한 실시예들에서, 약 30분 내지 약 120분 사이일 수 있지만, 다른 값들도 가능하다.
UV 경화 프로세스(810) 및 어닐링 프로세스(910) 후 절연 물질(63)은 (예컨대, 산화 규소와 같은) 산화물로 변하므로, 절연 물질(63)은 유전체 물질 또는 산화막으로 나타내어질 수 있다. 몇몇 실시예들에서, 절연 물질(63)은 절연 물질(63)의 상면(63U)에서 하면(63L)에 이르기까지 균일한 습식 식각률을 가진다. 도시된 실시예에서, 절연 물질(63)의 WER과 열 산화규소(thermal silicon oxide)의 WER의 비는 약 1.5보다 작다. ALD 프로세스, UV 경화 프로세스 및 어닐링 프로세스는 (예컨대, 약 450℃보다 낮은) 저온에서 수행되기 때문에, 위에서 논의된 (예컨대, 약 600℃ 보다 높은) 고온에서의 어닐링과 관련된 문제점들, 예컨대 CD의 손실이나 핀이 구부러지는 것과 같은 문제점들이 감소하거나 회피될 수 있다.
도 10은 예컨대 STI 영역들(62)(또는 격리 영역들(62)로 나타낼 수 있음)을 형성하기 위하여 절연 물질(63)을 리세싱하는 것을 도시한다. 반도체 스트립들(60)의 상부 부분이 이웃하는 격리 영역들(62) 사이로부터 돌출되어 반도체 핀들(64)을 형성하도록 격리 영역들(62)이 리세싱된다. 격리 영역들(62)의 상면은 도시된 바와 같이 평면(flat surface)이거나, 볼록면(convex surface)이거나, (디싱(dishing)과 같은) 오목면(concave surface)이거나, 이들의 조합일 수 있다. 격리 영역들(62)의 상면은 적절한 에칭에 의해 평평하거나, 볼록하거나, 오목하게 형성될 수 있다. 격리 영역들(62)은 격리 영역들(62)의 물질에 선택적인 에칭 프로세스와 같은, 수용가능한 에칭 프로세스를 이용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 묽은 염산(dHF acid)을 이용한 화학적 산화물 제거법이 이용될 수 있다.
도 2 내지 10은 핀들(64)을 형성하는 실시예들을 도시하지만, 핀들은 다양한 상이한 프로세스를 통해 형성될 수 있다. 일 예시예서, 반도체 스트립들을 형성하기 위해 기판에 트렌치들을 에칭하고; 트렌치들이 유전체 층으로 충전되고; 핀들을 형성하기 위하여 반도체 스트립들이 유전체 층 사이로부터 돌출되도록 유전체 층들이 리세싱되는 것에 의해 핀들이 형성될 수 있다. 또다른 예시에서, 유전체 층이 기판의 상면 위에 형성될 수 있고; 트렌치들이 유전체 층을 관통하도록 에칭될 수 있고; 트렌치들 내부에서 호모에피택셜(homoepitaxial) 구조체들이 에피택셜하게 성장할 수 있고; 호모에피택셜 구조체들이 유전체 층 사이로부터 돌출되어 핀들을 형성하도록 유전체 층이 리세싱될 수 있다. 또다른 예시에서, 헤테로에피택셜(heteroepitaxial) 구조체들이 핀들을 위해 이용될 수 있다. 예를 들어, 반도체 스트립들이 리세싱될 수 있고, 반도체 스트립들과는 상이한 물질이 그 위치에서 에피택셜하게 성장할 수 있다. 추가의 예시에서, 유전체 층이 기판의 상면 위에 형성될 수 있고; 트렌치들이 유전체 층을 관통하도록 형성될 수 있고; 헤테로에피택셜 구조체들이 기판과는 상이한 물질을 이용하여 트렌치들 내에서 에피택셜하게 성장할 수 있고; 헤테로에피택셜 구조체들이 유전체 층으로부터 돌출하여 핀들을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피택셜 구조체들 또는 헤테로에피택셜 구조체들이 에피택셜하게 성장하는 몇몇 실시예들에서, 성장하는 물질은 성장 동안 인-시추(in situ) 도핑되어 이전의 또는 후속하는 주입(implantation)을 배제할 수 있지만, 인-시추 도핑과 주입이 함께 이용될 수도 있다. 또한, PMOS 영역의 물질과는 상이한 물질을 NMOS 영역에서 에피택셜 성장시키는 것이 유용할 수 있다. 다양한 실시예들에서, 핀들은 실리콘 게르마늄(SixGel-x, x는 대략 0 및 1 사이일 수 있음), 탄화규소, 순수하거나 실질적으로 순수한 게르마늄, Ⅲ-V족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등일 수 있다. 예를 들어, Ⅲ-V족 화합물 반도체를 형성하기 위해 이용가능한 물질은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되지는 않는다.
도 11은 반도체 핀들(64) 위에 게이트 구조체를 형성하는 것을 도시한다. 유전체 층(도시되지 않음)이 반도체 핀들(64) 및 격리 영역들(62) 상에 형성된다. 유전체 층은 예를 들어 산화 규소, 질화 규소 또는 그들의 다층(multilayer)일 수 있으며, 수용가능한 테크닉에 따라 증착되거나 열적으로 성장할 수 있다. 몇몇 실시예들에서, 유전체 층은 하이-k(high-k) 유전체 물질일 수 있으며, 이러한 실시예들에서, 유전체 층은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물(metal oxide) 또는 실리케이트(silicate)이거나 이들로 이루어진 다층, 또는 이들의 조합일 수 있다. 유전체 층의 형성 방법은 분자선 증착(molecular beam deposition: MBD), 원자층 증착(ALD), 플라즈마 강화 CVD(PECVD) 등일 수 있다.
게이트 층(도시되지 않음)이 유전체 층 위에 형성될 수 있으며, 마스크 층(도시되지 않음)이 게이트 층 위에 형성될 수 있다. 게이트 층은 유전체 층 위에 증착되어 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 증착될 수 있다. 게이트 층은 예컨대, 폴리실리콘(polysilicon) 등이 사용될 수 있지만, 다른 물질들도 사용될 수 있다. 몇몇 실시예들에서, 게이트 층은 TiN, TaN, TaC, Co, Ru, Al과 같은 금속 포함 물질(metal-containing material), 이들의 조합 또는 이들로 이루어진 다층일 수 있다. 마스크 층은, 예를 들어, 질화 규소 등으로 형성될 수 있다.
층들이 형성된 후, 마스크 층은 마스크(70)를 형성하기 위하여 수용가능한 포토리소그래피 및 에칭 테크닉을 이용하여 패턴화될 수 있다. 마스크(70)의 패턴은 게이트(68) 및 게이트 유전체(66)를 형성하기 위하여 수용가능한 에칭 테크닉에 의해 게이트 층 및 유전체 층으로 전달(transfer)될 수 있다. 게이트(68) 및 게이트 유전체(66)는 각각의 반도체 핀들(64)의 채널 영역들을 덮는다. 게이트(68)은 또한 각각의 반도체 핀들(64)의 길이 방향(lengthwise direction)과 실질적으로 수직하는 길이 방향을 가질 수 있다.
도 12 및 13은 선 C-C를 따른 FinFET(100)의 단면도를 도시한다. 도 12를 참조하면, 게이트 씰 스페이서들(gate seal spacer: 72)(도 12에 도시되어 있지 않음, 도 14 참조)이 마스크(70), 반도체 핀들(64), 게이트(68) 및 격리 영역들(62)의 노출된 부분들 상에 형성된다. 열 산화(thermal oxidation) 또는 증착 프로세스가 게이트 씰 스페이서들(72)을 형성할 수 있다. 몇몇 실시예들에서, 게이트 씰 스페이서들(72)은 질화 규소와 같은 질화물, 실리콘 옥시나이트라이드(silicon oxynitride), 탄화 규소, 실리콘 카보나이트라이드 등이나 이들의 조합으로 형성될 수 있다. 게이트 구조체들의 측벽 외부에 존재하는 게이트 씰 스페이서들(72)의 부분이 제거될 수 있다. 몇몇 실시예들에서, 건식 에칭 프로세스(dry etch process)와 같은 이방성 에칭 프로세스가 게이트 구조체들의 측벽 외부에 존재하는 게이트 씰 스페이서들(72)의 부분을 제거하기 위해 이용될 수 있다.
다음으로, 게이트 구조체들의 외부에 존재하는 핀들(64)의 부분이 핀 제거 프로세스에 의해 제거된다. 게이트 구조체들은 핀들(64)의 부분의 제거 동안 마스크로서 이용될 수 있다. 몇몇 실시예들에서, 게이트 구조체의 외부에 존재하는 핀들(64) 부분의 제거는 여러 단계의 제거 프로세스이다. 일 실시예에서, 여러 단계의 제거 프로세스는 제1 건식 에칭 프로세스 및 제2 습식 에칭 프로세스를 포함한다. 몇몇 실시예들에서, 핀들(64) 및 반도체 스트립들(60)의 상부 부분은 핀 제거 프로세스에 의해 제거되어, 반도체 스트립들(60)의 남아 있는 부분의 상면(60T)이 도 12에 도시된 바와 같이 격리 영역들(62)의 상면(62T) 아래로 연장되게 된다. 몇몇 실시예들에서, 핀 제거 프로세스 후 핀들(64)의 하부 부분이 남아 있어, 핀들(64)의 남아 있는 하부 부분의 상면(64T, 도 12에 점선(64T)으로 도시됨)은 격리 영역들(62)의 상면(62T) 위로 연장된다. 이하에서는 논의를 진전시키기 위해, 핀들(64/60)은 핀 제거 프로세스 후 핀들(64)의 남아 있는 부분 및/또는 반도체 스트립들(60)을 나타내는 데 이용된다.
다음으로, 도 12에 도시된 바에 따르면, 핀들(64/60) 위에 소스/드레인 영역들(80)이 형성된다. 소스/드레인 영역들(80)은 예컨대 유기 금속 CVD(metal-organic CVD: MOCVD), 분자 빔 에피택시(molecular beam epitaxy: MBE), 액상 에피택시(liquid phase epitaxy: LPE), 기상 에피택시(vapor phase epitaxy: VPE), 선택적 에피택셜 성장(selective epitaxial growth: SEG) 등이나 이들의 조합을 이용하여 물질을 에피택셜하게 성장시킴으로써 형성된다.
도 12의 예시에서, 인접한 핀들(64/60)에 대한 소스/드레인 영역들(80)은 합쳐지지 않고 별개의 소스/드레인 영역들(80)로 남아 있다. 다른 실시예들에서는, 도 13에 도시된 바와 같이, 인접한 핀들(64/60) 사이의 격리 영역들(62)의 블로킹(blocking)으로 인해, 소스/드레인 영역들(80)은 먼저 (예컨대 핀 제거 프로세스에 의해 야기된 리세스와 같은) 리세스들에서 수직으로 핀들(64/60) 위로 성장한다. 리세스들이 완전히 충전된 후, 소스/드레인 영역들(80)은 면(facet)을 형성하기 위하여 수직 및 수평 모두로 성장한다. 도 13에 도시된 실시예에서, 인접한 핀들(64/60)의 소스/드레인 영역들(80)은 연속적으로 에피택셜한 소스/드레인 영역(80)을 형성하기 위하여 합쳐진다.
FinFET이 n-type FinFET이 되는 몇몇 예시적인 실시예들에서, 소스/드레인 영역들(80)은 SiC, SiP(silicon phosphorous), SiCP(phosphorous-doped silicon carbon) 등을 포함한다. FinFET이 p-type FinFET이 되는 대안의 예시적인 실시예들에서, 소스/드레인 영역들(80)은 SiGe 및 붕소(boron)나 인듐(indium)과 같은 p-타입 불순물(impurity)을 포함한다.
에피택셜 소스/드레인 영역들(80)은 소스/드레인 영역들(80)을 형성하기 위하여 도펀트가 주입되고 후속하여 어닐링될 수 있다. 주입 프로세스는 주입 프로세스로부터 보호될 FinFET 영역들을 덮는, 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함한다. 소스/드레인 영역들(80)은 약 10E19cm-3에서 약10E21cm-3의 범위에 속하는 불순물 농도를 가진다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들은 에피택셜 성장 프로세스 동안 인-시추 도핑될 수 있으며, 이 경우 주입 프로세스는 필요하지 않을 수 있다.
도 14는 에피택셜 소스/드레인 영역들(80)이 형성된 후, 도 1의 단면 A-A에 따른 FinFET(100)을 도시한다. 도 14에 도시된 바와 같이, 에피택셜 소스/드레인 영역들(80)은 (핀들(64)의 리세싱되지 않은 부분들 위로 융기된 것과 같이) 핀들(64)의 각각의 표면들로부터 융기된 표면들을 가질 수 있으며, 면들을 가질 수 있다. 도 14는 또한 게이트 구초제의 측벽을 따라 게이트 씰 스페이서들(72) 상의 게이트 스페이서들(86)을 도시한다. 게이트 스페이서들(86)은 물질을 등각으로 증착하고 물질을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)은 질화 규소, SiCN, 및 이들의 조합 등으로 이루어질 수 있다. 게이트 스페이서들(86)은 에피택셜 소스/드레인 영역들(80) 전 또는 후에 형성될 수 있다. 몇몇 실시예들에서, 더미 게이트 스페이서들이 에피택셜 소스/드레인 영역들(80)의 에피택셜 프로세스 전에 게이트 씰 스페이서들(72) 상에 형성되고 에피택셜 소스/드레인 영역들(80)이 형성된 후 제거되어 게이트 스페이서들(86)로 대체될 수 있다.
FinFET 디바이스의 후속하는 프로세싱들, 예컨대 하나 이상의 층간 유전체(inter layer dielectric)들의 형성 및 컨택트(contact)들의 형성 등이 수행될 수 있지만, 상세한 사항은 여기에서 논의되지 않는다.
몇몇 실시예들에서, 게이트-라스트 프로세스(gate-last process, 대체 게이트 프로세스라고 나타내기도 함)가 이용될 수 있다. 이 실시예들에서, 게이트(68) 및 게이트 유전체(66)는 더미 구조체들로 고려되어, 후속하는 프로세싱에서 제거되어 활성 게이트 및 활성 게이트 유전체로 대체될 수 있다.
도 15 및 16은 몇몇 실시예들에 따른 게이트-라스트 구조체 프로세싱의 중간 단계들의 단면도를 도시한 것이다. 도 15 및 16은 도 1의 단면 A-A를 따른 단면도이다.
도 15는 도 14의 프로세싱 후 부가적인 단계들이 수행된 구조체를 도시한다. 이 부가적인 단계들은 도 14에 도시된 구조체 위에 층간 유전체(ILD, 90)를 형성하고, 게이트(68, 이 실시예에서는 더미 게이트(68)로 나타내기도 함), 게이트 씰 스페이서들(72), 게이트(68) 바로 밑에 있는 게이트 유전체 층(66, 이 실시예에서는 더미 게이트 유전체 층(66)으로 나타내기도 함)을 제거하는 것을 포함한다.
몇몇 실시예들에서, ILD(90)는 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate Glass), USG(undoped silicate glass) 등과 같은 유전체 물질로 형성될 수 있고, CVD, PECVD 또는 FCVD와 같은 적절한 방법에 의해 증착될 수 있다.
몇몇 실시예들에 따르면, 에칭 단계에서 게이트(68), 게이트 유전체(66) 및 게이트 씰 스페이서들(72)이 제거되어, 리세스들이 형성된다. 각 리세스는 각 핀(64)의 채널 영역을 노출시킨다. 각 채널 영역은 이웃하는 에피택셜 소스/드레인 영역들(80)의 짝 사이에 배치된다. 제거 단계 동안, 더미 게이트(68)가 에칭될 때 더미 게이트 유전체 층(66)이 에칭 중지 층(etch stop layer)으로 이용될 수 있다. 더미 게이트 유전체 층(66)과 게이트 씰 스페이서들(72)은 더미 게이트(68)의 제거 후에 제거될 수 있다.
또한 도 15에서, 게이트 유전체 층(96) 및 게이트 전극(98)이 대체 게이트들을 위해 형성될 수 있다. 게이트 유전체 층(96)은 리세스들, 예컨대 핀들(64)의 상면과 측벽들, 게이트 스페이서들(86)의 측벽들, 및 ILD(90)의 상면 상에 등각으로 증착될 수 있다. 몇몇 실시예들에 따르면, 게이트 유전체 층(96)은 산화 규소, 질화 규소 또는 이들로 이루어진 다층을 포함한다.다른 실시예들에서, 게이트 유전체 층(96)은 하이-k 유전체 물질을 포함하고, 이들 실시예들에서는, 게이트 유전체 층(96)이 약 7.0보다 큰 k값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 유기물 또는 실리케이트와 이들의 조합을 포함할 수 있다. 게이트 유전체 층(96)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극(98)이 게이트 유전체 층(96) 각각 위에 증착되어 리세스들의 남아 있는 부분들을 충전할 수 있다. 게이트 전극(98)은 TiN, TaN, TaC, Co, Ru, Al과 같은 금속 포함 물질, 이들의 조합 또는 이들로 이루어진 다층으로 구성될 수 있다. 게이트 전극(98)을 충전한 후, CMP와 같은 평탄화 프로세스가 ILD(90)의 상면 위에 있는 게이트 유전체 층(96)의 초과 부분 및 게이트 전극(98) 물질을 제거하기 위해 수행될 수 있다. 수행 후의 게이트 전극(98) 물질과 게이트 유전체 층(96)이 FinFET의 대체 게이트를 형성한다.
도 16에서, ILD(100)가 ILD(90) 위에 증착된다. 도 16에 더 도시된 바에 따르면, 컨택트들(92)이 ILD(100)와 ILD(90)을 관통하도록 형성되고, 컨택트(102)가 ILD(100)를 관통하도록 형성된다. 일 실시예에서, ILD(100)는 유동가능 CVD 방법에 의해 형성된 유동가능막이다. 몇몇 실시예들에서, ILD(100)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 적절한 방법에 의해 증착될 수 있다. 컨택트들(92)을 위한 개구부들이 ILD들(90, 100)을 관통하도록 형성된다. 컨택트(102)를 위한 개구부가 ILD(100)를 관통하도록 형성된다. 이 개구부들은 모두 동일한 프로세스에서 동시에 형성될 수 있지만, 분리된 프로세스들에 따라 형성될 수도 있다. 개구부들은 수용가능한 포토리소그래피 및 에칭 테크닉들을 이용하여 형성될 수 있다. 확산 장벽 층(diffusion barrier layer), 접착 층 등과 같은 라이너와 도전 물질이 개구부들 내에 형성될 수 있다. 라이너는 티타늄(titanium), 티타늄 나이트라이드(titanium nitride), 탄탈룸(tantalum), 탄탈룸 나이트라이드(tantalum nitride) 등을 포함할 수 있다. 도전 물질은 구리(copper), 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 프로세스가 ILD(100)의 표면으로부터 초과하는 물질을 제거하기 위해 수행될 수 있다. 남아 있는 라이너 및 도전 물질이 개구부들 내에서 컨택트들(92, 102)를 형성한다. 에피택셜 소스/드레인 영역들(80)과 컨택트들(92) 사이의 경계(interface)에서 규화물(silicide)을 형성하기 위하여 어닐링 프로세스가 수행될 수 있다. 컨택트들(92)은 에피택셜 소스/드레인 영역들(80)에 물리적, 전기적으로 커플링되며, 컨택트(102)는 게이트 전극(98)에 물리적, 전기적으로 커플링된다.
도 17은 몇몇 실시예들에 따른 반도체 구조체의 제조 방법의 플로우 차트를 도시한다. 도 17에 도시된 실시예 방법은 많은 가능한 실시예에 따른 방법들 중 하나의 예시에 불과함이 이해되어야 한다. 당업자라면 많은 변형들, 대안들, 및 변경들을 인식할 것이다. 예를 들어, 도 17에 도시된 것과 같은 다양한 단계들이 부가되고, 제거되고, 대체되고, 재배열되고, 반복될 수 있을 것이다.
도 17을 참조하면, 단계(1010)에서, 기판 위에 유전체 물질을 증착하기 위하여 원자층 증착(ALD) 프로세스가 수행된다. 단계(1020)에서, 증착된 유전체 물질이 자외선(UV) 광을 이용하여 경화된다. 단계(1030)에서, 경화 단계 후, 증착된 유전체 물질은 어닐링된다.
실시예들은 이점들을 달성할 수 있다. 여기에 개시된 실시예에 따른 방법은 절연 물질(63)을 형성하기 위하여 UV 경화 프로세스와 (예컨대, 증기 어닐링 프로세스와 같은) 어닐링 프로세스가 후속하는 ALD 증착 프로세스를 이용하며, 이는 (예컨대, 약 450℃보다 낮은 정도의) 저온에서 수행된다. 저온 프로세스가 채용됨에 따라, 핀이 구부러지거나 CD가 손실되는 등의 문제점이 회피되거나 감소될 수 있다. 나아가, UV 경화는 변환되지 않은 결합들을 O-Si-O 결합으로 변환하여, 절연 물질(63)이 열화 영역을 가지지 않도록 한다. 여기에 개시된 방법에 따라 형성된 절연 물질(63)은 후속하는 프로세싱에 대해 (예컨대, 낮은 WER 및 균일한 WER과 같은) 개선된 물리적 성질을 가지고, 이는 보다 양호한 반도체 디바이스 성능을 유발한다.
몇몇 실시예들에서, 방법은 기판 위에 유전체 물질을 증착하기 위하여 원자층 증착(ALD) 프로세스를 수행하는 단계, 증착된 유전체 물질을 자외선(UV) 광을 이용하여 경화하는 단계, 및 경화 단계 후, 증착된 유전체 물질을 어닐링하는 단계를 포함한다. ALD 프로세스를 수행하는 단계는 SiH3N(C3H7)2 및 O3를 포함하는 가스를 기판을 가지는 증착 챔버(chamber)에 공급하는 단계를 포함한다. SiH3N(C3H7)2의 유동률(flow rate)은 약 50sccm(standard cubic centimeter per minute)에서 약 100sccm 사이이고, O3의 유동률은 약 4000 sccm에서 약 8000sccm 사이이다. ALD 프로세스는 약 1.5torr에서 약 2.2torr 사이의 압력에서 적용된다. ALD 프로세스를 수행하는 단계는 가스를 공급한 후, 증착 챔버에 O2 플라즈마를 공급하는 단계를 더 포함한다. 방법은 가스를 공급한 후, O2 플라즈마를 공급하기 전에, 증착 챔버로부터 하나 이상의 가스를 제거하는 단계를 더 포함한다. 자외선 광은 약 200nm에서 약 400nm 사이의 파장을 가진다. 경화 단계는 약 10℃에서 약 450℃ 사이의 온도에서 수행된다. 경화 단계는 약 1분에서 약 4분 사이의 시간 간격으로 수행된다. 어닐링 단계는 증기 어닐링 프로세스를 포함한다. 증기 어닐링 프로세스는 약 450℃ 이하의 온도에서 수행된다.
다른 실시예들에서, 방법은 기판 위의 리세스를 원자층 증착(ALD) 프로세스를 이용하여 절연 물질로 충전하는 단계, 및 절연 물질의 에칭률을 감소시키기 위하여 후처리(post treatment)를 수행하는 단계를 포함한다. ALD 프로세스는 SiH3N(C3H7)2 및 O3를 포함하는 가스를 이용하여 절연 물질의 제1 층을 형성하는 단계, 및 O2 플라즈마를 이용하여 제1 층을 처리하는 단계를 포함하는 제1 증착 사이클(cycle)을 포함한다. ALD 프로세스는 제1 증착 사이클 후에 제2 증착 사이클을 더 포함하며, 제2 증착 사이클은 절연 물질의 제1 층 위에 절연 물질의 제2 층을 형성한다. 후처리를 수행하는 단계는, 자외선(UV) 광을 이용하여 절연 물질을 경화하는 단계, 및 경화 단계 후에 절연 물질에 대해 어닐링 프로세스를 수행하는 단계를 포함한다. 어닐링 프로세스는 증기 어닐링 프로세스이다. 경화 단계 및 어닐링 프로세스는 약 450℃ 이하의 온도에서 수행된다.
또다른 실시예들에서, 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법은 기판 위로 돌출된 핀을 형성하는 단계, 핀에 인접한 리세스 내에 산화막을 증착하기 위하여 원자층 증착(ALD) 프로세스를 수행하는 단계를 포함한다. ALD 프로세스를 수행하는 단계는 산화막의 제1 층을 형성하기 위하여, 기판을 가지는 증착 챔버에 산화제 및 전구체를 포함하는 가스를 공급하는 단계, 증착 챔버로부터 가스를 제거하는 단계, 및 산화막의 제1 층을 처리하기 위해 플라즈마 프로세스를 수행하는 단계를 포함한다. 방법은 자외선 광을 이용하여 산화막을 경화하는 단계, 및 증기 어닐링 프로세스를 이용하여 산화막을 어닐링하는 단계를 더 포함한다. 전구체는 SiH3N(C3H7)2이고, 산화제는 O3이며, 플라즈마 프로세스를 수행하는 단계는 O2 플라즈마를 이용한다. 경화 및 어닐링 단계는 약 450℃보다 낮은 온도에서 수행된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다. 본 발명은 도시되는 실시예들을 참조로 하여 기술되었지만, 이 기술은 한정하기 위한 의도를 가지는 것으로 해석되어서는 안된다. 이러한 기술을 참조로 할 때 본 발명의 다른 실시예들 뿐 아니라 도시된 실시예들의 다양한 변경들과 조합들이 가능하다는 것이 본 발명분야의 당업자에게 명백할 것이다. 따라서, 첨부된 특허청구범위의 청구항들은 이러한 임의의 변경들과 실시예들을 아우르는 것으로서 파악되어야 한다.

Claims (10)

  1. 방법에 있어서,
    원자층 증착(atomic layer deposition: ALD) 프로세스를 수행하는 단계로서, 상기 ALD 프로세스는 기판 위에 유전체 물질의 제1 층을 증착하기 위한 제1 증착 사이클(cycle) 및 상기 유전체 물질의 제1 층 상에 유전체 물질의 제2 층을 증착하기 위한 제2 증착 사이클을 포함하고, 상기 유전체 물질의 제1 층을 위한 플라즈마 프로세스가 상기 제1 증착 사이클과 상기 제2 증착 사이클 사이에서 상기 기판을 가지는 증착 챔버(chamber)로 O2 플라즈마를 공급함으로써 수행되는 것인, 상기 ALD 프로세스를 수행하는 단계;
    자외선(UV) 광을 이용하여 상기 증착된 유전체 물질을 경화하는 단계; 및
    상기 경화하는 단계 후, 상기 증착된 유전체 물질을 어닐링(annealing)하는 단계를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 제1 증착 사이클은 SiH3N(C3H7)2 및 O3를 포함하는 가스를 상기 증착 챔버에 공급하는 단계를 포함하는 것인,
    방법.
  3. 제2항에 있어서,
    상기 증착 챔버에 O2 플라즈마를 공급하는 단계는 상기 가스를 공급한 후에 수행되는 것인,
    방법.
  4. 제3항에 있어서,
    상기 가스를 공급한 후에 상기 O2 플라즈마를 공급하기 전에, 상기 증착 챔버로부터 하나 이상의 가스를 제거하는 단계를 더 포함하는,
    방법.
  5. 제1항에 있어서,
    상기 어닐링하는 단계는 증기(steam) 어닐링 프로세스를 포함하는 것인,
    방법.
  6. 제5항에 있어서,
    상기 증기 어닐링 프로세스는 450℃ 이하의 온도에서 수행되는 것인,
    방법.
  7. 방법에 있어서,
    원자층 증착(ALD) 프로세스를 이용하여 기판 위의 리세스를 절연 물질로 충전(fill)하는 단계로서, 상기 ALD 프로세스는 제1 증착 사이클 및 제2 증착 사이클을 포함하고, 절연 물질을 위한 플라즈마 프로세스가 상기 제1 증착 사이클과 제2 증착 사이클 사이에서 상기 기판을 가지는 증착 챔버로 O2 플라즈마를 공급함으로써 수행되는 것인, 상기 리세스를 절연물질로 충전하는 단계; 및
    상기 절연 물질의 에칭률(etching rate)을 감소시키기 위하여 후처리(post treatment)를 수행하는 단계를 포함하는,
    방법.
  8. 제7항에 있어서,
    상기 제1 증착 사이클은 SiH3N(C3H7)2 및 O3를 포함하는 가스를 이용하여 상기 절연 물질의 제1 층을 형성하는 단계를 포함하는 것인,
    방법.
  9. 제8항에 있어서,
    상기 제2 증착 사이클은 상기 절연 물질의 제1 층 상에 상기 절연 물질의 제2 층을 형성하는 것인,
    방법.
  10. 핀 전계 효과 트랜지스터(Fin-Field Effect Transistor: FinFET)를 형성하는 방법에 있어서,
    기판 위로 돌출된 핀을 형성하는 단계;
    상기 핀에 인접한 리세스 내에 산화막(oxide film)을 증착하기 위하여 원자층 증착(ALD) 프로세스를 수행하는 단계로서, 상기 ALD 프로세스는,
    상기 산화막의 제1 층을 형성하기 위하여, 상기 기판을 가지는 증착 챔버에 산화제(oxidant) 및 전구체(precursor)를 포함하는 가스를 공급하는 단계;
    상기 증착 챔버로부터 상기 가스를 제거하는 단계; 및
    상기 산화막의 제1 층을 처리하기 위해 상기 증착 챔버로 O2 플라즈마를 공급함으로써 플라즈마 프로세스를 수행하는 단계를 포함하는 제1 증착 사이클, 및
    상기 산화막의 제1 층 상에 상기 산화막의 제2 층을 형성하는 제2 증착 사이클을 포함하는 것인, 상기 ALD 프로세스를 수행하는 단계;
    자외선 광을 이용하여 상기 산화막을 경화하는 단계; 및
    증기 어닐링 프로세스를 이용하여 상기 산화막을 어닐링하는 단계
    를 포함하는,
    핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US10332746B1 (en) 2018-03-14 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Post UV cure for gapfill improvement
US11532475B2 (en) * 2019-12-24 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Deposition process for forming semiconductor device and system
US11842946B2 (en) * 2021-03-26 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package having an encapsulant comprising conductive fillers and method of manufacture
US11901219B2 (en) * 2021-08-19 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor device structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160099143A1 (en) * 2014-10-03 2016-04-07 Applied Materials, Inc. High Temperature Silicon Oxide Atomic Layer Deposition Technology

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4959733B2 (ja) 2008-02-01 2012-06-27 東京エレクトロン株式会社 薄膜形成方法、薄膜形成装置及びプログラム
JP4638550B2 (ja) * 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US8728955B2 (en) * 2012-02-14 2014-05-20 Novellus Systems, Inc. Method of plasma activated deposition of a conformal film on a substrate surface
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
TWI826223B (zh) * 2015-05-11 2023-12-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US11735413B2 (en) * 2016-11-01 2023-08-22 Versum Materials Us, Llc Precursors and flowable CVD methods for making low-k films to fill surface features
US11177127B2 (en) * 2017-05-24 2021-11-16 Versum Materials Us, Llc Functionalized cyclosilazanes as precursors for high growth rate silicon-containing films
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160099143A1 (en) * 2014-10-03 2016-04-07 Applied Materials, Inc. High Temperature Silicon Oxide Atomic Layer Deposition Technology

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