DE102017127692B4 - Verfahren zur herstellung einer halbleitervorrichtung - Google Patents

Verfahren zur herstellung einer halbleitervorrichtung Download PDF

Info

Publication number
DE102017127692B4
DE102017127692B4 DE102017127692.0A DE102017127692A DE102017127692B4 DE 102017127692 B4 DE102017127692 B4 DE 102017127692B4 DE 102017127692 A DE102017127692 A DE 102017127692A DE 102017127692 B4 DE102017127692 B4 DE 102017127692B4
Authority
DE
Germany
Prior art keywords
insulating material
layer
procedure
annealing
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017127692.0A
Other languages
English (en)
Other versions
DE102017127692A1 (de
Inventor
Yen-Chun Huang
Bang-Tai Tang
Chih-tang Peng
Tai-Chun Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017127692A1 publication Critical patent/DE102017127692A1/de
Application granted granted Critical
Publication of DE102017127692B4 publication Critical patent/DE102017127692B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

Verfahren, umfassend:Durchführen (1010) eines ALD-Prozesses, um ein dielektrisches Material (73) über einem Substrat (50) abzuscheiden,Härten (1020) des abgeschiedenen dielektrischen Materials (73, 75, 63) unter Verwendung eines UV-Lichts undAusheilen (1030) des abgeschiedenen dielektrischen Materials (73, 75, 63) nach dem Härten, wobei das Durchführen des ALD-Prozesses ein Zuführen eines Gases aufweist, das SiH3N(C3H7)2und O3umfasst, zu einer Abscheidungskammer, die das Substrat (50) aufweist, wobei das Durchführen des ALD-Prozesses ferner ein Zuführen eines O2-Plasmas zu der Abscheidungskammer nach dem Zuführen des Gases umfasst.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft im Allgemeinen eine Halbleitervorrichtungsherstellung und insbesondere Ausführungsformen zum Ausbilden einer dielektrischen Schicht in Öffnungen mit einem hohen Aspektverhältnis unter Verwendung eines Atomlagenabscheidungsprozesses (ALD).
  • STAND DER TECHNIK
  • Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen der Integrationsdichte verschiedener elektronischer Bauelemente (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Zum größten Teil stammt diese Verbesserung der Integrationsdichte von wiederholten Verringerungen der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten in einen bestimmten Bereich integriert werden.
  • Wenn eine Transistorgröße abnimmt, nimmt die Größe jedes Merkmals ab. Ein solches Merkmal stellt die flache Grabenisolation (STI) dar, die zwischen aktiven Gebieten verwendet wird, um eine Halbleitervorrichtung von einer anderen zu isolieren, und ein anderes stellt die dielektrische Zwischenschicht (ILD) zwischen Gatestrukturen dar. Die Verringerung der Merkmalgröße führt häufig zu erhöhten Aspektverhältnissen, da die Breiten der Öffnungen kleiner sind, aber die Tiefen gleich wie zuvor sein können. Techniken, die zum Füllen von Öffnungen (z.B. STIs in Substraten oder ILDs zwischen Gatestrukturen), die niedrigere Aspektverhältnisse aufweisen, verwendet werden, können mangelhafte Füllergebnisse für Öffnungen fortschrittlicher Technologien, die hohe Aspektverhältnisse, wie z.B. Aspektverhältnisse von 8:1 oder mehr, aufweisen, bereitstellen.
  • Ein fließfähiger chemischer Gasphasenabscheidungsprozess (FCVD) verbessert die Füllergebnisse durch Verwenden fließfähiger dielektrischer Materialien. Fließfähige dielektrische Materialien können, wie ihr Name schon sagt, fließen, um Hohlräume in einem Spalt zu füllen. Üblicherweise werden verschiedene Chemien zu den siliziumhaltigen Vorstufen hinzugefügt, um zu ermöglichen, dass der abgeschiedene Film fließt. Nachdem der fließfähige Film abgeschieden wurde, wird er gehärtet und dann ausgeheilt, um die hinzugefügten Chemikalien zu entfernen, um eine dielektrische Schicht, z.B. Siliziumoxid, zu bilden. Der fließfähige Film wird typischerweise bei einer hohen Temperatur, z.B. größer als 600°C oder größer als 1000°C gehärtet und ausgeheilt, um eine gewünschte mechanische Eigenschaft zu erhalten. Jedoch ist möglicherweise eine solche hohe Temperatur durch das thermische Budget der Halbleitervorrichtung nicht zulässig. Beim Härten bei niedrigeren Temperaturen (z.B. zwischen 300°C und 700°C) verschlechtern sich mechanische Eigenschaften, wie z.B. die Nassätzrate (WER, engl. wet etch rate), des fließfähigen Films (der z.B. eine erhöhte WER aufweist), was eine anschließende Verarbeitung beeinträchtigen kann. Es besteht ein Bedarf in der Technik nach Abscheidungsverfahren bei niedrigeren Temperaturen, die Öffnungen mit einem hohen Aspektverhältnis füllen könnten.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2016 / 0 099 143 A1 , US 2013 / 0 213 301 A1 , US 2015 / 0 348 966 A1 und US 2017 / 0 005 195 A1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 10 und ein Verfahren gemäß Anspruch 14 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun Bezug auf die nachfolgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen genommen. Es zeigen:
    • 1 eine dreidimensionale Ansicht eines Fin-Feldeffekttransistors (FinFETs);
    • 2, 3, 4A, 5A, 6A, 7A und 8 bis 16 Querschnittsansichten eines FinFET bei verschieden Fertigungsstufen in einigen Ausführungsformen;
    • 4B, 5B, 6B und 7B die chemischen Bindungen des Isolationsmaterials, das jeweils in 4A, 5A, 6A und 7A dargestellt ist, in einigen Ausführungsformen, und
    • 17 ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ausführungsformen der vorliegenden Offenbarung werden in einem spezifischen Kontext beschrieben, und insbesondere im Ausbilden einer Oxidschicht in den STI-Gebieten von Fin-Feldeffekttransistoren (FinFETs). Diese Ausführungsformen sind nicht beschränkende Beispiele. Ein Fachmann wird verstehen, dass das in der vorliegenden Offenbarung offenbarte Verfahren zum Ausbilden anderer Materialien oder Schichten (z.B. ILD) verwendet und/oder beim Herstellen anderer Halbleitervorrichtungen (z.B. planaren Transistoren) angewendet werden kann.
  • 1 zeigt ein Beispiel eines FinFET 30 in einer dreidimensionalen Ansicht. Der FinFET 30 umfasst eine Finne 36 auf einem Substrat 32. Das Substrat 32 umfasst Isolationsgebiete 34 und die Finne 36 steht über benachbarten Isolationsgebieten 34 und von dem Raum zwischen ihnen hervor. Ein Gatedielektrikum 38 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 36, und eine Gateelektrode 40 befindet sich über dem Gatedielektrikum 38. Source-/Draingebiete 42 und 44 sind auf gegenüberliegenden Seiten der Finne 36 in Bezug auf das Gatedielektrikum 38 und die Gateelektrode 40 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt B-B verläuft quer durch einen Kanal, das Gatedielektrikum 38 und die Gateelektrode 40 des FinFET 30. Der Querschnitt C-C ist zum Querschnitt B-B parallel und verläuft quer durch ein Source-/Draingebiet 42. Der Querschnitt A-A ist senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 36 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Draingebieten 42 und 44. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • 2 bis 4B, 5A, 6A, 7A, 8A und 9 bis 14 sind Querschnittsansichten eines FinFET 100 bei verschieden Fertigungsstufen gemäß einigen Ausführungsformen. Der FinFET 100 ist dem FinFET 30 in 1 mit der Ausnahme mehrerer Finnen ähnlich. 2 bis 3, 4A, 5A, 6A, 7A und 8 bis 11 zeigen Querschnittsansichten des FinFET 100 entlang der Linie B-B. 12 und 13 zeigen Querschnittsansichten entlang der Linie C-C und 14 bis 15 zeigen Querschnittsansichten entlang der Linie A-A.
  • 2 zeigt ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen.
  • Das Substrat 50 kann integrierte Schaltungsvorrichtungen (nicht dargestellt) umfassen. Wie ein Fachmann erkennen wird, kann eine breite Vielfalt von integrierten Schaltungsvorrichtungen, wie z.B. Transistoren, Dioden, Kondensatoren, Widerständen, dergleichen oder Kombinationen davon, in und/oder auf dem Substrat 50 ausgebildet werden, um die strukturellen und funktionellen Anforderungen des Designs für den FinFET zu erzeugen. Die integrierten Schaltungsvorrichtungen können unter Verwendung beliebiger geeigneter Verfahren ausgebildet werden.
  • Unter Bezugnahme auf 3 wird das in 2 gezeigte Substrat zum Beispiel unter Verwendung fotolithografischer Techniken strukturiert. Zum Beispiel wird eine Maskenschicht, wie z.B. eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 ausgebildet. Die Pad-Oxidschicht 52 kann ein Dünnfilm sein, der Siliziumoxid umfasst, welches zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 wirken. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen, oder einer Kombination davon ausgebildet, und kann zum Beispiel unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD) ausgebildet werden.
  • Die Maskenschicht kann unter Verwendung fotolithografischer Techniken strukturiert werden. Im Allgemeinen verwenden fotolithografische Techniken ein Fotolackmaterial (nicht dargestellt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie z.B. die Maskenschicht in diesem Beispiel, vor nachfolgenden Verarbeitungsschritten, wie z.B. Ätzen. In diesem Beispiel wird das Fotolackmaterial verwendet, um die Pad-Oxidschicht 52 und die Pad-Nitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 auszubilden, wie in 3 dargestellt.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freigelegte Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 auszubilden, wodurch Halbleiterstege 60 zwischen benachbarten Gräben 61 definiert werden, wie in 3 dargestellt. In einigen Ausführungsformen werden die Halbleiterstege 60 durch Ätzen von Gräben in dem Substrat 50 ausgebildet. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Wie nachstehend besprochen sein wird, werden die Gräben 61 anschließend mit einem dielektrischen Material (z.B. Siliziumoxid) gefüllt, wodurch Isolationsgebiete, wie z.B. STI-Gebiete (flache Grabenisolation) benachbart zu den Halbleiterstegen 60 ausgebildet werden. In einigen Ausführungsformen können die Gräben 61 Streifen (wenn von oben betrachtet) sein, die zueinander parallel und in Bezug aufeinander eng beabstandet sind. In einigen Ausführungsformen können die Gräben 61 durchgehend sein und die Halbleiterstege 60 umgeben. Nachdem die Halbleiterstege 60 ausgebildet wurden, kann die strukturierte Maskenschicht 58 durch Ätzen oder ein beliebiges geeignetes Verfahren entfernt werden.
  • Wie nachstehend ausführlicher besprochen sein wird, wird ein Isolationsmaterial 63 (siehe 8) in den Gräben 61 ausgebildet und wird anschließend ausgespart, um STI-Gebiete 62 auszubilden (siehe 10). Die oberen Abschnitte der Halbleiterstege 60, die von dem Raum zwischen benachbarten Isolationsgebieten 62 hervorstehen, werden in der vorliegenden Offenbarung als Halbleiterfinnen oder Finnen bezeichnet.
  • In fortschrittlicher Halbleiterverarbeitungstechnologie können die Gräben 61 eine Breite W, die weniger als 10 nm beträgt, und ein Aspektverhältnis (Verhältnis der Tiefe H zur Breite W), das größer als 20 ist, aufweisen. Ein Füllen von Gräben oder Spalten mit solchen hohen Aspektverhältnissen kann für Verfahren, wie z.B. einen Spin-on-Prozess oder eine FCVD, eine Herausforderung darstellen. Wenn zum Beispiel ein Spin-on-Prozess oder ein FCVD-Prozess zum Füllen der Gräben 61 verwendet wird, kann ein Ausheilungsprozess mit einer hohen Temperatur (z.B. höher als 600 °C) erforderlich sein, um das abgeschiedene fließfähige Dielektrikum in ein Oxid (z.B. Siliziumoxid) umzuwandeln und gewünschte physische Eigenschaften (z.B. WER und/oder Härte) für das Oxid zu erzielen.
  • Jedoch kann der Ausheilungsprozess mit einer hohen Temperatur, der von dem Spin-on-Prozess oder den FCVD-Prozess benötig wird, Probleme, wie z.B. ein Verlust der kritischen Abmessung (CD) und/oder Finnenbiegen, verursachen. Der CD-Verlust und das Finnenbiegen kann von der nicht gleichmäßigen Verteilung des abgeschiedenen dielektrischen Materials (z.B. des fließfähigen dielektrischen Materials) und dem hohen Schrumpffaktor des abgeschiedenen dielektrischen Materials bei einer hohen Temperatur (z.B. höher als 600 °C) herrühren. Aufgrund des konkreten Designs der Halbleitervorrichtung kann zum Beispiel eine kleine Menge (z.B. Volumen) eines dielektrischen Materials auf einer ersten Seite einer Halbleiterfinne abgeschieden werden, und eine große Menge eines dielektrischen Materials kann auf einer der ersten Seite gegenüberliegenden, zweiten Seite der Finne abgeschieden werden. Wenn das abgeschiedene dielektrische Material bei einer hohen Temperatur ausgeheilt wird, übt es aufgrund der verschiedenen Volumina des dielektrischen Materials auf der ersten Seite und der zweiten Seite der Finne einen unterschiedlichen Verspannungsbetrag auf die erste Seite und die zweiten Seite der Finne aus. Das Ungleichgewicht der Verspannung, das durch den hohen Schrumpffaktor des dielektrischen Materials bei hoher Temperatur verschlimmert wird, kann dazu führen, dass sich die Finne biegt. Das Finnenbiegen kann die Finne beschädigen, was eine Verschlechterung der Leistungsfähigkeit oder ein Ausfall der hergestellten Halbleitervorrichtung verursacht. Das Ungleichgewicht der Verspannung kann auch bewirken, dass sich die Positionen der Merkmale der Halbleitervorrichtung, z.B. die Finnen, verschieben, wodurch die Abmessung der Merkmale geändert und ein Verlust der CD verursacht wird. Wie nachstehend ausführlicher beschrieben sein wird, füllt ein ALD-Abscheidungsprozess, auf den ein Ultraviolett-(UV)-Licht-Härtungsprozess und ein thermischer Ausheilungsprozess (z.B. ein Dampfausheilungsprozess) folgen, wobei alle bei niedrigen Temperaturen (z.B. niedriger als 450 °C) durchgeführt werden, Spalte, die hohe Aspektverhältnisse aufweisen, während der CD-Verlust und das Finnenbiegungsproblem vermieden oder reduziert werden.
  • 4A bis 7B zeigen einen ALD-Prozess zum Ausbilden eines Isolationsmaterials 63 (siehe Markierung in 8). 4A, 5A, 6A und 7A zeigen die Querschnittsansichten des FinFET 100 während des Ausbildungsprozesses des Isolationsmaterials 63. Zur Klarheit sind lediglich zwei Halbleiterstege 60 in 4A, 5A, 6A und 7A dargestellt. 4B, 5B, 6B und 7B entsprechen jeweils 4A, 5A, 6A bzw. 7A und zeigen die chemischen Bindungen, die während des Ausbildungsprozesses des Isolationsmaterials 63 gebildet werden. Der Einfachheit halber ist lediglich ein Halbleitersteg 60 (z.B. der Halbleitersteg 60 auf der rechten Seite von 4A, 5A, 6A und 7A) in 4B, 5B, 6B und 7B dargestellt.
  • Unter Bezugnahme auf 4A wird der FinFET 100 in einer Abscheidungskammer (nicht dargestellt) angeordnet, und ein ALD-Prozess wird durchgeführt, um ein Isolationsmaterial 71 über dem FinFET 100 abzuscheiden. In einigen Ausführungsformen wird der ALD-Prozess unter Verwendung von SiH3N(C3H7)2 (auch als LTO52O bezeichnet) als einer Vorstufe durchgeführt. Die Vorstufe LT0520 wird in einigen Ausführungsformen zu der Abscheidungskammer mit O3 zugeführt. Die Vorstufe LTO52O kann sich in einem gasförmigen Zustand befinden, und das O3 kann sich in einem Plasma-Zustand befinden. In einem Ausführungsbeispiel wird der ALD-Prozess mit einer Durchflussrate für LTO52O zwischen 50 Standardkubikzentimeter pro Minute (sccm) und 100 sccm, wie z.B.75 sccm, einer Durchflussrate für O3 zwischen ungefähr 4000 sccm und 8000 sccm, wie z.B. 6000 sccm, einem Druck zwischen ungefähr 200,0 Pa und ungefähr 293,3 Pa, wie z.B. 213,3 Pa, und einer Temperatur zwischen ungefähr 350 °C und ungefähr 450 °C, wie z.B. 400 °C, durchgeführt. Die Abscheidungszeit kann auf der Grundlage einer Zieldicke des abgeschiedenen Isolationsmaterials eingestellt werden. Zum Beispiel kann eine ALD-Prozesszeit von ungefähr 20 Minuten bis ungefähr 60 Minuten verwendet werden, um ungefähr 20 nm des Isolationsmaterials 71 abzuscheiden. In einigen Ausführungsformen umfasst der ALD-Prozess mehrere Abscheidungszyklen, wobei jeder Abscheidungszyklus ungefähr 0,04 nm bis ungefähr 0,1 nm des Isolationsmaterials 71 abscheidet.
  • In einigen Ausführungsformen umfassen die Halbleiterstege 60 und das Substrat 50 Silizium, und das in die Abscheidungskammer eingeführte LTO52O adsorbiert auf der Fläche der Halbleiterstege 60 und des Substrats 50, um O-SiH3N(C3H7)2 -Bindungen zu bilden. Außerdem werden O-Si-O-H-Bindungen an den Flächen des Halbleiterstegs 60 und des Substrats 50 aufgrund chemischer Reaktionen mit dem O3 (z.B. O3-Plasma) ausgebildet. In einigen Ausführungsformen reagiert LT0520 tendenziell mit den O-Si-O-H-Bindungen an den Flächen der Halbleiterstege 60 und des Substrats 50, um O-Si-O-SiH3-Bindungen durch Chemisorption zu bilden. Die Adsorption und/oder die Chemisorption des LTO520 bildet eine Schicht eines Isolationsmaterials 71, wie in 4A dargestellt. Die Formel für die Chemisorption von LT0520 wird nachstehend in Gleichung (1) angegeben: O-Si-O-H + SiH3N(C3H7)2 = O-Si-O-SiH3 + NH(C3H7)2 (1) 4B zeigt die O-Si-O-SiH3-Bindungen 71A des Isolationsmaterials 71.
  • Unter Bezugnahme auf 5A oxidiert das O3, das zeitgleich mit dem LT0520 in die Abscheidungskammer eingeführt werden kann, das LT0520 und das Isolationsmaterial 71. In einigen Ausführungsformen wirkt das O3 als ein Oxidationsmittel und reagiert mit (z.B. oxidiert) die O-SiH3-Bindungen und/oder die O-SiH3N(C3H7)2 -Bindungen, um O-Si-OH-Bindungen zu bilden, wodurch die Schicht des Isolationsmaterials 71 in ein Isolationsmaterial 73 umgewandelt wird. 5B zeigt die O-Si-OH-Bindungen 73A des Isolationsmaterials 73. Es ist zu beachten, dass, obwohl 4A und 5A das Ausbilden des Isolationsmaterials 71 und die Oxidation des Isolationsmaterials 71 (zu Isolationsmaterial 73) in zwei getrennten Schritten zeigen, das Ausbilden des Isolationsmaterials 71 und die Oxidation des Isolationsmaterials 71 gleichzeitig in der Abscheidungskammer stattfinden können, da LT0520 und O3 gemeinsam in die Abscheidungskammer als eine Mischung von LTO52O und O3 eingeführt werden können.
  • Als Nächstes wird das Gas innerhalb der Abscheidungskammer, das nicht umgesetztes LTO520, O3 und ein Nebenprodukt(e) der chemischen Reaktionen umfassen kann, aus der Abscheidungskammer evakuiert (z.B. abgepumpt). In einigen Ausführungsformen liegt ein Druck innerhalb der Abscheidungskammer zwischen ungefähr 200,0 Pa bis ungefähr 293,3 Pa nach der Evakuierung des Gases.
  • Als Nächstes wird nach der Evakuierung des Gases das Isolationsmaterial 73 mithilfe eines Plasmaprozesses behandelt, wie in 6A dargestellt. In einigen Ausführungsformen wird der Plasmaprozess durch Einführen eines O2-Plasmas in die Abscheidungskammer durchgeführt. In einem Ausführungsbeispiel wird der Plasmaprozess mit einer Durchflussrate von O2 zwischen ungefähr 50 sccm bis ungefähr 100 sccm wie z.B. 75 sccm, einem Druck von 200,0 Pa bis ungefähr 293,3 Pa, wie z.B. 213,3 Pa, und einer Temperatur zwischen ungefähr 350 °C und ungefähr 450 ºC wie z.B. 400 °C, durchgeführt. Das O2-Plasma reagiert mit O-Si-OH-Bindungen des Isolationsmaterials 73 in der Nähe oberer Flächen (z.B. Flächen in der Nähe der oberen Flächen der Halbleiterstege 60 fern vom Substrat 50) der Halbleiterstege 60, und bildet O-Si-O-Bindungen in der Nähe der oberen Flächen der Halbleiterstege 60, wodurch obere Flächen des Isolationsmaterials 73 in Isolationsmaterial 75 (z.B. Siliziumoxid) umgewandelt werden. 6B zeigt die O-Si-O-Bindungen 75A des Isolationsmaterials 75 und die O-Si-OH-Bindungen 73A des Isolationsmaterials 73. Die O-Si-O-Bindungen des Isolationsmaterials 75 können eine LTO52O-Adsorption/Chemisorption in anschließenden ALD-Zyklen verzögern. Das Isolationsmaterial 75 und das Isolationsmaterial 73 können gemeinsam als eine erste Schicht des Isolationsmaterials 63 bezeichnet werden, die mithilfe eines ersten Abscheidungszyklus des ALD-Prozesses ausgebildet wird. Obwohl nicht dargestellt, kann ein Evakuierungsprozess nach dem O2-Plasmaprozess durchgeführt werden, um Gas innerhalb der Abscheidungskammer vor dem zweiten Abscheidungszyklus des ALD-Prozesses abzupumpen.
  • 4A bis 6B zeigen einen Abscheidungszyklus des ALD-Prozesses. In einigen Ausführungsformen umfasst der ALD-Prozess ein Durchführen mehrerer Abscheidungszyklen, wobei jeder Abscheidungszyklus die in 4A bis 6B dargestellte Verarbeitung wiederholt und eine zusätzliche Schicht eines Isolationsmaterials ausbildet (z.B. eine zweite Schicht des Isolationsmaterials 63), eine dritte Schicht des Isolationsmaterials 63 usw.), bis eine Zieldicke für das Isolationsmaterial 63 erzielt wurde oder die Gräben 61 mit dem Isolationsmaterial 63 gefüllt sind.
  • 7A zeigt den Beginn eines zweiten Abscheidungszyklus des ALD-Prozesses, wobei eine zweite Schicht des Isolationsmaterials 77, ähnlich dem Isolationsmaterial 71 in 4A, ausgebildet wird. Es ist zu beachten, dass aufgrund der O-Si-O-Bindungen in der Nähe der oberen Flächen der Halbleiterstege 60 eine Adsorption/Chemisorption von LT0520 verzögert wird, daher wird das Isolationsmaterial 77 über der ersten Schicht des Isolationsmaterials 63 entlang von Seitenwänden und der Unterseite der Gräben 61 ausgebildet. Eine Dicke des Isolationsmaterials 77, die entlang der Richtung von W (sehe 3) gemessen wird, steigt entlang einer Richtung von den oberen Flächen der Halbleiterstege 60 fern vom Substrat 50 zum Substrat 50 hin. Zum Beispiel ist eine erste Dicke des Isolationsmaterials 77 in der Nähe der oberen Flächen des Halbleiterstegs 60 kleiner als eine zweite Dicke des Isolationsmaterials 77 in der Nähe der Unterseite der Gräben 61. In dem dargestellten Beispiel bilden obere Flächen des Isolationsmaterials 77 eine V-Form.
  • 8 zeigt den FinFET 100 nach Beendigung des ALD-Prozesses. Wie in 8 dargestellt, füllt ein Isolationsmaterial 63, das mehrere Schichten von Isolationsmaterialien mit O-Si-O-Bindungen und-Si-OH-Bindungen umfassen kann, die Gräben 61. Es ist zu beachten, dass ein ALD-Prozess ein konformer Abscheidungsprozess ist, weswegen für Bereiche, die breite Öffnungen aufweisen (z.B. Öffnungen mit einer Breite, die größer ist als 0,1 µm), der ALD-Prozess die breiten Öffnungen möglicherweise nicht vollständig füllt, wobei in diesem Fall ein herkömmlicher Abscheidungsprozess, wie z.B. eine physikalische Gasphasenabscheidung (PVD) oder eine chemische Gasphasenabscheidung (CVD) verwendet werden kann, um Abschnitte der breiten Öffnungen, die nicht durch den ALD-Prozess gefüllt wurden, zu füllen. Zum Beispiel zeigt 8 ein Isolationsmaterial 69, das einen Abschnitt einer Aussparung füllt, welche nicht durch das mithilfe des ALD-Prozesses ausgebildete Isolationsmaterial 63 gefüllt ist. Das Isolationsmaterial 69 kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann mithilfe einer CVD, PVD oder anderer geeigneter Ausbildungsverfahren ausgebildet werden. In einigen Ausführungsformen füllt der ALD-Prozess alle Öffnungen vollständig und das Isolationsmaterial 69 wird weggelassen. Der Einfachheit halber ist das Isolationsmaterial 69 in der anschließenden Verarbeitung nicht dargestellt.
  • Außerdem kann in 8 ein Planarisierungsprozess, wie z.B. ein chemischmechanisches Polieren (CMP), jegliches überschüssiges Isolationsmaterial 63 entfernen, so dass die obere Fläche des Isolationsmaterials 63 und obere Flächen der Halbleiterstege 60 komplanar sind.
  • Unter weiterer Bezugnahme auf 8 wird ein UV-Härtungsprozess 810 nach dem ALD-Prozess durchgeführt, um das abgeschiedene Isolationsmaterial 63 zu härten. Der UV-Härtungsprozess 810 kann in der Abscheidungskammer oder alternativ in einer von der Abscheidungskammer verschiedenen Kammer durchgeführt werden. In einigen Ausführungsformen wird der UV-Härtungsprozess 810 unter Verwendung eines UV-Lichtes mit einer Wellenlänge zwischen ungefähr 200 nm bis ungefähr 400 nm durchgeführt. Zum Beispiel kann eine kommerzielle H+-Lampe als die UV-Lichtquelle verwendet werden. Ein Zeitintervall für den UV-Härtungsprozess kann zwischen ungefähr 1 Minute und ungefähr 4 Minuten liegen, obwohl andere Werte ebenfalls möglich sind. Eine Temperatur des UV-Härtungsprozess liegt in einigen Ausführungsformen zwischen ungefähr 10 °C bis ungefähr 450 °C. Der UV-Härtungsprozess wandelt in einigen Ausführungsformen nicht umgewandelte Bindungen (z.B. O-SiH3-Bindungen) in ungesättigte O-Si-Bindung um, weswegen die physischen Eigenschaften (z.B. WER und/oder Härte) des Isolationsmaterials 63 verbessert werden.
  • Ohne den UV-Härtungsprozess 810 können Gebiete 65 des Isolationsmaterials 63 (z.B. Mittelgebiete zwischen benachbarten Halbleiterstegen 60) aufgrund von z.B. Adsorption einer nicht umgesetzten Vorstufe an Flächen der Schichten eines Isolationsmaterials, die während abschließender Abscheidungszyklen des ALD-Prozesses ausgebildet werden, schwächere physische Eigenschaften (z.B. schnellere WER und/oder weicher) aufweisen als andere Gebiete des Isolationsmaterials. Diese schwachen Gebiete 65 können, wenn sie nicht angegangen werden, die anschließende Verarbeitung des FinFET beeinträchtigen (was z.B. zu einem Verlust der Finnenhöhe führt). Mit dem UV-Härtungsprozess werden die nicht umgewandelten Bindungen in den Gebieten 65 des Isolationsmaterials 63 in O-Si-O-Bindungen umgewandelt, wodurch die vorstehend besprochenen Probleme vermieden oder reduziert werden.
  • Als Nächstes wird unter Bezugnahme auf 9 ein Ausheilungsprozess an dem FinFET 100 durchgeführt. Der Ausheilungsprozess 910 wandelt in einigen Ausführungsformen nicht umgewandelte Bindungen (z.B. O-Si-OH-Bindungen) weiter in O-Si-O-Bindungen um, weswegen die physischen Eigenschaften (z.B. WER und/oder Härte) des Isolationsmaterials 63 verbessert werden. Der Ausheilungsprozess 910 ist in einem Ausführungsbeispiel ein Dampfausheilungsprozess. Der Ausheilungsprozess 910 kann in einer Ausheilungskammer durchgeführt werden, die von der Abscheidungskammer oder der UV-Härtungskammer verschieden ist. In einem Ausführungsbeispiel wird ein Dampfausheilungsprozess 910 bei einer Temperatur von ungefähr 350 °C bis ungefähr 450 °C durchgeführt. Ein Zeitintervall für den Dampfausheilungsprozess 910 liegt in verschiedenen Ausführungsformen zwischen ungefähr 30 Minuten bis ungefähr 120 Minuten, obwohl andere Werte ebenfalls möglich sind.
  • Nach dem UV-Härtungsprozess 810 und dem Ausheilungsprozess 910 wird das Isolationsmaterial 63 zu einem Oxid (z.B. Siliziumoxid), weswegen das Isolationsmaterial 63 auch als ein dielektrisches Material oder ein Oxidfilm bezeichnet werden kann. Das Isolationsmaterial 63 weist in einigen Ausführungsformen eine Nassätzrate auf, die von einer oberen Fläche 63U bis einer unteren Fläche 63L des Isolationsmaterials 63 gleichmäßig ist. Ein Verhältnis zwischen der WER des Isolationsmaterials 63 und der WER eines thermischen Siliziumoxids ist in der dargestellten Ausführungsform kleiner als ungefähr 1,5. Es ist zu beachten, dass, da der ALD-Prozess, der UV-Härtungsprozess und der Ausheilungsprozess bei niedrigen Temperaturen (z.B. kleiner als ungefähr 450 °C) durchgeführt werden, die vorstehend besprochenen Probleme, die mit einer Ausheilung bei hoher Temperatur (z.B. höher als ungefähr 600 °C) im Zusammenhang stehen, wie z.B. Finnenbiegen und Verlust der CD, vermieden oder reduziert werden.
  • 10 zeigt das Aussparen des Isolationsmaterials 63, so dass STI-Gebiete 62 (flache Grabenisolation) (die auch als Isolationsgebiete 62 bezeichnet werden) gebildet werden. Die Isolationsgebiete 62 werden ausgespart, so dass die oberen Abschnitte der Halbleiterstege 60 von dem Raum zwischen benachbarten Isolationsgebieten 62 hervorstehen und Halbleiterfinnen 64 bilden. Die oberen Flächen der Isolationsgebiete 62 können eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsgebiete 62 können flach, konvex und/oder konkav mithilfe eines geeigneten Ätzens ausgebildet werden. Die Isolationsgebiete 62 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material der Isolationsgebiete 62 selektiv ist, ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzens oder eines Applied Materials SICONI-Werkzeugs oder einer verdünnten Flusssäure (dHF) verwendet werden.
  • 2 bis 10 zeigen eine Ausführungsform zum Ausbilden von Finnen 64, aber Finnen können in vielen verschiedenen Prozessen ausgebildet werden. In einem Beispiel können die Finnen ausgebildet werden, indem Gräben in einem Substrat geätzt werden, um Halbleiterstege auszubilden; die Gräben können mit einer dielektrischen Schicht gefüllt werden; und die dielektrische Schicht kann ausgespart werden, so dass die Halbleiterstege von der dielektrischen Schicht hervorstehen, um Finnen auszubilden. In einem anderen Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Homoepitaxiestrukturen können in den Gräben epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Homoepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einem noch anderen Beispiel können Heteroepitaxiestrukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterstege ausgespart werden und ein von den Halbleiterstegen verschiedenes Material kann stattdessen epitaktisch aufgewachsen werden. In einem noch weiteren Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Heteroepitaxiestrukturen können in den Gräben unter Verwendung eines von dem Substrat verschiedenen Materials epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Heteroepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einigen Ausführungsformen, in denen Homoepitaxie- oder Heteroepitaxiestrukturen epitaktisch aufgewachsen werden, können die aufgewachsenen Materialien in-situ während des Aufwachsens dotiert werden, was vorherige und anschließende Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können. Noch weiter kann es vorteilhaft sein, ein Material in einem NMOS-Gebiet aufzuwachsen, das von dem Material in einem PMOS-Gebiet verschieden ist. In verschiedenen Ausführungsformen können die Finnen 56 Siliziumgermanium (SixGe1-x, wobei x zwischen ungefähr 0 und 1 betragen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI Verbindungshalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Ausbilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • 11 zeigt das Ausbilden einer Gatestruktur über den Halbleiterfinnen 64. Eine dielektrische Schicht (nicht dargestellt) wird auf den Halbleiterfinnen 64 und den Isolationsgebieten 62 ausgebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. In einigen Ausführungsformen kann die dielektrische Schicht ein High-k-Dielektrikumsmaterial sein, und in diesen Ausführungsformen kann die dielektrische Schicht einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Mehrfachschichten davon und Kombinationen davon umfassen. Die Verfahren zum Ausbilden einer dielektrischen Schicht können eine Molekularstrahlabscheidung (MBD), eine Atomlagenabscheidung (ALD), eine Plasma-unterstützte CVD (PECVD) und dergleichen umfassen.
  • Eine Gateschicht (nicht dargestellt) wird über der dielektrischen Schicht ausgebildet und eine Maskenschicht (nicht dargestellt) wird über der Gateschicht ausgebildet. Die Gateschicht kann über der dielektrischen Schicht abgeschieden und dann, z.B. mithilfe eines CMP, planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann zum Beispiel aus Polysilizium ausgebildet werden, obwohl andere Materialien ebenfalls verwendet werden können. In einigen Ausführungsformen kann die Gateschicht ein metallhaltiges Material, wie z.B. TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon umfassen. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen ausgebildet werden.
  • Nachdem die Schichten ausgebildet wurden, kann die Maskenschicht unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um eine Maske 70 auszubilden. Die Struktur der Maske 70 kann dann auf die Gateschicht und die dielektrische Schicht mithilfe einer geeigneten Ätztechnik übertragen werden, um ein Gate 68 und ein Gatedielektrikum 66 auszubilden. Das Gate 68 und das Gatedielektrikum 66 decken jeweilige Kanalgebiete der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger Halbleiterfinnen 64 im Wesentlichen senkrecht ist.
  • 12 und 13 zeigen die Querschnittsansicht des FinFET 100 entlang der Linie C-C. Unter Bezugnahme auf 12 werden Gate-Dichtungsspacer 72 (in 12 nicht dargestellt, siehe 14) auf freigelegten Flächen der Isolationsgebiete 62, der Halbleiterfinnen 64, des Gates 68 und der Maske 70 ausgebildet. Eine thermische Oxidation oder ein Abscheidungsprozess kann die Gate-Dichtungsspacer 72 ausbilden. In einigen Ausführungsformen können die Gate-Dichtungsspacer 72 aus einem Nitrid, wie z.B. Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon ausgebildet werden. Abschnitte der Gate-Dichtungsspacer 72 außerhalb der Seitenwände der Gatestrukturen werden dann entfernt. In einigen Ausführungsformen kann ein anisotroper Ätzprozess, wie z.B. ein Trockenätzprozess, verwendet werden, um Abschnitte der Gate-Dichtungsspacer 72 außerhalb der Seitenwände der Gatestrukturen zu entfernen.
  • Als Nächstes werden Abschnitte der Finnen 64 außerhalb der Gatestrukturen mithilfe eines Finnenentfernungsprozesses entfernt. Die Gatestrukturen können während des Entfernens von Abschnitten der Finnen 64 als eine Maske verwendet werden. In einigen Ausführungsformen ist das Entfernen der Finnen 64 außerhalb der Gatestruktur ein Entfernungsprozess mit mehreren Schritten. In einer Ausführungsform umfasst der Entfernungsprozess mit mehreren Schritten einen ersten Trockenätzprozess und einen zweiten Nassätzprozess. In einigen Ausführungsformen werden die Finnen 64 und obere Abschnitte der Halbleiterstege 60 mithilfe des Finnenentfernungsprozesses entfernt, so dass sich eine obere Fläche 60T der verbleibenden Abschnitte der Halbleiterstege 60 unterhalb einer oberen Fläche 62T der Isolationsgebiete 62 erstreckt, wie in 12 dargestellt. In anderen Ausführungsformen bleiben untere Abschnitte der Finnen 64 nach dem Finnenentfernungsprozess bestehen, wobei sich in diesem Fall eine obere Fläche 64T (die mit der gestrichelten Linie 64T in 12 dargestellt ist) der verbleibenden unteren Abschnitte der Finnen 64 oberhalb der oberen Fläche 62T der Isolationsgebiete 62 erstreckt. Um die nachstehende Besprechung zu erleichtern, werden die Finnen 64/60 verwendet, um auf die verbleibenden Abschnitte der Finnen 64 und/oder der Halbleiterstege 60 nach dem Finnenentfernungsprozess zu verweisen.
  • Als Nächstes werden, wie in 12 dargestellt, Source-/Draingebiete 80 über den Finnen 64/60 ausgebildet. Die Source-/Draingebiete 80 werden ausgebildet, indem ein Material, z.B. mithilfe einer metallorganischen CVD (MOCVD), einer Molekularstrahlepitaxie (MBE), einer Flüssigphasenepitaxie (LPE), einer Gasphasenepitaxie (VPE), eines selektiven epitaktischen Wachstums (SEG), dergleichen oder einer Kombination davon, epitaktisch aufgewachsen wird.
  • Im Beispiel von 12 verbinden sich die Source-/Draingebiete 80 für benachbarte Finnen 64/60 nicht miteinander und bleiben als getrennte Source-/Draingebiete 80 bestehen. In anderen Ausführungsformen werden, wie in 13 dargestellt, aufgrund der Blockierung der Isolationsbereiche 62 zwischen den benachbarten Finnen 64/60 die Source-/Draingebiete 80 zuerst vertikal in den Aussparungen (z.B. einer Aussparung, die durch den Finnenentfernungsprozess verursacht wird) über den Finnen 64/60 aufgewachsen, wobei während dieser Zeit die Source-/Draingebiete 80 nicht horizontal aufwachsen. Nachdem die Aussparungen vollständig gefüllt wurden, werden die Source-/Draingebiete 80 sowohl vertikal als auch horizontal aufgewachsen, um Flächen auszubilden. In dem dargestellten Beispiel von 13 verbinden sich die Source-/Draingebiete 80 der benachbarten Finnen 64/60 miteinander, um ein durchgehendes epitaktisches Source-/Draingebiet 80 zu bilden.
  • In einigen Ausführungsbeispielen, in denen der resultierende FinFET ein n-Kanal-FinFET ist, umfassen die Source-/Draingebiete 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), mit Phosphor dotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In alternativen Ausführungsbeispielen, in denen der resultierende FinFET ein p-Kanal-FinFET ist, umfassen die Source-/Draingebiete 80 SiGe und eine p-Typ-Verunreinigung, wie z.B. Bor oder Indium.
  • In die epitaktischen Source-/Draingebiete 80 können Dotierstoffe implantiert werden, um Source-/Draingebiete 80 auszubilden, worauf eine Ausheilung folgt. Der Implantationsprozess kann ein Ausbilden und Strukturieren von Masken, wie z.B. eines Fotolacks, umfassen, um die Gebiete des FinFET, die vor dem Implantationsprozess geschützt werden sollen, abzudecken. Die Source-/Draingebiete 80 können eine Verunreinigungskonzentration in einem Bereich von ungefähr 1E19 cm-3 bis ungefähr 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete während des epitaktischen Aufwachsprozesses in-situ dotiert werden, wobei in diesem Fall der Implantationsprozess möglicherweise nicht benötigt wird.
  • 14 zeigt den FinFET 100 entlang des Querschnitts A-A von 1, nachdem die epitaktischen Source-/Draingebiete 80 ausgebildet wurden. Wie in 14 dargestellt, können die epitaktischen Source-/Draingebiete 80 Flächen aufweisen, die von jeweiligen Flächen der Finnen 64 erhöht sind (z.B. über die nicht ausgesparten Abschnitte der Finnen 64 erhöht), und sie können Flächen (Facetten) aufweisen. 14 zeigt ferner Gatespacer 86 auf den Gate-Dichtungsspacern 72 entlang von Seitenwänden der Gatestruktur. Die Gatespacer 86 können durch konformes Abscheiden eines Materials und anschließendes anisotropes Ätzen des Materials ausgebildet werden. Das Material der Gatespacer 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein. Die Gatespacer 86 können vor oder nach den epitaktischen Source-/Draingebieten 80 ausgebildet werden. In einigen Ausführungsformen werden Dummy-Gatespacer auf den Gate-Dichtungsspacern 72 vor dem epitaktischen Prozess der epitaktischen Source-/Draingebiete 80 ausgebildet und die Dummy-Gatespacer werden entfernt und durch die Gatespacer 86 ersetzt, nachdem die epitaktischen Source-/Draingebiete 80 ausgebildet wurden.
  • Eine anschließende Verarbeitung der FinFET-Vorrichtung, wie z.B. das Ausbilden eines oder mehrerer dielektrischen Zwischenschichten und das Ausbilden von Kontakten, wobei die Einzelheiten hier nicht besprochen werden, kann durchgeführt werden.
  • In einigen Ausführungsformen kann ein Gate-Zuletzt-Prozess (der zuweilen als Ersatzgateprozess bezeichnet wird) verwendet werden. In jenen Ausführungsformen können das Gate 68 und das Gatedielektrikum 66 als Dummy-Strukturen betrachtet werden und sie werden während einer anschließenden Verarbeitung entfernt und durch ein aktives Gate und ein aktives Gatedielektrikum ersetzt.
  • 15 bis 16 zeigen Querschnittsansichten von Zwischenstufen einer Verarbeitung einer Gate-Zuletzt-Struktur gemäß einigen Ausführungsformen. 15 und 16 sind Querschnittsansichten entlang des Querschnitts A-A von 1.
  • 15 zeigt eine Struktur nach der Verarbeitung von 14, jedoch mit zusätzlichen Schritten, die durchgeführt werden. Diese zusätzlichen Schritte umfassen ein Ausbilden einer dielektrischen Zwischenschicht (ILD) 90 über der in 14 dargestellten Struktur, ein Entfernen des Gates 68 (das zuweilen das ein Dummy-Gate 68 in dieser Ausführungsform bezeichnet wird), der Gate-Dichtungsspacer 72 und Abschnitte der Gatedielektrikumsschicht 66 (die zuweilen als eine Dummy-Gatedielektrikumsschicht 66 in dieser Ausführungsform bezeichnet wird), die direkt unter dem Gate 68 liegen.
  • In einigen Ausführungsformen wird die ILD 90 aus einem dielektrischen Material, wie z.B. Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, ausgebildet und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, PECVD oder einer FCVD abgeschieden werden.
  • Gemäß einigen Ausführungsformen werden das Gate 68 und das Gatedielektrikum 66 und die Gate-Dichtungsspacer 72 in einem Ätzschritt(en) entfernt, so dass Aussparungen ausgebildet werden. Jede Aussparung legt ein Kanalgebiet einer jeweiligen Finne 64 frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren epitaktische Source-/Draingebiete 80 angeordnet. Während des Entfernens kann die Dummy-Gatedielektrikumsschicht 66 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 68 geätzt wird. Die Dummy-Gatedielektrikumsschicht 66 und die Gate-Dichtungsspacer 72 können dann nach dem Entfernen des Dummy-Gates 68 entfernt werden.
  • In 15 werden außerdem eine Gatedielektrikumsschicht 96 und eine Gateelektrode 98 für Ersatzgates ausgebildet. Die Gatedielektrikumsschicht 96 wird konform in der Aussparung, wie z.B. auf den oberen Flächen und den Seitenwänden der Finnen 64 und auf Seitenwänden der Gatespacer 86, und auf einer oberen Fläche der ILD 90, abgeschieden. Gemäß einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 96 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfasst die Gatedielektrikumsschicht 96 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen können die Gatedielektrikumsschichten 96 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, und Kombinationen davon umfassen. Die Verfahren zum Ausbilden der Gatedielektrikumsschicht 96 können MBD, ALD, PECVD und dergleichen umfassen.
  • Als Nächstes wird die Gateelektrode 98 jeweils über der Gatedielektrikumsschicht 96 abgeschieden und füllt die verbleibenden Abschnitte der Aussparung. Die Gateelektrode 98 kann aus einem metallhaltigen Material, wie z.B. TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon gefertigt werden. Nach dem Füllen der Gateelektrode 98 kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschicht 96 und das Material der Gateelektrode 98 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der ILD 90 befinden. Die resultierenden verbleibenden Abschnitte von Material der Gateelektrode 98 und der Gatedielektrikumsschicht 96 bilden daher ein Ersatzgate des resultierenden FinFET.
  • In 16 wird eine ILD 100 über der ILD 90 abgeschieden. Wie außerdem in 16 dargestellt, werden Kontakte 92 durch die ILD 100 und die ILD 90 ausgebildet und der Kontakt 102 wird durch die ILD 100 ausgebildet. In einer Ausführungsform ist die ILD 100 ein fließfähiger Film, der mithilfe eines fließfähigen CVD-Verfahrens ausgebildet wird. In einigen Ausführungsformen wird die ILD 100 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen ausgebildet, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD und PECVD, abgeschieden werden. Öffnungen für die Kontakte 92 werden durch die ILDs 90 und 100 ausgebildet. Die Öffnung für den Kontakt 102 wird durch die ILD 100 ausgebildet. Diese Öffnungen können alle gleichzeitig in einem selben Prozess oder in getrennten Prozess ausgebildet werden. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätztechniken ausgebildet werden. Ein Liner, wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen ausgebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges Material von einer Fläche der ILD 100 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Kontakte 92 und 102 in den Öffnungen. Ein Ausheilungsprozess kann durchgeführt werden, um ein Silizid jeweils an der Grenzfläche zwischen den epitaktischen Source-/Draingebieten 80 und den Kontakten 92 auszubilden. Die Kontakte 92 werden mit den epitaktischen Source-/Draingebieten 80 physisch und elektrisch gekoppelt, und der Kontakt 102 wird mit der Gateelektrode 98 physisch und elektrisch gekoppelt.
  • 17 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 17 dargestellte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Abwandlungen, Alternativen und Modifikation erkennen.
  • Unter Bezugnahme auf 17 wird bei Schritt 1010 ein Atomlagenabscheidungsprozess (ALD) durchgeführt, um ein dielektrisches Material über einem Substrat abzuscheiden. Bei Schritt 1020 wird das abgeschiedene dielektrische Material unter Verwendung eines Ultraviolettlichts (UV-Lichts) gehärtet. Bei Schritt 1030 wird das abgeschiedene dielektrische Material nach dem Härten ausgeheilt.
  • Ausführungsformen können Vorteile erzielen. Das hier offenbarte Verfahren der Ausführungsform verwendet einen ALD-Abscheidungsprozess, auf den ein UV-Härtungsprozess und ein Ausheilungsprozess (z.B. ein Dampfausheilungsprozess) folgen, die bei niedrigen Temperaturen (z.B. niedriger als ungefähr 450 °C durchgeführt werden, um ein Isolationsmaterial 63 auszubilden. Aufgrund der verwendeten Prozesse mit niedriger Temperatur werden ein Finnenbiegen und CD-Verlust vermieden oder reduziert. Außerdem wandelt das UV-Härten nicht umgewandelte Bindungen in O-Si-O-Bindungen um, wodurch das Isolationsmaterial 63 keine schwachen Gebiete aufweist. Das mithilfe des vorliegend offenbarten Verfahrens ausgebildete Isolationsmaterial 63 weist verbesserte physische Eigenschaften (z.B. niedrige WER und eine gleichmäßige WER) für eine anschließende Verarbeitung auf, was zu einer besseren Halbleitervorrichtungsleistungsfähigkeit führt.

Claims (16)

  1. Verfahren, umfassend: Durchführen (1010) eines ALD-Prozesses, um ein dielektrisches Material (73) über einem Substrat (50) abzuscheiden, Härten (1020) des abgeschiedenen dielektrischen Materials (73, 75, 63) unter Verwendung eines UV-Lichts und Ausheilen (1030) des abgeschiedenen dielektrischen Materials (73, 75, 63) nach dem Härten, wobei das Durchführen des ALD-Prozesses ein Zuführen eines Gases aufweist, das SiH3N(C3H7)2 und O3 umfasst, zu einer Abscheidungskammer, die das Substrat (50) aufweist, wobei das Durchführen des ALD-Prozesses ferner ein Zuführen eines O2-Plasmas zu der Abscheidungskammer nach dem Zuführen des Gases umfasst.
  2. Verfahren nach Anspruch 1, wobei eine Durchflussrate von SiH3N(C3H7)2 zwischen 50 sccm bis 100 sccm liegt, und eine Durchflussrate von O3 zwischen 4000 sccm bis 8000 sccm liegt.
  3. Verfahren nach Anspruch 2, wobei der ALD-Prozess bei einem Druck zwischen 200,0 Pa bis 293,3 Pa durchgeführt wird.
  4. Verfahren nach Anspruch 1, das ferner ein Entfernen eines oder mehrerer Gase aus der Abscheidungskammer nach dem Zuführen des Gases und vor dem Zuführen des O2-Plasmas umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das UV-Licht eine Wellenlänge zwischen 200 nm und 400 nm aufweist.
  6. Verfahren nach Anspruch 5, wobei das Härten bei einer Temperatur zwischen 10 ºC bis 450 ºC durchgeführt wird.
  7. Verfahren nach Anspruch 6, wobei das Härten für ein Zeitintervall zwischen 1 Minute bis 4 Minuten durchgeführt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausheilen (1030) einen Dampfausheilungsprozess umfasst.
  9. Verfahren nach Anspruch 8, wobei der Dampfausheilungsprozess bei einer Temperatur unter 450 °C durchgeführt wird.
  10. Verfahren, umfassend: Füllen einer Aussparung (61) über einem Substrat (50) mit einem Isolationsmaterial (73, 75) unter Verwendung eines ALD-Prozesses, und Durchführen einer Nachbehandlung, um eine Ätzrate des Isolationsmaterials (73, 75, 63) zu reduzieren, wobei der ALD-Prozess einen ersten Abscheidungszyklus umfasst, umfassend: Ausbilden einer ersten Schicht (73) des Isolationsmaterials unter Verwendung eines Gases, das SiH3N(C3H7)2 und O3 umfasst, und Behandeln der ersten Schicht (73) unter Verwendung eines O2-Plasmas, wobei das Durchführen der Nachbehandlung umfasst: Härten des Isolationsmaterials (73, 75, 77, 63) unter Verwendung eines UV-Lichts, und Durchführen eines Ausheilungsprozesses an dem Isolationsmaterial (63) nach dem Härten.
  11. Verfahren nach Anspruch 10, wobei der ALD-Prozess ferner einen zweiten Abscheidungszyklus nach dem ersten Abscheidungszyklus umfasst, wobei der zweite Abscheidungszyklus eine zweite Schicht (77) des Isolationsmaterials über der ersten Schicht (73, 75) des Isolationsmaterials ausbildet.
  12. Verfahren nach Anspruch 10, wobei der Ausheilungsprozess ein Dampfausheilungsprozess ist.
  13. Verfahren nach Anspruch 12, wobei der Härtungs- und der Ausheilungsprozess bei Temperaturen unter 450 ºC durchgeführt werden.
  14. Verfahren zum Ausbilden eines FinFET umfassend: Ausbilden einer Finne (60), die über einem Substrat (50) hervorsteht, Durchführen eines ALD-Prozesses, um einen Oxidfilm (73, 75, 77) in einer zu der Finne (60) benachbarten Aussparung (61) abzuscheiden, wobei das Durchführen des ALD-Prozesses umfasst: Zuführen eines Gases, das eine Vorstufe und ein Oxidationsmittel umfasst, zu einer Abscheidungskammer, die das Substrat (50) aufweist, um eine erste Schicht (73) des Oxidfilms auszubilden, Entfernen des Gases aus der Abscheidungskammer, und Durchführen eines Plasmaprozesses, um die erste Schicht (73) des Oxidfilms zu behandeln, Härten des Oxidfilms (73, 75, 77, 63) unter Verwendung eines UV-Lichts nach Durchführen des Plasmaprozesses, und Ausheilen des Oxidfilms (63, 75, 77, 63) unter Verwendung eines Dampfausheilungsprozesses nach dem Härten.
  15. Verfahren nach Anspruch 14, wobei die Vorstufe SiH3N(C3H7)2 ist und das Oxidationsmittel O3 ist und wobei das Durchführen des Plasmaprozesses ein O2-Plasma verwendet.
  16. Verfahren nach Anspruch 15, wobei das Härten und das Ausheilen bei Temperaturen durchgeführt werden, die niedriger sind als 450 ºC
DE102017127692.0A 2017-05-31 2017-11-23 Verfahren zur herstellung einer halbleitervorrichtung Active DE102017127692B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/610,266 2017-05-31
US15/610,266 US10354923B2 (en) 2017-05-31 2017-05-31 Semiconductor device and method for atomic layer deposition of a dielectric over a substrate

Publications (2)

Publication Number Publication Date
DE102017127692A1 DE102017127692A1 (de) 2018-12-06
DE102017127692B4 true DE102017127692B4 (de) 2023-06-15

Family

ID=64278943

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017127692.0A Active DE102017127692B4 (de) 2017-05-31 2017-11-23 Verfahren zur herstellung einer halbleitervorrichtung

Country Status (5)

Country Link
US (2) US10354923B2 (de)
KR (1) KR102028258B1 (de)
CN (1) CN108987253A (de)
DE (1) DE102017127692B4 (de)
TW (1) TW201903958A (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US10332746B1 (en) * 2018-03-14 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Post UV cure for gapfill improvement
US11532475B2 (en) * 2019-12-24 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Deposition process for forming semiconductor device and system
US11842946B2 (en) * 2021-03-26 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package having an encapsulant comprising conductive fillers and method of manufacture
US11901219B2 (en) * 2021-08-19 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor device structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130213301A1 (en) 2008-09-29 2013-08-22 Tokyo Electron Limited Mask pattern forming method, fine pattern forming method, and film deposition apparatus
US20150348966A1 (en) 2014-05-30 2015-12-03 Semiconductor Manufacturing International (Shanghai) Corporation Fin field-effct transistors and fabrication method thereof
US20160099143A1 (en) 2014-10-03 2016-04-07 Applied Materials, Inc. High Temperature Silicon Oxide Atomic Layer Deposition Technology
US20170005195A1 (en) 2015-06-30 2017-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4959733B2 (ja) 2008-02-01 2012-06-27 東京エレクトロン株式会社 薄膜形成方法、薄膜形成装置及びプログラム
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US8728955B2 (en) * 2012-02-14 2014-05-20 Novellus Systems, Inc. Method of plasma activated deposition of a conformal film on a substrate surface
TWI723993B (zh) * 2015-05-11 2021-04-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US11735413B2 (en) * 2016-11-01 2023-08-22 Versum Materials Us, Llc Precursors and flowable CVD methods for making low-k films to fill surface features
US11177127B2 (en) * 2017-05-24 2021-11-16 Versum Materials Us, Llc Functionalized cyclosilazanes as precursors for high growth rate silicon-containing films
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130213301A1 (en) 2008-09-29 2013-08-22 Tokyo Electron Limited Mask pattern forming method, fine pattern forming method, and film deposition apparatus
US20150348966A1 (en) 2014-05-30 2015-12-03 Semiconductor Manufacturing International (Shanghai) Corporation Fin field-effct transistors and fabrication method thereof
US20160099143A1 (en) 2014-10-03 2016-04-07 Applied Materials, Inc. High Temperature Silicon Oxide Atomic Layer Deposition Technology
US20170005195A1 (en) 2015-06-30 2017-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof

Also Published As

Publication number Publication date
US20180350693A1 (en) 2018-12-06
US20190341312A1 (en) 2019-11-07
DE102017127692A1 (de) 2018-12-06
KR102028258B1 (ko) 2019-10-04
US10643902B2 (en) 2020-05-05
KR20180131342A (ko) 2018-12-10
US10354923B2 (en) 2019-07-16
CN108987253A (zh) 2018-12-11
TW201903958A (zh) 2019-01-16

Similar Documents

Publication Publication Date Title
DE102017127692B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102017123353B4 (de) Verfahren zur herstellung eines umwickelten kontaktstifts
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102019116328B4 (de) Halbleiterbauelement und verfahren
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102019117011B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102019123627A1 (de) Finnen-feldeffekttransistorvorrichtung und verfahren zu deren herstellung
DE102018113168B4 (de) Halbleitervorrichtung mit einer nicht konformen oxidauskleidung und herstellungsverfahren dafür
DE102019118375A1 (de) FinFET-Vorrichtung und Verfahren zum Bilden derselbigen
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102017126881A1 (de) FinFET-Strukturen und Verfahren zu ihrer Ausbildung
DE102017126435B4 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102020101405A1 (de) Halbleitervorrichtung und verfahren zur herstellung
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102023101602A1 (de) Metallgatestruktur und verfahren zu deren herstellung
DE102019101165A1 (de) Gate-abstandshalterstruktur und verfahren zu deren herstellung
DE102020119452B4 (de) Halbleitervorrichtung mit schnitt-metallgate-struktur und verfahren zu deren herstellung
DE102018125383A1 (de) FinFET Vorrichtung und Verfahren zu deren Bildung
DE102018122665A1 (de) Sockelentfernung in metallschnittverfahren
DE102019128469B4 (de) Finnenfeldeffekttransistorbauelement und verfahren zu dessen herstellung
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102017127770B4 (de) Halbleitervorrichtung und -verfahren
DE102020114860A1 (de) Transistor-gates und verfahren zum bilden davon

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021471000

Ipc: H01L0021314000

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final