DE102017127770B4 - Halbleitervorrichtung und -verfahren - Google Patents

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Abstract

Verfahren, umfassend:Bereitstellen eines Substrats (50), welches eine Gate-Struktur (75) über einer ersten Seite des Substrats (50) aufweist;Bilden einer Aussparung (63) in Nachbarschaft zu der Gate-Struktur (75);Bilden einer ersten Halbleiterschicht (65), welche einen Dotierstoff umfasst, in der Aussparung (63), wobei die erste Halbleiterschicht (65) nicht formangepasst ist, wobei die erste Halbleiterschicht (65) die Aussparung (63) auskleidet und sich von einem Boden der Aussparung (63) bis zu einem oberen Ende der Aussparung (63) erstreckt; undBilden einer zweiten Halbleiterschicht (69), welche den Dotierstoff umfasst, in der Aussparung (63) und über der ersten Halbleiterschicht (65), wobei eine zweite Konzentration des Dotierstoffs in der zweiten Halbleiterschicht (69) höher ist als eine erste Konzentration des Dotierstoffs in der ersten Halbleiterschicht (65); wobei das Bilden der ersten Halbleiterschicht (65) umfasst: Abscheiden eines Halbleitermaterials (65'), welches den Dotierstoff umfasst, in der Aussparung (63); Bilden erster Abstandhalter (87) über Seitenwänden der Gate-Struktur (75), wobei die ersten Abstandhalter (87) an Endabschnitten (65E) des Halbleitermaterials (65') in der Nähe der ersten Seite des Substrats (50) angeordnet sind; undDurchführen eines Ätzverfahrens zum Entfernen von einigem des Halbleitermaterials (65'), wobei ein verbleibender Abschnitt des Halbleitermaterials (65') die erste Halbleiterschicht (65) bildet, wobei die ersten Abstandhalter (87) die Endabschnitte (65E) des Halbleitermaterials (65') so gegen das Ätzverfahren abschirmen, dass nach dem Ätzverfahren Abschnitte der ersten Halbleiterschicht (65) unter den ersten Abstandhaltern (87) eine erste Dicke (T2) aufweisen, die größer ist als eine zweite Dicke (T3) anderer Abschnitte der ersten Halbleiterschicht (65), wobei die anderen Abschnitte (65C) an die Aussparung (63) formangepasst sind und die zweite Dicke (T3) der anderen Abschnitte (65C) im Wesentlichen gleichmäßig ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleitervorrichtungen und in speziellen Ausführungsformen die Bildung von Kontakten (auch als Kontaktstecker bezeichnet) in Halbleitervorrichtungen. Aus der Druckschrift US 2016 / 0 254 351 A1 ist eine LDD-freie Halbleiterstruktur und ein entsprechendes Herstellverfahren bekannt. Aus der Druckschrift Die US 2007 / 0 012 913 A1 ist eine Halbleitervorrichtung und ein entsprechendes Herstellverfahren bekannt. Eine weitere Halbleitervorrichtung ist bekannt aus der Druckschrift US 2012 / 0 009 750 A1 .
  • HINTERGRUND
  • Die Halbleitertechnik ist schnell gewachsen aufgrund von ständigen Verbesserungen der Integrationsdichte einer Vielfalt elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.). Größtenteils ist diese Verbesserung der Integrationsdichte in wiederholten Verringerungen der minimalen Elementgröße begründet, was ermöglicht, dass mehr Komponenten in einer gegebenen Fläche integriert werden.
  • Wenn die Transistorgrößen abnehmen, nimmt die Größe jedes Elements ab. Wenn sich in hochentwickelten Verarbeitungstechnologien die Kanallänge eines Transistors der Größenordnung der Verarmungsschichtbreiten nähert, kann ein Kurzkanaleffekt auftreten, welcher die Leistung des Transistors beinträchtigen kann. Es besteht auf dem Fachgebiet ein Bedarf für Strukturen und Verarbeitungsverfahren, welche die kleinen Elementgrößen in hochentwickelten Verarbeitungstechnologien aufnehmen können.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile derselben wird nun auf die folgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen Bezug genommen, in welchen:
    • 1 eine perspektivische Ansicht eines Finnen-Feldeffekttransistors (FinFET) ist;
    • 2 bis 17 Querschnittsansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstufen in einer Ausführungsform sind;
    • 18 die Querschnittsansicht einer FinFET-Vorrichtung in einer Ausführungsform ist;
    • 19 die Querschnittsansicht einer FinFET-Vorrichtung in einer Ausführungsform ist;
    • 20A und 20B die Analyse von von FinFET-Vorrichtungen durch Energiedispersive Spektroskopie (EDS) in einigen Ausführungsformen veranschaulicht und
    • 21 einen Ablaufplan eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale der Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient dem Zweck der Vereinfachung und Verdeutlichung und bestimmt als solche keine Beziehung zwischen den beschriebenen verschiedenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet sind, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtungen können anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Offenbarung werden im Kontext der Bildung einer FinFET-Vorrichtung und insbesondere im Kontext der Bildung von Source/Drain-Zonen von FinFET-Vorrichtungen erörtert. Der Fachmann erkennt jedoch schnell, dass die Verfahren, die in der vorliegenden Offenbarung offenbart werden, in anderen Vorrichtungen oder Anwendungen angewendet werden können, z.B. in planaren Vorrichtungen.
  • 1 veranschaulicht ein Beispiel für einen FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 umfasst ein Substrat 32, welches eine Finne 36 aufweist. Das Substrat 32 weist Isolationszonen 34 auf und die Finne 36 ragt von zwischen benachbarten Isolationszonen 34 über diese hinaus. Ein Gate-Dielektrikum 38 befindet sich entlang Seitenwänden und über einer oberen Fläche der Finne 36 und eine Gate-Elektrode 40 befindet sich über dem Gate-Dielektrikum 38. Source/Drain-Zonen 42 und 44 befinden sich in der Finne auf gegenüberliegenden Seiten des Gate-Dielektrikums 38 und der Gate-Elektrode 40. 1 veranschaulicht ferner Referenzquerschnitte, welche in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 40 des FinFET 30. Der Querschnitt C-C verläuft parallel zum Querschnitt B-B und durch eine Source/Drain-Zone 42. Der Querschnitt A-A verläuft senkrecht zum Querschnitt B-B und entlang einer Längsachse der Finne 36 und beispielsweise in einer Richtung eines Stromflusses zwischen den Source/Drain-Zonen 42 und 44. Anschließende Figuren beziehen sich zur Verdeutlichung auf diese Querschnitte.
  • 2 bis 17 sind Querschnittsansichten einer Fin-FET-Vorrichtung 100 in verschiedenen Herstellungsstufen gemäß einer Ausführungsform. Die Fin-FET-Vorrichtung 100 ähnelt dem FinFET 30 in 1, mit Ausnahme der mehreren Finnen. 2 bis 5 veranschaulichen Querschnittsansichten der Fin-FET-Vorrichtung 100 entlang dem Querschnitt B-B und 6 bis 17 veranschaulichen Querschnittsansichten entlang dem Querschnitt A-A.
  • 2 veranschaulicht ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat sein, z.B. ein massiver Halbleiter, ein Halbleiter-auf-Isolator(Semiconductor-On-Insulator, SOI)-Substrat oder dergleichen, welches dotiert (z.B. mit einem Dotierstoff des p-Typs oder des n-Typs) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, z.B. ein Silizium-Wafer. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (Buried Oxide, BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise auf einem Silizium- oder Glassubstrat. Andere Substrate, z.B. ein mehrschichtiges oder ein Gradienten-Substrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, z.B. Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, z.B. SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Das Substrat 50 kann IC-Vorrichtungen (nicht dargestellt) umfassen. Wie der Fachmann erkennt, kann in und/oder auf dem Substrat 50 eine breite Vielfalt von IC-Vorrichtungen, z.B. Transistoren, Dioden, Kondensatoren, Widerstände, Ähnliches oder Kombinationen davon, gebildet werden, um die strukturellen und funktionellen Erfordernisse des Designs für den FinFET zu erzeugen. Die IC-Vorrichtungen können über beliebige geeignete Verfahren gebildet werden.
  • Bezug nehmend auf 3, wird das in 2 dargestellte Substrat 50 strukturiert, zum Beispiel durch Photolithographie- und Ätztechniken. Beispielsweise wird eine Maskenschicht, z.B. eine Oxid-Schutzschicht 52 und eine darüber liegende Nitrid-Schutzschicht 56, über dem Substrat 50 gebildet. Die Oxid-Schutzschicht 52 kann ein dünner Film sein, welcher Siliziumoxid umfasst, welches zum Beispiel durch ein thermisches Oxidationsverfahren gebildet wird. Die Oxid-Schutzschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüber liegenden Nitrid-Schutzschicht 56 fungieren und kann als eine Ätzstoppschicht beim Ätzen der Nitrid-Schutzschicht 56 fungieren. In einigen Ausführungsformen wird die Nitrid-Schutzschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid, Ähnlichem oder einer Kombination davon gebildet und kann zum Beispiel durch chemische Abscheidung aus der Gasphase bei niedrigem Druck (Low Pressure Chemical Vapor Deposition, LPCVD) oder plasmaunterstützte chemische Abscheidung aus der Gasphase (Plasma Enhanced Chemical Vapor Deposition, PECVD) gebildet werden.
  • Die Maskenschicht kann unter Anwendung von Photolithographietechniken strukturiert werden. Im Allgemeinen wird bei Photolithographietechniken ein Photoresistmaterial (nicht dargestellt) verwendet, welches abgeschieden, bestrahlt (ausgesetzt) und entwickelt wird, um einen Teil des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunter liegende Material, wie in diesem Beispiel die Maskenschicht, vor anschließenden Verarbeitungsschritten, z.B. Ätzen. In diesem Beispiel wird das Photoresistmaterial verwendet, um die Oxid-Schutzschicht 52 und die Nitrid-Schutzschicht 56 zu strukturieren, um eine strukturierte Maskenschicht 58 zu bilden, wie in 3 veranschaulicht.
  • Die strukturierte Maske 58 wird anschließend verwendet, um frei liegende Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterstreifen 60 zwischen benachbarten Gräben 61 gebildet werden, wie in 3 veranschaulicht. In einigen Ausführungsformen werden die Halbleiterstreifen 60 durch Ätzen von Gräben in dem Substrat 50 gebildet. Bei dem Ätzen kann es sich um ein beliebiges akzeptables Ätzverfahren handeln, z.B. Reaktivionenätzen (Reactive Ion Etch, RIE), Neutralstrahlätzen (NBE), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben (von oben gesehen) Streifen sein, die parallel zueinander verlaufen und einen engen Abstand voneinander aufweisen. In einigen Ausführungsformen können die Gräben 61 durchgängig sein und die Halbleiterstreifen 60 umgeben. Nachdem die Halbleiterstreifen 60 gebildet sind, kann die strukturierte Maskenschicht 58 durch Ätzen oder ein beliebiges geeignetes Verfahren entfernt werden.
  • 4 veranschaulicht die Bildung eines Isolationsmaterials zwischen benachbarten Halbleiterstreifen 60, um Isolationszonen 62 zu bilden. Bei dem Isolationsmaterial kann es sich um ein Oxid, z.B. Siliziumoxid, ein Nitrid, Ähnliches oder eine Kombination davon handeln und es kann durch chemische Abscheidung aus der Gasphase mit hochdichtem Plasma (HDP-CVD), eine Flowable-CVD (FCVD) (z.B. eine Materialabscheidung auf CVD-Basis in einem entfernten Plasmasystem und nachgeschaltetes Härten, um es in ein anderes Material umzuwandeln, z.B. ein Oxid), dergleichen oder eine Kombination davon gebildet werden. Es können andere Isolationsmaterialien verwendet werden, die durch ein beliebiges akzeptables Verfahren gebildet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, gebildet durch ein FCVD-Verfahren. Sobald das Isolationsmaterial gebildet ist, kann ein Temperverfahren durchgeführt werden. Durch ein Planarisierungsverfahren, z.B. chemisch-mechanisches Polieren (CMP), kann jegliches überschüssige Isolationsmaterial (und, falls vorhanden, die strukturierte Maskenschicht 58) entfernt werden und können obere Flächen der Isolationszonen 62 und obere Flächen der Halbleiterstreifen 60 gebildet werden, die coplanar sind (nicht dargestellt).
  • Als Nächstes werden die Isolationszonen 62 ausgespart, um Zonen flacher Grabenisolierungen (Shallow Trench Isolations, STI) 62 zu bilden. Die Isolationszonen 62 werden so ausgespart, dass die oberen Abschnitte der Halbleiterstreifen 60 von zwischen benachbarten Isolationszonen 62 hervorragen und Halbleiterfinnen 64 (auch als Finnen 64 bezeichnet) bilden. Die oberen Flächen der Isolationszonen 62 können eine flache Fläche, wie veranschaulicht, eine konvexe Fläche, eine konkave Fläche (z.B. eine Schale) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationszonen 62 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die Isolationszonen 62 können durch ein akzeptables Ätzverfahren ausgespart werden, z.B. durch eines, welches für das Material der Isolationszonen 62 selektiv ist. Beispielsweise kann eine chemische Oxidentfernung durch ein CERTAS®-Ätzen oder unter Verwendung eines SICONI-Werkzeugs von Applied Materials oder von verdünnter Fluorwasserstoffsäure (diluted HF, dHF) durchgeführt werden.
  • 2 bis 4 veranschaulichen eine Ausführungsform zum Bilden von Finnen 64, aber die Finnen können in vielen verschiedenen Verfahren gebildet werden. In einem Beispiel kann über einer oberen Fläche eines Substrats eine Dielektrikumsschicht gebildet werden; Gräben können durch die Dielektrikumsschicht geätzt werden; in den Gräben kann man homoepitaxiale Strukturen epitaxial anwachsen lassen und die Dielektrikumsschichten können so ausgespart werden, dass die homoepitaxialen Strukturen aus der Dielektrikumsschicht ragen, um Finnen zu bilden. In einem anderen Beispiel können für die Finnen heteroepitaxiale Strukturen verwendet werden. Beispielsweise können die Halbleiterstreifen ausgespart werden und an ihrer Stelle kann man epitaxial ein Material anwachsen lassen, welches sich von den Halbleiterstreifen unterscheidet. In noch einem weiteren Beispiel kann über einer oberen Fläche eines Substrats eine Dielektrikumsschicht gebildet werden; Gräben können durch die Dielektrikumsschicht geätzt werden; in den Gräben kann man heteroepitaxiale Strukturen epitaxial anwachsen lassen, wobei ein Material verwendet wird, welches sich von dem Substrat unterscheidet; und die Dielektrikumsschicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der Dielektrikumsschicht ragen, um Finnen zu bilden. In einigen Ausführungsformen, wobei man homoepitaxiale oder heteroepitaxiale Strukturen epitaxial anwachsen lässt, können die angewachsenen Materialien während des Anwachsens in situ dotiert werden, wodurch vorgeschaltete und anschließende Implantationen vermieden werden können, obwohl eine In-situ-Dotierung und eine Implantationsdotierung zusammen angewendet werden können. Außerdem kann es vorteilhaft sein, in einer NMOS-Zone ein Material epitaxial anwachsen zu lassen, welches ein anderes ist als in einer PMOS-Zone. In verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (SixGe1-x, wobei x ungefähr zwischen 0 und 1 liegen kann), Siliziumcarbid, reines oder weitgehend reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder Ähnliches umfassen. Beispielsweise umfassen die verfügbaren Materialien zum Bilden eines III-V-Halbleiters, ohne darauf beschränkt zu sein, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und Ähnliches.
  • 5 veranschaulicht die Bildung von Gate-Strukturen 75 über den Halbleiterfinnen 64. Auf den Halbleiterfinnen 64 und den Isolationszonen 62 wird eine Dielektrikumsschicht gebildet. Bei der Dielektrikumsschicht kann es sich beispielsweise um Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder Ähnliches handeln und sie kann über akzeptable Techniken abgeschieden werden oder man kann sie über akzeptable Techniken thermisch anwachsen lassen. In einigen Ausführungsformen handelt es sich bei der Dielektrikumsschicht um Siliziumdioxid (z.B. SiO2). In einigen Ausführungsformen kann es sich bei der Dielektrikumsschicht um ein High-k-Dielektrikumsmaterial handeln und in diesen Ausführungsformen kann die Dielektrikumsschicht einen k-Wert aufweisen, der höher als etwa 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Mehrfachschichten davon und Kombinationen davon umfassen. Die Herstellungsverfahren der Dielektrikumsschicht können Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), PECVD und dergleichen umfassen.
  • Über der Dielektrikumsschicht wird eine Gate-Schicht gebildet und über der Gate-Schicht wird eine Maskenschicht gebildet. Die Gate-Schicht kann über der Dielektrikumsschicht abgeschieden und anschließend planarisiert werden, z.B. durch ein CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, obwohl auch andere Materialien verwendet werden können. In einigen Ausführungsformen kann die Gate-Schicht ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al, AlTiC, AlTiN, AlTiO, W, Kombinationen davon oder Mehrfachschichten davon umfassen. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder Ähnlichem gebildet werden.
  • Nachdem die Schichten gebildet sind, kann die Maskenschicht durch akzeptable Photolithographie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine akzeptable Ätztechnik auf die Gate-Schicht und die Dielektrikumsschicht übertragen werden, um das Gate 68 bzw. das Gate-Dielektrikum 66 zu bilden. Das Gate 68 und das Gate-Dielektrikum 66 bedecken entsprechende Kanalzonen der Halbleiterfinnen 64. Das Gate 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zu der Längsrichtung entsprechender Halbleiterfinnen 64 verläuft.
  • 6 bis 17 zeigen die Querschnittsansichten der Fin-FET-Vorrichtung 100 entlang dem Querschnitt A-A (entlang einer Längsachse der Finne). Zuerst Bezug nehmend auf 6, werden als ein nicht beschränkendes Beispiel zwei Gate-Strukturen 75 über einer Finne 64 gebildet. Andere Anzahlen von Gate-Strukturen, z.B. mehr oder weniger als zwei Gate-Strukturen, können ebenso über der Finne 64 gebildet werden. Wie in 6 veranschaulicht, werden gegebenenfalls Gate-Versiegelungs-Abstandhalter (können auch als Abstandhalter bezeichnet werden) 72 an Seitenwänden der Gate-Struktur 75 gebildet. Die Gate-Versiegelungs-Abstandhalter 72 können in einigen Ausführungsformen gebildet werden, um die Bildung von Halbleitermaterial 65' auf den Gate-Strukturen 75 (z.B. entlang den Seitenwänden oder oberen Flächen der Gate-Strukturen 75) bei der anschließenden Verarbeitung (siehe 8) zu verhindern. In Ausführungsformen, bei denen das Material (die Materialien) der Gate-Strukturen 75 nicht die Bildung des Halbleitermaterials 65' darauf fördert (fördern), können die Gate-Versiegelungs-Abstandhalter 72 weggelassen werden. Zur Vereinfachung sind die Gate-Versiegelungs-Abstandhalter 72 in den anschließenden Figuren nicht dargestellt, wobei es sich versteht, dass die Gate-Versiegelungs-Abstandhalter 72 an den Seitenwänden der Gate-Struktur 75 ausgebildet sein können.
  • Der Gate-Versiegelungs-Abstandhalter 72 kann aus einem Nitrid, z.B. Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid, Ähnlichem oder einer Kombination davon gebildet werden. In einer beispielhaften Ausführungsform werden die Gate-Versiegelungs-Abstandhalter 72 gebildet, indem zunächst eine Gate-Versiegelungs-Abstandhalterschicht 72 überdeckend über den Isolationszonen 62, den Halbleiterfinnen 64 und den Gate-Strukturen 75 abgeschieden wird, z.B. durch eine thermische Oxidation oder ein geeignetes Abscheidungsverfahren. Als Nächstes kann ein anisotropes Ätzverfahren (z.B. ein Plasmaätzverfahren) durchgeführt werden, um Teile der Gate-Versiegelungs-Abstandhalterschicht 72 zu entfernen, die über oberen Flächen der Isolationszonen 62, der Halbleiterfinnen 64 und der Gate-Strukturen 75 angeordnet sind. Nach dem anisotropen Ätzverfahren bilden die verbleibenden Abschnitte der Gate-Abstandhalter-Schicht 72 an Seitenwänden der Gate-Strukturen 75 die Gate-Versiegelungs-Abstandhalter 72.
  • Als Nächstes werden, wie in 7 veranschaulicht, Aussparungen 63 in der Finne 64 gebildet. Die Aussparungen 63 werden in Nachbarschaft zu den Gate-Strukturen 75 gebildet und erstrecken sich in der dargestellten Ausführungsform von einer oberen Fläche 64T der Finne 64 in die Finne 64. In einem geeigneten Ätzverfahren (z.B. einem Nassätzverfahren) zum Bilden der Aussparungen 63 kann eine strukturierte Maskenschicht (nicht dargestellt) verwendet werden. Nachdem die Aussparungen 63 gebildet sind, wird die strukturierte Maskenschicht durch ein geeignetes Entfernungsverfahren, z.B. Veraschung, entfernt.
  • Nun Bezug nehmend auf 8, wird in den Aussparungen 63 ein Halbleitermaterial 65' gebildet. Das Halbleitermaterial 65' kann ein geeignetes Material (z.B. Silizium/Carbid oder Silizium/Germanium) für den zu bildenden Halbleitervorrichtungstyp (z.B. Vorrichtungen des N-Typs oder Vorrichtungen des P-Typs) umfassen. Das geeignete Material kann für eine Kompressionsspannung sorgen, um die Mobilität von Defektelektronen in Vorrichtungen des P-Typs zu verbessern, oder für eine Zugspannung sorgen, um die Mobilität von Elektronen in Vorrichtungen des N-Typs zu verbessern. Das Halbleitermaterial 65' kann einen für den zu bildenden Halbleitervorrichtungstyp geeigneten Dotierstoff umfassen, z.B. einen Dotierstoff des N-Typs, z.B. Phosphor (P), oder einen Dotierstoff des P-typs, z.B. Bor (B). Beispielsweise kann das Halbleitermaterial 65' in Ausführungsformen, bei denen Vorrichtungen des N-Typs zu bilden sind, Siliziumphosphor (SiP) umfassen. Als ein anderes Beispiel kann das Halbleitermaterial 65' in Ausführungsformen, bei denen Vorrichtungen des P-Typs zu bilden sind, Siliziumgermanium (SiGe) oder mit Bor (B) dotiertes SiGe umfassen. Man beachte, dass in der obigen Beschreibung Phosphor und Bor als Beispiele für einen Dotierstoff des N-Typs bzw. einen Dotierstoff des P-Typs verwendet werden. Ebenso kann ein anderer geeigneter Dotierstoff des N-Typs oder Dotierstoff des P-Typs verwendet werden und soll vollständig vom Umfang der vorliegenden Offenbarung umfasst sein.
  • In einigen Ausführungsformen wird das Halbleitermaterial 65' durch epitaxiales Anwachsen eines Materials in den Aussparungen 63 gebildet, wobei geeignete Verfahren wie metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (Liquid Phase Epitaxy, LPE), Gasphasenepitaxie (Vapor Phase Epitaxy, VPE), selektives epitaxiales Anwachsen (Selective Epitaxial Growth, SEG), dergleichen oder eine Kombination davon angewendet werden. In einem Ausführungsbeispiel für Vorrichtungen des N-Typs wird das Halbleitermaterial 65' gebildet unter Verwendung einer ersten Vorstufe, die Silizium enthält, und einer zweiten Vorstufe, die Phosphor enthält. Die erste Vorstufe kann Dichlorsilan (DCS), Silazan, Ähnliches oder Kombinationen davon umfassen. Die zweite Vorstufe kann Phosphan (PH3) oder Ähnliches umfassen. Das Verfahren des epitaxialen Anwachsens kann bei einer Temperatur von etwa 400 °C bis etwa 700 °C durchgeführt werden. Ein Druck bei dem Verfahren des epitaxialen Anwachsens kann etwa 5 Torr bis etwa 600
  • Torr betragen (1 Torr entspricht etwa 133,3 Pa). Eine Strömungsgeschwindigkeit für die siliziumhaltige erste Vorstufe kann etwa 50 Standardkubikzentimeter je Minute (sccm) bis etwa 1000 sccm betragen und eine Strömungsgeschwindigkeit für die phosphorhaltige weite Vorstufe kann etwa 20 sccm bis etwa 300 sccm betragen.
  • Wie in 8 veranschaulicht, wird das Halbleitermaterial 65' formangepasst in den Aussparungen 63 gebildet. Das Halbleitermaterial 65' kleidet in einigen Ausführungsformen die Seitenwände und die Böden der Aussparungen 63 aus. Gemäß einigen Ausführungsformen liegt eine Dicke T1 des Halbleitermaterials 65' im Bereich von etwa 1 nm bis etwa 10 nm und eine Höhe H1 des Halbleitermaterials 65' (z.B. von einer untersten Fläche des Halbleitermaterials 65' bis zu einer obersten Fläche des Halbleitermaterials 65') liegt im Bereich von etwa 30 nm bis etwa 80 nm. Es sind auch andere Abmessungen möglich und können in Abhängigkeit von Design-Anforderungen der Halbleitervorrichtungen bestimmt werden. Wie in 8 veranschaulicht, liegen Abschnitte 65E des Halbleitermaterials 65' in der Nähe der oberen Fläche 64T der Finne 64 (z.B. auf gleicher Ebene wie diese) und stoßen an die Gate-Strukturen 75. Die Abschnitte 65E können hierin im Folgenden als die Endabschnitte des Halbleitermaterials 65' bezeichnet sein.
  • Als Nächstes werden, wie in 9 veranschaulicht, erste Abstandhalter 87 an den Seitenwänden der Gate-Struktur 75 gebildet. Der erste Abstandhalter 87 kann aus einem Nitrid, z.B. Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid, Ähnlichem oder einer Kombination davon gebildet werden und kann z.B. durch eine thermische Oxidation oder ein geeignetes Abscheidungsverfahren gebildet werden, wie z.B. physikalische Abscheidung aus der Gasphase (PVD), chemische Abscheidung aus der Gasphase (CVD) oder dergleichen. Die ersten Abstandhalter 87 können gebildet werden, indem zunächst eine erste Abstandhalterschicht 87 überdeckend über der Halbleitervorrichtung 100 abgeschieden wird, dann ein isotropes Ätzen durchgeführt wird, um Abschnitte der abgeschiedenen ersten Abstandhalterschicht 87 über oberen Flächen der Gate-Strukturen 75 und über oberen Flächen des Halbleitermaterials 65' zu entfernen. Für das anisotrope Ätzen kann ein Plasmaätzverfahren mit HF oder HCl angewendet werden. Die ersten Abstandhalter 87 werden entfernt und in der anschließenden Verarbeitung (siehe 11 und 12) durch zweite Abstandhalter 89 ersetzt, daher können die ersten Abstandhalter 87 in der vorliegenden Offenbarung auch als Dummy-Abstandhalter 87 bezeichnet werden.
  • Wie in 9 veranschaulicht, werden die Dummy-Abstandhalter 87 über Endabschnitten 65E des Halbleitermaterials 65' gebildet. Die Dummy-Abstandhalter 87 werden in einigen Ausführungsformen in einer ausreichenden Breite gebildet, um die Endabschnitte 65E des Halbleitermaterials 65' zu bedecken. Die Dummy-Abstandhalter 87 schirmen die Endabschnitte 65E gegen ein anschließendes Ätzverfahren ab, so dass die Endabschnitte 35E weniger geätzt werden als andere Abschnitte des Halbleitermaterials 65', wie im Folgenden detaillierter beschrieben.
  • Nachdem die Dummy-Abstandhalter 87 gebildet sind, kann ein reinigungsverfahren durchgeführt werden. Es kann ein geeignetes Reinigungsverfahren, z.B. ein Plasmaverfahren unter Verwendung eines Gases, umfassend HF oder HCl, durchgeführt werden, um das Material der Dummy-Abstandhalter 87 von anderen Stellen als den Seitenwänden der Gate-Strukturen 75 zu entfernen, z.B. auf der oberen Fläche des Halbleitermaterials 65'.
  • Als Nächstes wird, wie in 10 veranschaulicht, ein Ätzverfahren 810 durchgeführt. Durch das Ätzverfahren 810 wird eine obere Schicht des Halbleitermaterials 65' entfernt und eine verbleibende untere Schicht des Halbleitermaterials 65' bildet eine erste Halbleiterschicht 65 (z.B. 65S und 65C).
  • In einigen Ausführungsformen ist das Ätzverfahren 810 ein Trockenätzverfahren. Das Trockenätzverfahren ist in einigen Ausführungsformen ein Plasmaverfahren unter Verwendung eines Gases, umfassend CF4 und O2. Ein Druck des Trockenätzverfahrens kann etwa 10 Torr bis etwa 300 Torr betragen. Da die Dummy-Abstandhalter 87 die Endabschnitte 65E (siehe 9) des Halbleitermaterials 65' gegen das Ätzverfahren 810 abschirmen, werden die Endabschnitte 65E weniger geätzt als andere Abschnitte des Halbleitermaterials 65'. Beispielsweise werden andere Abschnitte des Halbleitermaterials 65' als die Endabschnitte 65E (z.B. Abschnitte in einer Aussparung 63, welche sich zwischen zwei entsprechenden Endabschnitten 65E erstreckt, oder Abschnitte, die zwischen einem Endabschnitt 65E und einem Boden einer entsprechenden Aussparung 63 angeordnet sind) während des Ätzverfahrens 810 in einer schnelleren Geschwindigkeit entfernt als die Endabschnitte 65E. Als ein Ergebnis bilden verbleibende Abschnitte der Endabschnitte 65E nach dem Ätzverfahren 810 erste Abschnitte 65S. Wie in 10 veranschaulicht, weist jeder der ersten Abschnitte 65 wenigstens Abschnitte einer runden oder ovalen Form mit einer weitgehend flachen oberen Fläche auf. 10 veranschaulicht ein nicht beschränkendes Beispiel für die Form der ersten Abschnitte 65, es sind auch andere Formen für die ersten Abschnitte 65 möglich (siehe z.B. 18 und 19), wie hierin im Folgenden beschrieben wird. Die ersten Abschnitte 65S weisen eine Dicke T2 auf, die größer ist als eine Dicke T3 anderer Abschnitte 65C (z.B. anderer Abschnitte 65 als der ersten Abschnitte 65S) der ersten Halbleiterschicht 65. In einigen Ausführungsformen liegt die Dicke T2 in einem Bereich von etwa 1 nm bis etwa 5 nm, wobei T2 größer ist als T3. Eine Höhe H2 der ersten Abschnitte 65S kann in der dargestellten Ausführungsform etwa 5 nm bis etwa 20 nm betragen.
  • Gemäß einigen Ausführungsformen wird der Druck des Ätzverfahrens so eingestellt, dass eine Ziel-Ätzgeschwindigkeit in einer lateralen Richtung (z.B. einer Richtung von links nach rechts in 10) erreicht wird. Der Druck des Ätzverfahrens oder die Größe (z.B. Breite) des Dummy-Abstandhalters 87 kann eingestellt werden, um die Form/Größe der ersten Abschnitte 65S der ersten Halbleiterschicht 65 zu steuern. Das Beispiel der 10 zeigt die ersten Abschnitte 65S so, dass sie wenigstens Abschnitte einer runden/ovalen Form aufweisen, und die anderen Abschnitte 65C so, dass sie an die Aussparung 63 formangepasst sind. Wie in 10 veranschaulicht, weisen die anderen Abschnitte 65C eine im Wesentlichen gleichmäßige Dicke T3 auf. Bei der Form und/oder den Abmessungen der ersten Halbleiterschicht 65 (z.B. 65S und 65C) in 10 handelt es sich um ein nicht beschränkendes Beispiel, es sind auch andere Formen oder Abmessungen möglich und sollen vollständig vom Umfang der vorliegenden Offenbarung umfasst sein. Zum Beispiel veranschaulichen 18 und 19 andere Formen oder Größen für die erste Halbleiterschicht 65, welche hierin im Folgenden beschrieben werden.
  • Die Dummy-Abstandhalter 87 können durch das Ätzverfahren 810 beschädigt werden, daher werden, nachdem das Ätzverfahren 810 beendet ist, die Dummy-Abstandhalter 87 entfernt und durch zweite Abstandhalter 89 ersetzt, wie in 11 und 12 veranschaulicht.
  • Bezug nehmend auf 11, werden die Dummy-Abstandhalter 87 entfernt. Der Dummy-Abstandhalter 87 kann durch ein geeignetes Entfernungsverfahren entfernt werden. In einigen Ausführungsformen wird ein Nassätzverfahren durchgeführt, um die Dummy-Abstandhalter 87 zu entfernen. Beispielsweise kann ein Nassätzverfahren mit einem Ätzmittel, umfassend HF oder eine Mischung aus HF und HCl, angewendet werden, um die Dummy-Abstandhalter 87 zu entfernen.
  • Als Nächstes werden, wie in 12 veranschaulicht, an Seitenwänden der Gate-Strukturen 75 zweite Abstandhalter 89 gebildet. Das Material und das Herstellungsverfahren der zweiten Abstandhalter 89 können ähnliche sein wie jene der Dummy-Abstandhalter 87, daher werden die Einzelheiten nicht wiederholt. In anderen Ausführungsformen umfassen die zweiten Abstandhalter 89 ein anderes Material als die Dummy-Abstandhalter 87 und können durch geeignete Herstellungsverfahren wie CVD, PVD, dergleichen oder Kombinationen davon gebildet werden. Die Abmessungen (z.B. die Breite) der zweiten Abstandhalter 89 können ähnliche sein wie jene der Dummy-Abstandhalter 87, obwohl auch andere Abmessungen verwendet werden können. Nachdem die zweiten Abstandhalter 89 gebildet sind, sind die ersten Abschnitte 65S der ersten Halbleiterschicht 65 von den zweiten Abstandhaltern 89 bedeckt, wie in 12 veranschaulicht.
  • Als Nächstes wird in 13 über der ersten Halbleiterschicht 65 eine zweite Halbleiterschicht 69 gebildet. Die zweite Halbleiterschicht 69 füllt die Aussparungen, wie in 13 veranschaulicht. Eine obere Fläche 69T der zweiten Halbleiterschicht 69 kann sich über die obere Fläche 64T der Finne 64 erstrecken. Die erste Halbleiterschicht 65 und die zweite Halbleiterschicht 69 bilden in der dargestellten Ausführungsform Source/Drain-Zonen 67 der Halbleitervorrichtung 100.
  • In einer beispielhaften Ausführungsform umfasst ein Material der zweiten Halbleiterschicht 69 dieselben Elemente (z.B. Silizium, Phosphor) wie ein Material der ersten Halbleiterschicht 65, jedoch in anderen Konzentrationen. In der dargestellten Ausführungsform weist die zweite Halbleiterschicht 69 eine höhere Konzentration an Dotierstoff (z.B. Phosphor oder Bor) auf als die erste Halbleiterschicht 65. Beispielsweise kann ein Atomprozentsatz des Dotierstoffs (z.B. Phosphor oder Bor) in der zweiten Halbleiterschicht 69 das Zehnfache oder mehr desjenigen der ersten Halbleiterschicht 65 betragen. In einigen Ausführungsformen beträgt der Atomprozentsatz des Dotierstoffs in der zweiten Halbleiterschicht 69 das Zehnfache bis Hundertfache desjenigen der ersten Halbleiterschicht 65. Als ein nicht beschränkendes Beispiel kann der Atomprozentsatz des Dotierstoffs (z.B. Phosphor oder Bor) in der ersten Halbleiterschicht 65 1 × 1018 Atome/cm3 bis etwa 9 × 1020 Atome/cm3 betragen und der Atomprozentsatz des Dotierstoffs (z.B. Phosphor oder Bor) in der zweiten Halbleiterschicht 69 kann 1 × 1019 Atome/cm3 bis etwa 8 × 1021 Atome/cm3 betragen.
  • In einigen Ausführungsformen wird die zweite Halbleiterschicht 69 unter Verwendung derselben Vorstufen wie bei der Bildung des Halbleitermaterials 65' gebildet, wobei jedoch die Verfahrensbedingungen (z.B. die Strömungsgeschwindigkeit einer oder mehrerer der Vorstufen) so angepasst sind, dass andere Dotierstoffkonzentrationen erreicht werden. Beispielsweise kann die Strömungsgeschwindigkeit der zweiten Vorstufe (z.B. der zweiten phosphorhaltigen Vorstufe) während der Bildung der zweiten Halbleiterschicht 69 erhöht werden, um eine höhere Dotierstoffkonzentration (z.B. einen höheren Atomprozentsatz) in der zweiten Halbleiterschicht 69 zu erreichen.
  • Wie in 13 veranschaulicht, werden in den Source/Drain-Zonen 67 Dislokationen 73 gebildet, z.B. in der Nähe der ersten Abschnitte 65S. Die Dislokationen 73 werden in einigen Ausführungsformen aufgrund dessen gebildet, dass die erste Halbleiterschicht 65 nicht formangepasst ist (z.B. aufgrund der ersten Abschnitte 65S). Die Dislokationen 73 können sich von dem ersten Abschnitt 65S in Richtung einer Mittelachse 69C der zweiten Halbleiterschicht 69 erstrecken. Entsprechende Dislokationen 73, z.B. eine Dislokation 73L und eine entsprechende Dialokation 73R, in inneren Source/Drain-Zonen 67 (z.B. Source/Drain-Zonen 67, die zwischen zwei benachbarten Gate-Strukturen 75 angeordnet sind) können eine V-Form bilden, wie in 13 veranschaulicht. In einigen Ausführungsformen bilden die Dislokationen 73 in den äußeren Source/Drain-Zonen 67 (z.B. Source/Drain-Zonen 67, welche nicht zwischen zwei benachbarten Gate-Strukturen 75 angeordnet sind) keine V-Formen, da in der ersten Halbleiterschicht 65 in den äußeren Source/Drain-Zonen 67 nur ein erster Abschnitt 65S gebildet wird.
  • Gemäß einigen Ausführungsformen weist ein oberer Abschnitt 69U der zweiten Halbleiterschicht 69 eine höhere (z.B. um etwa 10 % bis etwa 50 % höhere) Dotierstoffkonzentration auf als ein unterer Abschnitt 69L der zweiten Halbleiterschicht 69. In einigen Ausführungsformen liegt eine Grenze 81 zwischen dem oberen Abschnitt 69U und dem unteren Abschnitt 69L etwa auf derselben Ebene wie die obere Fläche 64T der Finne 64. Deswegen kann der obere Abschnitt 69U Abschnitte der zweiten Halbleiterschicht 69 umfassen, welche oberhalb der oberen Fläche 64T der Finne 64 liegen, und der untere Abschnitt 69L kann Abschnitte der zweiten Halbleiterschicht 69 umfassen, welche unterhalb der oberen Fläche 64T der Finne 64 liegen. Der obere Abschnitt 69U kann durch Einstellen der Verfahrensbedingung (z.B. der Strömungsgeschwindigkeit einer oder mehrerer Vorstufen) während der letzten Stufe der Herstellung der zweiten Halbleiterschicht 69 gebildet werden, z.B. durch Erhöhen der Strömungsgeschwindigkeit der zweiten dotierstoffhaltigen Vorstufe. In anderen Ausführungsformen weist die zweite Halbleiterschicht 69 eine weitgehend gleichmäßige Konzentration auf und wird unter Anwendung einer gleichen Verfahrensbedingung gebildet, bis die zweite Halbleiterschicht 69 die Aussparungen 63 füllt und eine Zielhöhe oder ein Zielvolumen erreicht, wobei in diesem Fall der obere Abschnitt 69U und der untere Abschnitt 69L eine gleiche Zusammensetzung aufweisen.
  • Wie in 13 veranschaulicht, können die epitaxialen Source/Drain-Zonen 67 Flächen aufweisen, welche sich über die obere Fläche 64T der Finne 64 erheben (z.B. über die nicht ausgesparten Abschnitte der Finnen 64 erheben), und können Facetten aufweisen. Die Source/Drain-Zonen 67 der benachbarten Finnen 64 können sich vereinigen, um eine durchgängige epitaxiale Source/Drain-Zone 67 zu bilden. In einigen Ausführungsformen vereinigen sich die Source/Drain-Zonen 67 für benachbarte Finnen 64 nicht und bleiben getrennte Source/Drain-Zonen 67. In einigen Ausführungsbeispielen, bei welchen der resultierende FinFET ein FinFET des n-Typs ist, umfassen die Source/Drain-Zonen 67 Siliziumcarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder Ähnliches. In alternativen Ausführungsbeispielen, bei welchen der resultierende FinFET ein FinFET des p-Typs ist, umfassen die Source/Drain-Zonen 67 SiGe und eine Verunreinigung des p-Typs, z.B. Bor oder Indium. Wenngleich in 13 nicht dargestellt, kann über den epitaxialen Source/Drain-Zonen 67 eine Silizium-Deckschicht gebildet werden, z.B. durch CVD, PVD oder ein anderes geeignetes Herstellungsverfahren.
  • Die nicht formangepasste erste Halbleiterschicht 65 der Fin-FET-Vorrichtung 100 kann dazu beitragen, Leckströme aus einem anschließend gebildeten Metall-gate (z.B. dem Metall-gate 97 in 15) zu den Source/Drain-Zonen (z.B. der Source/Drain-Zone 67) zu verringern. Die nicht formangepasste erste Halbleiterschicht 65 kann auch eine Verarmungszone unter dem Drain erzeugen, wodurch die Potentialbarriere von der Source zum Kanalübergang verringert wird. Halbleitervorrichtungen, die gemäß den offenbarten Vorrichtungsstrukturen gebildet werden, können die Leistungsfähigkeit von Vorrichtungen hinsichtlich der Schwellenspannung Vt (z.B. durch Senken der Vt) verbessern, wodurch dazu beigetragen wird, dass der Kurzkanaleffekt abgeschwächt wird. Die offenbarte Vorrichtungsstruktur kann auch dazu beitragen, Kompromisse zwischen der Geschwindigkeit und dem Energieverbrauch der gebildeten Vorrichtungen zum Ausgleich zu bringen. Beispielsweise kann bei einer gegebenen Energieverbrauchsgrenze eine höhere Geschwindigkeit der Vorrichtung erreicht werden.
  • Als nächstes wird, wie in 14 und 15 veranschaulicht, ein Gate-zuletzt-Verfahren (manchmal als Ersatz-Gate-Verfahren bezeichnet) durchgeführt. In einem Gate-zuletzt-verfahren werden das Gate 68 und das Gate-Dielektrikum 66 (siehe 13) als Dummy-Strukturen angesehen und werden entfernt und durch ein aktives Gate und ein aktives Gate-Dielektrikum ersetzt.
  • Wie in 14 veranschaulicht, wird über der in 13 veranschaulichten Struktur ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 90 gebildet. In einigen Ausführungsformen wird das ILD 90 aus einem Dielektrikumsmaterial wie Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder Ähnliches gebildet und kann durch ein beliebiges geeignetes Verfahren wie CVD, PECVD oder FCVD abgeschieden werden. Es kann ein Planarisierungsverfahren durchgeführt werden, z.B. ein CMP-Verfahren, um die obere Fläche des ILD 90 zu planarisieren, so dass die obere Fläche des ILD 90 mit der oberen Fläche der Gate-Struktur 75 (z.B. der oberen Fläche des Gate 68) auf einer Ebene liegt. Nach dem CMP-Verfahren werden in einigen Ausführungsformen die obere Fläche des Gate 68 und die obere Fläche der zweiten Abstandhalter 89 von dem ILD 90 freigelassen.
  • Gemäß einigen Ausführungsformen werden das Gate 68, das Gate-Dielektrikum 66 direkt unter dem Gate 68 in einem Ätzschritt (Ätzschritten) entfernt, so dass Aussparungen 99 in dem ILD gebildet werden. Jede Aussparung 99 legt eine Kanalzone einer entsprechenden Finne 64 frei. Jede Kanalzone ist zwischen benachbarten Paaren epitaxialer Source/Drain-Zonen 67 angeordnet. Während der Dummy-Gate-Entfernung kann die Dummy-Gate-Dielektrikumsschicht 66 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 68 geätzt wird. Die Dummy-Gate-Dielektrikumsschicht 66 kann dann nach dem Entfernen des Dummy-Gate 68 entfernt werden.
  • Als Nächstes werden in 15 eine Gate-Dielektrikumsschicht 96 und eine Gate-Elektrode 98 für Ersatz-Gates (auch als Metall-Gates bezeichnet) 97 gebildet. Die Gate-Dielektrikumsschicht 96 wird formangepasst in der Aussparung abgeschieden, z.B. auf den oberen Flächen und an den Seitenwänden der Finnen 64 und an Seitenwänden der zweiten Abstandhalter 89. Gemäß einigen Ausführungsformen umfasst die Gate-Dielektrikumsschicht 96 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfasst die Gate-Dielektrikumsschicht 96 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen können die Gate-Dielektrikumsschichten 96 einen k-Wert aufweisen, der größer als etwa 7,0 ist, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Herstellungsverfahren der Gate-Dielektrikumsschicht 96 können MBD, ALD, PECVD und Ähnliches umfassen.
  • Als Nächstes wird eine Barriereschicht (nicht dargestellt) formangepasst über der Gate-Dielektrikumsschicht 96 gebildet. Die Barriereschicht kann ein elektrisch leitfähiges Material umfassen, wie z.B. Titannitrid, obwohl alternativ andere Materialien verwendet werden können, wie z.B. Tantalnitrid, Titan oder Ähnliches. Die Barriereschicht kann über ein CVD-Verfahren, wie z.B. PECVD, gebildet werden. Alternativ können jedoch auch andere Verfahren angewendet werden, wie z.B. Sputtern, MOCVD oder ALD.
  • Als Nächstes wird die Gate-Elektrode über der Barriereschicht abgeschieden und füllt die verbleibenden Abschnitte der Aussparung 99. Die Gate-Elektrode 98 kann aus einem metallhaltigen Material wie TiN, TaN, TaC, Co, Ru, Al, AlTiC, AlTiN, AlTiO, W, Kombinationen davon oder Mehrfachschichten davon hergestellt werden und kann z.B. durch Galvanisieren, stromloses Plattieren oder ein anderes Geeignetes Verfahren gebildet werden. Nach dem Bilden der Gate-Elektrode 98 kann ein Planarisierungsverfahren, wie z.B. CMP, durchgeführt werden, um die überschüssigen Teile der Gate-Dielektrikumsschicht 96, der Barriereschicht und des Materials der gate-Elektrode 98 zu entfernen, wobei sich die überschüssigen Teile über der oberen Fläche des ILD 90 befinden. Die resultierenden verbleibenden Materialteile der Gate-Elektrode 98, der Barriereschicht und der Gate-Dielektrikumsschicht 96 bildet dadurch ein Ersatz-gate 97 der resultierenden FinFET-Vorrichtung 100.
  • Als Nächstes wird in 16 über dem ILD 90 ein ILD 95 abgeschieden. In einer Ausführungsform ist das ILD 95 ein fließfähiger Film, der durch ein Flowable-CVD-Verfahren gebildet wird. In einigen Ausführungsformen wird das ILD 95 aus einem Dielektrikumsmaterial wie PSG, BSG, BPSG, USG oder Ähnlichem gebildet und kann durch ein beliebiges geeignetes Verfahren wie CVD und PECVD abgeschieden werden. Es werden Kontaktöffnungen 91 und 93 für Kontakte 102 (siehe 17) durch das ILD 90 und/oder das ILD 95 gebildet. Beispielsweise werden die Kontaktöffnungen 91 durch das ILD 95 gebildet und lässt das Ersatz-Gate 97 frei, während die Kontaktöffnungen 93 durch das ILD 90 und das ILD 95 gebildet werden und Source/Drain-Zonen 67 frei lassen.
  • Als Nächstes wird in 17 eine Barriereschicht (nicht dargestellt) gebildet, welche Seitenwände und den Boden der Kontaktöffnungen 91/93 auskleidet. Die Barriereschicht kann ein elektrisch leitfähiges Material wie Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN) oder Ähnliches umfassen und kann durch ein CVD-Verfahren, wie z.B. PECVD, gebildet werden. Jedoch können auch alternative andere Verfahren wie Sputtern, MOCVD, PVD oder ALD angewendet werden.
  • Nachdem die Barriereschicht gebildet ist, wird über der Barriereschicht in den Kontaktöffnungen 91/93 eine Keimschicht 109 gebildet. Die Keimschicht 109 kann durch PVD, ALD oder CVD abgeschieden werden und kann aus Wolfram, Kupfer oder Kupferlegierungen gebildet werden, obwohl alternativ andere geeignete Verfahren und Materialien verwendet werden können, falls erwünscht.
  • Sobald die Keimschicht 109 gebildet worden ist, kann das leitfähige Material 110 auf der Keimschicht 109 gebildet werden. Das leitfähige Material 110 kann Wolfram umfassen, obwohl alternativ andere geeignete Materialien wie Aluminium, Kupfer, Wolframnitrid, Ruthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Kobalt, Cadmium, Zink, Legierungen dieser, Kombinationen davon und Ähnliches verwendet werden können. Es kann ein beliebiges geeignetes Abscheidungsverfahren angewendet werden, wie z.B. PVD, CVD, ALD, Galvanisieren und Reflow, um das leitfähige Material 110 zu bilden.
  • Sobald die Kontaktöffnungen 91/93 gefüllt worden sind, können überschüssige Barriereschicht, Keimschicht 108 und leitfähiges Material 110 außerhalb der Kontaktöffnungen 91/93 durch ein Planarisierungsverfahren wie CMP entfernt werden, obwohl ein beliebiges geeignetes Entfernungsverfahren angewendet werden kann. So werden in den Kontaktöffnungen 91/93 Kontaktstecker 102 gebildet.
  • 18 und 19 veranschaulichen andere Ausführungsformen der vorliegenden Offenbarung. Wie oben in Bezug auf 10 erörtert, kann während des Ätzverfahrens 810 zum Bilden der nicht formangepassten ersten Halbleiterschicht 65 die Form der ersten Abschnitte 65S der ersten Halbleiterschicht 65 variieren, abhängend z.B. vom Druck des Ätzverfahrens 810, der Größe der Dummy-Abstandhalter 87 oder der Form der Dummy-Abstandhalter 87. Deswegen können, einer ähnlichen Verarbeitung folgend, wie in 1 bis 17 veranschaulicht, aber mit anderen Verfahrensbedingungen (z.B. einem anderen Druck des Ätzverfahrens 810, einer anderen Größe der Dummy-Abstandhalter 87 oder einer anderen Form der Dummy-Abstandhalter 87) FinFET-Vorrichtungen mit anderen Formen und/oder Abmessungen für die ersten Halbleiterschichten 65 gebildet werden, z.B. die FinFET-Vorrichtung 200 in 19 und die FinFET-Vorrichtung 300 in 19.
  • Bezug nehmend auf 18, weist der erste Abschnitt 65S der ersten Halbleiterschicht 65 einen rechteckigen Querschnitt auf. Der andere Abschnitt 65C der ersten Halbleiterschicht 65 kann eine weitgehend gleichmäßige Dicke aufweisen. In einigen Ausführungsformen weist der erste Abschnitt 65S eine Dicke T5 auf, die größer ist als eine Dicke T4 der anderen Abschnitte 65C der ersten Halbleiterschicht 65. Die Dicke T5 kann in einem Bereich von etwa 1 nm bis etwa 10 nm liegen und die Dicke T4 kann in einem Bereich von etwa 1 nm bis etwa 5 nm liegen. Eine Höhe H3 der ersten Abschnitte kann in einem Bereich von etwa 1 nm bis etwa 8 nm liegen.
  • 19 veranschaulicht eine andere Form für die ersten Abschnitte 65S der ersten Halbleiterschicht 65. Wie in 19 dargestellt, weist der erste Abschnitt 65C einen gestuften Querschnitt auf, welcher ein erstes Rechteck mit einer ersten Dicke Ts und ein zweites Rechteck mit einer zweiten Dicke T7 umfasst. Der andere Abschnitt 65C der ersten Halbleiterschicht kann eine weitgehend gleichmäßige dritte Dicke T6 aufweisen. In der dargestellten Ausführungsform ist T8 größer als T7 und T8 ist größer als T6. Die erste Dicke Ts kann etwa 2 nm bis etwa 10 nm betragen. Die zweite Dicke T7 kann etwa 1 nm bis etwa 10 nm betragen. Die dritte Dicke T6 kann etwa 1 nm bis etwa 5 nm betragen. Eine erste Höhe H5 des ersten Rechtecks des Querschnitts des ersten Abschnitts 65S kann in einem Bereich von etwa 1 nm bis etwa 3 nm liegen und eine zweite Höhe H4 des zweiten Rechtecks des Querschnitts des ersten Abschnitts 65S kann in einem Bereich von etwa 1 nm bis etwa 5 nm liegen. Die Formen und Abmessungen der ersten Halbleiterschicht 65, die in 17 bis 19 veranschaulicht ist, sind ein nicht beschränkendes Beispiel, es sind andere Formen und Abmessungen möglich und sollen vollständig vom Umfang der vorliegenden Offenbarung umfasst sein.
  • 20A und 20B veranschaulichen DIE Analyse der Dotierstoffkonzentration von Halbleitervorrichtungen durch Energiedispersive Spektroskopie (EDS). Insbesondere sind in 20A und 20B die Atomprozentsätze von Phosphor (P) in zwei verschiedenen FinFET-Vorrichtungen des N-Typs dargestellt. 20A zeigt den Atomprozentsatz von P in einer FinFET-Vorrichtung des N-Typs, welche eine formangepasste erste Halbleiterschicht und eine zweite Halbleiterschicht über der ersten Halbleiterschicht in den Source/Drain-Zonen aufweist. 20B zeigt den Atomprozentsatz von P in einer FinFET-Vorrichtung des N-Typs einer Ausführungsform (z.B. 100, 200 oder 300), welche eine nicht formangepasste erste Halbleiterschicht 65 mit einer ersten P-Konzentration und eine zweite Halbleiterschicht 69 mit einer zweiten P-Konzentration (z.B. höher als die erste Konzentration) in der Source/Drain-Zone 67 aufweist. Auf der X-Achse in 20A und 20B ist die Tiefe der Messposition (z.B. der Abstand zwischen der Messposition und der Oberseite der FinFET-Vorrichtungen) aufgetragen und auf der Y-Achse in 20A und 20B ist der Atomprozentsatz von P in den FinFET-Vorrichtungen aufgetragen. Der obere Bereich der X-Achse, der in 20A und 20B dargestellt ist, entspricht in einigen Ausführungsformen dem Boden der Source/Drain-Zonen der FinFET-Vorrichtungen.
  • In 20A nimmt, wenn der Abstand größer wird, der Atomprozentsatz von P in der FinFET-Vorrichtungen kontinuierlich zu, bevor er gesättigt ist. Im Gegensatz dazu nimmt, wie in 20B veranschaulicht, wenn der Abstand zunimmt, der Atomprozentsatz von P in der FinFET-Vorrichtung der Ausführungsform zunächst kontinuierlich zu, nimmt dann ab (siehe die Auftragung im Bereich 501 in 20B), bevor er wieder zunimmt und einen Sättigungswert erreicht. Die ersten Abschnitte 65S der ersten Halbleiterschicht 65, welche einen großen Querschnitt und eine niedrigere Dotierstoffkonzentration (z.B. von P) aufweist als die zweite Halbleiterschicht 69, können der Grund für den Abfall der gemessenen P-Konzentration im Bereich 501 sein. In einigen Ausführungsformen können die Positionen von X1 und X2 auf der X-Achse der oberen Fläche erster Abschnitte 65S bzw. der unteren Fläche der ersten Abschnitte 65S der ersten Halbleiterschicht 65 entsprechen.
  • Die Ausführungsformen, die in der vorliegenden Offenbarung offenbart wurden, wurden im Kontext von FinFET-Vorrichtungen erörtert. Der Fachmann wird leicht erkennen, dass die offenbarten Ausführungsformen für andere Typen von Vorrichtungen geeignet sein können, z.B. planare Vorrichtungen. Beispielsweise können durch Interpretieren der Schichten 50, 60 und 64 in 6 bis 19 als Abschnitte eines Substrats in einer planaren Vorrichtung und durch Interpretieren der Gate-Strukturen 75 als Gate-Strukturen einer planaren Vorrichtung die Verarbeitungsschritte, die in 6 bis 19 veranschaulicht sind, die Verarbeitungsschritte zum Bilden planarer Vorrichtungsformen einer Ausführungsform veranschaulichen.
  • Durch die offenbarten Ausführungsformen können verschiedene Vorteile erreicht werden. Beispielsweise kann die nicht formangepasste erste Halbleiterschicht 65 dazu beitragen, einen Leckstrom von einem Metall-Gate (z.B. dem Metall-Gate 97) zu den Source/Drain-Zonen (z.B. der Source/Drain-Zone 67) zu verringern. Die nicht formangepasste erste Halbleiterschicht 65 kann auch eine Verarmungszone unter dem Drain erzeugen, wodurch die Potentialbarriere von der Source zum Kanalübergang gesenkt wird. Die offenbarte Vorrichtungsstruktur kann die Leistungsfähigkeit von Vorrichtungen hinsichtlich der Schwellenspannung Vt (z.B. durch Senken der Vt) verbessern, wodurch dazu beigetragen wird, dass der Kurzkanaleffekt abgeschwächt wird. Die offenbarte Vorrichtungsstruktur kann auch dazu beitragen, Kompromisse zwischen der Geschwindigkeit und dem Energieverbrauch der gebildeten Vorrichtungen zum Ausgleich zu bringen. Beispielsweise kann bei einer gegebenen Energieverbrauchsgrenze eine höhere Geschwindigkeit der Vorrichtung erreicht werden.
  • 21 veranschaulicht einen Ablaufplan eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass die in 21 dargestellte Verfahrensausführungsform lediglich ein Beispiel für viele mögliche Verfahrensausführungsformen ist. Der Fachmann erkennt viele Variationen, Alternativen und Modifikationen. Beispielsweise können verschiedene Schritte, wie in 21 veranschaulicht, hinzugefügt, weggelassen, ersetzt, neu geordnet und wiederholt werden.
  • Bezug nehmend auf 21, wird im Schritt 1010 ein Substrat bereitgestellt, welches eine Gate-Struktur über einer ersten Seite des Substrats aufweist. Im Schritt 1020 wird in Nachbarschaft zu der Gate-Struktur eine Aussparung gebildet. Im Schritt 1030 wird in der Aussparung eine erste Halbleiterschicht gebildet, welche einen Dotierstoff umfasst. Die erste Halbleiterschicht ist nicht formangepasst. Die erste Halbleiterschicht kleidet die Aussparung aus und erstreckt sich von einem Boden der Aussparung bis zu einem oberen Ende der Aussparung. Im Schritt 1040 wird in der Aussparung und über der ersten Halbleiterschicht eine zweite Halbleiterschicht gebildet, welche den Dotierstoff umfasst. Eine zweite Konzentration des Dotierstoffs in der zweiten Halbleiterschicht ist höher als eine erste Konzentration des Dotierstoffs in der ersten Halbleiterschicht.
  • In einer Ausführungsform umfasst ein Verfahren Bereitstellen eines Substrats, welches eine Gate-Struktur über einer ersten Seite des Substrats aufweist; Bilden einer Aussparung in Nachbarschaft zu der Gate-Struktur; Bilden einer ersten Halbleiterschicht, welche einen Dotierstoff umfasst, in der Aussparung, wobei die erste Halbleiterschicht nicht formangepasst ist, wobei die erste Halbleiterschicht die Aussparung auskleidet und sich von einem Boden der Aussparung bis zu einem oberen Ende der Aussparung erstreckt; und Bilden einer zweiten Halbleiterschicht, welche den Dotierstoff umfasst, in der Aussparung und über der ersten Halbleiterschicht, wobei eine zweite Konzentration des Dotierstoffs in der zweiten Halbleiterschicht höher ist als eine erste Konzentration des Dotierstoffs in der ersten Halbleiterschicht, Abscheiden eines Halbleitermaterials, welches den Dotierstoff umfasst, in der Aussparung; Bilden erster Abstandhalter über Seitenwänden der Gate-Struktur, wobei die ersten Abstandhalter an Endabschnitten des Halbleitermaterials in der Nähe der ersten Seite des Substrats angeordnet sind; und Durchführen eines Ätzverfahrens zum Entfernen von einigem des Halbleitermaterials, wobei ein verbleibender Abschnitt des Halbleitermaterials die erste Halbleiterschicht bildet, wobei die ersten Abstandhalter die Endabschnitte des Halbleitermaterials so gegen das Ätzverfahren abschirmen, dass nach dem Ätzverfahren Abschnitte der ersten Halbleiterschicht unter den ersten Abstandhaltern eine erste Dicke aufweisen, die größer ist als eine zweite Dicke anderer Abschnitte der ersten Halbleiterschicht, wobei die anderen Abschnitte an die Aussparung formangepasst sind und die zweite Dicke der anderen Abschnitte im Wesentlichen gleichmäßig ist. In einer Ausführungsform umfassen die erste Halbleiterschicht und die zweite Halbleiterschicht Silizium und der Dotierstoff umfasst Phosphor. In einer Ausführungsform umfassen die erste Halbleiterschicht und die zweite Halbleiterschicht Siliziumgermanium und der Dotierstoff umfasst Bor. In einer Ausführungsform umfasst das Abscheiden des Halbleitermaterials epitaxiales Anwachsen des Halbleitermaterials in der Aussparung. In einer Ausführungsform umfasst das Durchführen des Ätzverfahrens Durchführen eines Trockenätzverfahrens. In einer Ausführungsform umfasst das Trockenätzverfahren ein Plasmaverfahren unter Verwendung von CF4 und O2. In einer Ausführungsform umfasst das Verfahren ferner Entfernen der ersten Abstandhalter nach dem Bilden der ersten Halbleiterschicht; und nach dem Entfernen der ersten Abstandhalter und vor dem Bilden der zweiten Halbleiterschicht Bilden zweiter Abstandhalter über den Seitenwänden der Gate-Struktur. In einer Ausführungsform weist die erste Halbleiterschicht einen ersten Abschnitt in der Nähe der ersten Seite des Substrats auf, wobei der erste Abschnitt eine erste Dicke aufweist, die größer ist als eine zweite Dicke eines zweiten Abschnitts der ersten Halbleiterschicht, die zwischen der ersten Seite des Substrats und einem Boden der Aussparung angeordnet ist. In einer Ausführungsform füllt die zweite Halbleiterschicht die Aussparung, und wobei Dislokationen in der zweiten Halbleiterschicht gebildet werden. In einer Ausführungsform bilden die Dislokationen eine V-Form.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Finnen-Feldeffekttransistor(FinFET)-Vorrichtung Bilden einer Finne, die über ein Substrat hinaus ragt; Bilden einer Gate-Struktur über der Finne; Bilden einer Aussparung in der Finne in Nachbarschaft zu der Gate-Struktur; Abscheiden eines Halbleitermaterials in der Aussparung, wobei das Halbleitermaterial Seitenwände und einen Boden der Aussparung auskleidet; Bilden eines ersten Abstandhalters an einer Seitenwand der Gate-Struktur, wobei der erste Abstandhalter einen Abschnitt des Halbleitermaterials in der Nähe einer oberen Fläche der Finne bedeckt; Ätzen des Halbleitermaterials, wobei verbleibende Abschnitte des Halbleitermaterials nach dem Ätzen eine erste Halbleiterschicht bilden, wobei die erste Halbleiterschicht einen ersten Abschnitt in der Nähe der oberen Fläche der Finne und einen zweiten Abschnitt zwischen dem ersten Abschnitt und dem Boden der Aussparung aufweist, wobei der erste Abschnitt eine erste Dicke aufweist, die größer ist als eine zweite Dicke des zweiten Abschnitts; wobei der zweite Abschnitt an die Aussparung formangepasst ist und die zweite Dicke des zweiten Abschnitts im Wesentlichen gleichmäßig ist; und Bilden einer zweiten Halbleiterschicht in der Aussparung und über der ersten Halbleiterschicht. In einer Ausführungsform umfasst das Verfahren ferner Entfernen des ersten Abstandhalters nach dem Ätzen und Bilden eines zweiten Abstandhalters an der Seitenwand der Gate-Struktur vor dem Bilden der zweiten Halbleiterschicht. In einer Ausführungsform wird beim Abscheiden des Halbleitermaterials eine erste Vorstufe, die Silizium aufweist, und eine zweite Vorstufe verwendet, die einen Dotierstoff aufweist, und ein Verhältnis einer Strömungsgeschwindigkeit der zweiten Vorstufe zu einer Strömungsgeschwindigkeit der ersten Vorstufe weist einen ersten Wert auf, wobei beim Bilden der zweiten Halbleiterschicht die erste Vorstufe und die zweite Vorstufe verwendet werden und das Verhältnis der Strömungsgeschwindigkeit der zweiten Vorstufe zu der Strömungsgeschwindigkeit der ersten Vorstufe einen zweiten Wert aufweist, wobei der zweite Wert größer als der erste Wert ist. In einer Ausführungsform weisen die erste Halbleiterschicht und die zweite Halbleiterschicht einen gleichen Dotierstoff auf, wobei eine Konzentration des Dotierstoffs in der zweiten Halbleiterschicht das Zehnfache oder mehr einer Konzentration des Dotierstoffs in der ersten Halbleiterschicht beträgt. In einer Ausführungsform werden beim Bilden der zweiten Halbleiterschicht V-förmige Dislokationen in der zweiten Halbleiterschicht gebildet.
  • In einer Ausführungsform umfasst eine Finnen-Feldeffekttransistor(FinFET)-Vorrichtung eine Finne, die über ein Substrat hinausragt; eine erste Gate-Struktur über der Finne; Abstandhalter an Seitenwänden der ersten Gate-Struktur; eine Source/Drain-Zone auf einer ersten Seite der ersten Gate-Struktur und in einer Aussparung der Finne, wobei die Source/Drain-Zone eine erste Halbleiterschicht umfasst, welche sich von einer oberen Fläche der Finne in einen Boden der Aussparung erstreckt, wobei ein erster Abschnitt der ersten Halbleiterschicht in der Nähe der oberen Fläche der Finne dicker ist als ein zweiter Abschnitt der ersten Halbleiterschicht in der Nähe des Bodens der Aussparung, wobei der zweite Abschnitt an die Aussparung formangepasst ist und die Dicke des zweiten Abschnitts im Wesentlichen gleichmäßig ist; und eine zweite Halbleiterschicht über der ersten Halbleiterschicht umfasst, welche die Aussparung füllt. In einer Ausführungsform umfasst die Source/Drain-Zone ferner V-förmige Dislokationen. In einer Ausführungsform umfassen die erste Halbleiterschicht und die zweite Halbleiterschicht einen gleichen Dotierstoff, wobei eine erste Konzentration des Dotierstoffs in der ersten Halbleiterschicht niedriger ist als eine zweite Konzentration des Dotierstoffs in der zweiten Halbleiterschicht.

Claims (19)

  1. Verfahren, umfassend: Bereitstellen eines Substrats (50), welches eine Gate-Struktur (75) über einer ersten Seite des Substrats (50) aufweist; Bilden einer Aussparung (63) in Nachbarschaft zu der Gate-Struktur (75); Bilden einer ersten Halbleiterschicht (65), welche einen Dotierstoff umfasst, in der Aussparung (63), wobei die erste Halbleiterschicht (65) nicht formangepasst ist, wobei die erste Halbleiterschicht (65) die Aussparung (63) auskleidet und sich von einem Boden der Aussparung (63) bis zu einem oberen Ende der Aussparung (63) erstreckt; und Bilden einer zweiten Halbleiterschicht (69), welche den Dotierstoff umfasst, in der Aussparung (63) und über der ersten Halbleiterschicht (65), wobei eine zweite Konzentration des Dotierstoffs in der zweiten Halbleiterschicht (69) höher ist als eine erste Konzentration des Dotierstoffs in der ersten Halbleiterschicht (65); wobei das Bilden der ersten Halbleiterschicht (65) umfasst: Abscheiden eines Halbleitermaterials (65'), welches den Dotierstoff umfasst, in der Aussparung (63); Bilden erster Abstandhalter (87) über Seitenwänden der Gate-Struktur (75), wobei die ersten Abstandhalter (87) an Endabschnitten (65E) des Halbleitermaterials (65') in der Nähe der ersten Seite des Substrats (50) angeordnet sind; und Durchführen eines Ätzverfahrens zum Entfernen von einigem des Halbleitermaterials (65'), wobei ein verbleibender Abschnitt des Halbleitermaterials (65') die erste Halbleiterschicht (65) bildet, wobei die ersten Abstandhalter (87) die Endabschnitte (65E) des Halbleitermaterials (65') so gegen das Ätzverfahren abschirmen, dass nach dem Ätzverfahren Abschnitte der ersten Halbleiterschicht (65) unter den ersten Abstandhaltern (87) eine erste Dicke (T2) aufweisen, die größer ist als eine zweite Dicke (T3) anderer Abschnitte der ersten Halbleiterschicht (65), wobei die anderen Abschnitte (65C) an die Aussparung (63) formangepasst sind und die zweite Dicke (T3) der anderen Abschnitte (65C) im Wesentlichen gleichmäßig ist.
  2. Verfahren nach Anspruch 1, wobei die zweite Konzentration das Zehnfache oder mehr der ersten Konzentration beträgt.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste Halbleiterschicht (65) und die zweite Halbleiterschicht (69) Silizium umfassen und der Dotierstoff Phosphor umfasst.
  4. Verfahren nach Anspruch 1 oder 2, wobei die erste Halbleiterschicht (65) und die zweite Halbleiterschicht (69) Siliziumgermanium umfassen und der Dotierstoff Bor umfasst.
  5. Verfahren nach Anspruch 1, wobei das Abscheiden des Halbleitermaterials (65') epitaxiales Anwachsen des Halbleitermaterials (65') in der Aussparung (63) umfasst.
  6. Verfahren nach Anspruch 1 oder 5, wobei das Durchführen des Ätzverfahrens Durchführen eines Trockenätzverfahrens umfasst.
  7. Verfahren nach Anspruch 6, wobei das Trockenätzverfahren ein Plasmaverfahren unter Verwendung von CF4 und O2 umfasst.
  8. Verfahren nach einem der Ansprüche 1 bis 7, ferner umfassend: Entfernen der ersten Abstandhalter (87) nach dem Bilden der ersten Halbleiterschicht (65); und Bilden zweiter Abstandhalter (89) über den Seitenwänden der Gate-Struktur (75) nach dem Entfernen der ersten Abstandhalter (87) und vor dem Bilden der zweiten Halbleiterschicht (69).
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Halbleiterschicht (65) einen ersten Abschnitt (65S) in der Nähe der ersten Seite des Substrats (50) aufweist, wobei der erste Abschnitt (65S) eine erste Dicke (T2) aufweist, die größer ist als eine zweite Dicke (T3) eines zweiten Abschnitts (65C) der ersten Halbleiterschicht (65), die zwischen der ersten Seite des Substrats (50) und einem Boden der Aussparung (63) angeordnet ist.
  10. Verfahren nach Anspruch 9, wobei die zweite Halbleiterschicht (65) die Aussparung (63) füllt und wobei Dislokationen (73) in der zweiten Halbleiterschicht (69) gebildet werden.
  11. Verfahren nach Anspruch 10, wobei die Dislokationen (73) eine V-Form bilden.
  12. Verfahren zum Bilden einer FinFET-Vorrichtung, wobei das Verfahren umfasst: Bilden einer Finne (64), die über ein Substrat (50) hinausragt; Bilden einer Gate-Struktur (75) über der Finne (64); Bilden einer Aussparung (63) in der Finne (64) in Nachbarschaft zu der Gate-Struktur (75); Abscheiden eines Halbleitermaterials (65') in der Aussparung (63), wobei das Halbleitermaterial (65) Seitenwände und einen Boden der Aussparung (63) auskleidet; Bilden eines ersten Abstandhalters (87) an einer Seitenwand der Gate-Struktur (75), wobei der erste Abstandhalter (87) einen Abschnitt (65E) des Halbleitermaterials (65') in der Nähe einer oberen Fläche (64T) der Finne (64) bedeckt; Ätzen des Halbleitermaterials (65'), wobei verbleibende Abschnitte des Halbleitermaterials (65') nach dem Ätzen eine erste Halbleiterschicht (65) bilden, wobei die erste Halbleiterschicht (65) einen ersten Abschnitt (65S) in der Nähe der oberen Fläche (64T) der Finne (64) und einen zweiten Abschnitt (65C) zwischen dem ersten Abschnitt (65S) und dem Boden der Aussparung (63) aufweist, wobei der erste Abschnitt (65S) eine erste Dicke (T2) aufweist, die größer ist als eine zweite Dicke (T3) des zweiten Abschnitts (65C), wobei der zweite Abschnitt (65C) an die Aussparung (63) formangepasst ist und die zweite Dicke (T3) des zweiten Abschnitts (65C) im Wesentlichen gleichmäßig ist; und Bilden einer zweiten Halbleiterschicht (69) in der Aussparung (63) und über der ersten Halbleiterschicht (65).
  13. Verfahren nach Anspruch 12, ferner umfassend: Entfernen des ersten Abstandhalters (87) nach dem Ätzen und Bilden eines zweiten Abstandhalters (89) an der Seitenwand der Gate-Struktur (75) vor dem Bilden der zweiten Halbleiterschicht (69).
  14. Verfahren nach Anspruch 12 oder 13, wobei beim Abscheiden des Halbleitermaterials (65') eine erste Vorstufe, die Silizium aufweist, und eine zweite Vorstufe verwendet wird, die einen Dotierstoff aufweist, und ein Verhältnis einer Strömungsgeschwindigkeit der zweiten Vorstufe zu einer Strömungsgeschwindigkeit der ersten Vorstufe einen ersten Wert aufweist, wobei beim Bilden der zweiten Halbleiterschicht (69) die erste Vorstufe und die zweite Vorstufe verwendet werden und das Verhältnis der Strömungsgeschwindigkeit der zweiten Vorstufe zu der Strömungsgeschwindigkeit der ersten Vorstufe einen zweiten Wert aufweist, wobei der zweite Wert größer als der erste Wert ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei die erste Halbleiterschicht (65) und die zweite Halbleiterschicht (69) einen gleichen Dotierstoff aufweisen, wobei eine Konzentration des Dotierstoffs in der zweiten Halbleiterschicht (69) das Zehnfache oder mehr einer Konzentration des Dotierstoffs in der ersten Halbleiterschicht (65) beträgt.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei beim Bilden der zweiten Halbleiterschicht (69) V-förmige Dislokationen (73) in der zweiten Halbleiterschicht (69) gebildet werden.
  17. FinFET-Vorrichtung, umfassend: eine Finne (64), die über ein Substrat (50) hinausragt; eine erste Gate-Struktur (75) über der Finne (64); Abstandhalter (87) an Seitenwänden der ersten Gate-Struktur (75); eine Source/Drain-Zone (67) auf einer ersten Seite der ersten Gate-Struktur (75) und in einer Aussparung (63) der Finne (64), wobei die Source/Drain-Zone (67) umfasst: eine erste Halbleiterschicht (65), welche sich von einer oberen Fläche (64T) der Finne (64) in die Aussparung (63) der Finne (64) und in Richtung des Substrats (50) erstreckt, wobei ein erster Abschnitt (65S) der ersten Halbleiterschicht (65) in der Nähe der oberen Fläche (64T) der Finne (64) dicker ist als ein zweiter Abschnitt (65C) der ersten Halbleiterschicht (65C) unterhalb der oberen Fläche (64T) der Finne (64), wobei der zweite Abschnitt (65C) zwischen dem ersten Abschnitt (65S) und dem Boden der Aussparung (63) angeordnet ist, und wobei der zweite Abschnitt (65C) an die Aussparung (63) formangepasst ist und die Dicke (T3) des zweiten Abschnitts (65C) im Wesentlichen gleichmäßig ist; und eine zweite Halbleiterschicht (69) über der ersten Halbleiterschicht (69).
  18. FinFET-Vorrichtung nach Anspruch 17, wobei die Source/Drain-Zone (67) ferner V-förmige Dislokationen (73) umfasst.
  19. FinFET-Vorrichtung nach Anspruch 17 oder 18, wobei die erste Halbleiterschicht (65) und die zweite Halbleiterschicht (69) einen gleichen Dotierstoff umfassen, wobei eine erste Konzentration des Dotierstoffs in der ersten Halbleiterschicht (65) niedriger ist als eine zweite Konzentration des Dotierstoffs in der zweiten Halbleiterschicht (69).
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