DE102017126881B4 - FinFET-Strukturen und Verfahren zu ihrer Ausbildung - Google Patents

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Abstract

Verfahren, Folgendes umfassend:Ausbilden einer ersten Rippe (64) und einer zweiten Rippe (64) über einem Substrat (50), wobei die zweite Rippe (64) der ersten Rippe (64) benachbart ist;Abscheiden eines Isolationsmaterials (62), welches die erste Rippe (64) und die zweite Rippe (64) umgibt, wobei ein erster Abschnitt des Isolationsmaterials (62) zwischen der ersten Rippe (64) und der zweiten Rippe (64) ist, wobei obere Abschnitte der ersten Rippe (64) und der zweiten Rippe (64) sich über einer oberen Oberfläche des Isolationsmaterials (62) erstrecken;Ausbilden einer Gatterstruktur entlang Seitenwänden und über oberen Oberflächen der ersten Rippe (64) und der zweiten Rippe (64);Vertiefen der ersten Rippe (64) und der zweiten Rippe (64) außerhalb der Gatterstruktur, um eine erste Vertiefung (76) in der ersten Rippe (64) und eine zweite Vertiefung (76) in der zweiten Rippe (64) auszubilden;expitaxiales Wachsen eines ersten Quellen-/Senkenmaterials (80), welches aus der ersten Vertiefung (76) der ersten Rippe (64) vorsteht und aus der zweiten Vertiefung (76) der zweiten Rippe (64) vorsteht;expitaxiales Wachsen eines zweiten Quellen-/Senkenmaterials (86) auf dem ersten Quellen-/Senkenmaterial (80), wobei das zweite Quellen-/Senkenmaterial (86) mit einer langsameren Rate auf äußersten Oberflächen der entgegengesetzten Enden des ersten Quellen-/Senkenmaterials (80) wächst als auf Oberflächen des ersten Quellen-/Senkenmaterials (80), welche sich zwischen den entgegengesetzten Enden des ersten Quellen-/Senkenmaterials (80) befinden, und wobei das zweite Quellen-/Senkenmaterial (86) eine höhere Dotierungskonzentration als das erste Quellen-/Senkenmaterial (80) aufweist;Vertiefen des ersten Abschnitts des Isolationsmaterials (62); undAbscheiden eines Gatter-Dichtungsabstandhalters (72) auf Seitenwänden der Gatterstruktur, wobei ein erster Abschnitt des Gatter-Dichtungsabstandhalters (72) auf dem ersten Abschnitt des Isolationsmaterials (62) zwischen der ersten Rippe (64) und der zweiten Rippe (64) ist, wobei der erste Abschnitt des Gatter-Dichtungsabstandhalters (72) zwischen dem ersten Abschnitt des Isolationsmaterials (62) und dem ersten Quellen-/Senkenmaterial (80) angeordnet ist.

Description

  • HINTERGRUND
  • Mit der Fortentwicklung der Halbleiterbranche im Streben nach größerer Packungsdichte, höherem Leistungsvermögen und geringeren Kosten zu Fertigungszentren der Nanotechnik haben Herausforderungen sowohl bei Herstellungs- als auch Entwurfsfragen zu der Entwicklung dreidimensionaler Entwürfe geführt, wie beispielsweise eines Rippen-Feldeffekttransistors (FinFET). Ein typischer FinFET wird mit ein dünnen vertikalen „Rippe“ (oder Rippenstruktur) angefertigt, welche sich aus einem Substrat erstreckt und beispielsweise durch Wegätzen eines Abschnitts einer Silizium-Schicht des Substrats ausgebildet wird. Der Kanal des FinFET ist in dieser vertikalen Rippe ausgebildet. Ein Gatter wird über (z. B. Umhüllen) der Rippe bereitgestellt. Mit einem Gatter auf beiden Seiten des Kanals wird eine Gattersteuerung des Kanals von beiden Seiten ermöglicht. Jedoch gibt es Herausforderungen bei einer Implementierung derartiger Merkmale und Prozesse bei der Halbleiterherstellung.
  • Relevanter Stand der Technik wird in den Schriften US 2016 / 0 293 717 A1 und US 2016 / 0 276 345 A1 gezeigt.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 9 und eine Struktur gemäß Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Gesichtspunkte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der normalen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Beispiel eines Rippen-Feldeffekttransistors (FinFET) in einer dreidimensionalen Ansicht.
    • 2 bis einschließlich 6A bis B, 7A bis 7B und 8 bis einschließlich 15 sind Querschnittsansichten von Zwischenstufen bei dem Herstellen von FinFET gemäß manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in unmittelbarem Kontakt ausgebildet sind, und sie kann auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal derartig ausgebildet sein können, dass das erste und das zweite Merkmal nicht in unmittelbarem Kontakt stehen können. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder Bezugszeichen bei den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und diktiert in sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Weiterhin können relative räumliche Begriffe, wie beispielsweise „unterhalb“, „unter“, „niedriger“, „über“, „höher“ und dergleichen, hier zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (Elementen) oder Merkmal (Merkmalen) zu beschreiben, wie in den Figuren illustriert. Diese relativen räumlichen Begriffe sind vorgesehen, verschiedene Orientierungen der Vorrichtung beim Gebrauch oder im Betrieb zusätzlich zu der Orientierung zu umfassen, welche in den Figuren dargestellt ist. Die Vorrichtung kann auf andere Weise orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die hier verwendeten relativen räumlichen Deskriptoren können dementsprechend ebenso interpretiert werden.
  • Rippen-Feldeffekttransistoren (FinFET) und Verfahren zum Ausbilden von ihnen sind gemäß verschiedenen Ausführungsformen bereitgestellt. Zwischenstufen des Ausbildens von FinFET sind illustriert. Manche hier diskutierte Ausführungsformen werden im Kontext von FinFET erörtert, welche unter Verwendung eines „Gatter-zuerst“-Prozesses ausgebildet werden. Bei anderen Ausführungsformen kann ein „Gatter-zuletzt“-Prozess (manchmal als Ersatzgatterprozess bezeichnet) verwendet werden. Einige Variationen der Ausführungsformen werden diskutiert. Durchschnittsfachleute verstehen unmittelbar andere Modifikationen, welche angefertigt werden können. Obwohl Verfahrensausführungsformen in einer bestimmten Reihenfolge erörtert werden, können verschiedene andere Verfahrensausführungsformen in beliebiger logischer Reihenfolge durchgeführt werden und können weniger oder mehr Schritte umfassen, welche hier beschrieben sind.
  • Bevor im Einzelnen auf die illustrierten Ausführungsformen eingegangen wird, werden bestimmte vorteilhafte Merkmale und Gesichtspunkte der vorliegenden offenbarten Ausführungsformen allgemein beschrieben. In allgemeinen Worten ist die vorliegende Offenbarung eine Halbleitervorrichtung und ein Verfahren zum Ausbilden dieser, um einen einfachen Verfahrensablauf bereitzustellen, um eine abgeflachte epitaxiale Quelle/Senke in einen FinFET für eine Verbesserung der Vorrichtung zu erzielen. Zusätzlich erhöht diese abgeflachte epitaxiale Quelle/Senke die Kontaktfläche, was den Kontaktwiderstand an dem Quellen-/Senkenbereich reduzieren kann. Die epitaxiale Quelle/Senke kann auch einen stärker dotierten Abschnitt aufweisen, welcher auch einen Kontaktwiderstand reduzieren und ein Vereinigen der epitaxialen Quelle/Senke erleichtern kann, welche auf benachbarten Rippen gewachsen wurde.
  • 1 illustriert ein Beispiel eines FinFET 30 in einer dreidimensionalen Ansicht. Der FinFET 30 umfasst eine Rippe 36 auf einem Substrat 32. Das Substrat 32 weist Isolationsbereiche 34 auf, und die Rippe 36 steht über benachbarten Isolationsbereichen 34 vor und zwischen ihnen. Ein Gatterdielektrikum 38 ist entlang Seitenwänden und über einer oberen Oberfläche der Rippe 36 angeordnet, und eine Gatterelektrode 40 ist über dem Gatterdielektrikum 38 angeordnet. Der Quellenbereich 42 und der Senkenbereich 44 sind auf gegenüberliegenden Seiten der Rippe 36 hinsichtlich des Gatterdielektrikums 38 und der Gatterelektrode 40 angeordnet. 1 illustriert weiterhin Referenzquerschnitte, welche in nachstehenden Figuren verwendet sind. Querschnitt A-A verläuft über einen Kanal, das Gatterdielektrikum 38 und die Gatterelektrode 40 des FinFET 30. Querschnitt B-B verläuft parallel zu Querschnitt A-A und verläuft über einen Quellen-/Senkenbereich 42. Zur Klarheit beziehen sich nachfolgende Figuren auf diese Referenzquerschnitte.
  • 2 bis einschließlich 15 sind Querschnittsansichten von Zwischenstufen bei dem Herstellen von FinFET gemäß einigen Ausführungsformen. 2 bis einschließlich 15 illustrieren einen FinFET, welcher dem FinFET 30 in 1 außer mehreren Rippen auf einer Kronenstruktur gleicht. 2 bis 5 illustrieren sowohl Querschnitt A-A als auch Querschnitt B-B. 6A und 7A illustrieren Querschnitt A-A, und 6B und 7B illustrieren Querschnitt B-B. 8 bis einschließlich 15 illustrieren Querschnitt B-B.
  • 2 illustriert ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat sein, wie beispielsweise ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-(SOI)-Substrat oder dergleichen, welche (z. B. mit einem p-leitenden oder einem n-leitenden Dotierungsstoff) dotiert sein können oder undotiert sein können. Das Substrat 50 kann ein Wafer sein, wie beispielsweise ein Silizium-Wafer. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, welches auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann beispielsweise eine Schicht mit vergrabenem Oxid (BOX-Schicht), eine Siliziumoxid-Schicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie beispielsweise ein mehrschichtiges oder Gradient-Substrat, können auch verwendet werden. Bei manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Das Substrat 50 kann integrierte Schaltungsvorrichtungen umfassen (nicht gezeigt). Wie Durchschnittsfachleute erkennen, kann eine breite Vielfalt von integrierten Schaltungsvorrichtungen, wie beispielsweise Transistoren, Dioden, Kondensatoren, Widerstände, dergleichen oder Kombinationen davon in und/oder auf dem Substrat 50 ausgebildet werden, um die strukturellen und funktionalen Anforderungen des Entwurfs für den FinFET zu erzeugen. Die integrierten Schaltungsvorrichtungen können unter Verwendung aller geeigneten Verfahren ausgebildet werden.
  • 2 illustriert weiterhin die Ausbildung einer Maskenschicht 52 über dem Substrat und das Strukturieren des Substrats 50 unter Verwendung der Maskenschicht 52, um einen strukturierten Abschnitt 54 des Substrats 50 auszubilden. Bei manchen Ausführungsformen ist die Maskenschicht 52 eine harte Maske und kann hier nachfolgend als harte Maske 52 bezeichnet werden. Die harte Maske 52 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonnitrid, dergleichen oder aus einer Kombination davon ausgebildet werden.
  • Bei manchen Ausführungsformen kann der strukturierte Abschnitt 54 des Substrats 50 durch Ätzen des Substrats 50 ausgebildet werden, welches außerhalb der strukturierten Maskenschicht 52 liegt. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie beispielsweise eine reaktive Ionenätzung (RIE), eine Neutralstrahlätzung (NBE), dergleichen oder eine Kombination davon. Die Ätzung kann anisotrop sein.
  • 3 illustriert die Ausbildung einer Kronenstruktur 58 und von Halbleiterstreifen 60 über der Kronenstruktur 58. Eine Maskenschicht 56 kann über dem strukturierten Abschnitt 54 des Substrats 50 ausgebildet und strukturiert werden. Bei manchen Ausführungsformen ist die Maskenschicht 56 eine harte Maske und kann hier nachfolgend als harte Maske 56 bezeichnet werden. Die harte Maske 56 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonnitrid, dergleichen oder aus einer Kombination davon ausgebildet werden.
  • Bei manchen Ausführungsformen können die Kronenstruktur 58 und die Halbleiterstreifen 60 durch Ätzen von Gräben in der harten Maske 56 und in dem strukturierten Abschnitt 54 des Substrats 50 ausgebildet werden. Die Halbleiterstreifen 60 können auch als Halbleiterrippen 60 bezeichnet werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie beispielsweise eine RIE, eine NBE, dergleichen oder eine Kombination davon. Die Ätzung kann anisotrop sein.
  • 4 illustriert die Ausbildung eines Isolationsmaterials zwischen benachbarten Halbleiterstreifen 60, um Isolationsbereiche 62 auszubilden. Das Isolationsmaterial kann ein Oxid, wie beispielsweise Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon, sein und kann durch eine chemische Dampfphasenabscheidung mit hoher Plasmadichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und Nachhärten, um es in ein anderes Material umzuwandeln, wie beispielsweise in ein Oxid), dergleichen oder eine Kombination davon, ausgebildet werden. Andere Isolationsmaterialien, welche durch jeden annehmbaren Prozess ausgebildet werden, können verwendet werden. Bei der illustrierten Ausführungsform ist das Isolationsmaterial Siliziumoxid, welches durch einen FCVD-Prozess ausgebildet wird. Ein Temperprozess kann durchgeführt werden, wenn das Isolationsmaterial einmal ausgebildet ist. Weiterhin kann in 4 ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), alles überschüssige Isolationsmaterial (und, wenn vorhanden, die harte Maske 56) entfernen und obere Oberflächen der Isolationsbereiche 62 und obere Oberflächen der Halbleiterstreifen 60 ausbilden, welche koplanar sind.
  • 5 illustriert das Vertiefen der Isolationsbereiche 62, um beispielsweise Bereiche oberflächennaher Isolationsgräben (STI) auszubilden. Die Isolationsbereiche 62 werden derartig vertieft, dass die oberen Abschnitte der Halbleiterstreifen 60 zwischen benachbarten Isolationsbereichen 62 vorstehen und Halbleiterrippen 64 ausbilden. Wie illustriert, verbleiben einige Abschnitte der Isolationsbereiche 62 oben auf der Kronenstruktur 58 zwischen den benachbarten Halbleiterrippen 64. Weiterhin können die oberen Oberflächen der Isolationsbereiche 62 eine ebene Oberfläche, wie illustriert, eine konvexe Oberfläche, eine konkave Oberfläche (wie beispielsweise Aufschüsselung) oder eine Kombination davon aufweisen. Die oberen Oberflächen der Isolationsbereiche 62 können durch eine geeignete Ätzung eben, konvex und/oder konkav ausgebildet werden. Die Isolationsbereiche 62 können unter Verwendung eines annehmbaren Ätzverfahrens abgetragen werden, wie beispielsweise durch eins, welches selektiv ist für das Material der Isolationsbereiche 62. Beispielsweise kann eine chemische Oxid-Entfernung unter Verwendung einer CERTAS®-Ätzung oder eines SICONI-Werkzeugs von Applied Materials oder verdünnter Fluorwasserstoffsäure (dHF) verwendet werden.
  • 6A und 6B illustrieren die Ausbildung einer Gatterstruktur über einem Abschnitt der Halbleiterrippen 64. 6A illustriert Querschnitt A-A, und 6B illustriert Querschnitt B-B, wie in 1 gezeigt. Eine dielektrische Schicht (nicht gezeigt) wird auf den Halbleiterrippen 64 und den Isolationsbereichen 62 ausgebildet. Die dielektrische Schicht kann beispielsweise Siliziumoxid, Siliziumnitrid, Vielfachschichten davon oder dergleichen sein und kann gemäß annehmbaren Verfahren abgeschieden oder thermisch gewachsen werden. Bei manchen Ausführungsformen kann die dielektrische Schicht ein High-k-Dielektrikumsmaterial sein, und bei diesen Ausführungsformen kann die dielektrische Schicht einen k-Wert größer als ungefähr 7,0 aufweisen, und sie kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Vielfachschichten davon und Kombinationen davon umfassen. Die Ausbildungsverfahren der dielektrischen Schicht können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), plasmagestütztes CVD (PECVD) und dergleichen umfassen.
  • Eine Gatterschicht (nicht gezeigt) wird über der dielektrischen Schicht ausgebildet, und über der Gatterschicht wird eine Maskenschicht (nicht gezeigt) ausgebildet. Die Gatterschicht kann über der dielektrischen Schicht abgeschieden werden und dann planarisiert werden, wie beispielsweise durch ein CMP. Die Maskenschicht kann über der Gatterschicht abgeschieden werden. Die Gatterschicht kann beispielsweise aus Polysilizium ausgebildet werden, obwohl auch andere Materialien verwendet werden können. Bei manchen Ausführungsformen kann die Gatterschicht ein metallenthaltendes Material umfassen, wie beispielsweise TiN, TaN, TaC, Co, Ru, Al, ihre Kombinationen oder Mehrfachschichten davon. Die Maskenschicht kann beispielsweise aus Siliziumnitrid oder dergleichen ausgebildet werden.
  • Nachdem die Schichten ausgebildet sind, kann die Maskenschicht unter Verwendung annehmbarer Fotolithografie- und Ätzverfahren strukturiert werden, um eine Maske 70 auszubilden. Die Struktur der Maske 70 kann dann durch ein annehmbares Ätzverfahren auf die Gatterschicht und die dielektrische Schicht übertragen werden, um ein Gatter 68 und ein Gatterdielektrikum 66 auszubilden. Das Gatter 68 und das Gatterdielektrikum 66 decken jeweilige Kanalbereiche der Halbleiterrippen 64 ab. Das Gatter 68 kann auch eine Längsrichtung im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Halbleiterrippen 64 aufweisen.
  • 7A und 7B illustrieren die Entfernung der Halbleiterrippen 64 außerhalb der Gatterstruktur. 7A illustriert Querschnitt A-A, und 7B illustriert Querschnitt B-B, wie in 1 gezeigt. Die Gatterstruktur kann während der Entfernung der Halbleiterrippen 64 als eine Maske verwendet werden und derartig, dass Vertiefungen 76 in den Halbleiterrippen 64 und/oder Isolationsbereichen 62 ausgebildet werden. Wie illustriert, verbleibt nach der Entfernung der Halbleiterrippen 64 mindestens ein Abschnitt der Isolationsbereiche 62 auf der oberen Oberfläche der Kronenstruktur 58 zwischen den benachbarten Halbleiterrippen 64.
  • Die Vertiefungen 76 können durch Ätzen unter Verwendung eines beliebigen annehmbaren Ätzprozesses ausgebildet werden, wie beispielsweise einer RIE, NBE, Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH), eines nassen Ätzmittels, welches in der Lage ist, Silizium mit guter Ätzselektivität zwischen Silizium und einem Material der Isolationsbereiche 62 und/oder dem Gatter-Dichtungsabstandhaltermaterial 72 zu ätzen, dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein. Bei manchen Ausführungsformen ist die obere Oberfläche der Kronenstruktur 58 freiliegend wie mindestens Abschnitte der Bodenflächen der Vertiefungen 76.
  • 8 illustriert das weitere Vertiefen der Isolationsbereiche 62, welche zwischen den Vertiefungen 76 angeordnet sind (wie zuvor in 7B gezeigt), um vertiefte Isolationsbereiche 62' auszubilden. (8 bis einschließlich 15 illustrieren Querschnitt B-B, wie in 1 und 7B gezeigt.) Die Isolationsbereiche 62 werden derartig vertieft, dass die oberen Oberflächen der vertieften Isolationsbereiche 62' durch eine geeignete Ätzung konkav ausgebildet werden können, wie in 8 gezeigt. Bei manchen Ausführungsformen werden die Isolationsbereiche 62 derartig geätzt, dass sich die vertieften Isolationsbereiche 62' auf eine bestimmte Höhe über die obere Oberfläche der Kronenstruktur 58 erstrecken, oder sie werden geätzt, um eine bestimmte Dicke aufzuweisen. Die Höhe oder Dicke der vertieften Isolationsbereiche 62' kann beispielsweise durch Steuern der Dauer des Ätzprozesses gesteuert werden. Bei manchen Ausführungsformen werden die Isolationsbereiche 62 derartig geätzt, dass die vertieften Isolationsbereiche 62' einen bestimmten Seitenwandwinkel θ zwischen dem Rand der konkaven Oberfläche und der Seitenwand aufweisen. Ein beispielhafter Seitenwandwinkel θ wird in einer in 8 gezeigten eingefügten Darstellung angegeben. Beispielsweise können die Isolationsbereiche 62 derartig geätzt werden, dass die vertieften Isolationsbereiche 62' einen bestimmten Seitenwandwinkel θ zwischen ungefähr 40° und ungefähr 80° aufweisen, wie beispielsweise einen Winkel θ von ungefähr 50°. Der Seitenwandwinkel θ kann beispielsweise durch Steuern der Selektivität des Ätzprozesses gesteuert werden. In manchen Fällen können die Höhe, die Dicke und/oder der Seitenwandwinkel der vertieften Isolationsbereiche 62' ausgewählt werden, um eine Gleichmäßigkeit der oberen Oberfläche der Quellen-/Senkenbereiche zu verbessern (nachfolgend beschrieben). Die Isolationsbereiche 62 können unter Verwendung eines annehmbaren Ätzverfahrens abgetragen werden, wie beispielsweise durch eins, welches selektiv ist für das Material der Isolationsbereiche 62. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein.
  • 9 illustriert die Ausbildung des Gatter-Dichtungsabstandhaltermaterials 72 auf freiliegenden Oberflächen von Isolationsbereichen 62 und einer Kronenstruktur 58. Das Gatter-Dichtungsabstandhaltermaterial 72 kann auch auf den Halbleiterrippen 64, dem Gatter 68 und der Maske 70 ausgebildet werden, um Gatter-Dichtungsabstandhalter (nicht gezeigt) auszubilden. Eine thermische Oxidation oder ein Abscheidungsprozess können das Gatter-Dichtungsabstandhaltermaterial 72 ausbilden. Bei manchen Ausführungsformen kann das Gatter-Dichtungsabstandhaltermaterial 72 aus einem Nitrid, wie beispielsweise Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonnitrid, dergleichen oder aus einer Kombination davon ausgebildet werden.
  • 10 illustriert das Ätzen des Gatter-Dichtungsabstandhaltermaterials 72. Das Gatter-Dichtungsabstandhaltermaterial 72 kann unter Verwendung eines anisotropen Ätzprozesses, wie beispielsweise eines trockenen Ätzprozesses, geätzt werden, um Abschnitte des Gatter-Dichtungsabstandhaltermaterials 72 außerhalb der Seitenwände der Gatterstrukturen zu entfernen. Das Gatter-Dichtungsabstandhaltermaterial 72, welches auf den Seitenwänden der Gatterstrukturen verbleibt, bildet Gatter-Dichtungsabstandhalter (nicht gezeigt) aus. Abschnitte des Gatter-Dichtungsabstandhaltermaterials 72 innerhalb der Vertiefungen 76 werden auch entfernt. Bei manchen Ausführungsformen verbleiben Abschnitte des Gatter-Dichtungsabstandhaltermaterials 72 auf den vertieften Isolationsbereichen 62', wie in 10 gezeigt. Die verbleibenden Abschnitte des Gatter-Dichtungsabstandhaltermaterials 72 auf den vertieften Isolationsbereichen 62' können konkave obere Oberflächen aufweisen, wie auch in 10 gezeigt. Bei manchen Ausführungsformen wird das Gatter-Dichtungsabstandhaltermaterial 72 geätzt, um eine bestimmte Form aufzuweisen, wie beispielsweise einen bestimmten Seitenwandwinkel. Bei manchen Ausführungsformen wird das Gatter-Dichtungsabstandhaltermaterial 72 geätzt, um sich auf eine bestimmte Höhe über die obere Oberfläche der vertieften Isolationsbereiche 62' zu erstrecken, oder wird geätzt, um eine bestimmte Dicke aufzuweisen. Bei manchen Ausführungsformen kann das Verhältnis der Dicke des Gatter-Dichtungsabstandhaltermaterials 72 zu der Dicke der vertieften Isolationsbereiche 62' zwischen ungefähr 0,3 und ungefähr 0,8 betragen. In manchen Fällen kann die Dicke oder die Form der vertieften Isolationsbereiche 62' oder des Gatter-Dichtungsabstandhaltermaterials 72 das nachfolgende Wachstum epitaxialer Quellen-/Senkenbereiche beeinflussen, welche in den Vertiefungen 76 ausgebildet werden (nachfolgend ausführlicher beschrieben). Dementsprechend kann die Dicke oder die Form der vertieften Isolationsbereiche 62' oder des Gatter-Dichtungsabstandhaltermaterials 72 ausgewählt werden, um eine Gleichmäßigkeit der oberen Oberfläche nachfolgend ausgebildeter epitaxialer Quellen-/Senkenbereiche zu verbessern.
  • 11 bis einschließlich 13 illustrieren die Ausbildung der Quellen-/Senkenbereiche. Bei manchen Ausführungsformen umfasst eine Ausbildung der Quellen-/Senkenbereiche mehrere distinkte Abscheidungsprozesse, und bei manchen Ausführungsformen umfasst eine Ausbildung der Quellen-/Senkenbereiche einen einzelnen Abscheidungsprozess, während welchem Abscheidungsparameter angepasst werden. Wie in 11 illustriert, wird ein erster Abscheidungsprozess durchgeführt, um eine erste epitaxiale Schicht 80 in den Vertiefungen 76 durch epitaxiales Wachsen eines Materials in den Vertiefungen 76 auszubilden. Die erste epitaxiale Schicht 80 kann durch einen Prozess ausgebildet werden, wie beispielsweise durch metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Wachstum (SEG), dergleichen oder eine Kombination davon. Wie in 11 illustriert, wächst die erste epitaxiale Schicht 80 aufgrund der Blockierung der vertieften Isolationsbereiche 62' und des Gatter-Dichtungsabstandhaltermaterials 72 zuerst vertikal in Vertiefungen 76, während dessen Dauer die epitaxiale Schicht nicht horizontal wächst. Nachdem die Vertiefungen 76 vollständig gefüllt sind, wächst die erste epitaxiale Schicht 80 sowohl vertikal als auch horizontal, wobei sie aus jeder Vertiefung 76 vorsteht. Bei manchen Ausführungsformen können die äußersten Oberflächen der ersten epitaxialen Schicht 80 im Wesentlichen (110)-orientiert sein. Beispielsweise können die äußersten Oberflächen äußerste Oberflächen der ersten epitaxialen Schicht 80 sein, welche einander abgewandt sind, oder sie können Oberflächen auf entgegengesetzten Enden der ersten epitaxialen Schicht 80 sein. Beispielsweise illustriert 11 Oberflächen auf entgegengesetzten Enden der ersten epitaxialen Schicht 80 als „Außenflächen“. Bei manchen Ausführungsformen können die Oberflächen der ersten epitaxialen Schicht 80 zwischen den äußersten Oberflächen im Wesentlichen (111)-orientierte oder (100)-orientierte Oberflächen umfassen oder eine Kombination aus (111)-orientierten und (100)-orientierten Oberflächen umfassen, wie in 11 illustriert. Wie in 11 illustriert, kann sich die erste epitaxiale Schicht 80 der benachbarten Halbleiterrippen 81 vereinigen, um eine kontinuierliche epitaxiale Schicht 80 auszubilden, obwohl sich in anderen Fällen eine oder mehrere der benachbarten Halbleiterrippen 81 nicht vereinigen müssen. Aufgrund der Blockierung der vertieften Isolationsbereiche 62' und des Gatter-Dichtungsabstandhaltermaterials 72 und auf der Kronenstruktur 58, können Hohlräume 82 zwischen den unteren Abschnitten der ersten epitaxialen Schicht 80 und der oberen Oberfläche des Gatter-Dichtungsabstandhaltermaterials 72 über der Kronenstruktur 58 ausgebildet werden.
  • Bei manchen beispielhaften Ausführungsformen, bei welchen der resultierende FinFET ein n-leitender FinFET ist, umfasst die erste epitaxiale Schicht 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), Phosphor-dotiertes Siliziumcarbon (SiCP) oder dergleichen. Bei alternativen beispielhaften Ausführungsformen, bei welchen der resultierende FinFET ein p-leitender FinFET ist, umfasst die erste epitaxiale Schicht 80 SiGe und einen p-leitenden Fremdstoff, wie beispielsweise Bor oder Indium. In manchen Fällen kann die erste epitaxiale Schicht 80 eine Fremdstoffkonzentration in einem Bereich von ungefähr 1∙1020 cm-3 bis ungefähr 1∙1021 cm-3 aufweisen . Bei manchen Ausführungsformen kann die erste epitaxiale Schicht 80 während des Wachstums in situ dotiert werden. Bei anderen Ausführungsformen ist die erste epitaxiale Schicht 80 undotiert.
  • Wie in 12 illustriert, wird ein zweiter Abscheidungsprozess durchgeführt, um eine zweite epitaxiale Schicht 86 über der ersten epitaxialen Schicht 80 auszubilden. Die zweite epitaxiale Schicht 86 kann durch einen Prozess ausgebildet werden, wie beispielsweise durch MOCVD, MBE, LPE, VPE, SEG, dergleichen oder eine Kombination davon. Die zweite epitaxiale Schicht 86 kann Siliziumkarbid (SiC), Siliziumphosphor (SiP), Phosphor-dotiertes Siliziumcarbon (SiCP) oder dergleichen umfassen. Bei manchen Ausführungsformen wird die zweite epitaxiale Schicht 86 unter Verwendung von SEG unter Verwendung mehrerer Vorstufen ausgebildet. Beispielsweise kann die zweite epitaxiale Schicht 86 unter Verwendung von Vorstufen ausgebildet werden, welche Dichlorsilan (DCS) als eine Wachstumsvorstufe und SiH4 und/oder HCl als Ätzvorstufen umfassen. Durch Einstellen der Vorstufenverhältnisse, der Ausbildungstemperatur und des Ausbildungsdrucks kann die zweite epitaxiale Schicht 86 selektiv über und zwischen den benachbarten Halbleiterrippen 81A der ersten epitaxialen Schicht 80 ausgebildet werden und auf den äußersten Oberflächen der ersten epitaxialen Schicht 80 nicht ausgebildet werden. Beispielsweise kann bei manchen Ausführungsformen die erste epitaxiale Schicht 80 im Wesentlichen (110)-orientierte äußerste Oberflächen und im Wesentlichen (111)-orientierte oder (100)-orientierte Oberflächen zwischen den äußersten Oberflächen aufweisen. Ein SEG-Prozess kann bevorzugt (110)-orientierte Kristallorientierungen gegenüber (100)-orientierten oder (111)-orientierten Kristallorientierungen ätzen, was zu einem reduzierten Wachstum der zweiten epitaxialen Schicht 86 auf den äußersten (110)-orientierten Oberflächen der ersten epitaxialen Schicht 80 führt. Auf diese Weise kann die Wachstumsrate der zweiten epitaxialen Schicht 86 auf äußersten Oberflächen der ersten epitaxialen Schicht 80 geringer sein als die Wachstumsrate der zweiten epitaxialen Schicht 86 auf anderen Oberflächen der ersten epitaxialen Schicht 80. Bei manchen Ausführungsformen kann die Temperatur zum Ausbilden der zweiten epitaxialen Schicht 86 in einem Bereich von ungefähr 600 °C bis ungefähr 750 °C liegen, und der Druck kann in einem Bereich von ungefähr 1,33 kPa bis ungefähr 79,99 kPa (ungefähr 10 Torr bis ungefähr 600 Torr) liegen.
  • In manchen Fällen kann selektives Wachsen der zweiten epitaxialen Schicht 86 über und zwischen den benachbarten Halbleiterrippen 81 ein Vereinigen zwischen den benachbarten Halbleiterrippen 81 erleichtern und kann auch eine im Wesentlichen ebene oder gleichmäßige obere Oberfläche der Quellen-/Senkenbereiche bereitstellen. In manchen Fällen kann die Ausbildung einer im Wesentlichen ebenen zweiten epitaxialen Schicht 86, wie hier beschrieben, eine bessere Qualität des elektrischen Kontakts zwischen der Silizid-Schicht 92 und der zweiten epitaxialen Schicht 86 ermöglichen (nachfolgend beschrieben). Die Ausbildung einer im Wesentlichen ebenen zweiten epitaxialen Schicht 86 kann auch ermöglichen, dass der FinFET weniger sensibel gegenüber Verarbeitungsvariationen oder Prozessdefekten ist, und kann auch eine Prozessreproduzierbarkeit verbessern. In manchen Fällen kann eine obere Oberfläche der zweiten epitaxialen Schicht 86 Höhenvariationen von weniger als ungefähr 5 nm aufweisen. In manchen Fällen kann eine obere Oberfläche der zweiten epitaxialen Schicht 86 zwischen ungefähr 30 nm und ungefähr 60 nm über dem Gatter-Dichtungsabstandhaltermaterial 72 sein, wie beispielsweise ungefähr 40 nm über dem Gatter-Dichtungsabstandhaltermaterial 72. In manchen Fällen kann eine obere Oberfläche der zweiten epitaxialen Schicht 86 zwischen ungefähr 3 nm und ungefähr 20 nm höher sein als eine obere Oberfläche einer Halbleiterrippe 81.
  • Bei manchen Ausführungsformen kann die zweite epitaxiale Schicht 86 teilweise oder ganz eine höhere Dotierung aufweisen als die erste epitaxiale Schicht 80. Beispielsweise können Abschnitte der zweiten epitaxialen Schicht 86 eine Fremdstoffkonzentration in einem Bereich von ungefähr 1∙1021 cm-3 bis ungefähr 5∙1021 cm-3 aufweisen . Bei manchen Ausführungsformen kann die zweite epitaxiale Schicht 86 während des Wachstums in situ dotiert werden. Bei manchen Ausführungsformen umfasst die zweite epitaxiale Schicht 86 SiP, welches eine relative hohe Phosphor-Dotierung aufweist. In manchen Fällen kann der Kontaktwiderstand des nachfolgend ausgebildeten Silizids durch Ausbilden der zweiten epitaxialen Schicht mit einer relativ hohen Dotierung reduziert werden (nachfolgend ausführlicher diskutiert). Bei manchen Ausführungsformen sind die Abschnitte der zweiten epitaxialen Schicht 86 mit der höchsten Dotierung zwischen den benachbarten Halbleiterrippen 81 angeordnet.
  • Bei manchen Ausführungsformen können die erste epitaxiale Schicht 80 und die zweite epitaxiale Schicht 86 in einem einzelnen kontinuierlichen epitaxialen Prozess ausgebildet werden. Bei anderen Ausführungsformen können diese epitaxiale Schichten in separaten Prozessen ausgebildet werden. Bei einer Ausführungsform, welche einen einzelnen kontinuierlichen Prozess verwendet, können die Verarbeitungsparameter des epitaxialen Prozesses (z. B. Prozessgasfluss, Temperatur, Druck usw.) variiert werden, um diese Strukturen mit den variierenden Materialzusammensetzungen auszubilden. Beispielsweise kann sich während der Epitaxie während der Ausbildung der ersten epitaxialen Schicht 80 die Flussrate der Vorstufen auf einer ersten Stufe befinden und kann auf eine zweite Stufe angepasst werden, wenn zu der Ausbildung der zweiten epitaxialen Schicht 86 gewechselt wird.
  • Wie in 13 illustriert, kann eine Deckschicht 88 über der zweiten epitaxialen Schicht 86 und der ersten epitaxialen Schicht 80 ausgebildet werden. Die Deckschicht 88 kann ein Material umfassen, wie beispielsweise SiP, SiGe, SiGeP oder dergleichen. Die Deckschicht 88 kann durch einen Prozess ausgebildet werden, wie beispielsweise durch MOCVD, MBE, LPE, VPE, SEG, dergleichen oder einer Kombination davon. Bei manchen Ausführungsformen wird die Deckschicht 88 unter Verwendung von SEG unter Verwendung mehrerer Vorstufen ausgebildet. Beispielsweise kann die Deckschicht 88 unter Verwendung von Vorstufen ausgebildet werden, welche Monogerman (GeH4), und/oder DCS als Wachstumsvorstufen und HCl als eine Ätzvorstufe umfassen. Bei manchen Ausführungsformen ist eine obere Oberfläche der zweiten epitaxialen Schicht 86 im Wesentlichen eben, und eine obere Oberfläche der Deckschicht 88, welche über der zweiten epitaxialen Schicht 88 ausgebildet wird, ist auch im Wesentlichen eben.
  • In 14 wird ein Zwischenschichtdielektrikum (ILD) 90 über der in 13 illustrierten Struktur abgeschieden. Das ILD 90 wird aus einem dielektrischen Material ausgebildet, wie beispielsweise Phosphorsilikat-Glas (PSG), Borsilikat-Glas (BSG), mit Bor dotiertes Phosphorsilikat-Glas (BPSG), undotiertes Silikat-Glas (USG) oder dergleichen, und kann durch jedes geeignete Verfahren abgeschieden werden, wie beispielsweise CVD, PECVD oder FCVD.
  • In 15 wird ein Kontakt 94 durch das ILD 90 ausgebildet. Die Öffnung für einen Kontakt 94 wird durch das ILD 90 hindurch ausgebildet. Die Öffnung kann unter Verwendung annehmbarer Fotolithografie- und Ätzverfahren ausgebildet werden. Bei manchen Ausführungsformen wird mindestens ein Abschnitt der Deckschicht 88 und/oder der zweiten epitaxialen Schicht 86 während der Ausbildung der Öffnung entfernt.
  • Dann kann eine Silizid-Schicht 92 über der zweiten epitaxialen Schicht 86 ausgebildet werden. Bei manchen Ausführungsformen wird die Silizid-Schicht 92 durch Abscheiden eines leitfähigen Materials und dann Durchführen eines Temperprozesses ausgebildet. Das leitfähige Material kann ein Material, wie beispielsweise Ti, Co, oder ein anderes Material sein. Beispielsweise kann eine Silizid-Schicht 92, welche TiSi2 umfasst, aus leitfähigem Ti-Material ausgebildet werden, oder eine Silizid-Schicht 92, welche CoSi2 umfasst, kann aus leitfähigem Co-Material ausgebildet werden. In manchen Fällen diffundiert etwas von dem Material der Deckschicht 88 in die Silizid-Schicht 92. Beispielsweise kann die Silizid-Schicht 92 in dem Fall, dass die Deckschicht 88 SiGe umfasst, Ge-Verunreinigungen aufweisen, welche aus der Deckschicht 88 eindiffundiert sind. In manchen Fällen kann das Vorhandensein von Ge in der Deckschicht 88 die Rate einer Silizidierung der Silizid-Schicht 92 erhöhen. In manchen Fällen kann ein Diffundieren von Ge in die Silizid-Schicht 92 ein De-Pinning des Fermi-Niveaus der Silizid-Schicht 92 an dem Quellen-/Senkenkontakt zwischen der Silizid-Schicht 92 und der zweiten epitaxialen Schicht 86 ermöglichen, was die Höhe der Schottky-Barriere des Quellen-/Senkenkontakts reduzieren kann und auch einen Kontaktwiderstand des Quellen-/Senkenkontakts reduziert.
  • Bei manchen Ausführungsformen kann Ausbilden einer zweiten epitaxialen Schicht 86, wie hier beschrieben, ermöglichen, dass die Silizid-Schicht 92 an einer größeren Höhe oberhalb der Halbleiterrippen 64 ausgebildet wird. Durch Ausbilden der Silizid-Schicht 92 weiter von den Halbleiterrippen 64 weg, wird die Chance reduziert, dass die Silizid-Schicht 92 mit dem Gatter 68 kurzgeschlossen wird. Auf diese Weise können der FinFET und insbesondere die Halbleiterrippen 64 weniger sensibel sein gegenüber Verarbeitungsvariationen oder Prozessdefekten. Bei manchen Ausführungsformen kann die Entfernung T1 zwischen der obersten der Halbleiterrippen 64 und der Silizid-Schicht 92 zwischen ungefähr 5 nm und ungefähr 20 nm betragen, wie beispielsweise ungefähr 10 nm.
  • Bei manchen Ausführungsformen kann die Verwendung einer stark dotierten zweiten epitaxialen Schicht 86 benachbart zu der Silizid-Schicht 92 einen Widerstand des Silizid-Epitaxie-Kontakts reduzieren. In einem Metall-Halbleiter-Übergang, wie beispielsweise dem Quellen-/Senkenkontakt zwischen der Silizid-Schicht 92 und der zweiten epitaxialen Schicht 86, ist der elektrische Widerstand umgekehrt proportional zu der Dotierungskonzentration des Halbleiters an oder nahe dem Übergang. Folglich kann eine höhere Dotierungskonzentration der zweiten epitaxialen Schicht 86 den Widerstand der Quellen-/Senkenkontakte des FinFET reduzieren. Auf diese Weise kann die Verwendung einer stark dotierten zweiten epitaxialen Schicht 86, wie hier beschrieben, einen Widerstand des Quellen-/Senkenkontakts reduzieren und auch den ION-Strom des FinFET erhöhen, was eine Effizienz des FinFET erhöhen kann.
  • In manchen Fällen wird in der Öffnung eine Auskleidung, wie beispielsweise eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Der Kontakt 94 wird dann innerhalb der Öffnung über der Silizid-Schicht 92 ausgebildet. Der Kontakt 94 kann das leitfähige Material umfassen, wie beispielsweise Kupfer, eine Kupfer-Legierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des ILD 90 zu entfernen.
  • Obwohl nicht explizit gezeigt, verstehen Durchschnittsfachleute unmittelbar, dass weitere Verarbeitungsschritte auf der Struktur in 15 durchgeführt werden können. Beispielsweise können über dem ILD 90 verschiedene Intermetalldielektrika (IMD) und ihre entsprechenden Metallisierungen ausgebildet werden. Weiterhin können Kontakte an die Gatterelektrode 68 durch überliegende dielektrische Schichten hindurch ausgebildet werden.
  • Weiterhin kann bei manchen Ausführungsformen ein „Gatter-zuletzt“-Prozess (manchmal als Ersatzgatterprozess bezeichnet) verwendet werden. Bei diesen Ausführungsformen können das Gatter 68 und das Gatterdielektrikum 66 als Dummy-Strukturen angesehen werden und werden während einer nachfolgenden Bearbeitung durch ein aktives Gatter und ein aktives Gatterdielektrikum entfernt und ersetzt.
  • Wie hier beschrieben, kann die Verwendung einer stark dotierten epitaxialen Schicht, welche im Wesentlichen zwischen benachbarten epitaxialen Rippen ausgebildet wird, die Wahrscheinlichkeit des Ausbildens einer vereinigten Quellen-/Senkenstruktur erhöhen. Ferner kann die stark dotierte epitaxiale Schicht derartig ausgebildet werden, dass die obere Oberfläche der Quellen-/Senkenstruktur im Wesentlichen eben oder gleichmäßig ist. Die stark dotierte epitaxiale Schicht kann auch ermöglichen, dass das Silizid weiter von den Rippen entfernt ausgebildet wird, und sie kann auch einen Widerstand der Quellen-/Senkenkontakte reduzieren.
  • Gemäß einer Ausführungsform umfasst ein Verfahren Ausbilden einer ersten Rippe und einer zweiten Rippe über einem Substrat, wobei die zweite Rippe der ersten Rippe benachbart ist, Abscheiden eines Isolationsmaterials, welches die erste Rippe und die zweite Rippe umgibt, wobei ein erster Abschnitt des Isolationsmaterials zwischen der ersten Rippe und der zweiten Rippe ist, obere Abschnitte der ersten Rippe und der zweiten Rippe sich über einer oberen Oberfläche des Isolationsmaterials erstrecken, Ausbilden einer Gatterstruktur entlang Seitenwänden und über oberen Oberflächen der ersten Rippe und der zweiten Rippe, Vertiefen der ersten Rippe und der zweiten Rippe außerhalb der Gatterstruktur, um eine erste Vertiefung in der ersten Rippe und eine zweite Vertiefung in der zweiten Rippe auszubilden, expitaxiales Wachsen eines ersten Quellen-/Senkenmaterials, welches aus der ersten Vertiefung der ersten Rippe vorsteht und aus der zweiten Vertiefung der zweiten Rippe vorsteht, und expitaxiales Wachsen eines zweiten Quellen-/Senkenmaterials auf dem ersten Quellen-/Senkenmaterial, wobei das zweite Quellen-/Senkenmaterial mit einer langsameren Rate auf äußersten Oberflächen der entgegengesetzten Enden des ersten Quellen-/Senkenmaterials wächst als auf Oberflächen des ersten Quellen-/Senkenmaterials, welche sich zwischen den entgegengesetzten Enden des ersten Quellen-/Senkenmaterials befinden, und wobei das zweite Quellen-/Senkenmaterial eine höhere Dotierungskonzentration als das erste Quellen-/Senkenmaterial aufweist. Bei einer Ausführungsform umfasst das Verfahren weiterhin Vertiefen des ersten Abschnitts des Isolationsmaterials. Bei einer Ausführungsform ist ein Abschnitt des zweiten Quellen-/Senkenmaterials mit der höchsten Dotierungsstoff-Konzentration des zweiten Quellen-/Senkenmaterials lateral zwischen dem ersten Quellen-/Senkenmaterial, welches aus der ersten Vertiefung der ersten Rippe vorsteht, und dem ersten Quellen-/Senkenmaterial lokalisiert, welches aus der zweiten Vertiefung der zweiten Rippe vorsteht. Bei einer Ausführungsform umfasst expitaxiales Wachsen des zweiten Quellen-/Senkenmaterials expitaxiales Wachsen von SiP. Bei einer Ausführungsform umfasst die Dotierungskonzentration des zweiten Quellen-/Senkenmaterials eine Phosphor-Konzentration. Bei einer Ausführungsform umfasst das Verfahren weiterhin Abscheiden eines Gatter-Dichtungsabstandhalters auf Seitenwänden der Gatterstruktur, wobei ein erster Abschnitt des Gatter-Dichtungsabstandhalters auf dem ersten Abschnitt des Isolationsmaterials zwischen der ersten Rippe und der zweiten Rippe ist, wobei der erste Abschnitt des Gatter-Dichtungsabstandhalters zwischen dem ersten Abschnitt des Isolationsmaterials und dem ersten Quellen-/Senkenmaterial angeordnet ist. Bei einer Ausführungsform umfasst das Verfahren weiterhin Ausbilden einer Deckschicht über dem zweiten Quellen-/Senkenmaterial. Bei einer Ausführungsform umfasst die Deckschicht Germanium. Bei einer Ausführungsform umfasst das Verfahren weiterhin Ausbilden eines Silizids über dem zweiten Quellen-/Senkenmaterial. Bei einer Ausführungsform kontaktiert das erste Quellen-/Senkenmaterial, welches aus der ersten Vertiefung der ersten Rippe vorsteht, das erste Quellen-/Senkenmaterial physikalisch, welches aus der zweiten Vertiefung der zweiten Rippe vorsteht.
  • Gemäß einer Ausführungsform umfasst ein Verfahren Ausbilden von Rippen auf einem Substrat, Ausbilden eines Isolationsbereichs, welcher die Rippen umgibt, wobei ein erster Abschnitt des Isolationsbereichs zwischen benachbarten Rippen ist, Ausbilden einer Gatterstruktur über den Rippen, Vertiefen von Abschnitten der Rippen, welche der Gatterstruktur benachbart sind, und Ausbilden von Quellen-/Senkenbereichen auf gegenüberliegenden Seiten der Gatterstruktur. Mindestens einer der Quellen-/Senkenbereiche erstreckt sich über den ersten Abschnitt des Isolationsbereichs. Ausbilden der Quellen-/Senkenbereiche umfasst Ausbilden erster epitaxialer Schichten auf den vertieften Abschnitten der Rippen unter Verwendung eines ersten epitaxialen Prozesses und Ausbilden einer zweiten epitaxialen Schicht, welche sich über die ersten epitaxialen Schichten erstreckt, unter Verwendung eines zweiten epitaxialen Prozesses, welcher von dem ersten epitaxialen Prozess verschieden ist, wobei der zweite epitaxiale Prozess Wachstum zwischen benachbarten ersten epitaxialen Schichten fördert und Wachstum auf den äußersten epitaxialen Schichten unterdrückt. Bei einer Ausführungsform sind benachbarte erste epitaxiale Schichten vereinigt. Bei einer Ausführungsform umfasst das Verfahren weiterhin Ausbilden einer Deckschicht über der zweiten epitaxialen Schicht. Bei einer Ausführungsform umfasst die Deckschicht Ge. Bei einer Ausführungsform umfasst Ausbilden des zweiten epitaxialen Prozesses Dotieren der zweiten epitaxialen Schicht mit einer höheren Dotierungsstoff-Konzentration als der ersten epitaxialen Schichten. Bei einer Ausführungsform ist eine obere Oberfläche der zweiten epitaxialen Schicht eben.
  • Gemäß einer Ausführungsform umfasst eine Struktur eine erste Rippe über einem Substrat und eine zweite Rippe über dem Substrat, wobei die zweite Rippe der ersten Rippe benachbart ist. Die Struktur umfasst auch einen Isolationsbereich, welcher die erste Rippe und die zweite Rippe umgibt, wobei ein erster Abschnitt des Isolationsbereichs zwischen der ersten Rippe und der zweiten Rippe ist. Die Struktur umfasst auch eine Gatterstruktur entlang Seitenwänden und über oberen Oberflächen der ersten Rippe und der zweiten Rippe, wobei die Gatterstruktur Kanalbereiche in der ersten Rippe und in der zweiten Rippe definiert. Die Struktur umfasst auch einen Quellen-/Senkenbereich auf der ersten Rippe und auf der zweiten Rippe, welche der Gatterstruktur benachbart sind, wobei der Quellen-/Senkenbereich einen zweiten epitaxialen Bereich über einem ersten epitaxialen Bereich umfasst und wobei der zweite epitaxiale Bereich eine höhere Dotierungskonzentration aufweist als der erste epitaxiale Bereich. Die Struktur umfasst auch ein Silizid über dem Quellen-/Senkenbereich. Bei einer Ausführungsform beträgt eine vertikale Entfernung zwischen einer oberen Oberfläche der ersten Rippe und einer unteren Oberfläche des Silizids zwischen ungefähr 5 nm bis ungefähr 20 nm. Bei einer Ausführungsform umfasst der Quellen-/Senkenbereich SiP. Bei einer Ausführungsform umfasst das Silizid TiSi2.

Claims (18)

  1. Verfahren, Folgendes umfassend: Ausbilden einer ersten Rippe (64) und einer zweiten Rippe (64) über einem Substrat (50), wobei die zweite Rippe (64) der ersten Rippe (64) benachbart ist; Abscheiden eines Isolationsmaterials (62), welches die erste Rippe (64) und die zweite Rippe (64) umgibt, wobei ein erster Abschnitt des Isolationsmaterials (62) zwischen der ersten Rippe (64) und der zweiten Rippe (64) ist, wobei obere Abschnitte der ersten Rippe (64) und der zweiten Rippe (64) sich über einer oberen Oberfläche des Isolationsmaterials (62) erstrecken; Ausbilden einer Gatterstruktur entlang Seitenwänden und über oberen Oberflächen der ersten Rippe (64) und der zweiten Rippe (64); Vertiefen der ersten Rippe (64) und der zweiten Rippe (64) außerhalb der Gatterstruktur, um eine erste Vertiefung (76) in der ersten Rippe (64) und eine zweite Vertiefung (76) in der zweiten Rippe (64) auszubilden; expitaxiales Wachsen eines ersten Quellen-/Senkenmaterials (80), welches aus der ersten Vertiefung (76) der ersten Rippe (64) vorsteht und aus der zweiten Vertiefung (76) der zweiten Rippe (64) vorsteht; expitaxiales Wachsen eines zweiten Quellen-/Senkenmaterials (86) auf dem ersten Quellen-/Senkenmaterial (80), wobei das zweite Quellen-/Senkenmaterial (86) mit einer langsameren Rate auf äußersten Oberflächen der entgegengesetzten Enden des ersten Quellen-/Senkenmaterials (80) wächst als auf Oberflächen des ersten Quellen-/Senkenmaterials (80), welche sich zwischen den entgegengesetzten Enden des ersten Quellen-/Senkenmaterials (80) befinden, und wobei das zweite Quellen-/Senkenmaterial (86) eine höhere Dotierungskonzentration als das erste Quellen-/Senkenmaterial (80) aufweist; Vertiefen des ersten Abschnitts des Isolationsmaterials (62); und Abscheiden eines Gatter-Dichtungsabstandhalters (72) auf Seitenwänden der Gatterstruktur, wobei ein erster Abschnitt des Gatter-Dichtungsabstandhalters (72) auf dem ersten Abschnitt des Isolationsmaterials (62) zwischen der ersten Rippe (64) und der zweiten Rippe (64) ist, wobei der erste Abschnitt des Gatter-Dichtungsabstandhalters (72) zwischen dem ersten Abschnitt des Isolationsmaterials (62) und dem ersten Quellen-/Senkenmaterial (80) angeordnet ist.
  2. Verfahren nach Anspruch 1, wobei ein Abschnitt des zweiten Quellen-/Senkenmaterials (86) mit der höchsten Dotierungsstoff-Konzentration des zweiten Quellen-/Senkenmaterials (86) lateral zwischen dem ersten Quellen-/Senkenmaterial (80), welches aus der ersten Vertiefung (76) der ersten Rippe (64) vorsteht, und dem ersten Quellen-/Senkenmaterial (80) lokalisiert ist, welches aus der zweiten Vertiefung (76) der zweiten Rippe (64) vorsteht.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei expitaxiales Wachsen des zweiten Quellen-/Senkenmaterials (86) expitaxiales Wachsen von SiP umfasst.
  4. Verfahren nach Anspruch 3, wobei die Dotierungskonzentration des zweiten Quellen-/Senkenmaterials (86) eine Phosphor-Konzentration umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend Ausbilden einer Deckschicht über dem zweiten Quellen-/Senkenmaterial (86).
  6. Verfahren nach Anspruch 5, wobei die Deckschicht Germanium umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend Ausbilden eines Silizids über dem zweiten Quellen-/Senkenmaterial (86).
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Quellen-/Senkenmaterial (80), welches aus der ersten Vertiefung (76) der ersten Rippe (64) vorsteht, das erste Quellen-/Senkenmaterial (80) physikalisch kontaktiert, welches aus der zweiten Vertiefung (76) der zweiten Rippe (64) vorsteht.
  9. Verfahren, Folgendes umfassend: Ausbilden von Rippen (64) auf einem Substrat (50); Ausbilden eines Isolationsbereichs (62), welcher die Rippen (64) umgibt, wobei ein erster Abschnitt des Isolationsbereichs (62) zwischen benachbarten Rippen (64) ist; Ausbilden einer Gatterstruktur über den Rippen (64); Vertiefen von Abschnitten der Rippen (64), welche der Gatterstruktur benachbart sind; und Ausbilden von Quellen-/Senkenbereichen auf gegenüberliegenden Seiten der Gatterstruktur, wobei sich mindestens einer der Quellen-/Senkenbereiche über den ersten Abschnitt des Isolationsbereichs (62) erstreckt, wobei das Ausbilden von Quellen-/Senkenbereichen Folgendes umfasst: Ausbilden erster epitaxialer Schichten (80) auf den vertieften Abschnitten der Rippen (64) unter Verwendung eines ersten epitaxialen Prozesses; Ausbilden einer zweiten epitaxialen Schicht (86), welche sich über die ersten epitaxialen Schichten (80) erstreckt, unter Verwendung eines zweiten epitaxialen Prozesses (86), welcher von dem ersten epitaxialen Prozess verschieden ist, wobei der zweite epitaxiale Prozess Wachstum zwischen benachbarten ersten epitaxialen Schichten (80) fördert und Wachstum auf den äußersten epitaxialen Schichten unterdrückt; Vertiefen des ersten Abschnitts des Isolationsbereichs (62) zwischen benachbarten Rippen (64); und Abscheiden eines Gatter-Dichtungsabstandhalters (72) auf Seitenwänden der Gatterstruktur, wobei ein erster Abschnitt des Gatter-Dichtungsabstandhalters (72) auf dem ersten Abschnitt des Isolationsbereichs (62) zwischen benachbarten Rippen (64) ist, wobei der erste Abschnitt des Gatter- Dichtungsabstandhalters (72) zwischen dem ersten Abschnitt des Isolationsbereichs (62) und den ersten epitaxialen Schichten (80) angeordnet ist.
  10. Verfahren nach Anspruch 9, wobei benachbarte erste epitaxiale Schichten (80) vereinigt sind.
  11. Verfahren nach Anspruch 9 oder 10, weiterhin umfassend Ausbilden einer Deckschicht über der zweiten epitaxialen Schicht (86).
  12. Verfahren nach Anspruch 11, wobei die Deckschicht Germanium umfasst.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei das Ausbilden des zweiten epitaxialen Prozesses ein Dotieren der zweiten epitaxialen Schicht (86) mit einer höheren Dotierungsstoff-Konzentration als der ersten epitaxialen Schichten (80) umfasst.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei eine obere Oberfläche der zweiten epitaxialen Schicht (86) eben ist.
  15. Struktur, Folgendes umfassend: eine erste Rippe (64) über einem Substrat (50); eine zweite Rippe (64) über dem Substrat (50), wobei die zweite Rippe (64) der ersten Rippe (64) benachbart ist; einen Isolationsbereich (62), welcher die erste Rippe (64) und die zweite Rippe (64) umgibt, wobei ein erster Abschnitt des Isolationsbereichs (62) zwischen der ersten Rippe (64) und der zweiten Rippe (64) ist; eine Gatterstruktur entlang Seitenwänden und über oberen Oberflächen der ersten Rippe (64) und der zweiten Rippe (64), wobei die Gatterstruktur Kanalbereiche in der ersten Rippe (64) und in der zweiten Rippe (64) definiert; einen Quellen-/Senkenbereich auf der ersten Rippe (64) und auf der zweiten Rippe (64), welche der Gatterstruktur benachbart sind, wobei der Quellen-/Senkenbereich einen zweiten epitaxialen Bereich (86) über einem ersten epitaxialen Bereich (80) umfasst, wobei der zweite epitaxiale Bereich (86) eine höhere Dotierungskonzentration aufweist als der erste epitaxiale Bereich (80); ein Silizid über dem Quellen-/Senkenbereich, wobei der erste Abschnitt des Isolationsbereichs (62, 62') zwischen der ersten Rippe (64) und der zweiten Rippe (64) eine obere Oberfläche hat, die konkav ausgebildet ist; und einen Gatter-Dichtungsabstandhalter (72) auf Seitenwänden der Gatterstruktur, wobei ein erster Abschnitt des Gatter-Dichtungsabstandhalters (72) auf dem ersten Abschnitt des Isolationsbereichs (62) zwischen der ersten Rippe (64) und der zweiten Rippe (64) ist, wobei der erste Abschnitt des Gatter- Dichtungsabstandhalters (72) zwischen dem ersten Abschnitt des Isolationsbereichs (62) und dem ersten epitaxialen Bereich (80) angeordnet ist.
  16. Struktur nach Anspruch 15, wobei eine vertikale Entfernung zwischen einer oberen Oberfläche der ersten Rippe (64) und einer unteren Oberfläche des Silizids zwischen ungefähr 5 nm bis ungefähr 20 nm beträgt.
  17. Struktur nach Anspruch 15 oder 16, wobei der Quellen-/Senkenbereich SiP umfasst.
  18. Struktur nach einem der vorhergehenden Ansprüche 15 bis 17, wobei das Silizid TiSi2 umfasst.
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