DE102020124631B4 - Mehrschichtiger isolierfilmstapel und verfahren zu seiner herstellung - Google Patents

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Abstract

Verfahren (1000) zum Bilden einer Halbleitervorrichtung (30, 100), das Folgendes umfasst:
Bilden (1010) einer Gate-Struktur (97B) über einer Finne (64), wobei die Finne (64) über einem Substrat (50) nach oben vorsteht,
Bilden (1020) einer Öffnung (141) in der Gate-Struktur (97B),
Bilden (1030) einer ersten Dielektrikumschicht (126) entlang von Seitenwänden (141S, 141S') und einem Boden der Öffnung (141), wobei die erste Dielektrikumschicht (126) nicht konform ist, wobei die erste Dielektrikumschicht (126) in der Nähe einer oberen Fläche der Gate-Struktur (97B) distal zum Substrat (50) eine erste Dicke (T1) und in der Nähe des Bodens der Öffnung (141) eine zweite Dicke (T2) aufweist, wobei die erste Dicke (T1) größer ist als die zweite Dicke (T2), und
Bilden (1040) einer zweiten Dielektrikumschicht (128) auf der ersten Dielektrikumschicht (126) zum Füllen der Öffnung (141), wobei die erste Dielektrikumschicht (126) aus einem ersten dielektrischen Material und die zweite Dielektrikumschicht (128) aus einem zweiten dielektrischen Material gebildet wird, das sich von dem ersten dielektrischen Material unterscheidet, wobei in der ersten Dielektrikumschicht (126) in der Nähe des Bodens der Öffnung (141) ein Luftspalt (131) gebildet wird.

Description

  • HINTERGRUND
  • Die Halbleiterbranche hat aufgrund ständiger Verbesserungen bei der Integrationsdichte einer Vielfalt elektronischer Bauteile (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) starkes Wachstum erfahren. Diese Verbesserung bei der Integrationsdichte entstand zum größten Teil durch eine zunehmende Verringerung der minimalen Strukturelementgröße, wodurch sich mehr Bauteile in einen bestimmten Bereich integrieren lassen.
  • Finnen-Feldeffekttransistor-Bauelemente (FinFET - Fin Field-Effect Transistor) werden immer häufiger in integrierten Schaltungen verwendet. FinFET-Bauelemente besitzen eine dreidimensionale Struktur, die eine von einem Substrat vorstehende Halbleiterfinne umfasst. Eine Gate-Struktur, die so konfiguriert ist, dass sie das Fließen von Ladungsträgern in einer Leiterbahn des FinFET-Bauelements beeinflusst, umgibt die Halbleiterfinne. Bei einem Tri-Gate-FinFET-Bauelement umgibt die Gate-Struktur drei Seiten der Halbleiterfinne und bildet so auf drei Seiten davon Leiterbahnen.
  • Zum Stand der Technik wird auf die US 2019 / 0 157 090 A1 , die US 2019 / 0 165 155 A1 , die US 2020 / 0 185 266 A1 , die DE 10 2018 106 170 A1 , die US 2019 / 0 305 099 A1 , und die US 2019 / 0 237 557 A1 verwiesen. Die US 2019 / 0 157 090 A1 beschreibt ein Verfahren zum Bilden einer Halbleiterstruktur umfassend das Bilden eines Metallgatestapels über einem Material mit flacher Grabenisolation (STI) in einem Halbleitersubstrat, das Bilden eines Zwischenschichtdielektrikums über dem STI-Material und das Aussparen des Zwischenschichtdielektrikums auf eine Höhe, die niedriger als eine obere Oberfläche des Metallgatestapels iat, um eine Helmstruktur über dem vertieften Zwischenschichtdielektrikum zu bilden, wobei nach dem Bilden der Helmstruktur der Metallgatestapel bis zum Erreichen des STI-Materials geätzt wird.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten nachvollziehen, wenn die nachfolgende ausführliche Beschreibung zusammen mit den beiliegenden Figuren studiert wird. Es sei angemerkt, dass diverse Elemente der in der Branche üblichen Praxis entsprechend nicht maßstabsgerecht dargestellt sind. Die Maße für die diversen Elemente können zum Zwecke der Veranschaulichung vielmehr beliebig vergrößert oder verringert sein.
    • 1 ist eine Perspektivansicht eines Finnen-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • Die 2 bis 5, 6A bis 6C, 7A bis 7D, 8A, 8B, 9A, 9B, 10A, 10B, 11A und 11B stellen verschiedene Ansichten eines FinFET-Bauelements in verschiedenen Fertigungsphasen gemäß einer Ausführungsform dar.
    • 12 stellt eine Querschnittsansicht eines FinFET-Bauelements gemäß einer weiteren Ausführungsformen dar.
    • Die 13A, 13B, 14A, 14B und 15 stellen Querschnittsansichten eines FinFET-Bauelements in verschiedenen Fertigungsphasen gemäß einer weiteren Ausführungsform dar.
    • 16 stellt eine Querschnittsansicht eines FinFET-Bauelements gemäß noch einer weiteren Ausführungsform dar.
    • 17 stellt ein Ablaufdiagramm für ein Verfahren zum Fertigen eines Halbleiterbauelements gemäß einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für das Umsetzen verschiedener Merkmale der Erfindung. Nachfolgend werden zur Vereinfachung der vorliegenden Offenbarung bestimmte Beispiele für Komponenten und Anordnungen beschrieben. In der nachfolgenden Beschreibung können zum Ausbilden eines ersten Elements auf oder an einem zweiten Element beispielsweise Ausführungsformen gehören, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, sowie Ausführungsformen, bei denen zwischen dem ersten und dem zweiten Element zusätzliche Elemente ausgebildet sein können, so dass sich das erste und das zweite Element möglicherweise nicht in direktem Kontakt befinden.
  • Begriffe mit räumlichem Bezug, wie „unterhalb“, „unter“, „unterejr“, „oberhalb“, „über“, „obere/r“ und dergleichen können hier ferner zwecks Vereinfachung der Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen verwendet werden, wie in den Figuren dargestellt ist. Die Begriffe mit räumlichem Bezug sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung andere Ausrichtungen des Bauelements im Gebrauch oder Betrieb mit erfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderer Ausrichtung) ausgerichtet sein, und die hier verwendeten Deskriptoren mit räumlichem Bezug können ebenso dementsprechend interpretiert werden. Sofern nichts anderes angegeben ist, bezieht sich die gleiche oder eine ähnliche Zahl in unterschiedlichen Figuren in der gesamten Erläuterung auf das gleiche oder ein ähnliches Element, das durch das gleiche oder ein ähnliches Bildungsverfahren unter Verwendung eines oder mehrerer gleicher oder ähnlicher Materialien gebildet wird. Darüber hinaus stellen Figuren mit der gleichen Ziffer, aber unterschiedlichen Buchstaben (z.B. 8A und 8B) unterschiedliche Ansichten (z.B. Querschnittsansichten entlang verschiedener Querschnitte) des gleichen Bauelements in der gleichen Fertigungsphase dar.
  • Ausführungsformen der vorliegenden Offenbarung werden im Zusammenhang mit dem Bilden eines mehrschichtigen Isolierfilmstapels als lückenfüllende Dielektrikumstruktur erläutert. Die offenbarten Ausführungsformen werden zwar beispielhaft bei der FEOL-Bearbeitung (FEOL - Front End of Line) der Finnen-Feldeffekttransistorbauelemente (FinFET-Bauelemente) erläutert, Prinzipien der offenbarten Ausführungsformen können jedoch bei anderen Bauelementtypen (z.B. planaren Bauelementen) und/oder in anderen Fertigungsphasen, wie der BEOL-Bearbeitung (BEOL - Back End of Line), zum Einsatz kommen.
  • Bei manchen Ausführungsformen wird zum Füllen einer Lücke oder einer Öffnung wie einer Öffnung, die bei einem Metall-Gate-Schneidprozess zwei Metall-Gates trennt, ein mehrschichtiger Isolierfilmstapel gebildet. Der mehrschichtige Isolierfilmstapel weist eine erste Dielektrikumschicht (z.B. SiN) auf, die Seitenwände und einen Boden der Öffnung auskleidet. Die erste Dielektrikumschicht ist nicht konform und am oberen Teil der Öffnung dicker als am Boden der Öffnung. Auf der ersten Dielektrikumschicht wird zum Füllen der Öffnung eine zweite Dielektrikumschicht (z.B. SiO2) gebildet, die eine geringere Dielektrizitätskonstante aufweist als die erste Dielektrikumschicht. Bei manchen Ausführungsformen wird die erste Dielektrikumschicht vor dem Bilden der zweiten Dielektrikumschicht über einen Plasmaprozess zum Behandeln eines unteren Teils der ersten Dielektrikumschicht bearbeitet, und der behandelte untere Teil der ersten Dielektrikumschicht wird über einen Nassätzprozess entfernt, um die festen Ladungen in der zweiten Dielektrikumschicht am Boden der Öffnung zu reduzieren und mehr Platz für das Bilden der zweiten Dielektrikumschicht zu gewinnen. Die offenbarten Ausführungsformen reduzieren die Gesamtdielektrizitätskonstante des mehrschichtigen Isolierfilmstapels und somit die RC-Verzögerung. Die nicht konforme erste Dielektrikumschicht kann ferner dazu beitragen, die Parasitärkapazität zwischen benachbarten Metall-Gates auszugleichen und so eine Schwankung der Schwellenspannung zu reduzieren. Darüber hinaus lässt sich durch Reduzieren der festen Ladungen am Boden der Öffnung vorteilhafterweise der Kriechverlust des Bauelements reduzieren.
  • 1 stellt ein Beispiel für einen FinFET 30 in einer Perspektivansicht dar. Der FinFET 30 weist ein Substrat 50 und eine über dem Substrat 50 nach oben vorstehende Finne 64 auf. Auf gegenüberliegenden Seiten der Finne 64 werden Isolationsbereiche 62 gebildet, wobei die Finne 64 über den Isolationsbereichen 62 nach oben vorsteht. An Seitenwänden und auf einer oberen Fläche der Finne 64 befindet sich ein Gate-Dielektrikum 66 und auf dem Gate-Dielektrikum 66 eine Gate-Elektrode 68. In der Finne 80 und auf gegenüberliegenden Seiten des Gate-Dielektrikums 66 und der Gate-Elektrode 68 befinden sich Source-Drain-Gebiete 80. 1 stellt ferner Referenzquerschnitte dar, die in nachfolgenden Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 68 des FinFET 30. Der Querschnitt A-A verläuft im rechten Winkel zum Querschnitt B-B und entlang einer Längsachse der Finne 64 und beispielsweise in einer Richtung eines Stromflusses zwischen den Source-Drain-Gebieten 80. Querschnitt C-C verläuft parallel zu Querschnitt B-B und quer durch das Source-Drain-Gebiet 80. Nachfolgende Figuren beziehen sich zum Zwecke der Übersichtlichkeit auf diese Referenzquerschnitte.
  • Die 2 bis 5, 6A bis 6C, 7A bis 7D, 8A, 8B, 9A, 9B, 10A, 10B, 11A und 11B stellen verschiedene Ansichten eines FinFET-Bauelements 100 in verschiedenen Fertigungsphasen gemäß einer Ausführungsform dar. Das FinFET-Bauelement 100 ähnelt dem FinFET 30 in 1, weist jedoch mehrere Finnen und Gate-Strukturen auf. Die 2 bis 5 stellen Querschnittsansichten des FinFET-Bauelements 100 entlang Querschnitt B-B dar. 6A stellt eine Querschnittsansicht des FinFET-Bauelements 100 entlang Querschnitt A-A dar, und die 6B und 6C stellen Querschnittsansichten entlang Querschnitt C-C dar. 7A stellt eine Querschnittsansicht des FinFET-Bauelements 100 entlang Querschnitt A-A, 7B eine Draufsicht auf das FinFET-Bauelement 100, 7C eine Querschnittsansicht entlang Querschnitt B-B und 7D eine Querschnittsansicht entlang Querschnitt C-C dar. Die 8A, 9A, 10A und 11B stellen Querschnittsansichten entlang Querschnitt B-B, die 8B, 9B, 10B Querschnittsansichten entlang Querschnitt C-C und 11A eine Querschnittsansicht entlang Querschnitt A-A dar.
  • 2 stellt eine Querschnittsansicht eines Substrats 50 dar. Bei dem Substrat 50 kann es sich um ein Halbleitersubstrat wie einen Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI - Semiconductor on Insulator) oder dergleichen handeln, das (z.B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Bei dem Substrat 50 kann es sich um einen Wafer wie einen Silizium-Wafer handeln. Ein SOI-Substrat weist in der Regel eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolatorschicht ausgebildet ist. Bei der Isolatorschicht kann es sich beispielsweise um eine vergrabene Oxidschicht (BOX - buried oxide), eine Siliziumoxidschicht oder dergleichen handeln. Die Isolatorschicht wird auf einem Substrat, in der Regel einem Silizium- oder einem Glassubstrat, bereitgestellt. Es können auch andere Substrate, wie ein mehrschichtiges oder Gradient-Substrat, verwendet werden. Bei manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter wie Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen davon enthalten.
  • In 3 wird das in 2 gezeigte Substrat 50 zum Beispiel mithilfe von Fotolithografie und Ätztechniken strukturiert. So wird zum Beispiel eine Maskenschicht, wie eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, auf dem Substrat 50 gebildet. Bei der Pad-Oxidschicht 52 kann es sich um einen Dünnfilm aus Siliziumoxid handeln, der zum Beispiel mithilfe eines thermischen Oxidationsprozesses gebildet wird. Die Pad-Oxidschicht 56 kann als Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 und als Ätzstoppschicht zum Ätzen der Pad-Nitridschicht 56 dienen. Bei manchen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid oder dergleichen oder einer Kombination davon gebildet und kann zum Beispiel mithilfe von chemischer Niederdruck-Gasphasenabscheidung (LPCVD - low-pressure chemical vapor deposition) oder plasmaunterstützter chemischer Gasphasenabscheidung (PECVD - plasma-enhanced chemical vapor deposition) gebildet werden.
  • Die Maskenschicht kann mithilfe von Fotolithografietechniken strukturiert werden. Bei den Fotolithografietechniken wird meist ein (nicht gezeigtes) Fotolackmaterial verwendet, das abgeschieden, bestrahlt (belichtet) und zwecks Entfernens eines Teils des Fotolackmaterials entwickelt wird. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie hier zum Beispiel die Maskenschicht, vor nachfolgenden Bearbeitungsschritten wie dem Ätzen. Bei diesem Beispiel wird das Fotolackmaterial zum Strukturieren der Pad-Oxidschicht 52 und der Pad-Nitridschicht 56 zwecks Bildens einer strukturierten Maske 58 wie in 3 dargestellt benutzt.
  • Die strukturierte Maske 58 wird danach zum Strukturieren freiliegender Teile des Substrats 50 zwecks Bildens von Gräben 61 benutzt, wodurch wie in 3 dargestellt Halbleiterfinnen 64 (die auch als Finnen bezeichnet werden können) zwischen benachbarten Gräben 61 definiert werden. Bei manchen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben im Substrat 50 zum Beispiel mithilfe von reaktivem Ionenätzen (RIE - reactive ion etch), Neutralteilchenstrahlätzen (NBE - neutral beam etch) oder dergleichen oder einer Kombination davon gebildet. Das Ätzen kann anisotrop erfolgen. Bei manchen Ausführungsformen kann es sich bei den Gräben 61 um Streifen handeln, die (in Draufsicht) parallel zueinander verlaufen und nahe beieinander liegen. Bei manchen Ausführungsformen können die Gräben 61 durchgängig sein und die Halbleiterfinnen 64 umgeben. Nach dem Bilden der Halbleiterfinnen 64 kann die strukturierte Maske 58 durch Ätzen oder ein beliebiges geeignetes Verfahren entfernt werden.
  • Die Finnen 64 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Die Finnen 64 können beispielsweise mithilfe eines oder mehrerer Fotolithografieprozesse wie unter anderem Doppel- oder Mehrfachstrukturierungsprozesse strukturiert werden. Doppel- oder Mehrfachstrukturierungsprozesse kombinieren in der Regel Fotolithografie mit Selbstjustierprozessen, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Abstände aufweisen als die, die sich sonst mithilfe eines einzelnen direkten Fotolithografieprozesses erzielen lassen. Bei einer Ausführungsform wird beispielsweise auf einem Substrat eine Opferschicht ausgebildet und mithilfe eines Fotolithografieprozesses strukturiert. An der strukturierten Opferschicht entlang werden mithilfe eines Selbstjustierprozesses Spacer ausgebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Spacer oder Dorne können dann zum Strukturieren der Finnen benutzt werden.
  • Als Nächstes stellt 4 das Bilden eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64 zwecks Bildens von Isolationsbereichen 62 dar. Bei dem Isolationsmaterial kann es sich um ein Oxid (z.B. Siliziumoxid), ein Nitrid oder dergleichen oder eine Kombination davon handeln, und es kann mithilfe einer chemischen Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD - High Density Plasma Chemical Vapor Deposition), einer FCVD (Flowable Chemical Vapor Deposition) (z.B. einer auf chemischer Gasphasenabscheidung (CVD) beruhenden Materialabscheidung in einem Remote-Plasma-System mit nachträglichem Aushärten zwecks Umwandlung in ein anderes Material, wie beispielsweise ein Oxid) oder dergleichen oder einer Kombination davon ausgebildet werden. Es können andere Isolationsmaterialien und/oder andere Bildungsprozesse verwendet werden. Bei der dargestellten Ausführungsform handelt es sich bei dem Isolationsmaterial um mithilfe eines FCVD-Prozesses ausgebildetes Siliziumoxid. Nach dem Bilden des Isolationsmaterials kann ein Temperprozess durchgeführt werden. Bei einem Planarisierungsprozess wie chemisch-mechanischem Polieren (CMP) kann überschüssiges Isolationsmaterial (und, sofern vorhanden, die strukturierte Maske 58) entfernt werden, und es können obere Flächen der Isolationsbereiche 62 und der Halbleiterfinnen 64 gebildet werden, die koplanar sind (nicht gezeigt).
  • Bei manchen Ausführungsformen weisen die Isolationsbereiche 62 eine Auskleidung (Liner), z.B. ein (nicht gezeigtes) Liner-Oxid, an der Grenzfläche zwischen dem Isolationsbereich 62 und dem Substrat 50/den Halbleiterfinnen 64 auf. Bei manchen Ausführungsformen wird das Liner-Oxid zum Reduzieren von Kristalldefekten an der Grenzfläche zwischen dem Substrat 50 und dem Isolationsbereich 62 gebildet. Das Liner-Oxid kann ebenso auch zum Reduzieren von Kristalldefekten an der Grenzfläche zwischen den Halbleiterfinnen 64 und dem Isolationsbereich 62 verwendet werden. Bei dem Liner-Oxid (z.B. Siliziumoxid) kann es sich um ein thermisches Oxid handeln, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 50 gebildet wird, wobei jedoch zum Bilden des Liner-Oxids auch ein anderes geeignetes Verfahren Verwendung finden kann.
  • Als Nächstes werden die Isolationsbereiche 62 ausgenommen, so dass Grabenisolationsbereiche (STI-Bereiche) entstehen. Die Isolationsbereiche 62 werden so ausgenommen, dass die oberen Teile der Halbleiterfinnen 64 zwischen benachbarten Isolationsbereichen 62 vorstehen. Die oberen Flächen der Isolationsbereiche 62 können (wie dargestellt) eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie Dishing) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsbereiche 62 können durch entsprechendes Ätzen flach, konvex und/oder konkav ausgebildet werden. Die Isolationsbereiche 62 können mithilfe eines geeigneten Ätzprozesses, wie einem dem Material der Isolationsbereiche 62 gegenüber selektiven, ausgenommen werden. Es kann zum Beispiel eine chemische Oxidentfernung mithilfe von verdünnter Fluorwasserstoffsäure (vFW-Säure) erfolgen.
  • Die 2 bis 4 stellen eine Ausführungsform zum Bilden von Finnen 64 dar, Finnen können jedoch in vielen verschiedenen Prozessen gebildet werden. Bei einem Beispiel kann eine Dielektrikumschicht auf einer oberen Fläche eines Substrats gebildet werden, durch die Dielektrikumschicht hindurch können Gräben geätzt werden, in den Gräben können homoepitaktische Strukturen epitaktisch aufgewachsen werden, und die Dielektrikumschicht kann so ausgenommen werden, dass die homoepitaktischen Strukturen von der Dielektrikumschicht vorstehen und so Finnen bilden. Bei einem weiteren Beispiel können heteroepitaktische Strukturen für die Finnen benutzt werden. Die Halbleiterfinnen können zum Beispiel ausgenommen werden, und an ihrer Stelle kann ein sich von ihnen unterscheidendes Material epitaktisch aufgewachsen werden.
  • Bei noch einem weiteren Beispiel kann eine Dielektrikumschicht auf einer oberen Fläche eines Substrats gebildet werden, durch die Dielektrikumschicht hindurch können Gräben geätzt werden, in den Gräben können unter Verwendung eines sich von dem Substrat unterscheidenden Materials heteroepitaktische Strukturen epitaktisch aufgewachsen werden, und die Dielektrikumschicht kann so ausgenommen werden, dass die heteroepitaktischen Strukturen von der Dielektrikumschicht vorstehen und so Finnen bilden.
  • Bei manchen Ausführungsformen, bei denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch aufgewachsen werden, können die aufgewachsenen Materialien in situ beim Aufwachsen dotiert werden, wodurch vorausgehende und darauffolgende Implantationen wegfallen können, wobei jedoch In-situ- und Implantationsdotieren zusammen erfolgen können. Es könnte darüber hinaus noch vorteilhaft sein, in einem NMOS-Gebiet ein Material epitaktisch aufzuwachsen, das sich von dem Material in einem PMOS-Gebiet unterscheidet. Bei verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (SixGe1-x, wobei x zwischen etwa 0 und 1 liegen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen umfassen. Zu den zum Ausbilden des III-V-Verbindungshalbleiters verfügbaren Materialien gehören unter anderem beispielsweise InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5 stellt das Bilden einer Dummy-Gate-Struktur 75 auf den Halbleiterfinnen 64 dar. Die Dummy-Gate-Struktur 75 weist bei manchen Ausführungsformen ein Gate-Dielektrikum 66 und ein Gate 68 auf. Die Dummy-Gate-Struktur 75 kann durch Strukturieren einer Maskenschicht, einer Gate-Schicht und einer Gate-Dielektrikumschicht gebildet werden, wobei die Maskenschicht, die Gate-Schicht beziehungsweise die Gate-Dielektrikumschicht das gleiche Material wie die Maske 70, das Gate 68 beziehungsweise das Gate-Dielektrikum 66 umfasst. Zum Bilden der Dummy-Gate-Struktur 75 wird die Gate-Dielektrikumschicht auf den Halbleiterfinnen 64 und den Isolationsbereichen 62 gebildet. Bei der Gate-Dielektrikumschicht kann es sich zum Beispiel um Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen handeln, und sie kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. Zu den Bildungsverfahren für die Gate-Dielektrikumschicht kann Molekularstrahlabscheiden (MBD - Molecular-Beam Deposition), Atomlagenabscheidung (ALD), plasmaunterstützte CVD (PECVD) und dergleichen gehören.
  • Auf der Gate-Dielektrikumschicht wird die Gate-Schicht und auf der Gate-Schicht die Maskenschicht ausgebildet. Die Gate-Schicht kann auf der Gate-Dielektrikumschicht abgeschieden und dann beispielsweise mithilfe eines CMP planarisiert werden. Die Maskenschicht kann auf der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, doch es kann auch anderes Material verwendet werden. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nach dem Bilden der Gate-Dielektrikumschicht, der Gate-Schicht und der Maskenschicht kann die Maskenschicht mithilfe geeigneter Fotolithografie- und Ätztechniken strukturiert werden. Die Struktur der Maske 70 kann dann über eine geeignete Ätztechnik auf die Gate-Schicht und die Gate-Dielektrikumschicht übertragen werden, so dass das Gate 68 beziehungsweise das Gate-Dielektrikum 66 gebildet wird. Das Gate 68 und das Gate-Dielektrikum 66 bedecken jeweilige Kanalgebiete der Halbleiterfinnen 64. Das Gate 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen im rechten Winkel zur Längsrichtung jeweiliger Halbleiterfinnen 64 verläuft. In der Querschnittsansicht von 5 ist zwar eine Gate-Struktur 75 dargestellt, es kann jedoch mehr als eine Gate-Struktur 75 auf den Halbleiterfinnen 64 ausgebildet werden.
  • 6A stellt die Querschnittsansicht des FinFET-Bauelements 100 entlang des Querschnitts A-A (z.B. entlang einer Längsachse der Finne) in einer Fertigungsphase nach der Bearbeitung in 5 dar. Wie in 6A dargestellt ist, werden in den Finnen 64 schwach dotierte Drain-Gebiete (LDD-Gebiete) 65 gebildet. Die LDD-Gebiete 65 können durch einen Implantationsprozess gebildet werden. Bei dem Implanationsprozess können n- oder p-leitende Fremdstoffe in die Finnen 64 implantiert und so die LDD-Gebiete 65 gebildet werden. Bei manchen Ausführungsformen grenzen die LDD-Gebiete 65 an den Kanalbereich des FinFET-Bauelements 100 an. Teile der LDD-Gebiete 65 können sich unter dem Gate 68 und in den Kanalbereich des FinFET-Bauelements 100 hinein erstrecken. 6A stellt ein nicht einschränkendes Beispiel für die LDD-Gebiete 65 dar. Es sind weitere Konfigurationen, Formen und Bildungsverfahren für die LDD-Gebiete 65 möglich, und diese sollen natürlich in den Schutzumfang der vorliegenden Offenbarung fallen. So können die LDD-Gebiete 65 zum Beispiel nach dem Bilden der Gate-Spacer 87 gebildet werden.
  • In 6A werden ferner nach dem Bilden der LDD-Gebiete 65 die Gate-Spacer 87 auf der Gate-Struktur ausgebildet. Bei dem Beispiel in 6A werden die Gate-Spacer 87 an gegenüberliegenden Seitenwänden des Gate 68 und des Gate-Dielektrikums 66 gebildet. Die Gate-Spacer 87 können aus einem Nitrid (z.B. Siliziumnitrid), Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid oder dergleichen oder einer Kombination davon gebildet werden, und sie können z.B. mithilfe einer thermischen Oxidation, CVD oder eines anderen geeigneten Abscheidungsprozesses gebildet werden. Die Gate-Spacer 87 können sich auch über die oberen Flächen der Halbleiterfinnen 64 und des Isolationsbereichs 62 erstrecken.
  • Bei den Formen und Bildungsverfahren für die in 6A dargestellten Gate-Spacer 87 handelt es sich lediglich um nicht einschränkende Beispiele, und es sind andere Formen und Bildungsverfahren möglich. So können zu den Gate-Spacern 87 zum Beispiel erste und zweite Gate-Spacer gehören (nicht separat gezeigt). Die ersten Gate-Spacer können an den gegenüberliegenden Seitenwänden der Gate-Struktur 75 ausgebildet werden. Die zweiten Gate-Spacer können auf den ersten Gate-Spacern ausgebildet werden, wobei diese zwischen einer jeweiligen Gate-Struktur und den jeweiligen zweiten Gate-Spacern angeordnet sind. Die ersten Gate-Spacer können in einer Querschnittsansicht eine L-Form aufweisen. Als weiteres Beispiel können die Gate-Spacer 87 nach dem Bilden der epitaktischen Source-Drain-Gebiete 80 ausgebildet werden. Bei manchen Ausführungsformen werden vor dem epitaktischen Prozess für die epitaktischen Source-Drain-Gebiete 80 Dummy-Gate-Spacer auf den ersten Gate-Spacern gebildet (nicht gezeigt), und nach dem Bilden der epitaktischen Source-Drain-Gebiete 80 werden die Dummy-Gate-Spacer entfernt und durch die zweiten Gate-Spacer ersetzt. Alle derartigen Ausführungsformen sollen natürlich in den Schutzumfang der vorliegenden Offenbarung fallen.
  • Als Nächstes werden die Source-Drain-Gebiete 80 gebildet. Die Source-Drain-Gebiete 80 werden durch Ätzen der Finnen 64 zum Bilden von Ausnehmungen und epitaktisches Aufwachsen eines Materials in der Ausnehmung mithilfe von geeigneten Verfahren wie metallorganischer CVD (MOCVD), Molekularstrahlepitaxie (MBE - Molecular Beam Epitaxy), Flüssigphasenepitaxie (LPE - Liquid Phase Epitaxy), Gasphasenepitaxie (VPE - Vapour Phase Epitaxy), gezieltem epitaktischem Aufwachsen (SEG - Selective Epitaxial Growth) oder dergleichen oder einer Kombination davon ausgebildet.
  • Wie in 6A dargestellt ist, können die epitaktischen Source-Drain-Gebiete 80 im Vergleich zu entsprechenden Oberflächen der Finnen 64 erhöhte Oberflächen (z.B. höher als die nicht ausgenommenen Teile der Finnen 64) sowie Facetten aufweisen. Die Source-Drain-Gebiete 80 der benachbarten Finnen 64 können ineinander übergehen und so wie in 6B dargestellt ein durchgängiges epitaktisches Source-Drain-Gebiet 80 bilden. Bei manchen Ausführungsformen gehen die Source-Drain-Gebiete 80 benachbarter Finnen 64 nicht ineinander über und bleiben separate Source-Drain-Gebiete 80, wie in 6C dargestellt ist. Es sei angemerkt, dass in den 6B und 6C zum Zwecke der Übersichtlichkeit nur zwei Halbleiterfinnen 64 dargestellt sind. Bei manchen beispielhaften Ausführungsformen, bei denen es sich bei dem entstehenden FinFET um einen n-FinFET handelt, umfassen die Source-Drain-Gebiete 80 Siliziumcarbid (SiC), Siliziumphosphor (SiP), mit Phosphor dotierten Siliziumkohlenstoff (SiCP) oder dergleichen. Bei anderen Ausführungsformen, bei denen es sich bei dem entstehenden FinFET um einen p-FinFET handelt, umfassen die Source-Drain-Gebiete 80 SiGe und einen p-leitenden Fremdstoff wie Bor oder Indium.
  • In die epitaktischen Source-Drain-Gebiete 80 können Dotierstoffe implantiert werden, so dass die Source-Drain-Gebiete 80 entstehen, woraufhin ein Tempern erfolgt. Der Implantierungsprozess kann das Bilden und Strukturieren von Masken wie einem Fotolack zum Bedecken der Bereiche des FinFET umfassen, die vor dem Implantierungsprozess geschützt werden sollen. Die Source-Drain-Gebiete 80 können eine Fremdstoffkonzentration (z.B. eine Dotierstoffkonzentration) im Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3 aufweisen. Bei manchen Ausführungsformen können die epitaktischen Source-Drain-Gebiete in situ beim Aufwachsen dotiert werden.
  • Als Nächstes wird, wie in 7A, dargestellt ein erstes Zwischenschichtdielektrikum (ILD - interlayer dielectric) 90 auf der in 6A dargestellten Struktur ausgebildet und ein Gate-Last-Prozess (manchmal als Replacement-Gate-Prozess bezeichnet) durchgeführt. Bei einem Gate-Last-Prozess werden das Gate 68 und das Gate-Dielektrikum 66 (siehe 6A), die als Dummy-Gate beziehungsweise als Dummy-Gate-Dielektrium betrachtet werden, entfernt und durch ein aktives Gate und ein aktives Gate-Dielektrikum ersetzt, die gemeinsam als Replacement-Gate bezeichnet werden können.
  • Bei manchen Ausführungsformen wird ein erstes ILD 90 aus einem dielektrischen Material wie Siliziumdioxid (SiO2), Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gebildet, und es kann über ein beliebiges geeignetes Verfahren wie CVD, PECVD oder FCVD abgeschieden werden. Es kann ein Planarisierungsprozess wie CMP durchgeführt werden, um die Maske 70 zu entfernen und die obere Fläche des ersten ILD 90 so zu planarisieren, dass sie nach dem CMP-Prozess die gleiche Höhe aufweist wie die obere Fläche des Gate 68. Somit liegt bei den dargestellten Ausführungsformen nach dem CMP-Prozess die obere Fläche des Gate 68 frei.
  • Gemäß einigen Ausführungsformen werden das Gate 68 und das direkt unter dem Gate 68 liegende Gate-Dielektrikum 66 in einem oder mehreren Ätzschritten entfernt, so dass (nicht gezeigte) Ausnehmungen entstehen. Jede Ausnehmung legt einen Kanalbereich einer entsprechenden Finne 64 frei. Jeder Kanalbereich kann zwischen zwei benachbarten epitaktischen Source-Drain-Gebieten 80 liegen. Beim Entfernen des Dummy-Gate kann die Dummy-Gate-Dielektrikumschicht 66 als Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 68 geätzt wird. Die Dummy-Gate-Dielektrikumschicht 66 kann dann nach dem Entfernen des Dummy-Gate 68 entfernt werden.
  • Als Nächstes werden in jeder der Ausnehmungen durch nacheinander erfolgendes Bilden einer Gate-Dielektrikumschicht 96, einer Sperrschicht 94 und einer Gate-Elektrode 98 in den Ausnehmungen Metall-Gates 97 gebildet. Wie in 7A dargestellt ist, wird die Gate-Dielektrikumschicht 96 konform in den Ausnehmungen abgeschieden. Die Sperrschicht 94 wird konform auf der Gate-Dielektrikumschicht 96 ausgebildet, und die Gate-Elektrode 98 füllt die Ausnehmungen. Obgleich dies nicht gezeigt ist, kann z.B. zwischen der Gate-Dielektrikumschicht 96 und der Sperrschicht 94 eine Austrittsarbeitsschicht ausgebildet werden.
  • Gemäß einigen Ausführungsformen umfasst die Gate-Dielektrikumschicht 96 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. Bei manchen Ausführungsformen weist die Gate-Dielektrikumschicht 96 ein High-k-Dielektrikummaterial auf, und bei diesen Ausführungsformen können die Gate-Dielektrikumschichten 96 einen k-Wert von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Zu den Bildungsverfahren für die Gate-Dielektrikumschicht 96 kann MBD, ALD, PECVD und dergleichen gehören.
  • Die Austrittsarbeitsschicht kann konform auf der Gate-Dielektrikumschicht 96 ausgebildet werden. Die Austrittsarbeitsschicht umfasst ein beliebiges für eine Austrittsarbeitschicht geeignetes Material. Zu beispielhaften Austrittsarbeitsmetallen, die in dem Metall-Gate 97 enthalten sein können, gehören TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, anderes geeignetes p-Austrittsarbeitsmaterial oder Kombinationen davon. Zu beispielhaften n-Austrittsarbeitsmetallen, die in dem Metall-Gate 97 enthalten sein können, gehören Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, anderes geeignetes n-Austrittsarbeitsmaterial oder Kombinationen davon. Eine Austrittsarbeit ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verknüpft, und somit wird das Material für die erste Austrittsarbeitsschicht so gewählt, dass deren Austrittsarbeit derart abgestimmt ist, dass in dem Bauelement, welches in dem jeweiligen Bereich gebildet werden soll, eine Soll-Schwellenspannung Vt erzielt wird. Die Austrittsarbeitsschichten können über CVD, PVD, ALD und/oder andere geeignete Prozesse abgeschieden werden.
  • Als Nächstes wird die Sperrschicht 94 konform auf der Gate-Dielektrikumschicht 96 und, sofern vorhanden, auf der Austrittsarbeitsschicht ausgebildet. Die Sperrschicht 94 kann ein elektrisch leitfähiges Material wie Titannitrid umfassen, wobei jedoch alternativ dazu andere Materialien wie Tantalnitrid, Titan, Tantal oder dergleichen benutzt werden können. Die Sperrschicht 94 kann mithilfe eines CVD-Prozesses wie PECVD ausgebildet werden. Alternativ dazu können jedoch andere Prozessvarianten wie Sputtern oder MOCVD, ALD eingesetzt werden.
  • Als Nächstes wird die Gate-Elektrode 98 auf der Sperrschicht 94 ausgebildet. Die Gate-Elektrode 98 kann aus einem metallhaltigen Material wie Cu, Al, W oder dergleichen, Kombinationen oder mehreren Schichten davon hergestellt und z.B. durch Elektroplattieren, stromloses Plattieren, PVD, CVD oder ein anderes geeignetes Verfahren gebildet werden. Zum Entfernen der überschüssigen Teile der Gate-Dielektrikumschicht 96, der Austrittsarbeitsschicht, der Sperrschicht 94 und des Materials der Gate-Elektrode 98, die sich auf der oberen Fläche des ersten ILD 90 befinden, kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden. Die danach verbleibenden Teile des Materials der Gate-Elektrode 98, der Sperrschicht 94, der Austrittsarbeitsschicht und der Gate-Dielektrikumschicht 96 bilden somit Metall-Gates 97 des so entstehenden FinFET-Bauelements 100. Bei dem Beispiel in 7A sind drei Metall-Gates 97 (z.B. 97A, 97B und 97C) dargestellt. Fachleuten wird jedoch klar sein, dass mehr oder weniger als drei Metall-Gates 97 zum Bilden des FinFET-Bauelements 100 verwendet werden können.
  • 7B stellt eine Draufsicht auf das FinFET-Bauelement 100 in 7A dar. Der Übersichtlichkeit halber sind nicht alle Merkmale des FinFET-Bauelements 100 dargestellt. Die Gate-Spacer 87, die Isolationsbereiche 62 und die Source-Drain-Gebiete 80 sind in 7B nicht dargestellt.
  • Wie in 7B dargestellt ist, überspannen die Metall-Gates 97 (z.B. 97A/97B/97C) die Halbleiterfinnen 64 (z.B. 64A/64B/64C/64D). Bei der nachfolgenden Bearbeitung wird ein Metall-Gate-Schneidprozess zum Schneiden des Metall-Gate 97B in zwei separate Metall-Gates 97B_1 und 97B_2 durchgeführt (siehe z.B. 11B). Bei der dargestellten Ausführungsform wird ein Teil des Metal-Gate 97B in einem Schnittbereich 55 entfernt, wodurch das Metall-Gate 97B in zwei separate Metall-Gates unterteilt wird. Bei der dargestellten Ausführungsform bilden nach dem Metall-Gate-Schneidprozess Teile des Metall-Gate 97B auf den Halbleiterfinnen 64A und 64B ein erstes Metall-Gate und Teile des Metall-Gate 97B auf den Halbleiterfinnen 64C und 64D ein zweites Metall-Gate. Das erste und das zweite Metall-Gate können unabhängig beeinflusst werden, z.B. durch Anlegen unterschiedlicher Steuerspannungen an das erste und das zweite Metall-Gate.
  • 7B stellt ein nicht einschränkendes Beispiel für den Schnittbereich 55 dar. Die Anzahl, die Größe und die Lage der Schnittbereiche 55 sind veränderbar, so dass unterschiedliche Schnittmuster und Metall-Gates von unterschiedlicher Größe und unterschiedlichem Muster möglich sind. Der Schnittbereich 55 kann zum Beispiel zum Schneiden der Metall-Gates 97A und/oder des Metall-Gate 97C in einem Schritt mit dem Metall-Gate 97B entlang Querschnitt C-C größer sein. Als weiteres Beispiel kann ein zweiter Schnittbereich entlang Querschnitt B-B, z.B. zwischen den Halbleiterfinnen 64A und 64B, zum Schneiden der Metall-Gates 97B in drei separate Metall-Gates benutzt werden, die sich unabhängig voneinander beeinflussen lassen. Diese und weitere Variationen der Schnittbereiche 55 sollen natürlich in den Schutzumfang der vorliegenden Offenbarung fallen. Nachfolgende Erläuterungen erfolgen anhand eines in 7B dargestellten beispielhaften Schnittbereichs 55, wobei davon ausgegangen wird, dass bei der Fertigung des FinFET-Bauelements 100 eine beliebige Anzahl Schnittbereiche verwendet werden kann.
  • Die 7C und 7D stellen Querschnittsansichten des FinFET-Bauelements 100 aus 7A dar, verlaufen jedoch entlang Querschnitt B-B beziehungsweise C-C. Wie in 7D dargestellt ist, sind die Metall-Gates 97 auf den Isolationsbereichen 62 und dem Substrat 50 angeordnet. Die Gate-Spacer 87 befinden sich an gegenüberliegenden Seitenwänden jedes Metall-Gate 97. Das erste ILD 90 umgibt die Metall-Gates 97 und die Gate-Spacer 87. Da der Querschnitt C-C außerhalb der Halbleiterfinnen 64 liegt, sind in der Querschnittsansicht in 7D Merkmale wie die Halbleiterfinnen 64, die Source-Drain-Gebiete 80 und die LDD-Gebiete 65 nicht sichtbar.
  • Als Nächstes wird in den 8A und 8B nacheinander eine erste Hartmaskenschicht 122 und eine zweite Hartmaskenschicht 124 auf dem ersten ILD 90 ausgebildet. Bei manchen Ausführungsformen handelt es sich bei der ersten Hartmaskenschicht 122 um eine Metallhartmaskenschicht und bei der zweiten Hartmaskenschicht 124 um eine dielektrische Hartmaskenschicht. Bei der nachfolgenden Bearbeitung wird mithilfe verschiedener Fotolithografie- und Ätztechniken eine Struktur auf die erste Hartmaskenschicht 122 übertragen. Die erste Hartmaskenschicht 122 kann dann als Ätzmaske zum Ätzen der darunterliegenden Struktur (z.B. Metall-Gates 97) benutzt werden. Bei der ersten Hartmaskenschicht 122 kann es sich um ein Maskenmaterial wie Titannitrid, Titanoxid oder dergleichen oder eine Kombination davon handeln. Die erste Hartmaskenschicht 122 kann mithilfe eines Prozesses wie ALD, CVD, PVD oder dergleichen oder einer Kombination davon gebildet werden.
  • Die zweite Hartmaskenschicht 124 wird auf der ersten Hartmaskenschicht 122 abgeschieden. Die zweite Hartmaskenschicht 124 kann als Maskenstruktur für die erste Hartmaskenschicht 122 verwendet werden. Bei nachfolgenden Bearbeitungsschritten wird die zweite Hartmaskenschicht 124 strukturiert, so dass Strukturen entstehen, die dann auf die erste Hartmaskenschicht 122 übertragen werden können. Bei der zweiten Hartmaskenschicht 124 kann es sich um ein Maskenmaterial wie Siliziumnitrid, Siliziumoxid, Tetraethylorthosilikat (TEOS), SiOxCy oder dergleichen oder eine Kombination davon handeln. Die zweite Hartmaskenschicht 124 kann mithilfe eines Prozesses wie CVD, ALD oder dergleichen oder einer Kombination davon gebildet werden. Bei einem Ausführungsbeispiel umfasst die erste Hartmaskenschicht 122 Titannitrid und die zweite Hartmaskenschicht 124 Siliziumnitrid.
  • Als Nächstes wird eine strukturierte Fotolackschicht auf der ersten Hartmaskenschicht 122 und der zweiten Hartmaskenschicht 124 ausgebildet. Eine Struktur (z.B. Öffnung) in der strukturierten Fotolackschicht entspricht der Lage der Öffnung 141. Die Struktur in der Fotolackschicht wird mithilfe geeigneter Verfahren, wie beispielsweise eines oder mehrerer anisotropischer Ätzprozesse, auf die erste Hartmaskenschicht 122 und die zweite Hartmaskenschicht 124 übertragen. Folglich wird in der ersten Hartmaskenschicht 122 und der zweiten Hartmaskenschicht 124 eine Struktur (z.B. Öffnung) gebildet, die einen Teil des Metall-Gate 97B in dem Schnittbereich 55 freilegt (siehe 7B).
  • Als Nächstes werden, wie in den 8A und 8B dargestellt, Teile des Metall-Gate 97B in dem Schnittbereich 55 (siehe 7B), die durch die strukturierte erste Hartmaskenschicht 122 und zweite Hartmaskenschicht 124 freigelegt werden, entfernt. Zum Entfernen der freiliegenden Teile des Metall-Gate 97B kann ein geeigneter Ätzprozess, wie ein anisotropischer Ätzprozess, durchgeführt werden. Nach dem Entfernen der Teile des Metall-Gate 97B in dem Schnittbereich 55 ist eine Öffnung 141 ausgebildet. Die Öffnung 141 erstreckt sich durch das Metall-Gate 97B und unterteilt es in zwei separate Gate-Strukturen 97B_1 und 97B_2. Bei dem dargestellten Beispiel erstreckt sich die Öffnung 141 in den Isolationsbereich 62, und ein Boden der Öffnung 141 erstreckt sich bis in das Substrat 50. Bei manchen Ausführungsformen beträgt eine zwischen gegenüberliegenden Seitenwänden der Öffnung 141 gemessene Breite der Öffnung 141 etwa 10 nm bis etwa 45 nm und eine zwischen der oberen Fläche der Gate-Elektrode 98 und dem Boden der Öffnung 141 gemessene Tiefe der Öffnung 141 etwa 150 nm bis etwa 300 nm.
  • Die Form und die Tiefe der in den 8A und 8B dargestellten Öffnung 141 dienen als nicht einschränkende Beispiele, andere Formen und Tiefen für die Öffnung 141 sind ebenfalls möglich und fallen natürlich in den Schutzumfang der vorliegenden Offenbarung. Die Öffnung 141 kann sich zum Beispiel in den Isolationsbereich 62, nicht jedoch in das Substrat 50 hinein erstrecken. Als weiteres Beispiel kann die Öffnung 141 breiter sein, als in den 8A und 8B dargestellt ist, so dass auch an den entfernten Teilen des Metall-Gate 97B entlang verlaufende Teile der Gate-Spacer 87 durch den anisotropischen Ätzprozess (z.B. einen Plasmaprozess) entfernt werden. Als noch weiteres Beispiel ist der Querschnitt der Öffnung 141 in den 8A und 8B mit einem V-förmigen Boden dargestellt, es sind jedoch auch andere Formen für den unteren Teil der Öffnung 141 möglich, wie beispielsweise eine U-Form oder eine rechteckige Form. Die Öffnung 141 bei dem Beispiel in 8A weist gerade Seitenwände 141S auf, die sich vertikal (z.B. im rechten Winkel zur oberen Hauptfläche des Substrats 50) erstrecken. Bei manchen Ausführungsformen weist die Öffnung 141 schräge Seitenwände 141S' auf (in 8A mit gestrichelten Linien dargestellt), so dass sich über den Verlauf der Öffnung 141 zum Substrat 50 hin ein Abstand zwischen gegenüberliegenden Seitenwänden der Öffnung 141 verringert. Anders ausgedrückt ist die Öffnung 141 mit der schrägen Seitenwand 141S' oben (z.B. in der Nähe der oberen Fläche des Metall-Gate 97 distal zum Substrat 50) breiter als am Boden. Die Öffnung 141 ist der Übersichtlichkeit halber in nachfolgenden Zeichnungen mit geraden Seitenwänden 141S gezeigt, wobei davon ausgegangen wird, dass sie schräge Seitenwände 141S' aufweisen kann.
  • Als Nächstes wird in den 9A und 9B eine Dielektrikumschicht 126 gebildet, die die Seitenwände und den Boden der Öffnung 141 auskleidet. Die Dielektrikumschicht 126 kann auch die obere Fläche der zweiten Hartmaskenschicht 124 bedecken. Bei manchen Ausführungsformen wird die Dielektrikumschicht 126 als nicht konforme Schicht ausgebildet, so dass sich ihre Dicke (z.B. kontinuierlich) über ihren Verlauf zum Boden der Öffnung 141 hin verringert. Wie in 9A dargestellt ist, weist die Dielektrikumschicht 126 an einer ersten Seitenwandstelle in der Nähe der oberen Fläche der Gate-Elektrode 98 eine Dicke T1 und an einer zweiten Seitenwandstelle in der Nähe des Bodens der Öffnung 141 eine Dicke T2 auf, wobei T1 größer ist als T2. Bei manchen Ausführungsformen liegt die Dicke T1 bei etwa 5,5 nm bis etwa 7 nm (etwa 55 Ängström bis etwa 70 Ängström) und die Dicke T2 bei etwa 3 nm bis etwa 5,5 nm (etwa 30 Ängström bis etwa 55 Ängström). Bei manchen Ausführungsformen beträgt die Dicke T2 etwa 55% bis etwa 80% der Dicke T1 (z.B. 0,55 T1 < T2 < 0,8 T1). Eine durchschnittliche Dicke der Dielektrikumschicht 126 (z.B. Mittelwert von Messwerten oben und unten an der Öffnung 141) kann zum Beispiel zwischen etwa 3,5 nm und etwa 7 nm liegen.
  • Bei den dargestellten Ausführungsformen wird die Dielektrikumschicht 126 aus einem dielektrischen Material mit einer Dielektrizitätskonstante (auch als k-Wert bezeichnet) gebildet, die höher ist als die Dielektrizitätskonstante einer danach gebildeten Dielektrikumschicht 128 (siehe 10A und 10B). Die Dielektrikumschicht 126 kann zum Beispiel aus Siliziumnitrid gebildet werden, das einen k-Wert von etwa 6,5 bis etwa 8 aufweist, und die danach gebildete Dielektrikumschicht 128 kann aus Siliziumoxid gebildet werden, das einen k-Wert von etwa 3,5 bis etwa 5 aufweist.
  • Bei manchen Ausführungsformen umfasst die nicht konforme Dielektrikumschicht 126 Siliziumnitrid und wird durch einen plasmaunterstützten Atomlagenabscheidungsprozess (PEALD-Prozess) gebildet. Es sei angemerkt, dass bei der hier offenbarten Ausführungsform ein neuartiger PEALD-Prozess zum Bilden der nicht konformen Dielektrikumschicht 126 verwendet wird, während zum Bilden von konformen Schichten allgemein PEALD-Prozesse Einsatz finden. Bei manchen Ausführungsformen wird ein einzelner Wafer mit mehreren der FinFET-Bauelemente 100 aus 8A für den PEALD-Prozess in der Prozesskammer positioniert. Anders ausgedrückt wird jeweils nur ein Wafer mit dem offenbarten PEALD-Prozess in der Prozesskammer bearbeitet. Bei manchen Ausführungsformen werden ein oder mehrere Wafer, wobei jeder Wafer mehrere der FinFET-Bauelemente 100 aus 8A umfasst, für den PEALD-Prozess in der Prozesskammer positioniert.
  • Bei manchen Ausführungsformen umfasst der PEALD-Prozess zum Bilden der nicht konformen Dielektrikumschicht 126 mehrere (auch als Bearbeitungszyklen bezeichnete) Zyklen, wobei jeder Zyklus vier (auch als Bearbeitungsschritte bezeichnete) Schritte umfasst. Im ersten Schritt jedes Zyklus wird ein erster Präkursor, wie Dichlorsilan (SiH2Cl2) oder Diiodsilan (SiH2I2), in die Prozesskammer eingespeist. Der erste Präkursor kann mit einem Trägergas wie Stickstoff (N2) in die Prozesskammer geleitet werden. Eine Strömungsgeschwindigkeit des ersten Präkursors und des Trägergases kann etwa 5 Normliter pro Minute (slm) bis etwa 30 slm, wie beispielsweise 9 slm, betragen, und der erste Präkursor und das Trägergas können etwa 0,1 Sekunde bis etwa 5 Sekunden lang in die Prozesskammer eingespeist werden. Das Volumenmischungsverhältnis für den ersten Präkursor (z.B. SiH2Cl2 oder SiH2I2) und N2 kann zwischen etwa 0,01 und etwa 0,1 liegen. Eine Temperatur für den ersten Bearbeitungsschritt kann zwischen etwa 300°C und etwa 450°C, wie beispielsweise bei 450°C, liegen und ein Druck für den ersten Bearbeitungsschritt zwischen etwa 0 Pa und etwa 4kPa (etwa 0 Torr und etwa 30 Torr).
  • Wenn der erste Schritt abgeschlossen ist, wird der (auch als Spülschritt bezeichnete) zweite Schritt durchgeführt, bei dem der nicht aufgebrauchte (z.B. nicht umgesetzte) erste Präkursor und Nebenprodukte aus dem ersten Schritt aus der Prozesskammer abgepumpt werden.
  • Als Nächstes wird im dritten Schritt ein zweiter Präkursor, wie ein Plasma aus NH3 oder Plasmen aus N2 und H2, in die Prozesskammer eingespeist. Eine Strömungsgeschwindigkeit des zweiten Präkursors (z.B. NH3-Plasma oder N2/H2-Plasmen) kann etwa 5 sccm bis etwa 10 slm betragen. Eine Temperatur für den dritten Schritt kann zwischen etwa 300°C und etwa 450°C liegen und ein Druck für den dritten Schritt zwischen etwa 0 Pa und etwa 4kPa (etwa 0 Torr und etwa 30 Torr). Eine Leistung der HF-Quelle für den PEALD-Prozess liegt zwischen etwa 500 W und etwa 800 W, und die HF-Quelle wird etwa 1 Sekunde bis etwa 30 Sekunden lang eingeschaltet.
  • Als Nächstes wird im vierten Schritt ein weiterer Spülschritt durchgeführt, bei dem der nicht aufgebrauchte zweite Präkursor und Nebenprodukte aus dem dritten Schritt aus der Prozesskammer abgepumpt werden. Wenn der erste Zyklus des PEALD-Prozesses abgeschlossen ist, wird eine Schicht aus Siliziumnitrid gebildet. Es können zusätzliche Zyklen des PEALD-Prozesses durchgeführt werden, bis eine Solldicke des abgeschiedenen Materials erreicht ist.
  • Als Nächstes wird in den 10A und 10B auf der Dielektrikumschicht 126 eine Dielektrikumschicht 128 gebildet, die die Öffnung 141 füllt. Bei den dargestellten Ausführungsformen wird die Dielektrikumschicht 128 aus einem dielektrischen Material gebildet, das sich von dem dielektrischen Material der Dielektrikumschicht 126 unterscheidet, und die Dielektrizitätskonstante der Dielektrikumschicht 128 ist geringer als die der Dielektrikumschicht 126.
  • Bei manchen Ausführungsformen wird die Dielektrikumschicht 128 in einem PEALD-Prozess aus Siliziumoxid gebildet. Die Dielektrikumschicht 128 kann in der gleichen Prozesskammer gebildet werden wie die Dielektrikumschicht 126, es können jedoch unterschiedliche Prozesskammern zum Bilden der Dielektrikumschicht 128 benutzt werden. Bei manchen Ausführungsformen wird ein einzelner Wafer mit mehreren der FinFET-Bauelemente 100 aus 9A für den PEALD-Prozess zum Bilden der Dielektrikumschicht 128 in der Prozesskammer positioniert. Anders ausgedrückt wird jeweils nur ein Wafer in der Prozesskammer bearbeitet. Bei manchen Ausführungsformen werden ein oder mehrere Wafer, wobei jeder Wafer mehrere der FinFET-Bauelemente 100 aus 9A umfasst, für den PEALD-Prozess in der Prozesskammer positioniert.
  • Bei manchen Ausführungsformen umfasst der PEALD-Prozess zum Bilden der Dielektrikumschicht 128 mehrere Zyklen, wobei jeder Zyklus ähnlich wie die oben erläuterte PEALD-Bearbeitung vier Bearbeitungsschritte umfasst. Die vier Bearbeitungsschritte umfassen einen ersten Schritt, bei dem ein erster Präkursor in die Prozesskammer geleitet wird, einen zweiten Schritt, bei dem Gase aus der Prozesskammer abgepumpt werden, einen dritten Schritt, bei dem ein zweiter Präkursor in die Prozesskammer geleitet wird, und einen vierten Schritt, bei dem Gase aus der Prozesskammer abgepumpt werden.
  • Bei manchen Ausführungsformen wird im ersten Bearbeitungsschritt der erste Präkursor zum Bilden der Dielektrikumschicht 128 (z.B. Siliziumoxid), wie beispielsweise N-(Diethylaminosilyl)-N-ethylethanamin (C8H22N2Si), in die Prozesskammer eingespeist. Der erste Präkursor kann mit einem Trägergas wie Argon (Ar) in die Prozesskammer geleitet werden. Eine Strömungsgeschwindigkeit des ersten Präkursors und des Trägergases kann etwa 2 slm bis etwa 30 slm, wie beispielsweise 2 slm, betragen, und der erste Präkursor und das Trägergas können etwa 0,1 Sekunde bis etwa 10 Sekunden lang in die Prozesskammer eingespeist werden. Das Volumenmischungsverhältnis für den ersten Präkursor und das Trägergas kann zwischen etwa 0,01 und etwa 0,1 liegen. Eine Temperatur für den ersten Bearbeitungsschritt kann etwa 150°C bis etwa 400°C, wie beispielsweise 260°C, betragen und ein Druck für den ersten Bearbeitungsschritt kann zwischen etwa 0 Pa und etwa 4kPa (etwa 0 Torr und etwa 30 Torr) liegen.
  • Bei manchen Ausführungsformen wird im dritten Bearbeitungsschritt der zweite Präkursor zum Bilden der Dielektrikumschicht 128, wie ein Plasma aus O2, in die Prozesskammer eingespeist. Bei manchen Ausführungsformen handelt es sich bei dem zweiten Präkursor um O2-Gas. Die Strömungsgeschwindigkeit des zweiten Präkursors kann zwischen etwa 0,5 slm und etwa 20 slm liegen. Eine Temperatur für den dritten Schritt kann zwischen etwa 150°C und etwa 400°C liegen und ein Druck für den dritten Schritt zwischen etwa 0 Pa und etwa 4kPa (etwa 0 Torr und etwa 30 Torr). Der zweite Präkursor kann etwa 0,5 Sekunden bis etwa 30 Sekunden lang eingeleitet werden. Eine Leistung der HF-Quelle für den PEALD-Prozess liegt zwischen etwa 15 W und etwa 100 W, und die HF-Quelle wird etwa 1 Minute lang eingeschaltet.
  • Bei dem oben erläuterten Beispiel bilden die Dielektrikumschicht 126 (z.B. SiN) und die Dielektrikumschicht 128 (z.B. SiO2) einen Isolierfilmstapel 127 mit einer Doppelschichtstruktur. Der Isolierfilmstapel 127 dient als lückenfüllende Isolationsstruktur, die das Metall-Gate 97B in zwei separate Metall-Gates 97B_1 und 97B-2 unterteilt. Abgesehen von den oben erläuterten beispielhaften Materialien können andere geeignete Materialien für den Filmstapel verwendet werden. So kann die Dielektriumschicht 128 zum Beispiel aus SiCN, SiOC, SiOCN oder dergleichen gebildet werden. Bei manchen Ausführungsformen weist der Isolierfilmstapel 127 mehr als zwei Schichten aus dielekrischem Material auf. Die Dielektrikumschicht 128 kann zum Beispiel durch mehrere Dielektrikumschichten (die auch als mehrere Teilschichten aus dielektrischem Material bezeichnet werden können) mit einem geringeren Gesamt-k-Wert (z.B. durchschnittlichen k-Wert) als die Dielektrikumschicht 126 ersetzt werden. Die mehreren Teilschichten aus dielektrischem Material können Schichten aus unterschiedlichem Material, wie Schichten aus SiCN, SiOC, SiOCN oder dergleichen, aufweisen. Der Gesamt-k-Wert (z.B. durchschnittliche k-Wert) der mehreren Teilschichten aus dielektrischem Material in der Dielektrikumschicht 128 ist geringer als der k-Wert der Dielektrikumschicht 126. Zum Beispiel weisen alle dielektrischen Materialien in den mehreren Teilschichten aus dielektrischem Material k-Werte auf, die unter dem der Dielektrikumschicht 126 liegen. Als weiteres Beispiel können manche Teilschichten aus dielektrischem Material in der Dielektrikumschicht 128 einen k-Wert aufweisen, der über dem der Dielektrikumschicht 126 liegt, aber der Gesamt-k-Wert aller Teilschichten aus dielektrischem Material liegt unter dem der Dielektrikumschicht 126 (z.B. weil andere Teilschichten aus dielektrischem Material einen geringeren k-Wert haben als die Dielektrikumschicht 126). Bei manchen Ausführungsformen kann der Isolierfilmstapel 127 zum weiteren Reduzieren des k-Wertes einen Luftspalt aufweisen. Der Luftspalt kann z.B. durch gezieltes Entfernen einer der mehreren Dielektrikumschichten mit geringerem k-Wert mithilfe eines Nassätzprozesses gebildet werden.
  • Verglichen mit einer aus einer einzigen Schicht SiN gebildeten, lückenfüllenden Isolationsstruktur weist der offenbarte Isolierfilmstapel 127 aufgrund der Verwendung von High-k-Dielektrikummaterial im Isolierfilmstapel 127, wodurch sich die RC-Verzögerung des gebildeten Bauelements reduziert, einen geringeren Gesamt-k-Wert (z.B. durchschnittlichen k-Wert) auf. Zudem reduziert der offenbarte Isolierfilmstapel 127, wie nachfolgend erläutert wird, im Vergleich zu einer lückenfüllenden Isolationsstruktur mit einer konformen SiN-Schicht (z.B. von gleichmäßiger Dicke) und einer SiO2-Schicht auf der konformen SiN-Schicht nicht nur die RC-Verzögerung, sondern auch die Schwankung der Schwellenspannung Vt für das gebildete Bauelement. Bei manchen Ausführungsformen ist die ausgebildete Öffnung 141 oben (z.B. in der Nähe der oberen Fläche der Gate-Elektrode 98) breiter als unten. Die Parasitärkapazität zwischen den Metall-Gates 97B_1 und 97B_2 am oberen Teil der Metall-Gates wird durch den größeren Abstand zwischen den Metall-Gates 97B_1 und 97B_2 reduziert, die dickere Dielektrikumschicht 126 (z.B. SiN) mit einem hohen k-Wert, durch den sich der Gesamt-k-Wert (z.B. durchschnittliche k-Wert) des Teils des Isolierfilmstapels 127 am oberen Teil der Metall-Gates erhöht, gleicht jedoch die Reduzierung der Parasitärkapazität aufgrund eines größeren Abstands aus. Umgekehrt erhöht sich die Parasitärkapazität zwischen den Metall-Gates 97B_1 und 97B_2 am Boden der Öffnung 141 durch den geringeren Abstand zwischen den Metall-Gates, die dünnere Dielektrikumschicht 126, die den Gesamt-k-Wert des Teils des Isolierfilmstapels 127 am Boden der Öffnung 141 reduziert, gleicht jedoch die Erhöhung der Parasitärkapazität durch den reduzierten Abstand aus. Folglich besitzt die Parasitärkapazität zwischen den Metall-Gates 97B_1 und 97B_2 von oben bis unten in den Metall-Gates einen ausgeglichenen (z.B. im Wesentlichen einheitlichen) Wert. Der ausgeglichene Parasitärkapazitätswert trägt dazu bei, die Schwankung der Schwellenspannung z.B. in einer Richtung von der oberen Fläche der Metall-Gates 97B_1/97B_2 hin zur unteren Fläche der Metall-Gates 97B_1/97B_2 zu reduzieren.
  • Als Nächstes wird in den 11A und 11B ein Planarisierungsprozess wie CMP zum Entfernen der ersten Hartmaskenschicht 122, der zweiten Hartmaskenschicht 124 und von Teilen der Dielektrikumschichten 126/128 durchgeführt, die auf der oberen Fläche der Gate-Elektroden 98 angeordnet sind. Es sei angemerkt, dass die Querschnittsansicht in 11A entlang dem Querschnitt A-A und die Querschnittsansicht in 11B entlang dem Querschnitt B-B verläuft.
  • Als Nächstes werden die Kontakte 102 (z.B. Gate-Kontakte 102G und Source-Drain-Kontakte 102S) auf den Metall-Gates 97 oder den Source-Drain-Gebieten 80 ausgebildet und elektrisch damit verbunden. Zum Bilden der Kontakte 102 wird ein zweites ILD 95 auf dem ersten ILD 90 ausgebildet. Bei manchen Ausführungsformen handelt es sich bei dem zweiten ILD 95 um eine fließfähige Beschichtung, die mithilfe eines Flowable-CVD-Verfahrens gebildet wird. Bei manchen Ausführungsformen wird das zweite ILD 95 aus einem dielektrischen Material wie beispielsweise PSG, BSG, BPSG, USG oder dergleichen gebildet und kann mithilfe eines beliebigen geeigneten Verfahrens wie CVD und PECVD abgeschieden werden. Als Nächstes werden zum Freilegen der Source-Drain-Gebiete 80 und der Metall-Gates 97 durch das erste ILD 90 und/oder das zweite ILD 95 verlaufende Kontaktöffnungen gebildet, die dann zum Bilden der Kontakte 102 mit elektrisch leitfähigem Material gefüllt werden. Bei manchen Ausführungsformen werden vor dem Füllen der Kontaktöffnungen Silizidgebiete 81 auf den Source-Drain-Gebieten 80 ausgebildet. Einzelheiten zum Füllen der Kontakte 102 werden nachstehend erläutert.
  • Bei manchen Ausführungsformen werden auf den Source-Drain-Gebieten 80 Silizidgebiete 81 ausgebildet. Die Silizidgebiete 81 können ausgebildet werden, indem zuerst ein Metall wie beispielsweise Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder deren Legierungen, das durch Reaktion mit Halbleitermaterial (z.B. Silizium, Germanium) Silizid- oder Germanidgebiete bilden kann, auf den Source-Drain-Gebieten 80 abgeschieden und dann zum Bilden der Silizidgebiete 81 ein Temperprozess durchgeführt wird. Die nicht umgesetzten Teile des abgeschiedenen Metalls werden dann z.B. über einen Ätzprozess entfernt. Die Gebiete 81 werden zwar als Silizidgebiete bezeichnet, es kann sich dabei aber auch um Germanidgebiete oder Siliziumgermanidgebiete (z.B. Gebiete, die Silizid und Germanid umfassen) handeln.
  • Als Nächstes wird auf den Silizidgebieten 81 und auf der oberen Fläche des zweiten ILD 95 eine Sperrschicht 104 ausgebildet, die Seitenwände und Boden der Kontaktöffnungen auskleidet. Die Sperrschicht 104 kann Titannitrid, Tantalnitrid, Titan, Tantal oder dergleichen umfassen und mithilfe von ALD, PVD, CVD oder einem anderen geeigneten Abscheidungsverfahren gebildet werden. Als Nächstes wird eine Keimschicht 109 auf der Sperrschicht 104 ausgebildet. Die Keimschicht 109 kann mithilfe von PVD, ALD oder CVD abgeschieden und aus Wolfram, Kupfer oder Kupferlegierungen gebildet werden, wobei jedoch alternativ dazu andere geeignete Verfahren und Materialien benutzt werden können. Wenn die Keimschicht 109 ausgebildet worden ist, kann ein leitfähiges Material 110 auf der Keimschicht 108 gebildet werden, das die Kontaktöffnungen füllt und überfüllt. Das leitfähige Material 110 kann Wolfram umfassen, wobei jedoch alternativ andere geeignete Materialien wie Aluminium, Kupfer, Wolframnitrid, Ruthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Kobalt, Cadmium, Zink, Legierungen davon, Kombinationen davon und dergleichen benutzt werden können. Zum Bilden des leitfähigen Materials 110 kann ein geeignetes Abscheidungsverfahren wie PVD, CVD, ALD, Plattieren (z.B. Elektroplattieren) und Aufschmelzen benutzt werden.
  • Wenn die Kontaktöffnungen gefüllt worden sind, können überschüssige Teile der Sperrschicht 104, der Keimschicht 109 und des leitfähigen Materials 110 außerhalb der Kontaktöffnungen über einen Planarisierungsprozess wie CMP entfernt werden, wobei jedoch ein beliebiger geeigneter Entfernungsprozess Einsatz finden kann. So werden Kontakte 102 in den Kontaktöffnungen gebildet. Die Kontakte 102 sind als Beispiel in einem einzigen Querschnitt dargestellt, sie können sich jedoch in verschiedenen Querschnitten befinden. Zusätzlich dazu sind in 11B zwei Kontakte 102 so gezeigt, dass sie zum Beispiel mit jedem der zwei Metall-Gates 97B_1 und 97B_2 verbunden sind. Die Anzahl und die Lage der mit jedem der Metall-Gates 97B_1 und 97B_2 verbundenen Kontakte 102 lässt sich ändern, ohne dass vom Gedanken der vorliegenden Offenbarung abgewichen würde, diese und andere Modifikationen sollen natürlich in den Schutzumfang der vorliegenden Offenbarung fallen.
  • 12 stellt eine Querschnittsansicht eines FinFET-Bauelements 100A gemäß einer weiteren Ausführungsformen dar. Das FinFET-Bauelement 100A ähnelt dem FinFET-Bauelement 100 in 11A und 11B, nur sind hier in der Dielektrikumschicht 126 in der Nähe des Bodens der Öffnung 141 ein oder mehrere Luftspalte 131 ausgebildet. Bei dem Luftspalt 131 kann es sich um einen abgeschlossenen Hohlraum in der Dielektrikumschicht 126 handeln, der z.B. aufgrund der Größe der Öffnung 141, der Dicke der Dielektrikumschicht 126, des für die Dielektrikumschicht 126 verwendeten Materials und/oder der beim Bilden der Dielektrikumschicht 126 benutzten Prozessbedingungen entsteht. Der Luftspalt 131 kann den k-Wert des Teils der Dielektrikumschicht 126 in der Nähe des Bodens der Öffnung 141 weiter reduzieren. Die Querschnittsansicht des FinFET-Bauelements 100A entlang dem Querschnitt A-A in 12 entspricht bei manchen Ausführungsformen 11A.
  • Die 13A, 13B, 14A, 14B und 15 stellen Querschnittsansichten eines FinFET-Bauelements 100B in verschiedenen Fertigungsphasen gemäß einer weiteren Ausführungsformen dar. Die Bearbeitung in 13A und 13B kann dem Bearbeitungsschritt in 8A und 8B folgen. Anders ausgedrückt stellen die 2 bis 5, 6A bis 6C, 7A bis 7D, 8A, 8B, 13A, 13B, 14A, 14B und 15 die Bearbeitungsschritte für das FinFET-Bauelement 100B bei manchen Ausführungsformen dar.
  • In den 13A und 13B wird die Dielektrikumschicht 126 (z.B. SiN) so ausgebildet, dass sie die Seitenwände und den Boden der Öffnung 141 auskleidet. Bei manchen Ausführungsformen wird die Dielektrikumschicht 126 mithilfe eines ALD-Abscheidungsprozesses als konforme Schicht ausgebildet. Bei manchen Ausführungsformen wird die Dielektrikumschicht 126 z.B. mithilfe des oben unter Bezugnahme auf die 9A und 9B beschriebenen PEALD-Abscheidungsprozesses als nicht konforme Schicht ausgebildet. Bei Ausführungsformen, bei denen die Dielektrikumschicht 126 als nicht konforme Schicht ausgebildet wird, können die Querschnittsansichten der Dielektrikumschicht 126 in dieser Phase der Bearbeitung den in den 9A und 9B (oder 12) dargestellten gleichen oder ähneln.
  • Als Nächstes wird zum Behandeln (z.B. Beschädigen) von Teilen der Dielektrikumschicht 126 ein Plasmaprozess 143 durchgeführt. Bei manchen Ausführungsformen handelt es sich bei dem Plasmaprozess um einen anisotropen Plasmaätzprozess. Der Plasmaprozess kann mithilfe einer Gasquelle durchgeführt werden, die NF3, O2, CH3F, Kombinationen davon oder dergleichen umfasst. Eine Leistung der HF-Quelle für den Plasmaätzprozess liegt zwischen etwa 50 W und etwa 800 W, und die HF-Quelle wird etwa 1 Sekunde bis etwa 100 Sekunden lang eingeschaltet. Aufgrund der Anisotropizität des Plasmaprozesses werden dabei horizontale Teile der Dielektrikumschicht 126 (z.B. Teile der Dielektrikumschicht 126 in der Nähe des Bodens der Öffnung 141) beschossen, die so durch den Plasmaprozess beschädigt werden. Bei manchen Ausführungsformen verändert der Plasmaprozess die physikalischen Eigenschaften (reduziert z.B. Härte und/oder Dichte) der beschädigten Teile der Dielektrikumschicht 126, so dass sich die in der Nähe des Bodens der Öffnung 141 liegenden Teile der Dielektrikumschicht 126 mithilfe eines danach durchgeführten Ätzprozesses problemlos entfernen lassen.
  • Als Nächstes wird in den 14A und 14B zum Entfernen der mithilfe des Plasmaprozesses 143 behandelten (z.B. beschädigten und/oder gelösten) Teile der Dielektrikumschicht 126 ein Ätzprozess, wie ein Nassätzprozess, durchgeführt. Bei manchen Ausführungsformen handelt es sich bei dem Ätzprozess um einen unter Verwendung von vFW-Säure als Ätzmittel durchgeführten Nassätzprozess. Ein Verdünnungsverhältnis von Wasserstoffsäure zu entionisiertem Wasser in der vFW-Säure kann zwischen 1:50 und 1:200 liegen. Eine Dauer des Nassätzprozesses kann zwischen etwa 60 Sekunden und etwa 180 Sekunden liegen. Bei manchen Ausführungsformen entfernt der Nassätzprozess vollständig Teile der Dielektrikumschicht 126 in der Nähe des Bodens der Öffnung 141. Bei manchen Ausführungsformen wird die Dicke der Dielektrikumschicht 126 in der Nähe des Bodens der Öffnung 141 durch den Nassätzprozess reduziert, und am Boden der Öffnung 141 bleibt eine dünne Schicht der Dielektrikumschicht 126 zurück.
  • Durch Entfernen (oder Reduzieren der Dicke) des unteren Teils der Dielektrikumschicht 126 mithilfe des Nassätzprozesses wird das Volumen der Dielektrikumschicht 126 am Boden der Öffnung 141 reduziert, und es ist mehr Platz für die danach ausgebildete Dielektrikumschicht 128 vorhanden. Da die Dielektrikumschicht 126 (z.B. SiN) einen höheren k-Wert aufweist als die Dielektrikumschicht 128 (z.B. SiO2), reduziert sich der Gesamt-k-Wert des Isolierfilmstapels 127 (der die Dielektrikumschichten 126 und 128 enthält) am Boden der Öffnung 141, wodurch sich die RC-Verzögerung reduziert und was auch zu einem Ausgleichen der Parasitärkapazität zwischen den Metall-Gates 97B_1 und 97B_2 beitragen kann, wodurch sich wiederum die Schwankung der Schwellenspannung Vt reduziert. Zusätzlich dazu werden durch Entfernen (oder Reduzieren der Dicke) des unteren Teils der Dielektrikumschicht 126 (z.B. SiN) die festen Ladungen in der Dielektrikumschicht 126 am Boden der Öffnung 141 vermieden oder reduziert, wodurch sich vorteilhafterweise der Kriechverlust des Bauelements reduziert.
  • Als Nächstes wird die Dielektrikumschicht 128 (z.B. SiO2, SiCN, SiOC, SiOCN oder dergleichen oder mehrere Schichten davon) auf der Dielektrikumschicht 126 gebildet und füllt die Öffnung 141. Die Dielektrikumschicht 128 kann mithilfe der gleichen Präkursoren und des gleichen Bildungsverfahrens (z.B. PEALD) wie die Dielektrikumschicht 128 in den 10A und 10B gebildet werden, so dass Einzelheiten dazu nicht wiederholt werden. Es sei angemerkt, dass sich bei der dargestellten Ausführungsform, da bei dem Nassätzprozess untere Teile der Dielektrikumschicht 126 entfernt werden, die Dielektrikumschicht 128 in der Öffnung 141 weiter als die Dielektrikumschicht 126 von der oberen Fläche der Gate-Elektroden 98 zum Substrat 50 hin erstreckt. Anders ausgedrückt bedeckt die Dielektrikumschicht 126 obere Seitenwände der Dielektrikumschicht 128 in der Öffnung 141, und untere Seitenwände der Dielektrikumschicht 128 in der Öffnung 141 werden von der Dielektrikumschicht 126 freigelegt. Bei dem Beispiel in 14A und 14B erstreckt sich der untere Teil der Dielektrikumschicht 128 in das Substrat 50 und befindet sich mit diesem in physischem Kontakt. In Abhängigkeit von z.B. der Tiefe der Öffnung 141 und den Abmessungen der entfernten unteren Teile der Dielektrikumschicht 126 kann sich der untere Teil der Dielektrikumschicht 128 auch mit den Isolationsbereichen 62 in physischem Kontakt befinden (siehe z.B. 16).
  • Als Nächstes wird in 15 ein Planarisierungsprozess wie CMP zum Entfernen von Teilen der Dielektrikumschichten 126 und 128 von den oberen Flächen der Gate-Elektroden 98 durchgeführt. Als Nächstes wird das zweite ILD 95 auf den Gate-Elektroden 98 gebildet, und Kontakte 102 werden so ausgebildet, dass sie mit jeweils darunterliegenden elektrisch leitfähigen Elementen wie Metall-Gates 97B_1/97B_2 oder Source-Drain-Gebieten 80 elektrisch verbunden sind. Die Bearbeitung gleicht oder ähnelt der oben in Bezug auf die 11A und 11B erläuterten, so dass Einzelheiten dazu nicht wiederholt werden. Die Querschnittsansicht in 15 verläuft entlang Querschnitt B-B. Die entsprechende Querschnittsansicht in 15 entlang Querschnitt A-A gleicht oder ähnelt 11A.
  • 16 stellt eine Querschnittsansicht eines FinFET-Bauelements 100C gemäß noch einer weiteren Ausführungsform dar. Das FinFET-Bauelement 100C ähnelt dem FinFET-Bauelement in 15, nur befindet sich der untere Teil der Dielektrikumschicht 128 in physischem Kontakt mit dem Substrat 50 und den Isolationsbereichen 62.
  • 17 stellt ein Ablaufdiagramm für ein Verfahren zum Fertigen eines Halbleiterbauelements gemäß einigen Ausführungsformen dar. Es versteht sich, dass es sich bei der in 17 gezeigten Ausführungsform für das Verfahren lediglich um ein Beispiel für viele mögliche Ausführungsformen des Verfahrens handelt. Für Durchschnittsfachleute werden viele Variationen, Alternativen und Modifikationen erkennbar sein. So können zum Beispiel verschiedene Schritte wie in 17 hinzugefügt, entfernt, ersetzt, umgestellt und wiederholt werden.
  • In 17 wird bei Block 1010 eine Gate-Struktur auf einer Finne ausgebildet, wobei die Finne über einem Substrat nach oben vorsteht. Bei Block 1020 wird eine Öffnung in der Gate-Struktur gebildet. Bei Block 1030 wird eine erste Dielektrikumschicht entlang von Seitenwänden und einem Boden der Öffnung ausgebildet, wobei die erste Dielektrikumschicht nicht konform ist, wobei die erste Dielektrikumschicht in der Nähe einer oberen Fläche der Gate-Struktur distal zum Substrat eine erste Dicke und in der Nähe des Bodens der Öffnung eine zweite Dicke aufweist, wobei die erste Dicke größer ist als die zweite Dicke. Bei Block 1040 wird zum Füllen der Öffnung eine zweite Dielektrikumschicht auf der ersten Dielektrikumschicht ausgebildet, wobei die erste Dielektrikumschicht aus einem ersten dielektrischen Material und die zweite Dielektrikumschicht aus einem zweiten dielektrischen Material gebildet wird, das sich von dem ersten dielektrischen Material unterscheidet.
  • Ausführungsformen können Vorteile erzielen. Die diversen offenbarten Ausführungsformen reduzieren durch Bilden einer nicht konformen Dielektrikumschicht 126 und/oder durch Entfernen (oder Reduzieren einer Dicke) von unteren Teilen der Dielektrikumschicht 126 die Gesamtdielektrizitätskonstante des Isolierfilmstapels 127 und somit die RC-Verzögerung. Zusätzlich dazu können die offenbarten Ausführungsformen auch dazu beitragen, die Parasitärkapazität zwischen benachbarten Metall-Gates (z.B. 97B_1 und 97B_2) auszugleichen, wodurch sich die Schwankung der Schwellenspannung reduziert. Darüber hinaus werden durch Entfernen (oder Reduzieren einer Dicke) von unteren Teilen der Dielektrikumschicht 126 die festen Ladungen in der Dielektrikumschicht 126 am Boden der Öffnungen 141 vermieden oder reduziert, wodurch sich der Kriechverlust des Bauelements reduziert.
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.

Claims (17)

  1. Verfahren (1000) zum Bilden einer Halbleitervorrichtung (30, 100), das Folgendes umfasst: Bilden (1010) einer Gate-Struktur (97B) über einer Finne (64), wobei die Finne (64) über einem Substrat (50) nach oben vorsteht, Bilden (1020) einer Öffnung (141) in der Gate-Struktur (97B), Bilden (1030) einer ersten Dielektrikumschicht (126) entlang von Seitenwänden (141S, 141S') und einem Boden der Öffnung (141), wobei die erste Dielektrikumschicht (126) nicht konform ist, wobei die erste Dielektrikumschicht (126) in der Nähe einer oberen Fläche der Gate-Struktur (97B) distal zum Substrat (50) eine erste Dicke (T1) und in der Nähe des Bodens der Öffnung (141) eine zweite Dicke (T2) aufweist, wobei die erste Dicke (T1) größer ist als die zweite Dicke (T2), und Bilden (1040) einer zweiten Dielektrikumschicht (128) auf der ersten Dielektrikumschicht (126) zum Füllen der Öffnung (141), wobei die erste Dielektrikumschicht (126) aus einem ersten dielektrischen Material und die zweite Dielektrikumschicht (128) aus einem zweiten dielektrischen Material gebildet wird, das sich von dem ersten dielektrischen Material unterscheidet, wobei in der ersten Dielektrikumschicht (126) in der Nähe des Bodens der Öffnung (141) ein Luftspalt (131) gebildet wird.
  2. Verfahren (1000) nach Anspruch 1, wobei sich die Öffnung (141) durch die Gate-Struktur (97B) erstreckt und die Gate-Struktur (97B) in zwei separate Strukturen (97B_1, 97B_2) unterteilt.
  3. Verfahren (1000) nach Anspruch 1 oder 2, wobei eine erste Dielektrizitätskonstante des ersten dielektrischen Materials höher ist als eine zweite Dielektrizitätskonstante des zweiten dielektrischen Materials.
  4. Verfahren (1000) nach Anspruch 3, wobei es sich bei dem ersten dielektrischen Material um Siliziumnitrid und bei dem zweiten dielektrischen Material um Siliziumdioxid handelt.
  5. Verfahren (1000) nach einem der vorherigen Ansprüche, wobei die zweite Dicke (T2) etwa 55% bis etwa 80% der ersten Dicke (T1) beträgt.
  6. Verfahren (1000) nach einem der vorherigen Ansprüche, das ferner nach dem Bilden (1030) der ersten Dielektrikumschicht (126) und vor dem Bilden (1040) der zweiten Dielektrikumschicht (128) Folgendes umfasst: Behandeln der ersten Dielektrikumschicht (126) mit einem Plasmaprozess (143) und nach dem Behandeln der ersten Dielektrikumschicht (126) Entfernen eines unteren Teils der ersten Dielektrikumschicht (126) von dem Boden der Öffnung (141).
  7. Verfahren (1000) nach Anspruch 6, wobei es sich bei dem Plasmaprozess (143) um einen anisotropen Plasmaätzprozess handelt.
  8. Verfahren (1000) nach Anspruch 6 oder 7, wobei das Entfernen des unteren Teils der ersten Dielektrikumschicht (126) ein Durchführen eines Nassätzprozesses zum Entfernen des unteren Teils der ersten Dielektrikumschicht (126) umfasst.
  9. Verfahren (1000) nach einem der vorherigen Ansprüche, wobei nach dem Bilden (1040) der zweiten Dielektrikumschicht (128) obere Seitenwände der zweiten Dielektrikumschicht (128) mit der ersten Dielektrikumschicht (126) bedeckt und untere Seitenwände der zweiten Dielektrikumschicht (128) frei von der ersten Dielektrikumschicht (126) sind.
  10. Verfahren (1000) zum Bilden einer Halbleitervorrichtung (30, 100), das Folgendes umfasst: Bilden (1010) eines elektrisch leitfähigen Elements (97B) auf einem Substrat (50), Bilden (1020) einer Öffnung (141) in dem elektrisch leitfähigen Element (97B), Auskleiden (1030) von Seitenwänden (141S, 141S') und eines Bodens der Öffnung (141) mit einem ersten dielektrischen Material (126), Behandeln eines unteren Teils des am Boden der Öffnung (141) angeordneten ersten dielektrischen Materials (126), Entfernen des unteren Teils des ersten dielektrischen Materials (126) nach dem Behandeln und nach dem Entfernen Füllen (1040) der Öffnung (141) durch Bilden eines zweiten dielektrischen Materials (128) über dem ersten dielektrischen Material (126).
  11. Verfahren (1000) nach Anspruch 10, wobei sich das erste dielektrische Material (126) von dem zweiten dielektrischen Material (128) unterscheidet.
  12. Verfahren (1000) nach Anspruch 10 oder 11, wobei das zweite dielektrische Material (128) mehrere Teilschichten aus dielektrischem Material umfasst, wobei eine erste Dielektrizitätskonstante des ersten dielektrischen Materials (126) höher ist als eine Gesamtdielektrizitätskonstante des zweiten dielektrischen Materials (128).
  13. Verfahren (1000) nach einem der Ansprüche 10 bis 12, wobei die Öffnung (141) das elektrisch leitfähige Element (97B) in zwei separate Strukturen (97B_1, 97B_2) unterteilt.
  14. Verfahren (1000) nach einem der Ansprüche 10 bis 13, wobei das Behandeln des unteren Teils des ersten dielektrischen Materials (126) ein Behandeln des unteren Teils des ersten dielektrischen Materials (126) mithilfe eines Plasmaprozesses (143) umfasst.
  15. Verfahren (1000) nach einem der Ansprüche 10 bis 14, wobei das Entfernen des unteren Teils des ersten dielektrischen Materials (126) ein Durchführen eines Nassätzprozesses zum Entfernen des unteren Teils des ersten dielektrischen Materials (126) umfasst.
  16. Verfahren (1000) nach einem der Ansprüche 10 bis 15, wobei das erste dielektrische Material (126) nicht konform ist, wobei das erste dielektrische Material (126) an einer ersten Seitenwandstelle dicker ist als an einer zweiten Seitenwandstelle, wobei die erste Seitenwandstelle in der Nähe einer oberen Fläche des elektrisch leitfähigen Elements (97B) liegt, die von dem Substrat (50) weg weist, und die zweite Seitenwandstelle in der Nähe des Bodens der Öffnung (141) liegt.
  17. Halbleitervorrichtung (30, 100), die Folgendes umfasst: ein Substrat (50), eine erste Finne (64) und eine zweite Finne (64), die über das Substrat (50) nach oben vorstehen, eine erste Gate-Struktur (97B_1) über der ersten Finne (64), eine zweite Gate-Struktur (97B_2) über der zweiten Finne (64) und einen Isolierfilmstapel (127) zwischen der ersten Gate-Struktur (97B_1) und der zweiten Gate-Struktur (97B_2), der sich mit beiden Gate-Strukturen (97B_1, 97B_2) in Kontakt befindet, wobei der Isolierfilmstapel (127) Folgendes umfasst: ein zweites dielektrisches Material (128) und ein das zweite dielektrische Material (128) umgebendes erstes dielektrisches Material (126), wobei sich das erste dielektrische Material (126) an einer ersten Seitenwand (141S, 141S') der ersten Gate-Struktur (97B_1) und einer zweiten Seitenwand (141S, 141S') der zweiten Gate-Struktur (97B_2) entlang erstreckt, wobei eine erste Dielektrizitätskonstante des ersten dielektrischen Materials (126) höher ist als eine zweite Dielektrizitätskonstante des zweiten dielektrischen Materials (128), wobei das erste dielektrische Material (126) obere Seitenwände des zweiten dielektrischen Materials (128) distal zum Substrat (50) bedeckt, wobei untere Seitenwände des zweiten dielektrischen Materials (128) in der Nähe des Substrats (50) frei von dem ersten dielektrischen Material (126) sind, und wobei das erste dielektrische Material (126) nicht konform ist, wobei ein oberer Teil des ersten dielektrischen Materials (126) distal zum Substrat (50) eine erste Dicke (T1) aufweist, wobei ein am nächsten am Substrat (50) liegender, unterer Teil des ersten dielektrischen Materials (126) eine zweite Dicke (T2) aufweist, die geringer ist als die erste Dicke (T1).
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