KR102505242B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 반도체 기판 상에서 서로 수직하는 제 1 방향 및 제 2 방향을 따라 서로 이격되어 배열된 게이트 전극들로서, 상기 게이트 전극들은 상기 제 1 방향에서 장축을 갖는 것; 상기 제 1 방향을 따라 연장되며, 상기 게이트 전극들의 측벽들을 덮는 게이트 스페이서들; 및 상기 제 1 방향에서 인접하는 상기 게이트 전극들 사이와 상기 제 2 방향에서 인접하는 상기 게이트 스페이서들 사이에 배치된 게이트 분리 패턴들을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터들을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적 및 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 고집적 및 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 장치는 반도체 기판 상에서 서로 수직하는 제 1 방향 및 제 2 방향을 따라 서로 이격되어 배열된 게이트 전극들로서, 상기 게이트 전극들은 상기 제 1 방향에서 장축을 갖는 것; 상기 제 1 방향을 따라 연장되며, 상기 게이트 전극들의 측벽들을 덮는 게이트 스페이서들; 및 상기 제 1 방향에서 인접하는 상기 게이트 전극들 사이와 상기 제 2 방향에서 인접하는 상기 게이트 스페이서들 사이에 배치된 게이트 분리 패턴들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 장치는 활성 패턴들을 포함하는 반도체 기판; 및 상기 반도체 기판 상에서 상기 활성 패턴들을 가로지르는 게이트 구조체들을 포함한다. 여기서, 상기 게이트 구조체들 각각은, 일 방향으로 연장되는 한 쌍의 게이트 스페이서들; 상기 한 쌍의 게이트 스페이서들 사이에 배치되며, 상기 일 방향에서 서로 이격된 게이트 전극들; 및 상기 한 쌍의 게이트 스페이서들 사이 그리고 상기 게이트 전극들 사이에 배치된 게이트 분리 패턴들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판을 패터닝하여 활성 패턴들을 형성하는 것; 상기 반도체 기판 상에 오프닝들을 갖는 게이트막을 형성하는 것; 상기 게이트막 상에 상기 오프닝들을 채우는 게이트 분리막을 형성하는 것; 및 상기 게이트막 및 상기 게이트 분리막을 패터닝하여, 서로 수직하는 제 1 방향 및 제 2 방향을 따라 서로 이격되어 배열된 게이트 전극들과 상기 제 1 방향에서 인접하는 상기 게이트 전극들 사이에 배치된 게이트 분리 패턴들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 제 1 방향 및 제 2 방향을 따라 배열되는 게이트 전극들을 포함하는 반도체 장치에서, 반도체 기판 내에 리세스 영역들을 형성하는 식각 공정 전에, 제 2 방향에서 인접하는 게이트 전극들의 측벽들을 덮는 게이트 분리 패턴들이 형성될 수 있다. 이에 따라, 반도체 기판 내에 리세스 영역들을 형성하는 식각 공정시 게이트 전극들이 노출되는 것을 방지할 수 있다. 이에 따라, 리세스 영역들 내에 에피택셜층들을 형성하는 공정에서 게이트 전극들이 노출되어 게이트 전극들의 모서리 부분에서 에피택셜층이 성장되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2a, 도 2b, 및 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 1의 I-I', II-II'선, III-III'선을 따라 자른 단면이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형례들을 나타내는 단면도들이다.
도 7a, 도 7b, 및 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 1의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 9a, 도 9b, 및 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 8의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 11a, 도 11b, 및 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 10의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다.
도 12a, 도 12b, 및 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 10의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다.
도 13a 내지 도 20a, 도 13b 내지 도 20b, 및 도 13c 내지 도 20c, 는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 13d 내지 도 16d의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면들이다.
도 13d 내지 도 20d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 21a 내지 도 24a, 도 21b 내지 도 24b, 및 도 21c 내지 도 24c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 25a 내지 도 27a, 도 25b 내지 도 27b, 및 도 25c 내지 도 27c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 29는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 및 이에 따라 형성된 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2a, 도 2b, 및 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 1의 I-I', II-II'선, III-III'선을 따라 자른 단면이다. 도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도들이다. 도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형례들을 나타내는 단면도들이다.
도 1, 도 2a, 도 2b, 도 2c, 및 도 3을 참조하면, 반도체 기판(100) 상에 일 방향으로 연장되는 복수 개의 게이트 구조체들(GS)이 서로 이격되어 배치될 수 있다. 게이트 구조체들(GS) 각각은 일 방향(D2)으로 연장되는 한 쌍의 게이트 스페이서들(130), 한 쌍의 게이트 스페이서들(130) 사이에 배치되며 일 방향(D2)에서 서로 이격되어 배치된 게이트 전극들(160), 및 게이트 전극들(160) 사이 그리고 한 쌍의 게이트 스페이서들(130) 사이에 배치된 게이트 분리 패턴들(121)을 포함할 수 있다. 게이트 구조체들(GS)은 반도체 기판(100)에 정의된 활성 패턴들(101)을 가로지르며, 게이트 구조체들(GS) 양측의 활성 패턴들(101)에 에피택셜층들(140)이 배치될 수 있다. 일 실시예에서, 제 1 층간 절연막(150)이 에피택셜층(140)을 덮으며 게이트 구조체들(GS) 사이를 채울 수 있다. 제 2 층간 절연막(170)이 게이트 구조체들(GS)의 상부면들 및 제 1 층간 절연막(150) 상에 배치될 수 있다.
보다 상세하게, 활성 패턴들(101)은 반도체 기판(100)으로부터 수직적으로 돌출되며, 제 1 방향(D1)에서 장축을 가질 수 있다. 활성 패턴들(101)은 바(bar) 형태 또는 라인 형태를 가질 수 있다. 활성 패턴들(101)의 양측에 소자 분리막(103)이 배치될 수 있다. 일 실시예에서, 소자 분리막(103)의 상부면은 활성 패턴들(101)의 상부면들보다 아래에 위치할 수 있다.
게이트 전극들(160)은 반도체 기판(100) 상에 활성 패턴들(101)을 가로지르며 2차원적으로 배치될 수 있다. 즉, 게이트 전극들(160)은 서로 수직하는 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 게이트 전극들(160)은 각각 활성 패턴들(101)을 가로지르며, 제 1 방향(D1)에 대해 수직하는 제 2 방향(D2)에서 장축을 가질 수 있다. 일 실시예에서, 게이트 전극들(160)은 활성 패턴들(101)의 측벽들 및 상부면들을 가로질러 배치될 수 있다. 게이트 전극들(160)은, 제 2 방향(D2)에서, 소자 분리막(103) 상에서 서로 이격될 수 있다.
게이트 전극들(160) 각각은, 도 4에 도시된 바와 같이, 제 1 방향(D1)에서 서로 대향하는 제 2 측벽들(S2) 및 제 2 방향(D2)에서 서로 대향하는 제 1 측벽들(S1)을 가질 수 있다. 여기서, 제 1 측벽들(S1)은 반도체 기판(100)의 상부면에 대해 제 1 각도(θ1)를 이루며, 제 2 측벽들(S2)은 반도체 기판(100)의 상부면에 대해 제 1 각도(θ1)보다 큰 제 2 각도(θ2)를 이룰 수 있다.
일 실시예에서, 게이트 전극들(160) 각각은 차례로 형성되는 배리어 금속 패턴(163) 및 금속 패턴(165)을 포함할 수 있으며, 배리어 금속 패턴(163)은 금속 패턴(165)과 반도체 기판(100) 사이에서 금속 패턴(165)과 게이트 스페이서들(130) 사이로 연장될 수 있다.
실시예들에 따르면, 게이트 분리 패턴들(121)이 제 2 방향(D2)에서 인접하는 게이트 전극들(160) 사이에 배치될 수 있다. 게이트 분리 패턴들(121)은 게이트 전극들(160)의 제 1 측벽들(도 4의 S1 참조)과 인접할 수 있다. 다시 말해, 각 게이트 전극(160)은 제 2 방향(D2)에서 게이트 분리 패턴들(121) 사이에 배치될 수 있다. 제 1 방향(D1)에서 게이트 분리 패턴들(121)의 폭은 게이트 전극(160)의 폭과 실질적으로 동일할 수 있다. 게이트 분리 패턴들(121)은 절연 물질로 이루어질 수 있으며, 소자 분리막(103) 상에 배치될 수 있다. 게이트 분리 패턴들(121)은 제 1 방향(D1)에서 인접하게 배치될 수 있으며, 서로 제 1 방향(D1)의 사선 방향에 배치될 수도 있다. 일 실시예에서, 게이트 분리 패턴들(121)의 상부면들은 게이트 전극들(160)의 상부면들과 실질적으로 공면을 이룰 수 있다. 게이트 분리 패턴들(121)의 하부면들은 게이트 전극들(160)의 하부면들보다 아래에 위치할 수 있다. 일 예로, 도 5에 도시된 실시예에 따르면, 게이트 분리 패턴들(121)의 양측에서 소자 분리막(103)의 일 부분이 리세스될 수 있다. 다시 말해, 게이트 분리 패턴들(121)의 하부면들은 게이트 전극(160)의 하부면보다 아래에 위치할 수 있으며, 소자 분리막(103)의 일 부분은 게이트 분리 패턴들(121)의 하부면들보다 아래에 위치하는 상부면을 가질 수 있다. 또 다른 예로, 도 6에 도시된 실시예에 따르면, 게이트 분리 패턴(121)은 하부 부분(121L) 및 하부 부분(121L)으로부터 돌출된 상부 부분(121U)을 가질 수 있다. 여기서, 게이트 분리 패턴(121)의 상부 부분(121U)의 폭은 하부 부분(121L)의 폭보다 작을 수 있으며, 게이트 전극들(160)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 이에 더하여, 제 1 방향(D1)에서 인접하는 게이트 분리 패턴들(121)의 하부 부분들(121L)이 서로 연결될 수 있다. 다시 말해, 게이트 구조체들(GS) 사이에서 게이트 분리 패턴(121)의 일부분이 배치될 수 있다.
게이트 스페이서들(130)이 게이트 전극들(160)의 양측 및 게이트 분리 패턴(121)의 양측에 배치될 수 있다. 게이트 스페이서들(130)은 제 2 방향(D2)으로 연장되어 게이트 전극들(160)의 제 2 측벽들(도 4의 S2 참조)을 덮으며, 게이트 분리 패턴들(121)의 측벽을 덮을 수 있다. 일 실시예에서, 게이트 스페이서들(130) 각각은 서로 다른 절연 물질로 이루어진 제 1 및 제 2 스페이서들(131, 133)을 포함할 수 있으며, 제 1 스페이서(131)는 제 2 스페이서(133)와 반도체 기판(100) 사이에서 게이트 전극들(160)의 제 1 측벽들(도 4의 S2 참조))로 연장되는 L자 형상을 가질 수 있다. 제 1 스페이서(131)는 게이트 분리 패턴들(121)과 직접 접촉할 수 있다. 일 실시예에서, 제 1 스페이서(131)는 게이트 분리 패턴들(121)과 다른 절연 물질로 이루어질 수 있다.
게이트 분리 패턴들(121)의 양측에서, 게이트 스페이서들(130)의 하부면들은, 도 5에 도시된 바와 같이, 게이트 분리 패턴들(121)의 하부면들보다 아래에 위치할 수도 있다.
도 6에 도시된 실시예에서, 게이트 스페이서들(130)은 게이트 분리 패턴(121)의 하부 부분(121L) 상에서 배치되며, 상부 부분들(121U)의 측벽들을 덮을 수 있다. 또한, 게이트 스페이서들(130)이 게이트 분리 패턴(121)의 하부 부분(121L)의 측벽을 덮을 수 있다.
게이트 절연막(161)이 각각의 게이트 전극들(160)과 활성 패턴들(101) 사이에 개재될 수 있다. 일 실시예에서, 게이트 절연막(161)은 게이트 전극(160)의 제 1 측벽들(S1)과 게이트 분리 패턴들(121) 사이 그리고 게이트 전극(160)의 제 2 측벽들(S2)과 게이트 스페이서들(130) 사이로 연장될 수 있다. 즉, 게이트 분리 패턴들(121)은 제 1 방향(D1)에서 게이트 스페이서들(130)과 접촉할 수 있으며, 제 2 방향(D2)에서 게이트 절연막(161)과 접촉할 수 있다.
게이트 전극들(160) 양측의 반도체 기판(100) 내에 에피택셜층들(140)이 배치될 수 있다. 에피택셜층들(140) 사이에 활성 패턴들(101)이 배치될 수 있으며, 에피택셜층들(140)의 하부면은 활성 패턴들(101)의 상부면들보다 아래에 위치할 수 있다. 에피택셜층들(140)은 전계 효과 트랜지스터의 소오스/드레인 전극들로서 제공되며, 활성 패턴들(101)은 인장 스트레스 또는 압축 스트레스를 제공하는 물질로 이루어질 수 있다. 에피택셜층들(140)은 활성 패턴(101)을 이루는 물질과 격자 상수가 다른 물질로 형성될 수 있으며, 예를 들어, 실리콘 카바이드(SiC) 또는 실리콘 게르마늄(SiGe)으로 이루어질 수 있다.
도 7a, 도 7b, 및 도 7c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 1의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 2a, 도 2b, 및 도 2c를 참조하여 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 1, 도 7a, 도 7b, 및 도 7c를 참조하면, 반도체 기판(100) 상에 활성 패턴들(101)을 가로지르는 게이트 도전 패턴들(118)이 2차원적으로 배치될 수 있다. 게이트 도전 패턴들(118)은 서로 수직하는 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 게이트 도전 패턴들(118)은 각각 활성 패턴들(101)을 가로지르며, 제 1 방향(D1)에 대해 수직하는 제 2 방향(D2)에서 장축을 가질 수 있다. 일 실시예에서, 게이트 도전 패턴들(118)은 활성 패턴들(101)의 상부면들을 가로질러 배치될 수 있다.
활성 패턴들(101)은 소자 분리막(103)에 의해 정의된 반도체 기판(100)의 일 부분들일 수 있다. 활성 패턴들(101)은 제 1 방향(D1)에서 장축을 가질 수 있으며, 이 실시예에서, 활성 패턴들(101)의 상부면들은 소자 분리막(103)의 상부면과 실질적으로 공면을 이룰 수 있다.
게이트 절연막(112)이 게이트 도전 패턴들(118)과 활성 패턴들(101) 사이에 개재될 수 있다.
게이트 스페이서들(130)은 제 2 방향(D2)으로 연장되어, 제 2 방향(D2)을 따라 배열된 게이트 도전 패턴들(118)의 측벽들 및 게이트 분리 패턴들(121)의 측벽들을 덮을 수 있다. 이 실시예에서, 게이트 도전 패턴들(118)의 제 1 측벽들(도 4의 S1 참조)은 게이트 분리 패턴들(121)과 직접 접촉될 수 있으며, 게이트 도전 패턴들(118)의 제 2 측벽들(도 4d의 S2 참조)은 게이트 스페이서들(130)과 직접 접촉될 수 있다. 이 실시예에서, 게이트 스페이서들(130)과 게이트 분리 패턴들(121)은 실질적으로 동일한 절연 물질로 형성될 수 있다. 이와 달리, 게이트 스페이서들(130)은 게이트 분리 패턴들(121)과 다른 절연 물질을 포함할 수도 있다. 게이트 도전 패턴들(118) 양측의 반도체 기판(100) 내에 에피택셜층들(140)이 배치될 수 있다.
게이트 분리 패턴들(121)은 제 2 방향(D2)에서 인접하는 게이트 도전 패턴들(118) 사이와 제 1 방향(D1)에서 인접하는 게이트 스페이서들(130) 사이에 배치될 수 있다. 게이트 분리 패턴들(121)의 상부면들은 게이트 도전 패턴들(118)의 상부면들과 실질적으로 공면을 이룰 수 있다.
반도체 기판(100) 상에 게이트 도전 패턴들(118) 및 게이트 분리 패턴들(121)의 상부면들을 덮는 층간 절연막(150)이 배치될 수 있으며, 층간 절연막(150)은 게이트 스페이서들(130) 사이를 채울 수 있다. 또한, 식각 정지막(145)이 게이트 도전 패턴들(118), 게이트 분리 패턴들(121), 및 게이트 스페이서들(130)을 컨포말하게 덮을 수 있다. 식각 정지막(145)은 층간 절연막(150)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 9a, 도 9b, 및 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 8의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다.
도 8, 도 9a, 도 9b, 및 도 9c를 참조하면, 반도체 기판(100) 상에 활성 패턴들(101)을 가로지르는 게이트 전극들(160)이 2차원적으로 배치될 수 있다.
활성 패턴들(101)은 제 1 방향(D1)에서 장축을 가질 수 있으며, 바 형태 또는 라인 형태를 가질 수 있다. 활성 패턴들(101)은 반도체 기판(100) 내에 배치된 소자 분리막(103)에 의해 정의될 수 있다.
이 실시예에서, 게이트 전극들(160) 각각은 게이트 도전 패턴(114) 및 하드 마스크 패턴(116)을 포함할 수 있다. 게이트 전극들(160)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 배열될 수 있다.
게이트 스페이서들(130)은 게이트 전극들(160)의 제 2 측벽들을 덮되, 제 2 방향(D2)에서 게이트 분리 패턴들(121)에 의해 서로 분리될 수 있다.
제 1 방향(D1)에서 게이트 전극들(160) 사이의 활성 패턴들(101) 내에 소오스/드레인 전극으로 사용되는 에피택셜층들(140)이 배치될 수 있다. 에피택셜층들(140)은 활성 패턴들(101)의 상부면들 아래에서 하부면을 가지며, 게이트 전극들(160) 아래의 활성 패턴들(101)과 다른 격자 상수를 갖는 물질로 형성될 수 있다.
반도체 기판(100) 상에 게이트 전극들(160), 게이트 스페이서들(130), 및 에피택셜층들(140)을 덮는 층간 절연막(150)이 배치될 수 있다.
이 실시예에서, 게이트 분리막(120)은 층간 절연막(150)의 전면을 덮으며, 제 2 방향(D2)에서 인접하는 게이트 전극들(160) 사이를 채울 수 있다. 게이트 분리막(120)은 제 1 방향(D1)에서 인접하는 적어도 두 개의 게이트 전극들(160)을 가로지를 수 있다. 게이트 분리막(120)은 제 2 방향에서 인접하는 게이트 전극들(160)의 측벽들과 직접 접촉할 수 있다. 그리고, 게이트 분리막(120)은 제 2 방향(D2)에서 인접하는 활성 패턴들(101) 사이에서 소자 분리막(103) 상에 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 11a, 도 11b, 및 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 10의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다.
도 10, 도 11a, 도 11b, 및 도 11c를 참조하면, 반도체 기판(100)은 제 1 영역들(A) 및 제 2 영역들(B)을 포함하며, 제 1 게이트 전극들(160a)이 제 1 영역들(A)에서 활성 패턴들(101)을 가로질러 배치되며, 제 2 게이트 전극들(160b)이 제 2 영역들(B)에서 활성 패턴들(101)을 가로질러 배치될 수 있다.
활성 패턴들(101)은 반도체 기판(100)으로부터 돌출되며, 제 1 방향(D1)으로 연장되어 제 1 및 제 2 영역들(A, B)을 가로지를 수 있다. 활성 패턴들(101)은 소자 분리막(103)에 의해 정의된 반도체 기판(100)의 일부분들일 수 있으며, 소자 분리막(103)의 상부면은 활성 패턴들(101)의 상부면들보다 아래에 위치할 수 있다.
제 1 게이트 전극들(160a)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 마찬가지로, 제 2 게이트 전극들(160b)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 2 방향(D2)에서, 제 1 게이트 전극들(160a) 간의 이격거리는 제 2 게이트 전극들(160b) 간의 이격거리보다 작을 수 있다.
제 1 게이트 분리 패턴(121a)이 제 2 방향(D2)에서 인접하는 제 1 게이트 전극들(160a) 사이에 배치될 수 있으며, 제 2 게이트 분리 패턴(121b)이 제 2 방향(D2)에서 인접하는 제 2 게이트 전극들(160b) 사이에 배치될 수 있다. 제 1 및 제 2 게이트 분리 패턴들(121a, 121b)은 인접하는 활성 패턴들(101) 사이에서 소자 분리막(103) 상에 배치될 수 있다. 제 1 방향(D1)에서, 제 1 게이트 분리 패턴(121a)은 제 1 게이트 전극들(160a)과 동일한 폭을 가질 수 있으며, 제 2 게이트 분리 패턴(121b)은 제 2 게이트 전극들(160b)과 동일한 폭을 가질 수 있다.
제 1 및 제 2 게이트 전극들(160a, 160b) 각각은 배리어 금속 패턴(163) 및 금속 패턴(165)을 포함할 수 있으며, 제 1 게이트 전극들(160a)과 활성 패턴들(101) 사이에 제 1 게이트 절연막(161a)이 개재될 수 있다. 제 1 게이트 절연막(161a)은 제 1 게이트 전극들(160a)과 제 1 게이트 분리 패턴(121a) 사이로 연장될 수 있다. 제 2 게이트 절연막(161b)이 제 2 게이트 전극들(160b)과 활성 패턴들(101) 사이에 개재될 수 있다. 제 2 게이트 절연막(161b)은 제 2 게이트 전극들(160b)과 제 2 게이트 분리 패턴(121b) 사이로 연장될 수 있다.
제 1 및 제 2 게이트 전극들(160a, 160b)의 양측벽들에 게이트 스페이서들(130)이 배치되며, 게이트 스페이서들(130)은 제 2 방향(D2)으로 연장되어 제 1 및 제 2 게이트 분리 패턴들(121a, 121b)과 직접 접촉될 수 있다.
제 2 게이트 분리 패턴(121b)은 서로 다른 물질로 이루어진 제 1 절연 패턴(122) 및 제 2 절연 패턴(124)을 포함한다. 제 1 절연 패턴(122)은 제 2 방향(D2)에서 인접하는 제 2 게이트 전극들(160b) 사이의 소자 분리막(103) 상에서 제 2 게이트 전극들(160b)의 측벽들로 연장될 수 있다. 이 실시예에서, 제 1 절연 패턴(122)의 두께는 제 2 방향(D2)에서 인접하는 제 2 게이트 전극들(160b) 간의 거리보다 작을 수 있다. 제 2 절연 패턴(124)은 제 1 절연 패턴(122) 상에서 제 2 방향(D2)에서 인접하는 제 2 게이트 전극들(160b) 사이를 채울 수 있다.
이 실시예에서, 제 1 및 제 2 게이트 전극들(160a, 160b)의 상부면들과 제 1 및 제 2 게이트 분리 패턴들(121a, 121b)의 상부면들은 실질적으로 공면을 이룰 수 있다.
제 1 및 제 2 게이트 전극들(160a, 160b) 양측에 에피택셜층들(미도시)이 배치될 수 있으며, 제 1 층간 절연막(150)은 제 1 게이트 전극들(160a)의 사이와 제 2 게이트 전극들(160b) 사이를 채울 수 있다. 제 2 층간 절연막(170)은 제 1 및 제 2 게이트 전극들(160a, 160b) 및 제 1 및 제 2 게이트 분리 패턴들(121a, 121b)을 덮을 수 있다.
나아가, 제 1 및 제 2 게이트 분리 패턴들(121a, 121b)의 하부면들은, 도 2a, 도 2b, 및 도 2c를 참조하여 설명한 것처럼, 게이트 전극들(160)의 하부면들보다 아래에 위치할 수 있다.
도 12a, 도 12b, 및 도 12c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들로서, 각각 도 10의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 11a, 도 11b, 및 도 11c를 참조하여 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 10, 도 12a, 도 12b, 및 도 12c를 참조하면, 반도체 기판(100)은 제 1 및 제 2 영역들을 포함하며, 활성 패턴들(101)이 제 1 및 제 2 영역들(A, B)에서 제 1 방향(D1)으로 연장될 수 있다. 이 실시예에서, 활성 패턴들(101)은 소자 분리막(103)에 의해 정의된 반도체 기판(100)의 일 부분들일 수 있다.
제 1 게이트 전극들(160a)은 제 1 영역들(A)에서 활성 패턴들(101)을 가로질러 배치되며, 제 2 게이트 전극들(160b)이 제 2 영역들(B)에서 활성 패턴들(101)을 가로질러 배치될 수 있다. 제 1 게이트 전극들(160a)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 마찬가지로, 제 2 게이트 전극들(160b)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 제 2 방향(D2)에서, 제 1 게이트 전극들(160a) 간의 이격거리는 제 2 게이트 전극들(160b) 간의 이격거리보다 작을 수 있다.
이 실시예에서, 제 1 및 제 2 게이트 분리 패턴들(121a, 121b)은 제 2 방향(D2)으로 연장되며 제 1 및 제 2 게이트 전극들(160a, 160b)의 상부면들을 덮을 수 있다. 또한, 제 1 게이트 분리 패턴(121a)은 제 2 방향(D2)에서 인접하는 제 1 게이트 전극들(160a) 사이를 채우며, 제 2 게이트 분리 패턴(121b)은 제 2 방향(D2)에서 인접하는 제 2 게이트 전극들(160b) 사이를 채울 수 있다. 제 2 게이트 분리 패턴(121b)은 제 2 게이트 전극들(160b)의 측벽들을 덮는 제 1 절연 패턴(122)과 제 1 절연 패턴(122) 상의 제 2 절연 패턴(124)을 포함하되, 제 1 절연 패턴(122)은 제 2 방향(D2)으로 연장되어 제 2 방향(D2)을 따라 배열된 제 2 게이트 전극들(160b)의 상부면을 덮을 수 있다. 제 1 절연 패턴(122)은 제 2 방향(D2)에서 인접하는 제 2 게이트 전극들(160b)의 측벽들 및 소자 분리막(103)의 상부면을 컨포말하게 덮을 수 있다. 이 실시예에서, 제 1 절연 패턴(122)의 두께는 제 2 방향(D2)에서 인접하는 제 2 게이트 전극들(160b) 간의 거리보다 작을 수 있다.
게이트 스페이서들(130)이 제 2 방향(D2)으로 연장되어 제 1 게이트 전극들(160a)의 측벽들과 제 1 게이트 분리 패턴들(121a)의 측벽들을 덮을 수 있으며, 제 2 게이트 전극들(160b)의 측벽들과 제 2 게이트 분리 패턴들(121b)의 측벽들을 덮을 수 있다.
제 1 및 제 2 게이트 전극들(160a, 160b) 양측의 활성 패턴들(101)에 에피택셜층(140)이 배치되며, 층간 절연막이 제 1 방향(D1)에서 인접하는 제 1 게이트 전극들(160a) 사이와 제 2 게이트 전극들(160b) 사이를 채우며, 제 1 및 제 2 게이트 분리 패턴들(121a, 121b) 상에 배치될 수 있다.
도 13a 내지 도 20a, 도 13b 내지 도 20b, 및 도 13c 내지 도 20c는 본 발명의 도 1 및 도 2a 내지 도 2c에 도시된 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 13d 내지 도 16d의 I-I', II-II'선, 및 III-III'선을 따라 자른 단면들이다. 도 13d 내지 도 20d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 13a, 도 13b, 도 13c, 및 도 13d를 참조하면, 반도체 기판(100)을 패터닝하여 활성 패턴들(101)이 형성될 수 있다.
일 실시예에 따르면, 반도체 기판(100)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
일 실시예에 따르면, 활성 패턴들(101) 각각은 제 1 방향(D1)에서 장축을 가질 수 있으며, 활성 패턴들(101)은 제 1 방향(D1)에서, 서로 다른 길이를 가질 수 있다. 예를 들어, 활성 패턴들(101) 중 일부는 라인 형상를 가질 수 있으며, 다른 일부는 바(bar) 형상을 가질 수 있다. 활성 패턴들(101)의 형태 및 배치는 다양하게 변형될 수 있다.
일 예로, 활성 패턴들(101)을 형성하는 것은, 반도체 기판(100) 상에 반도체 기판(100)의 소정 영역들을 노출시키는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴(미도시)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각함으로써 트렌치들을 형성하는 것을 포함할 수 있다. 여기서, 트렌치들은 제 1 방향(D1)으로 연장된 라인 형태일 수 있으며, 이방성 식각 공정에 의해 상부 폭보다 하부 폭이 작게 형성될 수 있다. 즉, 트렌치들은 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다.
계속해서, 트렌치들 내에 소자 분리막(103)이 형성될 수 있다. 일 실시예에 따르면, 소자 분리막(103)을 형성하는 것은, 트렌치들을 채우는 절연막을 형성하는 것, 절연막을 평탄화하여 마스크 패턴의 상부면을 노출시키는 것, 및 평탄화된 절연막의 상부면을 리세스하여, 활성 패턴(101)의 상부 측벽을 노출시키는 것을 포함한다. 소자 분리막(103)의 상부면이 활성 패턴(101)의 상부면보다 아래에 위치할 수 있다. 일부 예들에서, 절연막의 상부면을 리세스시키는 공정은 생략될 수도 있다. 이에 따라, 소자 분리막(103)의 상부면은 도 7a, 도 7b, 및 도 7c에 도시된 바와 같이, 활성 패턴들(101)의 상부면들과 실질적으로 공면을 이룰 수도 있다.
도 14a, 도 14b, 도 14c, 및 도 14d를 참조하면, 소자 분리막(103)의 일부분들을 노출시키는 오프닝들(OP)을 갖는 더미 게이트막(113)이 형성될 수 있다.
보다 상세히 설명하면, 활성 패턴들(101)을 갖는 반도체 기판(100) 전면에 더미 게이트 절연막(111), 더미 게이트막(113), 및 하드 마스크막(115)이 차례로 형성될 수 있다.
일 예로, 더미 게이트 절연막(111)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 형성될 수 있다. 더미 게이트막(113)은 활성 패턴들(101) 사이를 채울 수 있으며, 소자 분리막(103)) 및 활성 패턴들(101)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 더미 게이트막(113)은 불순물이 도우프된 폴리실리콘막, 언도우프된 폴리실리콘막, 실리콘 게르마늄막, 또는 실리콘 카바이드막으로 형성될 수 있다. 하드 마스크막(115)은 실리콘 질화막, 또는 실리콘 산화질화막으로 형성될 수 있다.
더미 게이트 절연막(111)은 열산화 방법, 화학적 기상 증착(Chemical Vapor Deposition: CVD) 방법, 또는 원자층 증착(Atomic Layer Deposition: ALD) 방법 등을 통해 형성될 수 있다. 더미 게이트막(113) 및 하드 마스크막(115)은 화학적 기상 증착(CVD) 방법, 물리 기상 증착(Physical Vapor Deposition: PVD) 방법, 또는 원자층 증착ALD) 방법 등을 통해 형성될 수 있다. 일부 예들에서, 더미 게이트막(113) 대신 게이트 도전막이 형성될 수도 있으며, 게이트 도전막은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
계속해서, 하드 마스크막(115) 상에 제 1 예비 오프닝들을 갖는 제 1 마스크 패턴(MP1)이 형성될 수 있으며, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여, 더미 절연막, 더미 게이트막(113), 및 하드 마스크막(115)을 이방성 식각될 수 있다. 이에 따라, 하드 마스크막(115), 더미 게이트막(113), 및 게이트 절연막(161)에 오프닝들(OP)이 형성될 수 있다. 오프닝들(OP)을 형성하는 이방성 식각 공정시, 소자 분리막(103)이 식각 정지막으로 이용될 수 있다. 이러한 이방성 식각 공정에 의해 오프닝들(OP)의 하부 폭은 상부 폭보다 작을 수 있다. 즉, 오프닝들(OP)은 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 또한, 오프닝들(OP)을 형성하기 위한 이방성 식각 공정시 오버 에칭(over-etching)에 의해 도 2a, 도 2b, 및 도 2c에 도시된 바와 같이, 오프닝들(OP)에 노출된 소자 분리막(103)의 일부분이 리세스될 수 있다.
일 예에 따르면, 오프닝들(OP)은 제 1 방향(D1)에서 장축을 갖는 바(bar) 형태를 가질 수 있다. 오프닝들(OP)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있으며, 활성 패턴들(101) 사이에서 소자 분리막(103)을 노출시킬 수 있다. 제 1 방향(D1)에서, 오프닝들(OP)의 길이는 후속 공정들에 의해 형성되는 더미 게이트 패턴들(114)의 폭보다 클 수 있다. 제 2 방향(D2)에서, 오프닝들(OP)의 폭은 인접하는 활성 패턴들(101) 간의 간격보다 작을 수 있다.
도 15a, 도 15b, 도 15c, 및 도 15d를 참조하면, 오프닝들(OP)의 측벽들을 덮는 게이트 분리막(120)이 형성될 수 있으며, 일 실시예서 게이트 분리막(120)은 오프닝들(OP)을 완전히 채우면서 하드 마스크막(115) 상에 형성될 수 있다.
게이트 분리막(120)은 더미 게이트막(113)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 게이트 분리막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다. 게이트 분리막(120)은 화학적 기상 증착(CVD) 방법, 또는 원자층 증착ALD) 방법 등을 통해 형성될 수 있다. 증착 공정시 게이트 분리막(120)의 두께는, 예를 들어, 제 2 방향(D2)에서 인접하는 더미 게이트 분리 패턴들(114) 간의 거리의 약 1/2보다 클 수 있다. 게이트 분리막(120)을 형성한 후에, 게이트 분리막(120)의 상면을 평탄화시키는 평탄화 공정이 수행될 수도 있다.
게이트 분리막(120)을 형성한 후에, 게이트 분리막(120)의 상면을 평탄화시키는 평탄화 공정이 수행될 수도 있다.
계속해서, 게이트 분리막(120) 상에 제 2 예비 오프닝들을 갖는 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)의 제 2 예비 오프닝들은 은 제 1 방향(D1)에 대해 수직하는 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 즉, 제 2 마스크 패턴(MP2)은 오프닝들(OP) 및 활성 패턴들(101)을 가로질러 배치될 수 있다.
도 16a, 도 16b, 도 16c, 및 도 16d를 참조하면, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여, 게이트 분리막(120), 하드 마스크막(115), 및 더미 게이트막(113)을 차례로 이방성 식각함으로써 더미 게이트 패턴들(114) 및 게이트 분리 패턴들(121)이 동시에 형성될 수 있다. 또한, 더미 게이트 패턴들(114) 상에 하드 마스크 패턴(116) 및 잔여 게이트 분리막(122)이 형성될 수 있다.
실시예들에 따르면, 라인 형태를 갖는 제 2 마스크 패턴(MP2)을 이용한 이방성 식각 공정에 의해, 더미 게이트 패턴들(114)이 제 1 방향(D1) 및 제 2 방향(D2)을 따라 서로 이격되어 형성될 수 있다. 일 실시예에서, 더미 게이트 패턴들(114) 각각은 제 2 방향(D2)에서 장축을 갖는 바(bar) 형태를 가질 수 있으며, 활성 패턴들(101)을 가로지를 수 있다. 더미 게이트 패턴들(114)은 제 1 방향(D1)에서 제 1 간격으로 이격되어 배치될 수 있으며, 제 2 방향(D2)에서 제 1 간격보다 작은 제 2 간격으로 이격되어 형성될 수 있다. 이러한 더미 게이트 패턴들(114) 각각은 게이트 분리 패턴들(121)과 접촉하는 제 1 측벽들과, 제 1 측벽들에 대해 수직하는 제 2 측벽들을 가질 수 있다.
게이트 분리 패턴들(121)은 제 2 방향(D2)에서 인접하는 게이트 분리 패턴들(121) 사이를 채울 수 있다. 게이트 분리 패턴들(121) 각각은 소자 분리막(103) 상에 형성될 수 있다. 게이트 분리 패턴들(121)은 더미 게이트 패턴들(114)과 동시에 형성되므로, 제 1 방향(D1)에서, 더미 게이트 패턴들(114)이 폭과 게이트 분리 패턴들(121)의 폭은 실질적으로 동일할 수 있다. 게이트 분리 패턴들(121)은 더미 게이트 패턴들(114)과 접촉하는 경사진 측벽을 가질 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 더미 게이트 패턴들(114)의 양측벽들에 게이트 스페이서들(130)이 형성될 수 있다. 게이트 스페이서들(130)은 제 2 방향(D2)을 따라 연장되어 게이트 분리 패턴들(121)의 측벽들을 덮을 수 있다.
일 예에 따르면, 게이트 스페이서들(130)을 형성하는 것은, 더미 게이트 패턴들(114) 및 게이트 분리 패턴들(121)이 형성된 반도체 기판(100) 상에 게이트 스페이서막을 컨포말하게 증착하는 것, 및 게이트 스페이서막을 전면 이방성 식각하는 것을 포함한다. 게이트 스페이서막(미도시)증착할 때, 게이트 스페이서막(미도시)의 두께는 더미 게이트 패턴들(114)의 측벽 상에서 게이트 분리 패턴(121)의 두께보다 얇을 수 있다. 다시 말해, 게이트 스페이서막(미도시)의 두께는 제 1 방향에서 더미 게이트 패턴들(114) 간의 거리의 약 1/2보다 작을 수 있다.
게이트 스페이서들(130)은 더미 게이트 패턴들(114)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 게이트 스페이서들(130)은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막과 같은 금속 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 형성될 수 있다. 일 예에서, 게이트 스페이서는 도 2a 및 도 2b에 도시된 바와 같이, 제 1 및 제 2 스페이서들(131, 133) 포함할 수 있다.
계속해서, 게이트 스페이서들(130)을 형성한 후, 더미 게이트 패턴들(114) 양측의 반도체 기판(100)에 리세스 영역들(135)이 형성될 수 있다. 리세스 영역들(135)은 게이트 스페이서들(130) 사이에 노출된 활성 패턴들(101)의 일부분들을 식각함으로써 형성될 수 있다. 리세스 영역들(135)은 더미 게이트 패턴들(114), 및 게이트 스페이서들(130)을 식각 마스크로 이용하여 이방성 및/또는 등방성 식각하여 형성될 수 있다.
일 예에 따르면, 리세스 영역들(135)을 형성하기 위한 식각 공정시 각 더미 게이트 패턴(114)의 제 1 측벽들(도 4의 S1 참조)은 게이트 분리 패턴들(121)에 의해 보호될 수 있으며, 제 2 측벽들(도 4의 S2 참조)은 게이트 스페이서들(130)에 의해 보호될 수 있다. 나아가, 게이트 스페이서들(130)을 형성하는 공정 및, 리세스 영역들(135)을 형성하는 공정을 수행하는 동안 게이트 분리 패턴(121)의 상부면이 리세스되어 하드 마스크 패턴들(116)의 상부면들이 노출될 수 있다. 이와 달리, 잔여 게이트 분리 패턴들(도 16a의 122 참조)은 하드 마스크 패턴들(116) 상에 잔류할 수도 있다.
도 18a, 도 18b, 및 도 18c를 참조하면, 리세스 영역들 내에 에피택셜층들(140)이 형성될 수 있다. 에피택셜층들(140)은 더미 게이트 패턴들(114)의 양측에 형성될 수 있으며, 핀 전계 효과 트랜지스터의 소스/드레인 전극들로 사용될 수 있다.
일부 예들에 따르면, NMOSFET의 에피택셜층들(140)은 더미 게이트 패턴들(114) 아래의 활성 패턴들(101)에 인장 스트레인(tensile strain)을 제공할 수 있는 물질로 형성될 수 있다. 예를 들면, NMOSFET의 에피택셜층들(140)은 실리콘 카바이드(SiC)로 형성될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. PMOSFET의 에피택셜층들(140)은 더미 게이트 패턴들(114) 아래의 활성 패턴들(101)에 압축성 스트레인(compressive strain)을 제공할 수 있는 물질로 형성될 수 있다. 예를 들어, PMOSFET의 에피택셜층들(140)은 실리콘 게르마늄(SiGe)로 형성될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 이에 더하여, 에피택셜층들(140) 상에 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드와 같은 실리사이드막(미도시)이 형성될 수도 있다.
도 19a, 도 19b, 및 도 19c를 참조하면, 에피택셜층들(140) 및 더미 게이트 패턴들(114) 사이를 채우는 제 1 층간 절연막(150)이 형성될 수 있다. 여기서, 제 1 층간 절연막(150)은 더미 게이트 패턴들(114) 및 게이트 분리 패턴들(121)의 상부면들을 노출시킬 수 있다.
일 예에 따르면, 제 1 층간 절연막(150)을 형성하는 것은, 에피택셜층들(140) 및 더미 게이트 패턴들(114)을 덮는절연막을 형성한 후, 더미 게이트 패턴들(114)의 상부면들이 노출되도록 상기 절연막을 평탄화하는 것을 포함할 수 있다. 제 1 층간 절연막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
계속해서, 더미 게이트 패턴들(114)을 제거하여 게이트 스페이서들(130) 및 게이트 분리 패턴들(121)에 의해 정의되는 게이트 영역들(151)이 형성될 수 있다.
더미 게이트 패턴들(114)을 제거하는 것은, 건식 및 습식 식각 공정을 조합하여 수행될 수 있다. 상세히 설명하면, 게이트 분리 패턴들(121) 및 게이트 스페이서들(130)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 더미 게이트 패턴들(114)을 습식 식각할 수 있다. 일 실시예에서, 더미 게이트 패턴들(114)이 실리콘-게르마늄(SiGe)으로 형성된 경우, 암모니아수 및 과산화수소가 혼합된 식각액을 이용하여 더미 게이트 패턴들(114)을 제거할 수 있다. 일부 실시예들에서, 더미 게이트 패턴(114)이 폴리실리콘으로 형성된 경우, 질산, 초산 및 불산이 혼합된 식각액을 이용하여 폴리실리콘을 습식 식각할 수 있다.
게이트 영역들(151)을 형성함에 따라, 게이트 스페이서들(130) 및 게이트 분리 패턴들(121)의 측벽들이 게이트 영역들(151)에 노출될 수 있다. 또한, 더미 게이트 패턴들(114)을 제거하는 동안 활성 패턴들(101) 상의 더미 게이트 절연막(111)의 일부가 함께 식각되어 활성 패턴들(101)의 일부분이 노출될 수 있으며, 활성 패턴들(101) 사이의 소자 분리막(103) 일부가 노출될 수 있다. 이와 같이 형성된 게이트 영역들(151)의 수직적 깊이는, 활성 패턴(101) 상에서보다 소자 분리막(103) 상에서 클 수 있다.
도 20a, 도 20b, 및 도 20c를 참조하면, 게이트 영역들(151) 내에 게이트 절연막(161) 및 게이트 전극들(160)이 차례로 형성될 수 있다.
게이트 절연막(161)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다. 이러한 게이트 절연막(161)은 원자층 증착 기술을 사용하여 활성 패턴들(101) 표면과 게이트 영역들(151)에 노출된 게이트 스페이서들(130)의 측벽들 및 게이트 분리 패턴들(121)의 측벽들을 컨포말하게 덮을 수 있다. 이와 달리, 게이트 절연막(161)은 게이트 영역들(151)에 노출된 활성 패턴(101)의 표면을 열산화하여 형성될 수도 있다.
게이트 전극들(160)을 형성하는 것은, 게이트 절연막(161)이 형성된 게이트 영역들(151) 내에 배리어 금속막 및 금속막을 차례로 증착하는 것, 및 제 1 층간 절연막(150)의 상부면이 노출되도록 금속막 및 배리어 금속막을 평탄화하는 것을 포함한다. 여기서, 배리어 금속막 및 금속막은 화학기상증착 기술, 물리적기상증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 배리어 금속막은 게이트 영역들(151)의 내벽을 컨포말하게 덮도록 증착될 수 있다. 즉, 배리어 금속막은 게이트 영역들(151)에 노출된 게이트 절연막(161) 상에 균일한 두께로 형성될 수 있다. 그리고, 배리어 금속막 및 금속막에 대한 평탄화 공정으로는 전면 이방성 식각 공정 및/또는 CMP 공정이 이용될 수 있다.
이와 같이 형성된 게이트 전극들(160)은 게이트 영역들(151)을 채우도록 형성되어, 반도체 기판(100) 상에 2차원적으로 배열되되 제 2 방향(D2)에서 장축을 가질 수 있다. 게이트 전극(160)은 활성 패턴(101)의 상부면에서보다 소자 분리막(103)의 상부면에서 두껍게 형성될 수 있다. 이러한 게이트 전극들(160) 각각은 제 1 방향(D1)에서 게이트 스페이서들(130)과 접촉하며, 제 2 방향(D2)에서 게이트 분리 패턴들(121)과 접촉할 수 있다. 즉, 제 2 방향(D2)에서 게이트 전극들(160)은 게이트 분리 패턴들(121)에 의해 분리될 수 있다. 또한, 게이트 전극들(160) 각각은 차례로 형성되는 배리어 금속 패턴(163) 및 금속 패턴(165)을 포함할 수 있다. 일 예에서, 배리어 금속 패턴(163)은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있다. 배리어 금속 패턴(163)은 금속 질화물들 중의 하나로 형성될 수 있다. 예를 들어, 배리어 금속 패턴(163)은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속 패턴(165)은 배리어 금속 패턴(163)보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 예를 들어, 금속 패턴(165)은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
도 21a 내지 도 24a, 도 21b 내지 도 24b, 및 도 21c 내지 도 24c는 본 발명의 도 7a 내지 도 7c에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 21a 내지 도 24a, 도 21b 내지 도 24b, 및 도 21c 내지 도 24c에 도시된 실시예에서, 도 13a 내지 도 20a 및 도 13b 내지 도 20b, 및 도 13c 내지 도 20c를 참조하여 앞서 설명된 제조 방법에서와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 21a, 도 21b, 및 도 21c를 참조하면, 반도체 기판(100) 상에 오프닝들(OP)을 갖는 게이트막(110)이 형성될 수 있다.
상세하게, 반도체 기판(100)은 소자 분리막(103)에 의해 정의된 활성 패턴들(101)을 포함한다. 활성 패턴들(101) 각각은 제 1 방향(D1)에서 장축을 가질 수 있으며, 활성 패턴들(101)은 제 1 방향(D1)에서, 서로 다른 길이를 가질 수 있다. 일 예에서, 활성 패턴들(101)은 반도체 기판(100)을 패터닝하여 트렌치들을 형성한 후, 트렌치를 채우는 절연막을 형성하고, 반도체 기판(100)의 상부면이 노출되도록 절연막을 평탄화하여 형성될 수 있다. 이에 따라, 활성 패턴들(101)은 소자 분리막(103)의 상부면과 실질적으로 공면을 이룰 수 있으며, 반도체 기판(100)의 일부분들일 수 있다.
오프닝들(OP)을 갖는 게이트막(110)을 형성하는 것은, 반도체 기판(100) 전면에 게이트 도전막을 형성하는 것, 게이트 도전막 상에 제 1 예비 오프닝들을 갖는 제 1 마스크 패턴(MP1)을 형성하는 것, 및 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 게이트 도전막을 식각함으로써, 소자 분리막(103)의 일부분을 노출시키는 것을 포함할 수 있다.
일 예에 따르면, 오프닝들(OP)은 제 1 방향(D1)에서 장축을 갖는 바(bar) 형태를 가질 수 있다. 오프닝들(OP)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있으며, 활성 패턴들(101) 사이에서 소자 분리막(103)을 노출시킬 수 있다. 오프닝들(OP)을 형성하기 위한 식각 공정시 오버 에치(over etch)에 의해 오프닝들(OP)에 의해 노출된 소자 분리막(103)의 일부분이 리세스될 수도 있다.
게이트 절연막(112)이 게이트막(110)과 활성 패턴들(101) 사이에 개재될 수 있다. 게이트 절연막(112)은 산화물, 질화물, 산화질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 게이트막(110)은 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
오프닝들(OP)을 갖는 게이트막(110)을 형성한 후, 제 1 마스크 패턴(MP1)은 제거될 수 있다.
도 22a, 도 22b, 및 도 22c를 참조하면, 게이트막(110) 상에 오프닝들(OP)을 채우는 게이트 분리막(120)이 형성될 수 있다. 게이트 분리막(120)은 게이트막(110)의 상부면을 덮을 수 있다. 게이트 분리막(120)은 게이트막(110)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
이어서, 제 2 예비 오프닝들을 갖는 제 2 마스크 패턴(MP2)이 게이트 분리막(120) 상에 형성될 수 있다. 제 2 마스크 패턴(MP2)의 제 2 예비 오프닝들은 은 제 1 방향(D1)에 대해 수직하는 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 즉, 제 2 마스크 패턴(MP2)은 오프닝들(OP) 및 활성 패턴들(101)을 가로질러 배치될 수 있다.
계속해서, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 게이트 분리막(120) 및 게이트막(110)을 이방성 식각하는 공정이 수행될 수 있다. 이에 따라, 도 23a, 도 23b, 및 도 23c에 도시된 바와 같이, 게이트 도전 패턴들(118) 및 게이트 분리 패턴들(121)이 형성될 수 있다.
상세하게, 게이트 도전 패턴들(118)은 서로 수직하는 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 형성될 수 있다. 게이트 도전 패턴들(118)은 각각 활성 패턴들(101)을 가로지르며, 제 1 방향(D1)에 대해 수직하는 제 2 방향(D2)에서 장축을 가질 수 있다. 게이트 도전 패턴들(118)은 각각 도 4를 참조하여 설명한 것처럼, 제 1 방향(D1)에서 서로 대향하는 제 2 측벽들(S2) 및 제 2 방향(D2)에서 서로 대향하는 제 1 측벽들(S1)을 가질 수 있다.
제 1 방향(D1)에서 인접하는 게이트 도전 패턴들(118) 사이에서 반도체 기판(100)이 노출될 수 있으며, 제 2 방향(D2)에서 인접하는 게이트 도전 패턴들(118) 사이에 게이트 분리 패턴(121)이 형성될 수 있다.
일 예에서, 게이트 분리 패턴들(121)은 제 2 방향(D2)으로 연장될 수 있으며, 제 2 방향(D2)에서 인접하는 게이트 도전 패턴들(118) 사이를 채울 수 있다. 다시 말해, 게이트 분리 패턴들(121)은 게이트 도전 패턴들(118)의 제 1 측벽들(도 4의 S1 참조) 상에서 게이트 도전 패턴들(118)의 상부면들로 연장될 수 있다. 이에 따라, 게이트 도전 패턴들(118)의 상부면들은 게이트 분리 패턴들(121)의 상부면들보다 아래에 위치할 수 있다.
도 24a, 도 24b, 및 도 24c를 참조하면, 게이트 도전 패턴들(118) 및 게이트 분리 패턴들(121)의 양 측벽들에 게이트 스페이서들(130)이 형성될 수 있다. 게이트 스페이서들(130)은 제 2 방향(D2)으로 연장될 수 있다. 게이트 스페이서들(130)은 게이트 분리 패턴들(121)과 동일한 절연 물질로 형성되거나, 게이트 분리 패턴들(121)과 다른 절연 물질로 형성될 수 있다.
게이트 스페이서들(130)을 형성한 후, 게이트 도전 패턴들(118) 양측의 반도체 기판(100)에 리세스 영역들(135)이 형성될 수 있다. 일 예에서, 리세스 영역들(135)을 형성시 게이트 분리 패턴들(121) 및 게이트 스페이서들(130)이 식각 마스크로 이용될 수 있다.
일 예에 따르면, 게이트 스페이서들(130)을 형성하는 공정 및, 리세스 영역들(135)을 형성하는 공정을 수행하는 동안, 게이트 분리 패턴(121) 및 게이트 스페이서들(130)이 식각될 수 있다. 이에 따라, 게이트 도전 패턴들(118)의 상부면들이 노출될 수 있다.
이어서, 도 7a, 도 7b, 및 도 7c를 참조하면, 리세스 영역들(135)을 형성한 후, 도 18a, 도 18b, 및 도 18c를 참조하여 설명한 것처럼, 리세스 영역들(135) 내에 에피택셜층들(140)이 형성될 수 있다. 에피택셜층들(140)은 리세스 영역들에 노출된 반도체 기판(100)으로부터 선택적 에피택시얼 성장Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다.
에피택셜층들(140)을 형성한 후에, 반도체 기판(100) 상에서 형성된 결과물들을 컨포말하게 덮는 식각 정지막(145)이 형성될 수 있다. 식각 정지막(145)은 게이트 도전 패턴들(118)의 상부면들 및 게이트 분리 패턴들(121)의 상부면들을 덮을 수 있다. 계속해서, 식각 정지막(145) 상에 층간 절연막(150)이 형성될 수 있으며, 층간 절연막(150)은 층간 절연막(150)은 게이트 도전 패턴들(118) 사이와 게이트 분리 패턴들(121) 사이를 채울 수 있다. 식각 정지막(145)은 층간 절연막(150)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 25a 내지 도 27a, 도 25b 내지 도 27b, 및 도 25c 내지 도 27c는 본 발명의 도 8 및 도 9a 내지 도 9c에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 25a 내지 도 27a, 도 25b 내지 도 27b, 및 도 25c 내지 도 27c에 도시된 실시예에서, 도 13a 내지 도 20a 및 도 13b 내지 도 20b, 및 도 13c 내지 도 20c를 참조하여 앞서 설명된 제조 방법에서와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
이 실시예에 따르면 라인 형태의 제 2 마스크 패턴(MP2)을 이용하여 예비 게이트 패턴들을 형성한 후, 바 형태의 제 1 마스크 패턴(MP1)을 이용하여 예비 게이트 패턴들을 패터닝함으로써 게이트 전극들이 형성될 수 있다.
상세하게, 도 25a, 도 25b, 및 도 25c를 참조하면, 활성 패턴들(101)을 포함하는 반도체 기판(100) 상에 게이트 절연막(112), 게이트막(110), 및 하드 마스크막(115)이 차례로 형성될 수 있다.
일 예에서, 활성 패턴들(101)은 반도체 기판(100)을 패터닝하여 트렌치들을 형성한 후, 트렌치를 채우는 절연막을 형성하고, 반도체 기판(100)의 상부면이 노출되도록 절연막을 평탄화하여 형성될 수 있다. 이에 따라, 활성 패턴들(101)은 소자 분리막(103)의 상부면과 실질적으로 공면을 이룰 수 있으며, 반도체 기판(100)의 일부분들일 수 있다.
일 예에서, 게이트 절연막(112)은 산화물, 질화물, 산화질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나일 수 있다. 게이트막(110)은, 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
이 실시예에 따르면, 하드 마스크막(115) 상에 제 2 방향(D2)으로 연장되어 활성 패턴들(101)을 가로지르는 제 2 예비 오프닝들을 갖는 제 2 마스크 패턴(MP2, 도 15d 참조)이 형성될 수 있다.
도 26a, 도 26b, 및 도 26c를 참조하면, 제 2 마스크 패턴(MP2)을 이용하여 반도체 기판(100) 상에 제 2 방향(D2)으로 연장되는 예비 게이트 패턴들(110p)이 형성될 수 있다. 예비 게이트 패턴들(110p)은 활성 패턴들(101)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)에서 일정 간격으로 이격되어 배치될 수 있다.
예비 게이트 패턴들(110p)과 활성 패턴들(101) 사이에 게이트 절연 패턴(112)이 형성될 수 있으며, 예비 게이트 패턴들(110p) 상에 하드 마스크 패턴들(116)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 예비 게이트 패턴들(110p)을 형성한 후에 제거될 수 있다.
도 27a, 도 27b, 및 도 27c를 참조하면, 예비 게이트 패턴들(110p) 및 하드 마스크 패턴들(116)의 양측벽들에 게이트 스페이서들(130)이 형성될 수 있다. 게이트 스페이서들(130)은, 게이트 스페이서막을 컨포말하게 증착한 후, 게이트 스페이서막을 전면 이방성 식각하여 형성할 수 있다. 게이트 스페이서들(130)은 제 2 방향(D2)으로 연장될 수 있다.
계속해서, 도 18a, 도 18b, 및 도 18c를 참조하여 설명한 것처럼, 예비 게이트 패턴들(110p) 양측에 에피택셜층들(140)이 형성될 수 있다. 에피택셜층들(140)은 예비 게이트 패턴들(110p) 양측의 활성 패턴들(101)의 일부분들을 제거하여 리세스 영역들을 형성한 후, 리세스 영역들에 노출된 반도체 기판(100)으로부터 선택적 에피택시얼 성장Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다.
계속해서, 라인 형태의 예비 게이트 패턴들(110p)을 덮는 층간 절연막(150)을 형성한 후, 층간 절연막(150) 상에 제 1 예비 오프닝들을 갖는 제 1 마스크 패턴(MP1, 도 14d 참조)이 형성될 수 있다. 제 1 예비 오프닝들은 제 1 방향(D1)에서 장축을 갖는 오프닝들(OP)을 가질 수 있다.
제 1 마스크 패턴(MP1)을 이용하여 층간 절연막(150), 하드 마스크 패턴들(116), 및 예비 게이트 패턴들(110p)을 차례로 식각함으로써, 소자 분리막(103)의 일부분들을 노출시키는 오프닝들(OP)이 형성될 수 있다. 오프닝들(OP)을 형성하는 동안, 하드 마스크 패턴들(116), 예비 게이트 패턴들(110p), 및 게이트 스페이서들(130)의 일부분들이 제거될 수 있다. 여기서, 제 1 방향(D1)에서, 오프닝들(OP)의 길이는 예비 게이트 패턴(110p)의 폭보다 클 수 있다.
이와 같이 오프닝들(OP)을 형성함에 따라, 예비 게이트 패턴들(110p) 각각은 제 2 방향(D2)에서 서로 이격된 복수 개의 게이트 도전 패턴들(118)로 분리될 수 있다. 이에 더하여, 게이트 스페이서들(130) 각각도 제 2 방향(D2)에서 서로 분리될 수 있다.
오프닝들(OP)을 형성한 후에, 제 1 마스크 패턴(MP1)이 제거되어 층간 절연막(150)의 상부면이 노출될 수 있다.
이어서, 도 9a, 도 9b, 및 도 9c를 참조하면, 오프닝들(OP)이 형성된 층간 절연막(150) 상에 게이트 분리막(120)이 형성될 수 있다. 게이트 분리막(120)은 오프닝들(OP)에 노출된 게이트 전극들(114)의 측벽들을 덮을 수 있으며, 층간 절연막(150)의 상부면을 덮을 수 있다. 이 실시예에서, 게이트 분리막(120)은 층간 절연막(150)의 전면을 덮으면서 오프닝(OP)을 채울 수 있다.
게이트 분리막(120)은 오프닝(OP)을 채울 수 있도록 화학기상증착(CVD) 방법 또는 원자층 증착(ALD) 방법을 이용하여 형성될 수 있다. 증착 방법을 이용하여 게이트 분리막(120)을 형성한 후, 게이트 분리막(120)의 상부면에 대한 평탄화 공정이 수행될 수도 있다.
이 실시예에 따르면, 제 2 방향(D2)에서 게이트 도전 패턴들(118)을 분리시키기 전에, 예비 게이트 패턴들(110p) 양측에 에피택셜층들(140)을 형성하는 공정이 수행되므로, 리세스 영역들을 형성하는 이방성 식각 공정에서 게이트 도전 패턴들(118)의 끝단 부분들이 노출되는 것을 방지할 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 인버터의 회로도이다.
도 28을 참조하면, CMOS 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다. PMOS 및 NMOS 트랜지스터들은 구동전압(VDD)과 접지전압(VSS) 사이에 직렬 연결되며, PMOS 및 NMOS 트랜지스터들(P1, N1)의 게이트들에는 입력 신호(IN)가 공통으로 입력된다. 그리고, PMOS 및 NMOS 트랜지스터들(P1, N1)의 드레인들에서 출력 신호(OUT)가 공통으로 출력된다. 또한, PMOS 트랜지스터(P1)의 소오스에는 구동전압(VDD)이 인가되며, NMOS 트랜지스터(N1)의 소오스에는 접지전압(VSS)이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호(IN)로 로직 레벨 '1'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호(IN)로 로직 레벨 '0'이 입력될 때, 출력신호(OUT)로서 로직 레벨 '1'이 출력된다.
도 29는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 장치의 회로도이다.
도 29를 참조하면, SRAM 소자에서 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다. 이 때, 제 1 및 제 2 구동 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고, NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터들은 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 그리고, 제 1 및 제 2 액세스 트랜지스터들(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인들(BL, /BL)이 연결된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 상에서 서로 수직하는 제 1 방향 및 제 2 방향을 따라 서로 이격되어 배열된 게이트 전극들, 상기 게이트 전극들은 상기 제 1 방향에서 장축을 갖는 것;
    상기 제 1 방향을 따라 연장되며, 상기 게이트 전극들의 측벽들을 덮는 게이트 스페이서들; 및
    상기 제1 방향 및 상기 제2 방향으로 서로 이격되어 배열되는 게이트 분리 패턴들로서, 상기 게이트 분리 패턴들 각각은 상기 제 1 방향으로 인접하는 상기 게이트 전극들 사이에 배치되고, 상기 제 2 방향으로 인접하는 상기 게이트 스페이서들 사이에 배치되는 것을 포함하되,
    상기 게이트 스페이서들은 상기 게이트 분리 패턴들의 측벽들 상에서 상기 게이트 전극들의 측벽들 상으로 상기 제1 방향을 따라 직선으로 연장되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 분리 패턴들은 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트 분리 패턴들은 상기 게이트 스페이서들과 접촉하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 전극과 상기 반도체 기판 사이에 개재된 게이트 절연막을 더 포함하되,
    상기 게이트 절연막은 상기 게이트 전극과 상기 게이트 스페이서들 사이와 상기 게이트 전극과 상기 게이트 분리 패턴들 사이로 연장되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 게이트 분리 패턴은 하부 부분 및 상기 하부 부분으로부터 돌출된 상부 부분을 갖되, 상기 상부 부분의 폭은 상기 하부 부분의 폭보다 작고,
    상기 게이트 스페이서들은 상기 게이트 분리 패턴의 상기 하부 부분 상에 배치된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 방향에서 인접하는 상기 게이트 분리 패턴들의 상기 하부 부분들은 서로 연결된 반도체 장치.
  7. 제 1 항에 있어서,
    상기 게이트 분리 패턴은 상기 제 1 방향에서 인접하는 상기 게이트 전극들의 상부면들 상으로 연장되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 게이트 분리 패턴들은 폭은 상기 게이트 전극의 폭보다 큰 반도체 장치.
  9. 활성 패턴들을 포함하는 반도체 기판; 및
    상기 반도체 기판 상에서 상기 활성 패턴들을 가로지르는 게이트 구조체들을 포함하되,
    상기 게이트 구조체들 각각은:
    제1 방향으로 연장되는 한 쌍의 게이트 스페이서들;
    상기 한 쌍의 게이트 스페이서들 사이에 배치되며, 상기 제1 방향에서 서로 이격된 게이트 전극들; 및
    상기 한 쌍의 게이트 스페이서들 사이에 배치되고, 상기 게이트 전극들 사이에 각각 배치된 복수의 게이트 분리 패턴들을 포함하되,
    상기 게이트 분리 패턴들은 상기 제1 방향으로 서로 이격되어 배치되고,
    상기 한 쌍의 게이트 스페이서들은 상기 제 1 방향을 따라 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되어 리세스 영역을 정의하고,
    상기 게이트 전극들 및 상기 게이트 분리 패턴들이 상기 리세스 영역 내에 배치되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 반도체 기판은 상기 활성 패턴들을 정의하는 소자 분리막을 포함하되, 상기 게이트 분리 패턴은 상기 소자 분리막 상에 배치되는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 게이트 전극들 각각은, 상기 제 1 방향에서 서로 대향하는 제 1 측벽들 및 상기 제1 방향에 수직하는 상기 제 2 방향에서 서로 대향하는 제 2 측벽들을 갖되,
    상기 제 1 측벽은 상기 반도체 기판에 대해 제 1 각도를 이루며, 상기 제 2 측벽은 상기 반도체 기판에 대해 상기 제 1 각도보다 큰 제 2 각도를 이루는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 게이트 스페이서들은 상기 게이트 분리 패턴들과 다른 절연 물질을 포함하는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 게이트 분리 패턴들의 상부면들은 상기 게이트 전극들의 상부면들과 공면을 이루는 반도체 장치.
  14. 제 9 항에 있어서,
    상기 게이트 분리 패턴들의 하부면들은 상기 게이트 전극들의 하부면들보다 아래에 위치하는 반도체 장치.
  15. 반도체 기판을 패터닝하여 활성 패턴들을 형성하는 것;
    상기 반도체 기판 상에 오프닝들을 갖는 게이트막을 형성하는 것;
    상기 게이트막 상에 상기 오프닝들을 채우는 게이트 분리막을 형성하는 것;
    상기 오프닝들을 가로지르며 제1 방향으로 연장되는 라인 형태를 갖고, 상기 게이트막 및 상기 게이트 분리막의 일부와 중첩되는 게이트 마스크 패턴을 형성하는 것; 및
    상기 게이트 마스크 패턴을 식각 마스크로 이용하여 상기 게이트막 및 상기 게이트 분리막을 식각함으로써, 상기 제1 방향을 따라 번갈아 배열되는 게이트 전극들과 게이트 분리 패턴들을 형성하는 것을 포함하되,
    상기 게이트 전극들은 상기 제1 방향으로 서로 이격되어 배열되고,
    상기 게이트 분리 패턴들 각각은 상기 제1 방향으로 인접하는 상기 게이트 전극들 사이에 배치되는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 게이트막의 상기 오프닝들은 상기 제1 방향과 교차하는 제 2 방향에서 장축을 갖는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 방향에서, 상기 오프닝들의 길이는 상기 게이트 전극들의 폭보다 큰 반도체 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 오프닝들은, 평면적 관점에서, 인접하는 상기 활성 패턴들 사이에 형성되는 반도체 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 게이트막을 형성하는 것은,
    상기 반도체 기판 전면을 덮는 하부막을 형성하는 것;
    상기 하부막 상에 제 1 예비 오프닝들을 갖는 제 1 마스크 패턴을 형성하는 것; 및
    상기 제 1 마스크 패턴을 식각 마스크로 이용하여, 상기 하부막을 식각함으로써 상기 오프닝들을형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 15 항에 있어서,
    상기 한 쌍의 게이트 전극들의 양측벽들 및 상기 게이트 분리 패턴의 양측벽들을 덮으며, 상기 제1 방향으로 연장되는 게이트 스페이서들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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