KR20120023968A - 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법 - Google Patents

트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법 Download PDF

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이현정
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Abstract

트랜지스터의 형성 방법에서, 기판 상에 게이트 구조물을 형성한다. 게이트 구조물을 이온 주입 마스크로 사용하여 기판의 상부에 비정질 이온 주입 영역을 형성한다. 게이트 구조물을 커버하도록 기판 상에 금속 산화물을 포함하는 제1 인장 스트레스 막을 형성한다. 기판을 열처리하여 비정질 이온 주입 영역을 결정화한다. 제1 인장 스트레스 막을 제거한다. 게이트 구조물을 이온 주입 마스크로 사용하여 기판의 상부에 제1 불순물을 도핑한다. 상기 트랜지스터는 높은 인장 스트레스를 갖는 채널 영역을 포함하므로, 우수한 구동 전류 특성을 갖는다.

Description

트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법{METHODS OF FORMING TRANSISTORS, METHODS OF FORMING CMOS TRANSISTORS AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES USING THE SAME}
본 발명은 트랜지스터 형성 방법, 상보형 트랜지스터(Complementary Metal Oxide Semiconductor transistor: CMOS transistor) 형성 방법 및 이를 이용한 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 스트레스 기억 기술(Stress Memorization Technique: SMT)을 활용한 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법에 관한 것이다.
트랜지스터의 채널 영역에 인장 스트레스 혹은 압축 스트레스를 인가하여 전자 혹은 홀의 이동도를 증가시킴으로써, 상기 트랜지스터의 구동 전류 특성 및 동작 속도를 향상시키려는 시도가 행해지고 있다. 예를 들어, 엔모스(N-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 경우, 인장 스트레스를 갖는 인장 스트레스 막을 기판 상에 형성하여, 상기 NMOS 트랜지스터의 채널 영역에 인장 스트레스를 인가하는 방법 등이 개발되고 있다.
이에, 트랜지스터의 채널 영역에 충분히 큰 스트레스를 인가하면서도 이후 제거가 용이한 막을 개발하는 것이 요구되고 있다.
본 발명의 일 목적은 우수한 특성을 갖는 스트레스 막을 이용하여 트랜지스터를 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 스트레스 막을 이용하여 상보형 트랜지스터를 형성하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 우수한 특성을 갖는 스트레스 막을 이용하여 반도체 소자를 제조하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 트랜지스터의 형성 방법에서, 기판 상에 게이트 구조물을 형성한다. 상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 상부에 비정질 이온 주입 영역을 형성한다. 상기 게이트 구조물을 커버하도록 상기 기판 상에 금속 산화물을 포함하는 제1 인장 스트레스 막을 형성한다. 상기 기판을 열처리하여 상기 비정질 이온 주입 영역을 결정화한다. 상기 제1 인장 스트레스 막을 제거한다. 상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 상부에 제1 불순물을 도핑한다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막은 알루미늄 산화물, 하프늄 실리케이트(HfSiO), 지르코늄 실리케이트(ZrSiO), 란탄 실리케이트(LaSiO), 하프늄 실리콘 산질화물(HfSiON) 혹은 지르코늄 실리콘 산질화물(ZrSiON)을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 열처리는 상기 제1 인장 스트레스 막의 결정화 온도보다 낮은 온도에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막 제거는 불화수소(HF)를 사용하는 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막을 형성한 이후에, 상기 제1 인장 스트레스 막 상에 실리콘 질화물을 포함하는 제2 인장 스트레스 막을 더 형성할 수 있고, 상기 열처리 이후에, 상기 제2 인장 스트레스 막을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 열처리는 상기 제1 인장 스트레스 막의 결정화 온도보다 낮은 온도에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 인장 스트레스 막 제거는 인산(H3PO4)을 사용하는 식각 공정을 통해 수행될 수 있고, 상기 제1 인장 스트레스 막 제거는 불화수소(HF)를 사용하는 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막 형성 이전에, 상기 기판 상에 실리콘 산화물을 포함하는 식각 방지막을 더 형성할 수 있고, 상기 열처리 이후에, 상기 식각 방지막을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 열처리는 상기 제1 인장 스트레스 막의 결정화 온도보다 높은 온도에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막 제거는 인산(H3PO4)을 사용하는 식각 공정을 통해 수행될 수 있고, 상기 식각 방지막 제거는 불화수소(HF)를 사용하는 식각 공정을 통해 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 열처리 단계는 섭씨 500 내지 1250도의 온도에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 비정질 이온 주입 영역을 형성할 때, 실리콘 혹은 게르마늄 이온을 상기 기판 상부에 주입할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 불순물을 도핑할 때, n형 불순물을 사용하여 도핑할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막 형성 이전에, 상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 상부에 상기 제1 불순물보다 낮은 농도의 제2 불순물을 도핑할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 구조물은 상기 기판 상에 순차적으로 적층된 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하고, 상기 게이트 마스크는 질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 비정질 이온 주입 영역 형성 이후에, 상기 게이트 구조물 측벽 상에 질화물을 포함하는 스페이서를 더 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 불순물 도핑은, 상기 게이트 구조물 및 상기 스페이서를 이온 주입 마스크로 사용하여 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 구조물을 형성할 때, 상기 기판 상부에 리세스를 형성하고, 상기 리세스 내벽에 게이트 절연막 패턴을 형성하며, 상기 리세스 내부를 채우는 게이트 전극을 상기 게이트 절연막 패턴 상에 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막 제거 이후에, 상기 결정질 이온 주입 영역 상에 에피택시얼 층을 형성할 수 있고, 상기 제1 불순물을 도핑할 때, 상기 에피택시얼 층에 상기 제1 불순물을 도핑할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 상보형 트랜지스터의 형성 방법에서, 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성한다. 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 제1 영역 상부에 비정질 이온 주입 영역을 형성한다. 상기 제1 및 제2 게이트 구조물들을 커버하도록 상기 기판 상에 금속 산화물을 포함하는 제1 인장 스트레스 막을 형성한다. 상기 기판을 열처리하여 상기 비정질 이온 주입 영역을 결정화한다. 상기 제1 인장 스트레스 막을 제거한다. 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 제2 인장 스트레스 막을 형성한다. 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 제1 영역 상부에 제1 불순물 영역을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 불순물 영역은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 기판은 실리콘을 포함할 수 있고, 상기 제2 인장 스트레스 막은 p형 불순물을 포함하는 실리콘-게르마늄 층일 수 있으며, 제2 불순물 영역을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 p형 불순물을 포함하는 실리콘-게르마늄 층을 형성할 때, 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 트렌치를 형성하고, 에피택시얼 성장 공정을 통해 상기 트렌치를 채우는 상기 p형 불순물을 포함하는 실리콘-게르마늄 층을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 인장 스트레스 막은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판의 제1 내지 제3 영역들 상에 각각 제1 내지 제3 게이트 구조물들을 형성한다. 상기 제1 및 제3 게이트 구조물들을 이온 주입 마스크로 사용하여 상기 기판의 제1 및 제3 영역들 상부에 비정질 이온 주입 영역을 형성한다. 상기 제1 내지 제3 게이트 구조물들을 커버하도록 상기 기판 상에 금속 산화물을 포함하는 제1 인장 스트레스 막을 형성한다. 상기 기판을 열처리하여 상기 비정질 이온 주입 영역을 결정화한다. 상기 제1 인장 스트레스 막을 제거한다. 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 제2 인장 스트레스 막을 형성한다. 상기 제1 및 제3 게이트 구조물들을 이온 주입 마스크로 사용하여 상기 기판의 제1 및 제3 영역들 상부에 각각 제1 및 제3 불순물 영역들을 형성한다. 상기 제3 불순물 영역에 전기적으로 연결되는 커패시터를 형성한다.
예시적인 실시예들에 따르면, 상기 제3 불순물 영역 일부에 전기적으로 연결되는 비트 라인을 더 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제3 불순물 영역들은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 인장 스트레스 막은 p형 불순물을 포함할 수 있으며 제2 불순물 영역을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 영역은 주변 회로 영역의 엔모스(NMOS) 영역일 수 있고, 상기 제2 영역은 상기 주변 회로 영역의 피모스(PMOS) 영역일 수 있으며, 상기 제3 영역은 셀 영역일 수 있다.
본 발명에 따르면, 트랜지스터의 형성 과정에서, 게이트 구조물에 인접한 기판 상부에 비정질 이온 주입 영역을 형성하고, 금속 산화물을 포함하는 인장 스트레스 막을 기판 상에 형성한다. 이후, 상기 기판을 열처리하여 상기 비정질 이온 주입 영역에 스트레스를 인가함으로써, 압축 스트레스를 갖는 결정질 이온 주입 영역을 형성한다. 상기 인장 스트레스 막은 높은 인장 스트레스를 가지므로, 상기 결정질 이온 주입 영역은 높은 압축 스트레스를 가질 수 있으며, 결과적으로 상기 트랜지스터의 채널 영역은 높은 인장 스트레스를 가질 수 있다. 이에 따라, 상기 트랜지스터는 우수한 구동 전류 특성을 가질 수 있다. 또한, 상기 인장 스트레스 막은 금속 산화물을 포함하므로, 식각되어 제거될 때 실리콘 질화물을 포함하는 게이트 마스크나 스페이서가 손상되지 않을 수 있다.
도 1 내지 도 6은 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 알루미늄 산화막을 열처리한 경우, 상기 알루미늄 산화막이 갖는 스트레스의 변화를 나타낸 그래프이다.
도 8은 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다.
도 9는 또 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다.
도 10 내지 도 13은 또 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다.
도 14는 또 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다.
도 15 내지 도 19는 또 다른 실시예들에 따른 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 또 다른 실시예들에 따른 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 22 내지 도 23은 또 다른 실시예들에 따른 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 30은 예시적인 실시예들에 따른 상보형 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 31 내지 도 37은 예시적인 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 6은 예시적인 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도들이고, 도 7은 알루미늄 산화막을 열처리한 경우, 상기 알루미늄 산화막이 갖는 스트레스의 변화를 나타낸 그래프이다.
도 1을 참조하면, 기판(100) 상에 게이트 구조물(140)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판이나, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well) 영역을 더 포함할 수 있다.
게이트 구조물(140)은 기판(100) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크 층을 순차적으로 형성한 후, 사진 식각 공정을 이용하여 이들을 패터닝 함으로써 형성할 수 있다. 이에 따라, 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 게이트 전극(120) 및 게이트 마스크(130)를 포함하도록 형성될 수 있다.
구체적으로, 상기 게이트 절연막은 실리콘 산화물과 같은 산화물 혹은 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다. 상기 게이트 절연막은 기판(100)에 대해 열산화 공정을 수행하거나, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행하여 형성할 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있으며, 상기 게이트 마스크 층은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다. 상기 게이트 도전막 및 상기 게이트 마스크 층은 CVD 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 사용하여 형성할 수 있다.
게이트 구조물(140)을 이온 주입 마스크로 사용하여 기판(100) 상부에 이온을 주입함으로써, 게이트 구조물(140)에 인접한 기판(100) 상부에 비정질 이온 주입 영역(102)을 형성한다. 예시적인 실시예들에 따르면, 기판(100) 상부에 실리콘 혹은 게르마늄 이온을 주입할 수 있다. 상기 이온을 주입함에 따라, 기판(100)의 상부가 비정질화 되므로, 비정질 이온 주입 영역(102)이 형성될 수 있다.
예시적인 실시예들에 따르면, 게이트 구조물(140)을 이온 주입 마스크로 사용하여 기판(100) 상부에 제2 불순물을 주입함으로써, 게이트 구조물(140)에 인접한 기판(100) 상부에 제2 불순물 영역(도시하지 않음)을 더 형성할 수 있다. 상기 제2 불순물은 인, 비소 등과 같은 n형 불순물일 수 있다. 일 실시예에 따르면, 상기 제2 불순물 영역은 비정질 이온 주입 영역 (102) 내에 형성될 수 있다. 이와는 달리, 상기 제2 불순물 영역은 비정질 이온 주입 영역(102)을 포함하도록 형성될 수도 있다.
한편, 상기 제2 불순물 영역을 형성하는 공정은 비정질 이온 주입 영역(102) 형성 공정과 동시에 혹은 그 이전에 수행될 수도 있다.
도 2를 참조하면, 게이트 구조물(140)의 측벽 상에 스페이서(160)를 형성한다. 구체적으로, 게이트 마스크(130), 게이트 전극(120) 및 게이트 절연막 패턴(110)을 커버하는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 스페이서(160)를 형성할 수 있다. 상기 스페이서 막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
도 3을 참조하면, 기판(100) 상에 인장 스트레스를 갖는 제1 인장 스트레스 막(170) 및 제2 인장 스트레스 막(180)을 순차적으로 형성한다. 예시적인 실시예들에 따르면, 제1 및 제2 인장 스트레스 막들(170, 180)은 게이트 구조물(140) 및 스페이서(160)를 커버하도록 기판(100) 상에 형성될 수 있다. 제1 인장 스트레스 막(170)은 제2 인장 스트레스 막(180)보다 작은 두께를 갖도록 형성될 수 있으며, 일 실시예에 따르면, 대략 10 내지 120 옹스트롱의 두께를 갖도록 형성될 수 있다.
제1 인장 스트레스 막(170)은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 사용하여 형성될 수 있다. 예를 들어, 제1 인장 스트레스 막(170)은 알루미늄 산화물, 하프늄 실리케이트(HfSiO), 지르코늄 실리케이트(ZrSiO), 란탄 실리케이트(LaSiO), 하프늄 실리콘 산질화물(HfSiON) 혹은 지르코늄 실리콘 산질화물(ZrSiON)을 사용하여 형성될 수 있다.
한편, 제2 인장 스트레스 막(180)은 실리콘 질화물을 사용하여 형성될 수 있다.
도 4를 참조하면, 제1 및 제2 인장 스트레스 막들(170, 180)이 형성된 기판(100)을 열처리하여, 비정질 이온 주입 영역(102)에 스트레스를 기억시킨다. 즉, 비정질 이온 주입 영역(102) 상에 인장 스트레스를 갖는 제1 및 제2 인장 스트레스 막들(170, 180)이 형성된 상태에서 상기 열처리를 함에 따라, 비정질 이온 주입 영역(106)이 재결정화되어 결정질 이온 주입 영역(106)이 형성되며, 이때 결정질 이온 주입 영역(106)은 압축 스트레스를 갖게 된다. 결과적으로, 이후 상기 트랜지스터의 채널 영역으로 기능하는 결정질 이온 주입 영역(106) 사이의 기판(100) 상부는 인장 스트레스를 갖게 된다.
예시적인 실시예들에 따르면, 상기 열처리는 제1 인장 스트레스 막(170)의 결정화 온도보다 낮은 온도에서 수행된다. 예를 들어, 제1 인장 스트레스 막(170)이 알루미늄 산화물을 포함하는 경우, 상기 열처리는 대략 섭씨 800도 이하에서 수행될 수 있다.
도 5를 참조하면, 제1 및 제2 인장 스트레스 막들(170, 180)을 제거한다.
예시적인 실시예들에 따르면, 인산(H2PO3)을 포함하는 식각액을 사용하여 제2 인장 스트레스 막(180)을 제거하고, 불화수소(HF)를 포함하는 식각액을 사용하여 제1 인장 스트레스 막(170)을 제거한다. 예를 들어, 제1 인장 스트레스 막(170)이 알루미늄 산화물을 포함하고 대략 섭씨 630도에서 열처리된 경우, 제1 인장 스트레스 막(170)은 200:1로 희석한 불화수소 식각액에 대해 대략 2.3 옹스트롱/초의 높은 식각률을 가지며, 이는 상기 식각액에 대한 실리콘 산화막의 식각률과 유사한 값이다. 이와는 달리, 제1 및 제2 인장 스트레스 막들(170, 180)은 건식 식각 공정으로 제거될 수도 있다.
한편, 인산 식각액을 사용하여 제2 인장 스트레스 막(180)을 제거할 때, 실리콘 질화물을 포함하는 게이트 마스크(130) 및 스페이서(140)는 제1 인장 스트레스 막(170)에 의해 커버되어 보호될 수 있다. 즉, 제1 인장 스트레스 막(170)은 상기 인산 식각액에 대한 일종의 식각 저지막으로서 기능할 수 있다. 또한, 제1 인장 스트레스 막(170)은 실리콘 질화물에 대해 낮은 식각률을 갖는 불화수소(HF) 식각액에 의해 제거되므로, 제1 인장 스트레스 막(170)이 제거될 때 게이트 마스크(130) 및 스페이서(140)는 손상되지 않을 수 있다.
도 6을 참조하면, 게이트 구조물(140) 및 스페이서(160)를 이온 주입 마스크로 사용하여 제1 불순물을 기판(100) 상부에 주입함으로써, 게이트 구조물(140)에 인접한 기판(100) 상부에 제1 불순물 영역(106)을 형성한다. 예시적인 실시예들에 따르면, 제1 불순물 영역(106)은 결정질 이온 주입 영역(104)보다 깊은 깊이를 갖도록 형성될 수 있다. 한편, 상기 제1 불순물을 주입한 후, 열처리 공정을 더 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 불순물은 인 혹은 비소와 같은 n형 불순물일 수 있다. 상기 제1 불순물은 상기 제2 불순물에 비해 높은 농도를 가질 수 있으며, 이에 따라 제1 불순물 영역(106) 및 상기 제2 불순물 영역은 엘디디(Lightly Doped Drain: LDD) 구조를 갖는 불순물 영역을 형성할 수 있다. 상기 불순물 영역은 상기 트랜지스터의 소스/드레인 영역으로서 기능할 수 있다.
전술한 공정들을 수행함으로써, 상기 트랜지스터가 완성된다. 상기 트랜지스터의 형성 과정에서, 게이트 구조물(140)에 인접한 기판(100) 상부에 비정질 이온 주입 영역(102)을 형성하고, 제1 및 제2 인장 스트레스 막들(170, 180)을 기판(100) 상에 형성한다. 이후, 기판(100)을 열처리하여 비정질 이온 주입 영역(102)에 스트레스를 인가함으로써, 압축 스트레스를 갖는 결정질 이온 주입 영역(104)을 형성하며, 이에 따라 상기 소스/드레인 영역 사이에 형성되는 채널 영역은 인장 스트레스를 가질 수 있다.
도 7을 참조하면, 알루미늄 산화물을 포함하는 제1 인장 스트레스 막(170)은 열처리 이전에도 인장 스트레스를 가지며, 예를 들어, 대략 12nm의 두께를 갖는 경우, 대략 섭씨 600도에서 열처리된 후 대략 1.2GPa의 인장 스트레스를 가지고, 대략 섭씨 800도에서 열처리된 후 대략 3.2GPa의 인장 스트레스를 갖는다. 이는 실리콘 산화물을 포함하는 인장 스트레스 막이 열처리 이전 대략 0.05GPa의 압축 스트레스를 가지고, 대략 섭씨 600도의 열처리 이후 대략 0.12GPa의 인장 스트레스를 가지는 것에 비해 훨씬 큰 인장 스트레스를 갖는 것이다. 이와 같이, 제1 인장 스트레스 막(170)이 큰 인장 스트레스를 가짐에 따라, 상기 트랜지스터의 채널 영역 역시 큰 인장 스트레스를 가질 수 있다. 이에 따라, 상기 채널 영역의 전자의 이동도가 향상되며, 결과적으로 상기 트랜지스터는 향상된 구동 전류 특성 및 동작 속도를 가질 수 있다. 또한, 실리콘 질화물을 포함하는 제2 인장 스트레스 막(180)이 제1 인장 스트레스 막(170)과 함께 사용되는 경우, 상기 채널 영역은 더 큰 인장 스트레스를 가질 수 있다.
도 8은 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다. 상기 트랜지스터의 형성 방법은 인장 스트레스 막을 제외하고는 도 1 내지 도 6을 참조로 설명한 트랜지스터 형성 방법과 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
먼저, 도 1 내지 도 2를 참조로 설명한 공정들을 수행한다.
도 8을 참조하면, 기판(100) 상에 제3 인장 스트레스 막(190)을 형성한다.
제3 인장 스트레스 막(190)은 제1 인장 스트레스 막(170)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 즉, 제3 인장 스트레스 막(190)은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 제3 인장 스트레스 막(190)은 대략 10 내지 250 옹스트롱의 두께를 갖도록 형성될 수 있다.
이후, 도 4 및 도 5를 참조로 설명한 공정들을 수행한다.
즉, 제3 인장 스트레스 막(190)이 형성된 기판(100)을 제3 인장 스트레스 막(190)의 결정화 온도보다 낮은 온도에서 열처리한다. 예를 들어, 제3 인장 스트레스 막(190)이 알루미늄 산화물을 포함하는 경우, 상기 열처리는 대략 섭씨 800도 이하에서 수행될 수 있다. 이후, 제3 인장 스트레스 막(190)을 제거한다. 예시적인 실시예들에 따르면, 불화수소(HF)를 포함하는 식각액을 사용하여 제3 인장 스트레스 막(190)을 제거한다. 제3 인장 스트레스 막(190)은 실리콘 질화물에 대해 낮은 식각률을 갖는 불화수소(HF) 식각액에 의해 제거되므로, 제3 인장 스트레스 막(190)이 제거될 때 게이트 마스크(130) 및 스페이서(140)는 제거되지 않을 수 있다. 이와는 달리, 제3 인장 스트레스 막(190)은 건식 식각 공정으로 제거될 수도 있다.
이후 도 6을 참조로 설명한 공정들을 수행하여 상기 트랜지스터를 형성할 수 있다.
상기 트랜지스터 형성 공정에서, 높은 인장 스트레스를 갖는 제3 인장 스트레스 막(190)을 통해 비정질 이온 주입 영역(102)에 스트레스를 인가하므로, 상기 트랜지스터의 채널 영역이 큰 인장 스트레스를 가질 수 있다. 또한 제3 인장 스트레스 막(190)은 불화수소 식각액에 의해 용이하게 제거되므로 실리콘 질화물을 포함하는 게이트 마스크(130)나 스페이서(160)가 손상되지 않을 수 있다.
도 9는 또 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다. 상기 트랜지스터의 형성 방법은 인장 스트레스 막을 제외하고는 도 1 내지 도 6을 참조로 설명한 트랜지스터 형성 방법과 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
먼저, 도 1 내지 도 2를 참조로 설명한 공정들을 수행한다.
도 9를 참조하면, 게이트 구조물(140) 및 스페이서(160)를 커버하도록 기판(100) 상에 식각 저지막(200) 및 제4 인장 스트레스 막(210)을 순차적으로 형성한다. 예시적인 실시예들에 따르면, 제4 인장 스트레스 막(210)은 식각 저지막(200)에 비해 큰 두께를 갖도록 형성될 수 있다.
식각 저지막(200)은 실리콘 산화물을 사용하여 형성될 수 있다. 제4 인장 스트레스 막(210)은 제1 인장 스트레스 막(170)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 즉, 제4 인장 스트레스 막(210)은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 사용하여 형성될 수 있다.
이후, 제4 인장 스트레스 막(210)의 결정화 온도보다 높은 온도에서 식각 저지막(200) 및 제4 인장 스트레스 막(210)이 형성된 기판(100)을 열처리한다. 예를 들어, 제4 인장 스트레스 막(210)이 알루미늄 산화물을 포함하는 경우, 상기 열처리는 대략 섭씨 800도 이상에서 수행될 수 있다.
이후, 제4 인장 스트레스 막(210) 및 식각 저지막(200)을 제거한다. 예시적인 실시예들에 따르면, 인산(H2PO3)을 포함하는 식각액을 사용하여 제4 인장 스트레스 막(210)을 제거하고, 불화수소(HF)를 포함하는 식각액을 사용하여 식각 저지막(190)을 제거한다. 상기 인산 식각액을 사용하여 제4 인장 스트레스 막(210)을 제거할 때, 실리콘 질화물을 포함하는 게이트 마스크(130) 및 스페이서(140)는 식각 저지막(200)에 의해 커버되어 보호될 수 있다. 또한, 식각 저지막(200)은 실리콘 질화물에 대해 낮은 식각률을 갖는 불화수소(HF) 식각액에 의해 제거되므로, 식각 저지막(200)이 제거될 때 게이트 마스크(130) 및 스페이서(140)는 제거되지 않을 수 있다. 이와는 달리, 제4 인장 스트레스 막(210) 및 식각 저지막(200)은 건식 식각 공정으로도 제거될 수도 있다.
이후 도 6을 참조로 설명한 공정들을 수행하여 상기 트랜지스터를 형성할 수 있다.
상기 트랜지스터 형성 공정에서, 제4 인장 스트레스 막(210)은 결정화 온도 이상에서 열처리되므로, 보다 큰 인장 스트레스를 가질 수 있다. 이에 따라, 상기 트랜지스터의 채널 영역은 큰 인장 스트레스를 가질 수 있다. 또한 제4 인장 스트레스 막(210)이 제거될 때, 식각 저지막(200)이 게이트 마스크(130) 및 스페이서(160)를 커버하여 보호할 수 있다.
도 10 내지 도 13은 또 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다. 상기 트랜지스터의 형성 방법은 게이트 구조물 및 스페이서를 제외하고는 도 1, 도 3 내지 도 6을 참조로 설명한 트랜지스터 형성 방법과 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
도 10을 참조하면, 기판(100) 상에 게이트 구조물(150)을 형성한다.
구체적으로, 기판(100) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크 층을 순차적으로 형성한 후, 포토레지스트 패턴(도시하지 않음)을 상기 게이트 마스크 층 상에 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 통해 상기 게이트 마스크 층을 패터닝 하여 게이트 마스크를 형성한다. 상기 포토레지스트 패턴을 제거한 후, 상기 게이트 마스크를 식각 마스크로 사용하는 식각 공정을 통해 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝 한다. 이때, 상기 게이트 마스크가 제거될 수 있으며, 이에 따라 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110) 및 게이트 전극(120)을 포함하는 게이트 구조물(150)이 형성될 수 있다.
도 11을 참조하면, 기판(100) 상에 제4 인장 스트레스 막(210)을 형성한다.
이후, 도 4를 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 제4 인장 스트레스 막(210)의 결정화 온도보다 높은 온도에서 제4 인장 스트레스 막(210)이 형성된 기판(100)을 열처리한다.
도 12를 참조하면, 도 5를 참조로 설명한 공정과 유사한 공정을 수행한다. 다만, 인산을 포함하는 식각액을 사용하여 제4 인장 스트레스 막(210)을 제거할 수 있다. 이때, 게이트 구조물(150)은 게이트 마스크를 포함하고 있지 않으며, 또한 게이트 구조물(150) 측벽 상에는 스페이서가 형성되어 있지 않다. 이에 따라, 상기 인산 식각액을 사용하여 제4 인장 스트레스 막(210)을 제거하더라도, 게이트 구조물(150)은 손상되지 않을 수 있다. 이와는 달리, 제4 인장 스트레스 막(210)은 건식 식각 공정으로도 제거될 수도 있다.
이후 도 6을 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 제1 불순물 영역(106)을 형성하기 이전에, 게이트 구조물(150)의 측벽 상에 실리콘 질화물을 사용하여 스페이서(160)를 형성한다. 이에 따라, 상기 트랜지스터를 형성할 수 있다.
상기 트랜지스터 형성 공정에서, 제4 인장 스트레스 막(210)은 결정화 온도 이상에서 열처리되므로, 보다 큰 인장 스트레스를 가질 수 있다. 한편, 제4 인장 스트레스 막(210)을 제거할 때, 게이트 구조물(150)과 제4 인장 스트레스 막(210) 사이에 별도의 식각 저지막이 형성되지 않더라도, 게이트 구조물(150)은 게이트 마스크를 포함하지 않고 또한 게이트 구조물(150)에는 스페이서가 형성되어 있지 않으므로, 게이트 구조물(150)이 손상되지 않을 수 있다.
도 14는 또 다른 실시예들에 따른 트랜지스터의 형성 방법을 설명하기 위한 단면도이다. 상기 트랜지스터는 도 10 내지 도 13을 참조로 설명한 트랜지스터 형성 방법에서, 제4 인장 스트레스 막(210) 상에 실리콘 질화물을 포함하는 제2 인장 스트레스 막(180)을 더 형성하는 것을 제외하고는 실질적으로 동일하거나 유사하다.
즉, 인산 식각액을 사용하여 제2 및 제4 인장 스트레스 막들(180, 210)을 제거할 때, 게이트 구조물(150)은 게이트 마스크를 포함하고 있지 않고 또한 게이트 구조물(150) 측벽 상에는 스페이서도 형성되어 있지 않으므로, 게이트 구조물(150)은 손상되지 않을 수 있다. 한편, 제2 및 제4 인장 스트레스 막들(180, 210)을 함께 형성함에 따라, 상기 트랜지스터의 채널 영역은 큰 인장 스트레스를 가질 수 있다.
도 15 내지 도 19는 또 다른 실시예들에 따른 트랜지스터 형성 방법을 설명하기 위한 단면도들이다. 상기 트랜지스터의 형성 방법은 게이트 구조물을 제외하고는 도 1 내지 도 6을 참조로 설명한 트랜지스터 형성 방법과 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
도 15를 참조하면, 기판(300) 상부에 리세스(305)를 형성한다.
예시적인 실시예들에 따르면, 기판(300) 상에 패드 산화막(도시하지 않음) 및 하드 마스크(도시하지 않음)를 순차적으로 형성하고, 상기 하드 마스크를 식각 마스크로 사용하여 상기 패드 산화막 및 기판(300) 상부를 식각한다. 상기 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 일 실시예에 따르면, 상기 이방성 식각 공정 이후에 등방성 식각 공정을 더 수행하여, 리세스(305) 하부가 라운딩될 수 있다. 이후, 상기 하드 마스크 및 상기 패드 산화막은 제거된다.
도 16을 참조하면, 리세스(305)의 내벽 및 기판(300) 상면에 게이트 절연막(310)을 형성하고, 리세스(305)의 나머지를 채우는 게이트 도전막(320)을 게이트 절연막(310) 상에 형성한다. 게이트 도전막(320) 상에는 게이트 마스크 층(330)을 형성한다.
도 17을 참조하면, 사진 식각 공정을 통해, 게이트 마스크 층(330), 게이트 도전막(320) 및 게이트 절연막(310)을 패터닝 함으로써 게이트 구조물(340)을 형성할 수 있다. 이에 따라, 게이트 구조물(340)은 기판(300)의 리세스(305) 내벽 상에 형성된 게이트 절연막 패턴(312)과, 게이트 절연막 패턴(312) 상에 순차적으로 적층된 게이트 전극(322) 및 게이트 마스크(332)를 포함하도록 형성될 수 있다.
이후, 게이트 구조물(340)을 이온 주입 마스크로 사용하여 기판(300) 상부에 이온을 주입함으로써, 게이트 구조물(340)에 인접한 기판(300) 상부에 비정질 이온 주입 영역(302)을 형성한다. 예시적인 실시예들에 따르면, 비정질 이온 주입 영역(302)은 게이트 구조물(340)보다 작은 깊이를 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 게이트 구조물(340)을 이온 주입 마스크로 사용하여 기판(300) 상부에 제2 불순물을 주입함으로써, 게이트 구조물(340)에 인접한 기판(300) 상부에 제2 불순물 영역(도시하지 않음)을 더 형성할 수 있다. 상기 제2 불순물은 인, 비소 등과 같은 n형 불순물일 수 있다. 일 실시예에 따르면, 상기 제2 불순물 영역은 비정질 이온 주입 영역(302) 내에 형성될 수 있다. 이와는 달리, 상기 제2 불순물 영역은 비정질 이온 주입 영역(302)을 포함하도록 형성될 수도 있다.
한편, 상기 제2 불순물 영역을 형성하는 공정은 비정질 이온 주입 영역(302) 형성 공정과 동시에 혹은 그 이전에 수행될 수도 있다.
도 18을 참조하면, 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 게이트 구조물(340)의 측벽 상에 스페이서(360)를 형성하고, 게이트 구조물(340) 및 스페이서(360)를 커버하도록 기판(300) 상에 제1 인장 스트레스 막(370) 및 제2 인장 스트레스 막(380)을 순차적으로 형성한다. 이후, 제1 및 제2 인장 스트레스 막들(370, 380)이 형성된 기판(300)을 열처리하여, 비정질 이온 주입 영역(302)을 압축 스트레스를 갖는 결정질 이온 주입 영역(304)으로 변환시킨다.
도 19를 참조하면, 제2 및 제1 인장 스트레스 막들(380, 370)을 각각 인산(H2PO3)을 포함하는 식각액 불화수소(HF)를 포함하는 식각액을 사용하여 제거한다. 이후, 게이트 구조물(340) 및 스페이서(360)를 이온 주입 마스크로 사용하여 제1 불순물을 기판(300) 상부에 주입함으로써, 게이트 구조물(340)에 인접한 기판(300) 상부에 제1 불순물 영역(306)을 형성한다. 일 실시예에 따르면, 제1 불순물 영역(306)은 결정질 이온 주입 영역(304)을 포함하고, 결정질 이온 주입 영역(304)보다 깊은 깊이를 갖도록 형성된다. 이에 따라, 상기 트랜지스터가 완성된다.
도 20 및 도 21은 또 다른 실시예들에 따른 트랜지스터 형성 방법을 설명하기 위한 단면도들이다. 도 20의 트랜지스터 형성 방법에서는, 도 8을 참조로 설명한 방법과 유사하게, 알루미늄 산화물을 포함하는 제3 인장 스트레스 막(390)을 기판(300) 상에 형성하고, 제3 인장 스트레스 막(390)의 결정화 온도보다 낮은 온도에서 열처리한다. 또한, 도 21의 트랜지스터 형성 방법에서는, 도 9를 참조로 설명한 방법과 유사하게, 실리콘 산화물을 포함하는 식각 저지막(400) 및 알루미늄 산화물을 포함하는 제4 인장 스트레스 막(410)을 기판(300) 상에 순차적으로 형성하고, 제4 인장 스트레스 막(410)의 결정화 온도보다 높은 온도에서 열처리한다.
한편, 도시하지는 않았지만, 결정질 이온 주입 영역(304) 형성 공정 이후에 스페이서(360)를 형성하는 경우, 도 10 내지 도 14를 참조로 설명한 트랜지스터 형성 방법을 적용하여 리세스 게이트 구조물을 갖는 트랜지스터를 형성할 수 있음은 당업자에게 자명하다.
도 22 내지 도 23은 또 다른 실시예들에 따른 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
먼저, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일한 공정들을 수행한다.
이후, 도 22를 참조하면, 기판(100) 상에 선택적 에피택시얼 성장 (Selective Epitaxial Growth: SEG) 공정을 수행하여 에피택시얼 층(108)을 형성한다. 에피택시얼 층(108)은 게이트 구조물(140) 및 스페이서(160)에 의해 커버되지 않는 기판(100) 상부를 씨드막으로 하여 형성된다.
일 실시예에 따르면, 상기 SEG 공정은 약 700℃ 내지 약 900℃의 온도 및 약 10torr 내지 약 50torr의 압력에서 CVD 공정을 수행함으로써 형성될 수 있다. 상기 CVD 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스를 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘막이 형성될 수 있다. 혹은, 상기 SEG 공정은 감압 화학 기상 증착(Reduced Pressure CVD: RPCVD) 공정, 저압 화학 기상 증착(Low Pressure CVD: LPCVD) 공정, 초고진공 화학 기상 증착(Ultra High Vacuum CVD: UHVCVD) 공정, 유기 금속 화학 기상 증착(Metal Organic CVD: MOCVD) 공정 등을 통해 수행될 수도 있다. 일 실시예에 따르면, 에피택시얼 층(108)은 100Å 내지 500Å의 높이를 갖도록 형성된다.
도 23을 참조하면, 게이트 구조물(140) 및 스페이서(160)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 에피택시얼 층(108) 및 기판(100) 상부에 제1 불순물을 주입한다. 이에 따라 게이트 구조물(140)에 인접한 기판(100) 상부에는 제1 불순물 영역(106)이 형성되고, 에피택시얼 층(108)은 이른 바 올려진 소스/드레인(ESD) 층으로 기능할 수 있다. 즉, 에피택시얼 층(108) 및 제1 불순물 영역(108)은 함께 상기 트랜지스터의 소스/드레인 영역의 역할을 수행할 수 있다. 이와 같이 불순물이 도핑된 에피택시얼 층(108)을 ESD 층(109)으로 정의할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 불순물은 인, 비소 등의 n형 불순물을 포함할 수 있다. 일 실시예에 따르면, 제1 불순물 영역(106)은 결정질 이온 주입 영역(104)보다 깊은 깊이를 갖도록 형성될 수 있다.
전술한 공정들을 수행함으로써 상기 트랜지스터가 완성된다.
도 24 내지 도 30은 예시적인 실시예들에 따른 상보형 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다. 상기 상보형 트랜지스터 형성 방법에서, NMOS 영역의 트랜지스터는 도 1 내지 도 6을 참조로 설명한 트랜지스터 형성 방법과 실질적으로 동일하거나 유사한 방법으로 형성되므로, 이에 대해서는 간략히 설명한다.
도 24를 참조하면, 기판(500)의 제1 영역(I) 및 제2 영역(II) 상에 제1 게이트 구조물(542) 및 제2 게이트 구조물(544)을 각각 형성한다. 예시적인 실시예들에 따르면, 기판(500)은 단결정 실리콘을 포함할 수 있다. 한편, 제1 영역(I)은 NMOS 영역일 수 있고, 제2 영역(II)은 PMOS 영역일 수 있다.
제1 및 제2 게이트 구조물들(542, 544)은 기판(500) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크 층을 순차적으로 형성한 후, 사진 식각 공정을 이용하여 이들을 패터닝 함으로써 형성할 수 있다. 이에 따라, 제1 게이트 구조물(542)은 기판(500)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(512), 제1 게이트 전극(522) 및 제1 게이트 마스크(532)를 포함하도록 형성되고, 제2 게이트 구조물(544)은 기판(500)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(514), 제2 게이트 전극(524) 및 제2 게이트 마스크(534)를 포함하도록 형성된다.
제2 게이트 구조물(544)을 커버하는 제1 마스크(551)를 기판(500)의 제2 영역(II) 상에 형성하고, 제1 게이트 구조물(542)을 이온 주입 마스크로 사용하여 기판(500)의 제1 영역(I) 상부에 이온을 주입함으로써, 제1 게이트 구조물(542)에 인접한 기판(500) 상부에 비정질 이온 주입 영역(502)을 형성한다.
한편, 제1 게이트 구조물(542)을 이온 주입 마스크로 사용하여 기판(500)의 제1 영역(I) 상부에 제2 불순물을 주입함으로써, 제1 게이트 구조물(542)에 인접한 기판(500) 상부에 제2 불순물 영역(도시하지 않음)을 더 형성할 수도 있다. 상기 제2 불순물은 인, 비소 등과 같은 n형 불순물일 수 있다.
이후, 제1 마스크(551)는 제거된다.
도 25를 참조하면, 제1 및 제2 게이트 구조물들(542, 544)의 측벽 상에 제1 스페이서(562) 및 제2 스페이서(564)를 각각 형성한다. 구체적으로, 제1 및 제2 게이트 구조물들(542, 544)을 커버하는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 제1 및 제2 스페이서들(562, 564)을 형성할 수 있다.
이후, 기판(500) 상에 제1 인장 스트레스 막(570) 및 제2 인장 스트레스 막(580)을 순차적으로 형성한다. 예시적인 실시예들에 따르면, 제1 및 제2 인장 스트레스 막들(570, 580)은 제1 및 제2 게이트 구조물들(542, 544) 및 제1 및 제2 스페이서들(562, 564)을 커버하도록 기판(500) 상에 형성될 수 있다. 제1 인장 스트레스 막(570)은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 사용하여 형성될 수 있으며, 제2 인장 스트레스 막(580)은 실리콘 질화물을 사용하여 형성될 수 있다.
제1 및 제2 인장 스트레스 막들(570, 580)이 형성된 기판(500)을 열처리하여, 비정질 이온 주입 영역(502)을 재결정화시켜 압축 스트레스를 갖는 결정질 이온 주입 영역(504)을 형성한다. 한편, 기판(500)의 제2 영역(II)은 단결정 실리콘을 포함하므로, 상기 열처리를 수행하더라도 스트레스의 변화가 크지 않을 수 있다.
예시적인 실시예들에 따르면, 상기 열처리는 제1 인장 스트레스 막(570)의 결정화 온도보다 낮은 온도에서 수행될 수 있다.
도 26을 참조하면, 제1 및 제2 인장 스트레스 막들(570, 580)을 제거한다. 제2 인장 스트레스 막(580)은 인산(H2PO3)을 포함하는 식각액을 사용하여 제거될 수 있고, 제1 인장 스트레스 막(570)은 불화수소(HF)를 포함하는 식각액을 사용하여 제거될 수 있다.
도 27을 참조하면, 제1 및 제2 게이트 구조물들(542, 544) 및 제1 및 제2 스페이서들(562, 564)을 커버하는 성장 방지막(557)을 형성한다. 예시적인 실시예들에 따르면, 성장 방지막(557)은 실리콘 산화물 혹은 실리콘 질화물을 사용하여 형성될 수 있다. 이후, 제1 영역(I) 상의 성장 방지막(557) 부분을 커버하는 제2 마스크(553)를 기판(500) 상에 형성한다. 제2 마스크(553)를 식각 마스크로 사용하여 제2 영역(II) 상의 성장 방지막(557) 부분을 제거한다.
제2 마스크(553), 제2 게이트 구조물(544) 및 제2 스페이서(564)를 식각 마스크로 사용하여 기판(500)의 제2 영역(II) 상부를 식각한다. 이에 따라, 제2 게이트 구조물(544)에 인접한 기판(500) 상부에 트렌치(도시하지 않음)가 형성된다.
제2 마스크(553)를 제거한 후, 상기 트렌치를 채우는 제5 인장 스트레스 막(508)을 형성한다. 예시적인 실시예들에 따르면, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 SEG 공정을 수행함으로써, 상기 트렌치를 채우는 단결정 실리콘-게르마늄(SiGe) 층을 형성한다. 이때, 제1 영역(I)은 성장 방지막(557)에 의해 커버되어 있으므로, 상기 단결정 SiGe 층이 형성되지 않을 수 있다. 상기 SiGe 층은 기판(500)의 단결정 실리콘에 비해 큰 결정격자를 가지며, 인장 스트레스를 가질 수 있다. 이에 따라, 상기 SiGe 층 사이의 기판(500) 상부에 형성되는 채널 영역은 압축 스트레스를 가지며, 상기 채널 영역의 홀의 이동도가 향상될 수 있다.
예시적인 실시예들에 따르면, 상기 SiGe 층을 형성할 때, 디보란(B2H6) 가스 등의 p형 불순물 소스 가스를 함께 사용하여, p형 불순물이 도핑된 SiGe 층을 형성할 수 있다. 이에 따라, 제5 인장 스트레스 막(508)은 제3 불순물 영역을 정의할 수 있다.
이와는 달리, 상기 SiGe 층을 형성한 이후에, 제2 게이트 구조물(544) 및 제2 스페이서(564)를 이온 주입 마스크로 사용하여 제5 인장 스트레스 막(508) 및 기판(500)의 제2 영역(II) 상부에 제3 불순물을 주입함으로써 제3 불순물 영역을 형성할 수도 있다. 이 경우, 상기 제3 불순물 영역은 제5 인장 스트레스 막(508)을 포함하면서 제5 인장 스트레스 막(508)보다 깊은 깊이를 갖도록 형성될 수 있다. 혹은, 상기 제3 불순물 영역은 제5 인장 스트레스 막(508) 내에 형성될 수도 있다. 상기 제3 불순물은 붕소와 같은 p형 불순물을 포함할 수 있다.
이후, 성장 방지막(557)은 제거된다.
도 28을 참조하면, 제2 게이트 구조물(544)을 커버하는 제3 마스크(555)를 기판(500)의 제2 영역(II) 상에 형성한다. 제1 게이트 구조물(542) 및 제1 스페이서(562)를 이온 주입 마스크로 사용하여 기판(500)의 제1 영역(I) 상부에 제1 불순물을 주입함으로써 제1 게이트 구조물(542)에 인접한 기판(500) 상부에 제1 불순물 영역(506)을 형성한다. 상기 제1 불순물은 인 혹은 비소와 같은 n형 불순물을 포함할 수 있다.
전술한 공정들을 수행함으로써, 상기 상보형 트랜지스터가 완성된다. 상기 상보형 트랜지스터는 기판(500)의 제1 영역(I) 및 제2 영역(II)에 각각 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하며, 상기 NMOS 트랜지스터는 인장 스트레스를 갖는 채널 영역을 구비하고, 상기 PMOS 트랜지스터는 압축 스트레스를 갖는 채널 영역을 구비한다. 이에 따라, 각 트랜지스터의 캐리어의 이동도가 향상되므로, 상기 상보형 트랜지스터는 우수한 구동 전류 특성을 가질 수 있다.
도 29 및 도 30은 다른 실시예들에 따른 상보형 트랜지스터 형성 방법을 설명하기 위한 단면도들이다. 도 29의 상보형 트랜지스터는 도 8을 참조로 설명한 트랜지스터 형성 방법과 유사하게, 기판(500) 상에 알루미늄 산화물을 포함하는 제3 인장 스트레스 막(590)을 형성하고, 제3 인장 스트레스 막(590)의 결정화 온도보다 낮은 온도에서 열처리한다는 점을 제외하고는 도 24 내지 도 28을 참조로 설명한 트랜지스터 형성 방법과 실질적으로 동일하거나 유사하다. 또한, 도 30의 상보형 트랜지스터는 도 9를 참조로 설명한 트랜지스터 형성 방법과 유사하게, 기판(500) 상에 실리콘 산화물을 포함하는 식각 저지막(600) 및 알루미늄 산화물을 포함하는 제4 인장 스트레스 막(610)을 형성하고, 제4 인장 스트레스 막(610)의 결정화 온도보다 높은 온도에서 열처리한다는 점을 제외하고는, 도 24 내지 도 28을 참조로 설명한 트랜지스터 형성 방법과 실질적으로 동일하거나 유사하다.
한편, 도시하지는 않았지만, 도 9 내지 도 23을 참조로 설명한 트랜지스터 형성 방법 역시 상보형 트랜지스터 형성 방법에 적용할 수 있음은 당업자에게 자명하다 할 것이다.
도 31 내지 도 37은 예시적인 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자 제조 방법에서, 상보형 트랜지스터는 도 24 내지 도 28을 참조로 설명한 상보형 트랜지스터 형성 방법과 실질적으로 동일하거나 유사한 방법으로 형성되므로, 이에 대해서는 간략히 설명한다.
도 31을 참조하면, 기판(700)에 소자 분리막(701)을 형성하고, 기판(700)의 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 상에 제1 게이트 구조물(742), 제2 게이트 구조물(744) 및 제3 게이트 구조물(746)을 각각 형성한다. 각 게이트 구조물들(742, 744, 746)은 제1 방향으로 연장되며, 상기 제1 방향과 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 제3 영역(III)은 셀 영역일 수 있고, 제1 영역(I)은 주변 회로 영역의 NMOS 영역일 수 있으며, 제2 영역(II)은 주변 회로 영역의 PMOS 영역일 수 있다.
제1 내지 제3 게이트 구조물들(742, 744, 746)은 기판(700) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크 층을 순차적으로 형성한 후, 사진 식각 공정을 이용하여 이들을 패터닝 함으로써 형성할 수 있다. 이에 따라, 제1 게이트 구조물(742)은 기판(700)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(712), 제1 게이트 전극(722) 및 제1 게이트 마스크(732)를 포함하도록 형성되고, 제2 게이트 구조물(744)은 기판(700)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(714), 제2 게이트 전극(724) 및 제2 게이트 마스크(734)를 포함하도록 형성되며, 제3 게이트 구조물(746)은 기판(700)의 제3 영역(II) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(716), 제3 게이트 전극(726) 및 제3 게이트 마스크(736)를 포함하도록 형성된다.
도 32를 참조하면, 제2 게이트 구조물(744)을 커버하는 제1 마스크(751)를 기판(500)의 제2 영역(II) 상에 형성하고, 제1 및 제3 게이트 구조물들(742, 746)을 이온 주입 마스크로 사용하여 기판(700)의 제1 및 제3 영역들(I, III) 상부에 이온을 주입함으로써, 제1 및 제3 게이트 구조물들(742, 746)에 인접한 기판(700) 상부에 각각 제1 비정질 이온 주입 영역(702) 및 제2 비정질 이온 주입 영역(703)을 형성한다.
한편, 제1 및 제3 게이트 구조물들(742, 746)을 이온 주입 마스크로 사용하여 기판(700)의 제1 및 제3 영역(I, III) 상부에 제2 불순물을 주입함으로써, 제1 및 제3 게이트 구조물들(742, 746)에 인접한 기판(700) 상부에 각각 제2 및 제5 불순물 영역들(도시하지 않음)을 더 형성할 수도 있다. 상기 제2 불순물은 인, 비소 등과 같은 n형 불순물일 수 있다.
이후, 제1 마스크(751)는 제거된다.
도 33을 참조하면, 제1 내지 제3 게이트 구조물들(742, 744, 746)의 측벽 상에 제1 스페이서(762), 제2 스페이서(764) 및 제3 스페이서(766)를 각각 형성한다. 구체적으로, 제1 내지 제3 게이트 구조물들(742, 744, 746)을 커버하는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 제1 내지 제3 스페이서들(762, 764, 766)을 형성할 수 있다.
이후, 기판(700) 상에 제1 인장 스트레스 막(770) 및 제2 인장 스트레스 막(780)을 순차적으로 형성한다. 예시적인 실시예들에 따르면, 제1 및 제2 인장 스트레스 막들(770, 780)은 제1 내지 제3 게이트 구조물들(742, 744, 746) 및 제1 내지 제3 스페이서들(762, 764, 766)을 커버하도록 기판(700) 상에 형성될 수 있다. 제1 인장 스트레스 막(770)은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 사용하여 형성될 수 있으며, 제2 인장 스트레스 막(780)은 실리콘 질화물을 사용하여 형성될 수 있다.
제1 및 제2 인장 스트레스 막들(770, 780)이 형성된 기판(700)을 열처리하여, 제1 및 제2 비정질 이온 주입 영역들(702, 703)을 재결정화시켜 각각 제1 및 제2 결정질 이온 주입 영역들(704, 705)을 형성한다. 예시적인 실시예들에 따르면, 상기 열처리는 제1 인장 스트레스 막(770)의 결정화 온도보다 낮은 온도에서 수행될 수 있다.
도 34를 참조하면, 제1 및 제2 인장 스트레스 막들(770, 780)을 제거한다. 제2 인장 스트레스 막(780)은 인산(H2PO3)을 포함하는 식각액을 사용하여 제거될 수 있고, 제1 인장 스트레스 막(770)은 불화수소(HF)를 포함하는 식각액을 사용하여 제거될 수 있다.
제1 내지 제3 게이트 구조물들(742, 744, 746) 및 제1 내지 제3 스페이서들(762, 764, 766)을 커버하는 성장 방지막(757)을 형성한다. 예시적인 실시예들에 따르면, 성장 방지막(757)은 실리콘 산화물 혹은 실리콘 질화물을 사용하여 형성될 수 있다. 이후, 제1 및 제3 영역들(I, III) 상의 성장 방지막(757) 부분을 커버하는 제2 마스크(753)를 기판(700)의 제1 및 제3 영역들(I, III) 상에 형성한다. 제2 마스크(753)를 식각 마스크로 사용하여 제2 영역(II) 상의 성장 방지막(757) 부분을 제거한다.
제2 마스크(753), 제2 게이트 구조물(744) 및 제2 스페이서(764)를 식각 마스크로 사용하여 기판(700)의 제2 영역(II) 상부를 식각한다. 이에 따라, 제2 게이트 구조물(744)에 인접한 기판(700) 상부에 트렌치(도시하지 않음)가 형성된다.
제2 마스크(753)를 제거한 후, 상기 트렌치를 채우는 제5 인장 스트레스 막(708)을 형성한다. 예시적인 실시예들에 따르면, 디클로로실란(SiH2Cl2) 가스 및 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 SEG 공정을 수행함으로써, 상기 트렌치를 채우는 단결정 실리콘-게르마늄(SiGe) 층을 형성한다. 이때, 디보란(B2H6) 가스 등의 p형 불순물 소스 가스를 사용하여 상기 단결정 SiGe 층이 불순물을 포함하도록 할 수 있다. 이에 따라, 제5 인장 스트레스 막(708)은 제3 불순물 영역을 정의할 수 있다.
이후, 성장 방지막(757)은 제거된다.
도 35를 참조하면, 제2 게이트 구조물(744)을 커버하는 제3 마스크(755)를 기판(700)의 제2 영역(II) 상에 형성한다. 제1 및 제3 게이트 구조물들(742, 746) 및 제1 및 제3 스페이서들(762, 766)을 이온 주입 마스크로 사용하여 기판(700)의 제1 및 제3 영역들(I, III) 상부에 제1 불순물을 주입함으로써 제1 및 제3 게이트 구조물들(742, 746)에 인접한 기판(700) 상부에 각각 제1 및 제4 불순물 영역들(706, 707)을 형성한다. 제4 불순물 영역(707)은 제1 소스/드레인 영역(707a) 및 제2 소스/드레인 영역(707b)을 포함할 수 있다. 상기 제1 불순물은 인 혹은 비소와 같은 n형 불순물을 포함할 수 있다.
이후 제3 마스크(755)는 제거된다.
도 36을 참조하면, 게이트 구조물들(742, 744, 746) 및 스페이서들(762, 764, 766)을 커버하는 제1 층간 절연막(820)을 기판(700) 상에 형성한다. 제1 층간 절연막(820)은 비피에스지(Boro-phosphor Silicate Glass; BPSG), 유에스지(Undoped Silicate Glass; USG) 및 에스오지(Spin On Glass; SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 층간 절연막(820)을 관통하는 제1 개구들(도시하지 않음)을 형성하여 제1 및 제2 소스/드레인 영역들(707a, 707b)을 노출시키고, 상기 개구들을 채우는 제1 도전막을 기판(700) 및 제1 층간 절연막(820) 상에 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제1 층간 절연막(820)의 상면이 노출될 때까지 상기 제1 도전막 상부를 평탄화하여, 제1 및 제2 소스/드레인 영역들(707a, 707b)에 각각 전기적으로 연결되는 제1 및 제2 플러그들(832, 834)을 형성한다.
제1 층간 절연막(820) 및 제1 및 제2 플러그들(832, 834) 상에 제2 층간 절연막(840)을 형성하고, 제2 층간 절연막을 관통하는 제2 개구들(도시하지 않음)을 형성하여, 제1 플러그(832) 및 제1 및 제3 불순물 영역들(706, 708)을 노출시킨다. 상기 제2 개구들을 채우는 제2 도전막을 기판(700), 제1 플러그(832) 및 제2 층간 절연막(840) 상에 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제2 층간 절연막(840)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화하여, 제1 플러그(832)에 전기적으로 연결되는 비트 라인 콘택(850)을 형성하고, 제1 및 제3 불순물 영역들(706, 708)에 각각 전기적으로 연결되는 제3 및 제4 플러그들(862, 864)을 형성한다.
이후, 비트 라인 콘택(850) 및 제3 및 제4 플러그들(862, 864)에 접촉하는 제3 도전막을 제2 층간 절연막(840) 상에 형성하고 패터닝 하여, 비트 라인 콘택(850)에 전기적으로 연결되는 비트 라인(870) 및 제3 및 제4 플러그들(862, 864)에 각각 전기적으로 연결되는 제1 및 제2 배선들(882, 884)을 형성한다. 예시적인 실시예들에 따르면, 비트 라인(870)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
비트 라인(870) 및 제1 및 제2 배선들(882, 884)을 커버하는 제3 층간 절연막(900)을 제2 층간 절연막(840) 상에 형성한다.
도 37을 참조하면, 제2 및 제3 층간 절연막들(840, 900)을 관통하는 제3 개구들(도시하지 않음)을 형성하여 제2 플러그들(834)을 노출시킨다. 상기 제3 개구들을 채우는 제4 도전막을 제2 플러그들(834) 및 제3 층간 절연막(900) 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제3 층간 절연막(900)의 상면이 노출될 때까지 상기 제4 도전막 상부를 평탄화하여, 제2 플러그들(834)에 전기적으로 연결되는 커패시터 콘택들(910)을 형성한다.
커패시터 콘택들(910) 및 제3 층간 절연막(900) 상에 식각 저지막(920) 및 몰드막(도시하지 않음)을 형성한다. 예시적인 실시예들에 따르면, 식각 저지막(920)은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 몰드막 실리콘 산화물을 사용하여 형성될 수 있다. 상기 몰드막 및 식각 저지막(920)을 관통하는 제4 개구들(도시하지 않음)을 형성하여 커패시터 콘택들(910)을 노출시킨다. 상기 제4 개구들의 내벽 및 상기 몰드막 상에 제5 도전막을 형성하고, 상기 제4 개구들을 채우는 희생막(도시하지 않음)을 상기 제5 도전막 상에 형성한다. 상기 제5 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 상기 몰드막 상면이 노출될 때까지, 상기 희생막 및 제5 도전막 상부를 평탄화하고, 상기 희생막을 제거한다. 이에 따라, 상기 제4 개구들 내벽 상에 하부 전극(930)이 형성된다.
하부 전극(930) 및 식각 저지막(920) 상에 유전막(940)을 형성한다. 유전막(940)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 사용하여 형성할 수 있다.
유전막(940) 상에 상부 전극(950)을 형성한다. 상부 전극(950)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
하부 전극(930), 유전막(940) 및 상부 전극(950)은 커패시터(960)를 형성할 수 있다.
커패시터(960)를 커버하는 제4 층간 절연막(970)을 제3 층간 절연막(900) 상에 형성한다. 제4 층간 절연막(970)을 관통하는 제5 개구들(도시하지 않음)을 형성하여 제1 및 제2 배선들(882, 884)을 노출시킨다. 상기 제5 개구들을 채우는 제6 도전막을 제1 및 제2 배선들(882, 884) 및 제4 층간 절연막(970) 상에 형성한다. 제4 층간 절연막(970) 상면이 노출될 때까지 상기 제6 도전막 상부를 평탄화하여, 제1 및 제2 배선들(882, 884)에 각각 전기적으로 연결되는 제5 및 제6 플러그들(982, 984)을 형성한다.
이후, 제5 및 제6 플러그들(982, 984)에 각각 전기적으로 연결되는 제3 및 제4 배선들(992, 994)을 형성하고, 제3 및 제4 배선들(992, 994)을 보호하는 보호막(도시하지 않음)을 더 형성하여, 상기 반도체 소자를 완성한다.
상기 반도체 소자는 우수한 구동 전류 특성을 갖는 상보형 트랜지스터를 구비하므로, 우수한 전기적 특성을 가질 수 있다.
100, 300, 500, 700 : 기판
102, 302, 502 : 비정질 이온 주입 영역
104, 304, 504 : 결정질 이온 주입 영역 106, 306 : 제1 불순물 영역
108 : 에피택시얼 층 109 : ESD 층
110, 312 : 게이트 절연막 패턴 120, 322 : 게이트 전극
130, 332 : 게이트 마스크
140, 150 : 제1, 제2 게이트 구조물 160, 360 : 스페이서
170, 370 : 제1 인장 스트레스 막
180, 380 : 제2 인장 스트레스 막
190, 390 : 제3 인장 스트레스 막 200, 400 : 식각 저지막
210, 410 : 제4 인장 스트레스 막 305 : 리세스
506 : 제1 불순물 영역 508 : 제5 인장 스트레스 막
542, 544 : 제1, 제2 게이트 구조물
551, 553, 555 : 제1, 제2, 제3 마스크 562, 564 : 제1, 제2 스페이서
570, 770 : 제1 인장 스트레스 막
580, 780 : 제2 인장 스트레스 막
590, 610 : 제3, 제4 인장 스트레스 막 600 : 식각 저지막
701 : 소자 분리막
702, 703 : 제1, 제2 비정질 이온 주입 영역
704, 705 : 제1, 제2 결정질 이온 주입 영역
706, 707 : 제1, 제4 불순물 영역
742, 744, 746 : 제1, 제2, 제3 게이트 구조물
751, 753, 755 : 제1, 제2, 제3 마스크
762, 764, 766 : 제1, 제2, 제3 스페이서
820, 840, 900, 970 : 제1, 제2, 제3, 제4 층간 절연막
832, 834 : 제1, 제2 플러그 850 : 비트 라인 콘택
862, 864 : 제3, 제4 플러그 870 : 비트 라인
882, 884 : 제1, 제2 배선 910 : 커패시터 콘택
960 : 커패시터 982, 984 : 제5, 제6 플러그

Claims (30)

  1. 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 상부에 비정질 이온 주입 영역을 형성하는 단계;
    상기 게이트 구조물을 커버하도록 상기 기판 상에 금속 산화물을 포함하는 제1 인장 스트레스 막을 형성하는 단계;
    상기 기판을 열처리하여 상기 비정질 이온 주입 영역을 결정화하는 단계;
    상기 제1 인장 스트레스 막을 제거하는 단계; 및
    상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 상부에 제1 불순물을 도핑하는 단계를 포함하는 트랜지스터 형성 방법.
  2. 제1항에 있어서, 상기 제1 인장 스트레스 막은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  3. 제2항에 있어서, 상기 금속 실리케이트 혹은 금속 실리콘 산질화물은 알루미늄 산화물, 하프늄 실리케이트(HfSiO), 지르코늄 실리케이트(ZrSiO), 란탄 실리케이트(LaSiO), 하프늄 실리콘 산질화물(HfSiON) 혹은 지르코늄 실리콘 산질화물(ZrSiON)을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  4. 제1항에 있어서, 상기 열처리 단계는 상기 제1 인장 스트레스 막의 결정화 온도보다 낮은 온도에서 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  5. 제4항에 있어서, 상기 제1 인장 스트레스 막을 제거하는 단계는 불화수소(HF)를 사용하는 식각 공정을 통해 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  6. 제1항에 있어서, 상기 제1 인장 스트레스 막을 형성하는 단계와 상기 열처리 단계 사이에, 상기 제1 인장 스트레스 막 상에 실리콘 질화물을 포함하는 제2 인장 스트레스 막을 형성하는 단계를 더 포함하고,
    상기 열처리 단계 이후에, 상기 제2 인장 스트레스 막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  7. 제6항에 있어서, 상기 열처리 단계는 상기 제1 인장 스트레스 막의 결정화 온도보다 낮은 온도에서 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  8. 제7항에 있어서, 상기 제2 인장 스트레스 막을 제거하는 단계는 인산(H3PO4)을 사용하는 식각 공정을 통해 수행되고, 상기 제1 인장 스트레스 막을 제거하는 단계는 불화수소(HF)를 사용하는 식각 공정을 통해 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  9. 제1항에 있어서, 상기 제1 인장 스트레스 막을 형성하는 단계 이전에, 상기 기판 상에 실리콘 산화물을 포함하는 식각 방지막을 형성하는 단계를 더 포함하고,
    상기 열처리 단계 이후에, 상기 식각 방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  10. 제9항에 있어서, 상기 열처리 단계는 상기 제1 인장 스트레스 막의 결정화 온도보다 높은 온도에서 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  11. 제10항에 있어서, 상기 제1 인장 스트레스 막을 제거하는 단계는 인산(H3PO4)을 사용하는 식각 공정을 통해 수행되고, 상기 식각 방지막을 제거하는 단계는 불화수소(HF)를 사용하는 식각 공정을 통해 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  12. 제1항에 있어서, 상기 열처리 단계는 섭씨 500 내지 1250도의 온도에서 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  13. 제1항에 있어서, 상기 비정질 이온 주입 영역을 형성하는 단계는 실리콘 혹은 게르마늄 이온을 상기 기판 상부에 주입하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  14. 제1항에 있어서, 상기 제1 불순물을 도핑하는 단계는 n형 불순물을 사용하여 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  15. 제1항에 있어서, 상기 제1 인장 스트레스 막을 형성하는 단계 이전에, 상기 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 상부에 상기 제1 불순물보다 낮은 농도의 제2 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  16. 제1항에 있어서, 상기 게이트 구조물은 상기 기판 상에 순차적으로 적층된 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하고, 상기 게이트 마스크는 질화물을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  17. 제1항에 있어서, 상기 비정질 이온 주입 영역을 형성하는 단계 이후에,
    상기 게이트 구조물 측벽 상에 질화물을 포함하는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  18. 제17항에 있어서, 상기 제1 불순물을 도핑하는 단계는,
    상기 게이트 구조물 및 상기 스페이서를 이온 주입 마스크로 사용하여 수행되는 것을 특징으로 하는 트랜지스터 형성 방법.
  19. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 기판 상부에 리세스를 형성하는 단계;
    상기 리세스 내벽에 게이트 절연막 패턴을 형성하는 단계; 및
    상기 리세스 내부를 채우는 게이트 전극을 상기 게이트 절연막 패턴 상에 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  20. 제1항에 있어서, 상기 제1 인장 스트레스 막을 제거하는 단계 이후에,
    상기 결정질 이온 주입 영역 상에 에피택시얼 층을 형성하는 단계를 더 포함하고,
    상기 제1 불순물을 도핑하는 단계는 상기 에피택시얼 층에 상기 제1 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  21. 기판의 제1 및 제2 영역들 상에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계;
    상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 제1 영역 상부에 비정질 이온 주입 영역을 형성하는 단계;
    상기 제1 및 제2 게이트 구조물들을 커버하도록 상기 기판 상에 금속 산화물을 포함하는 제1 인장 스트레스 막을 형성하는 단계;
    상기 기판을 열처리하여 상기 비정질 이온 주입 영역을 결정화하는 단계;
    상기 제1 인장 스트레스 막을 제거하는 단계;
    상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 제2 인장 스트레스 막을 형성하는 단계; 및
    상기 제1 게이트 구조물을 이온 주입 마스크로 사용하여 상기 기판의 제1 영역 상부에 제1 불순물 영역을 형성하는 단계를 포함하는 상보형 트랜지스터 형성 방법.
  22. 제21항에 있어서, 상기 제1 불순물 영역은 n형 불순물을 포함하는 것을 특징으로 하는 상보형 트랜지스터 형성 방법.
  23. 제21항에 있어서, 상기 기판은 실리콘을 포함하고,
    상기 제2 인장 스트레스 막은 p형 불순물을 포함하는 실리콘-게르마늄 층으로서 제2 불순물 영역을 형성하는 것을 특징으로 하는 상보형 트랜지스터 형성 방법.
  24. 제23항에 있어서, 상기 p형 불순물을 포함하는 실리콘-게르마늄 층을 형성하는 단계는,
    상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 트렌치를 형성하는 단계; 및
    에피택시얼 성장 공정을 통해 상기 트렌치를 채우는 상기 p형 불순물을 포함하는 실리콘-게르마늄 층을 형성하는 단계를 포함하는 것을 특징으로 하는 상보형 트랜지스터 형성 방법.
  25. 제21항에 있어서, 상기 제1 인장 스트레스 막은 알루미늄 산화물(Al2O3), 금속 실리케이트 혹은 금속 실리콘 산질화물을 포함하는 것을 특징으로 하는 상보형 트랜지스터 형성 방법.
  26. 기판의 제1 내지 제3 영역들 상에 각각 제1 내지 제3 게이트 구조물들을 형성하는 단계;
    상기 제1 및 제3 게이트 구조물들을 이온 주입 마스크로 사용하여 상기 기판의 제1 및 제3 영역들 상부에 비정질 이온 주입 영역을 형성하는 단계;
    상기 제1 내지 제3 게이트 구조물들을 커버하도록 상기 기판 상에 금속 산화물을 포함하는 제1 인장 스트레스 막을 형성하는 단계;
    상기 기판을 열처리하여 상기 비정질 이온 주입 영역을 결정화하는 단계;
    상기 제1 인장 스트레스 막을 제거하는 단계;
    상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상부에 제2 인장 스트레스 막을 형성하는 단계;
    상기 제1 및 제3 게이트 구조물들을 이온 주입 마스크로 사용하여 상기 기판의 제1 및 제3 영역들 상부에 각각 제1 및 제3 불순물 영역들을 형성하는 단계; 및
    상기 제3 불순물 영역 일부에 전기적으로 연결되는 커패시터를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  27. 제26항에 있어서, 상기 제3 불순물 영역 일부에 전기적으로 연결되는 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  28. 제26항에 있어서, 상기 제1 및 제3 불순물 영역들은 n형 불순물을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  29. 제26항에 있어서, 상기 제2 인장 스트레스 막은 p형 불순물을 포함하며 제2 불순물 영역을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  30. 제26항에 있어서, 상기 제1 영역은 주변 회로 영역의 엔모스(NMOS) 영역이고, 상기 제2 영역은 상기 주변 회로 영역의 피모스(PMOS) 영역이며, 상기 제3 영역은 셀 영역인 것을 특징으로 하는 반도체 소자 제조 방법.
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