CN107968035B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种能够降低晶片的翘曲、钝化膜的裂纹的半导体装置。半导体装置(1)具备半导体基板(2)、形成在半导体基板(2)的半导体元件(3)、与半导体元件(3)连接的金属层(4)、以及保护半导体元件(3)的钝化膜(11)。钝化膜(11)交替地层叠拉伸应力大的第一绝缘膜(12)和拉伸应力小的第二绝缘膜(13)而形成。第一绝缘膜(12)和第二绝缘膜(13)使用硅氮化膜、硅氧化膜、硅氮氧化膜中的任一者来形成。钝化膜(11)作为整体产生拉伸应力。

Description

半导体装置及其制造方法
技术领域
本发明涉及在半导体基板上形成有钝化膜的半导体装置及其制造方法。
背景技术
一般来说,已知有具备半导体基板、形成在半导体基板的半导体元件、以及保护半导体元件的钝化膜的半导体装置(例如,参照专利文献1)。在专利文献1公开了如下结构,即,钝化膜交替地层叠压缩应力膜和拉伸应力膜而形成,并且钝化膜作为整体产生压缩应力。
在先技术文献
专利文献
专利文献1:美国专利第8941218号说明书
可是,钝化膜是成膜在器件表层的保护膜,在晶片工艺的最终工序形成。因此,在对钝化膜进行成膜的晶片表面,例如形成有半导体层、绝缘膜层、有机物层以及金属层。即,在晶片表面积蓄了直到形成钝化膜之前为止的工艺历史。在该晶片中,存在作为由各种材料的热膨胀系数差引起的应力而残留压缩应力的倾向。
对此,专利文献1记载的钝化膜作为整体产生压缩应力。在晶片表面形成了这种钝化膜的情况下,钝化膜的压缩应力会追加到晶片的残留压缩应力。其结果是,存在如下问题,即,由于这些压缩应力,除了在晶片产生翘曲以外,还会在钝化膜产生裂纹。
发明内容
本发明是鉴于上述的现有技术的问题而完成的,本发明的目的在于,提供一种能够降低晶片的翘曲、钝化膜的裂纹的半导体装置及其制造方法。
为了解决上述的课题,技术方案1的发明的半导体装置具备半导体基板、形成在所述半导体基板的半导体元件、以及保护所述半导体元件的钝化膜,其特征在于,所述钝化膜交替地层叠拉伸应力大的第一绝缘膜和拉伸应力小的第二绝缘膜而形成,作为整体产生拉伸应力。
在技术方案2的发明中,所述第二绝缘膜产生压缩应力。
在技术方案3的发明中,所述第一绝缘膜和所述第二绝缘膜使用硅氮化膜、硅氧化膜、硅氮氧化膜中的任一者来形成。
在技术方案4的发明中,在所述半导体基板形成有半导体层、绝缘膜层、有机物层以及金属层,所述钝化膜覆盖这些半导体层、绝缘膜层、有机物层以及金属层而形成在所述半导体基板。
此外,基于技术方案5的发明的半导体装置的制造方法的特征在于,具有在半导体基板上形成钝化膜的工序,所述钝化膜交替地层叠拉伸应力大的第一绝缘膜和拉伸应力小的第二绝缘膜而形成,作为整体产生拉伸应力。
在技术方案6的发明中,在所述半导体基板上,在形成所述钝化膜之前,形成半导体层、绝缘膜层、有机物层以及金属层,所述钝化膜覆盖这些半导体层、绝缘膜层、有机物层以及金属层而形成在所述半导体基板。
在技术方案7的发明中,所述金属层通过蒸镀或电镀而形成。
发明效果
根据技术方案1的发明,钝化膜交替地层叠拉伸应力大的第一绝缘膜和拉伸应力小的第二绝缘膜而形成,作为整体产生拉伸应力。因此,即使在半导体基板产生伴随着工艺历史的压缩应力时,也能够通过产生拉伸应力的钝化膜减弱半导体基板的压缩应力。其结果是,能够降低由半导体基板构成的晶片的翘曲、钝化膜的裂纹。
根据技术方案2的发明,第二绝缘膜产生压缩应力。因此,第二绝缘膜的拉伸应力与第一绝缘膜的拉伸应力相比变小。此时,钝化膜能够通过适当地调整第一绝缘膜以及第二绝缘膜的应力倾向、膜厚等,从而作为整体产生拉伸应力。
根据技术方案3的发明,第一绝缘膜和第二绝缘膜使用硅氮化膜、硅氧化膜、硅氮氧化膜中的任一者来形成。此时,钝化膜因为层叠第一绝缘膜和第二绝缘膜而形成,所以能够具备绝缘性以及耐湿性。
根据技术方案4的发明,钝化膜覆盖半导体层、绝缘膜层、有机物层以及金属层而形成在半导体基板。因此,即使在半导体层、绝缘膜层、有机物层以及金属层由于彼此的热膨胀系数差而产生压缩应力时,也能够通过产生拉伸应力的钝化膜减弱它们的压缩应力。
根据技术方案5的发明,具有在半导体基板上形成钝化膜的工序,所述钝化膜交替地层叠拉伸应力大的第一绝缘膜和拉伸应力小的第二绝缘膜而形成,作为整体产生拉伸应力。因此,即使在半导体基板产生伴随着工艺历史的压缩应力时,也能够通过产生拉伸应力的钝化膜减弱半导体基板的压缩应力。其结果是,能够降低由半导体基板构成的晶片的翘曲、钝化膜的裂纹。
根据技术方案6的发明,钝化膜覆盖半导体层、绝缘膜层、有机物层以及金属层而形成在半导体基板。因此,即使在半导体层、绝缘膜层、有机物层以及金属层由于彼此的热膨胀系数差而产生压缩应力时,也能够通过产生拉伸应力的钝化膜减弱它们的压缩应力。
根据技术方案7的发明,金属层通过蒸镀或电镀而形成。因此,即使在伴随着金属层的成膜而在金属层产生压缩应力时,也能够通过产生拉伸应力的钝化膜减弱金属层的压缩应力。
附图说明
图1是示出基于第一实施方式的半导体装置的剖视图。
图2是示出基于第一实施方式的半导体装置的主要部分放大剖视图。
图3是示出半导体层形成工序的剖视图。
图4是示出金属层形成工序的剖视图。
图5是示出基于第二实施方式的半导体装置的主要部分放大剖视图。
图6是示出基于第三实施方式的半导体装置的剖视图。
图7是示出基于第三实施方式的半导体装置的主要部分放大剖视图。
图8是示出第一金属层形成工序的剖视图。
图9是示出绝缘膜层形成工序的剖视图。
图10是示出第一通孔形成工序的剖视图。
图11是示出有机物层形成工序的剖视图。
图12是示出第二通孔形成工序的剖视图。
图13是示出第二金属层形成工序的剖视图。
附图标记说明
1、31、41:半导体装置,2:半导体基板,2A:表面,2B:半导体层,3:半导体元件,4:金属层,11、32、46:钝化膜,12、33、47:第一绝缘膜,13、34、48:第二绝缘膜,42:第一金属层(金属层),43:绝缘膜层,44:有机物层,45:第二金属层(金属层)。
具体实施方式
以下,参照附图对基于本发明的实施方式的半导体装置进行详细说明。本发明的半导体装置例如可应用于对MHz频段或GHz频段那样的高频信号进行放大的功率放大器。
在图1示出基于第一实施方式的半导体装置1。半导体装置1具备半导体基板2、金属层4以及钝化膜11。
半导体基板2使用例如像砷化镓(GaAs)那样的半导体材料形成为平板状。另外,半导体基板2也可以由例如像磷化铟(InP)、氮化镓(GaN)等那样的其它III-V族的化合物半导体形成。半导体基板2也可以使用例如像硒化锌(ZnSe)那样的II-VI族的化合物半导体形成,还可以使用例如像碳化硅(SiC)、硅锗(SiGe)那样的IV族的化合物半导体形成。此外,半导体基板2不限于化合物半导体,也可以由例如像硅(Si)、锗(Ge)那样的IV族单一元素的半导体形成。
在半导体基板2的表面2A形成有例如由砷化镓(GaAs)、砷化铝镓(AlGaAs)等构成的半导体层2B。半导体层2B可以是掺杂了杂质的半导体层,也可以是除去了杂质的半导体层。此外,半导体层2B可以是一层,也可以是多层(例如,两层)。
半导体元件3配置在半导体基板2的表面2A侧。半导体元件3例如包含半导体层2B而形成。半导体元件3可以是像二极管、场效应晶体管等那样的有源元件,也可以是像电阻、电容器等那样的无源元件。半导体元件3一般在半导体基板2设置有多个(仅图示一个)。这些多个半导体元件3通过金属层4而相互电连接。
金属层4形成在半导体基板2的表面2A上。金属层4使用例如像金(Au)等那样的导电性金属材料形成。金属层4具有例如像形成半导体元件3的电极、对多个半导体元件3之间进行电连接、对半导体元件3与外部之间进行电连接等那样的各种功能。由此,在半导体基板2形成有包含半导体元件3的各种电路5(例如,放大电路等)。因此,半导体基板2成为形成电路5的电路基板。
钝化膜11覆盖金属层4而设置在半导体基板2的表面2A上。因此,钝化膜11除了覆盖金属层4以外还覆盖半导体层2B。钝化膜11交替地层叠拉伸应力大的第一绝缘膜12和拉伸应力小的第二绝缘膜13而形成,作为整体产生拉伸应力。
第一绝缘膜12以及第二绝缘膜13例如使用硅氮化膜形成。第一绝缘膜12以及第二绝缘膜13例如使用等离子体气相生长(等离子体CVD)那样的成膜方法形成。第一绝缘膜12以及第二绝缘膜13各自的成膜条件(生长条件)不同。作为一个例子,关于第一绝缘膜12和第二绝缘膜13,在成膜时对等离子体CVD装置的放电电极供给的高频功率(RF功率)不同。具体地,第二绝缘膜13与第一绝缘膜12相比使用大的高频功率进行成膜。由此,第二绝缘膜13与第一绝缘膜12相比形成有密度高的硅氮化膜。其结果是,第二绝缘膜13与第一绝缘膜12相比成为耐湿性高的膜。
除此以外,第二绝缘膜13与第一绝缘膜12相比形成密度高的硅氮化膜,因此第二绝缘膜13具有产生压缩应力的倾向。因此,第二绝缘膜13的拉伸应力变得小于第一绝缘膜12的拉伸应力。
此时,适当地设定成膜条件等,使得第二绝缘膜13产生压缩应力。因此,第二绝缘膜13成为产生压缩应力的压缩应力膜。另一方面,适当地设定成膜条件等,使得第一绝缘膜12产生拉伸应力。因此,第一绝缘膜12成为产生拉伸应力的拉伸应力膜。
钝化膜11交替地层叠第一绝缘膜12和第二绝缘膜13而形成。此时,钝化膜11可以由层叠了单个第一绝缘膜12和单个第二绝缘膜13的共计两层绝缘膜构成,也可以由3层以上的绝缘膜构成。即,第一绝缘膜12的数目和第二绝缘膜13的数目可以相同,也可以不同。图1例示了钝化膜11具备两层第一绝缘膜12和两层第二绝缘膜13的情况。
钝化膜11交替地层叠产生拉伸应力的第一绝缘膜12和产生压缩应力的第二绝缘膜13而形成。此时,第一绝缘膜12以及第二绝缘膜13形成为,钝化膜11作为整体产生拉伸应力。因此,考虑第一绝缘膜12的拉伸应力的大小和第二绝缘膜13的压缩应力的大小,例如,第一绝缘膜12的膜厚大于第二绝缘膜13的膜厚。
另外,使钝化膜11作为整体产生拉伸应力的方法,不限于调整第一绝缘膜12的膜厚和第二绝缘膜13的膜厚的方法。例如,也可以基于成膜条件而适当地调整第一绝缘膜12的拉伸应力的大小和第二绝缘膜13的压缩应力的大小。此外,也可以使第一绝缘膜12的层数比第二绝缘膜13的层数多。
此外,第一绝缘膜12以及第二绝缘膜13不需要使用彼此相同的材料形成,也可以使用彼此不同的材料形成。若考虑耐湿性、稳定性,则第一绝缘膜12以及第二绝缘膜13优选使用硅氮化膜(例如Si3N4、SiN等)、硅氧化膜(例如SiO2、SiO等)、硅氮氧化膜(例如SiON等)中的任一者来形成。
接着,参照图1至图4对半导体装置1的制造方法进行说明。另外,在一般的制造方法中,以晶片单位一次形成多个半导体装置1。因此,在形成了钝化膜11之后的最终工序(分离工序)中,从晶片切割各个半导体芯片。由此,形成图1以及图2所示的半导体装置1。在此,省略说明从晶片的分离工序。
首先,准备例如由砷化镓等化合物半导体构成的加工前的半导体基板21。接着,在图3所示的半导体层形成工序中,例如使用像等离子体CVD那样的成膜方法在半导体基板21的表面21A形成半导体层21B。由此,形成半导体基板2。
接下来,在图4所示的金属层形成工序中,例如使用真空蒸镀、溅射、电镀等成膜方法在半导体基板2的表面2A上形成由导电性金属材料构成的金属膜。此后,通过蚀刻等从金属膜除去不需要的部分。由此,在半导体基板2的表面2A上形成作为电极、连接布线等发挥功能的金属层4。与此相伴,在半导体基板2形成半导体元件3以及电路5。
接下来,在钝化膜形成工序中,使用例如像等离子体CVD那样的成膜方法,在半导体基板21的表面21A形成由第一绝缘膜12和第二绝缘膜13构成的钝化膜11。此时,交替地层叠产生拉伸应力的第一绝缘膜12和产生压缩应力的第二绝缘膜13而形成。
具体说明为,最初在与半导体基板2的接合面形成产生拉伸应力的第一层(最下层)的第一绝缘膜12。接着,覆盖第一层的第一绝缘膜12而形成第二层的第二绝缘膜13。接着,覆盖第二层的第二绝缘膜13而形成第三层的第一绝缘膜12。最后,覆盖第三层的第一绝缘膜12而形成第四层(最上层)的第二绝缘膜13。
在此,在形成第一绝缘膜12时和形成第二绝缘膜13时,例如变更像高频功率那样的成膜条件。由此,第一绝缘膜12的拉伸应力变得比第二绝缘膜13大。除此以外,通过适当地调整第一绝缘膜12和第二绝缘膜13的内部应力的大小、膜厚等,从而钝化膜11作为整体产生拉伸应力。
在此,在半导体基板2的表面2A上形成有金属层4。在形成该金属层4时,一般会伴随着加热、冷却等温度变化。另一方面,金属层4等和半导体基板2彼此的热膨胀系数不同。因此,在半导体基板2的表面2A侧,基于热膨胀系数的差异而产生内部应力。此外,在半导体基板2的半导体层2B也存在产生内部应力的倾向。像这样,在半导体基板2存在伴随着制造工艺的历史而产生压缩应力的倾向。除此以外,金属层4形成为剖面为四边形。此时,应力集中在金属层4的角落部分,在钝化膜11中的与金属层4接触的地方,存在容易产生变形、应变的倾向。
对此,钝化膜11作为整体产生拉伸应力。因此,即使在半导体基板2产生伴随着工艺历史的压缩应力时,也能够通过产生拉伸应力的钝化膜11减弱半导体基板2的压缩应力。其结果是,能够降低由半导体基板2构成的晶片的翘曲、钝化膜11的裂纹。
另外,为了减弱半导体基板2的压缩应力,优选在半导体基板2与钝化膜11的接合部分(最下层)配置拉伸应力大的第一绝缘膜12。但是,拉伸应力大的第一绝缘膜12与拉伸应力小的第二绝缘膜13相比,存在密度变低的倾向,耐湿性容易降低。若考虑这一点,则优选在半导体基板2与钝化膜11的接合部分(最下层)配置拉伸应力小、产生压缩应力的第二绝缘膜13。在考虑了以上的利害得失的基础上,可根据半导体基板2的要求规格、成品率等而适当地选择在半导体基板2与钝化膜11的接合部分配置第一绝缘膜12和第二绝缘膜13中的哪一个绝缘膜。
于是,根据第一实施方式,钝化膜11交替地层叠拉伸应力大的第一绝缘膜12和拉伸应力小的第二绝缘膜13而形成,作为整体产生拉伸应力。因此,即使在半导体基板2产生伴随着工艺历史的压缩应力时,也能够通过产生拉伸应力的钝化膜11减弱半导体基板2的压缩应力。其结果是,能够降低由半导体基板2构成的晶片的翘曲、钝化膜11的裂纹。
此外,第二绝缘膜13产生压缩应力。因此,第二绝缘膜13的拉伸应力与第一绝缘膜12的拉伸应力相比变小。此时,钝化膜11能够通过适当地调整第一绝缘膜12以及第二绝缘膜13的应力倾向、膜厚等,从而作为整体产生拉伸应力。此外,第二绝缘膜13产生压缩应力,因此与第一绝缘膜12相比,能够使用高密度的绝缘膜。因此,能够提高第二绝缘膜13的耐湿性。
进而,第一绝缘膜12和第二绝缘膜13使用硅氮化膜、硅氧化膜、硅氮氧化膜中的任一者来形成。此时,钝化膜11因为层叠第一绝缘膜12和第二绝缘膜13而形成,所以能够具备绝缘性以及耐湿性。
此外,因为金属层4通过蒸镀或电镀而形成,所以存在伴随着金属层4的成膜而在金属层4产生压缩应力的倾向。此外,在剖面为四边形的金属层4存在应力集中在其角落部分的倾向。对此,因为覆盖金属层4而形成了钝化膜11,所以能够通过产生拉伸应力的钝化膜11减弱金属层4的压缩应力。除此以外,能够抑制钝化膜11的变形而降低钝化膜11的裂纹。
接着,在图5示出基于本发明的第二实施方式的半导体装置31。半导体装置31的特征在于,通过交替地层叠两种拉伸应力膜而形成了钝化膜32。另外,在说明半导体装置31时,对于与基于第一实施方式的半导体装置1相同的结构标注相同的附图标记,并省略其说明。
半导体装置31具备半导体基板2、金属层4以及钝化膜32。基于第二实施方式的半导体装置31,使用与基于第一实施方式的半导体装置1大致相同的制造工艺来形成。
钝化膜32覆盖金属层4而设置在半导体基板2的表面2A上。钝化膜32交替地层叠第一绝缘膜33和第二绝缘膜34而形成。第一绝缘膜33以及第二绝缘膜34例如使用硅氮化膜形成。
但是,适当地设定成膜条件等,使得第一绝缘膜33以及第二绝缘膜34均产生拉伸应力。因此,第一绝缘膜33以及第二绝缘膜34均成为产生拉伸应力的拉伸应力膜。
此外,第一绝缘膜33以及第二绝缘膜34各自的成膜条件(生长条件)不同。具体地,与第一绝缘膜33相比,第二绝缘膜34使用更大的高频功率进行成膜。因此,钝化膜32交替地层叠拉伸应力大的第一绝缘膜33和拉伸应力小的第二绝缘膜34而形成,作为整体产生拉伸应力。
钝化膜32可以由层叠了单个第一绝缘膜33和单个第二绝缘膜34的共计两层绝缘膜构成,也可以由3层以上的绝缘膜构成。即,第一绝缘膜33的数目和第二绝缘膜34的数目可以相同,也可以不同。图5例示了钝化膜32具备两层第一绝缘膜33和两层第二绝缘膜34的情况。
此外,第一绝缘膜33以及第二绝缘膜34不需要使用彼此相同的材料形成,也可以使用彼此不同的材料形成。若考虑耐湿性、稳定性,则第一绝缘膜33以及第二绝缘膜34优选使用硅氮化膜、硅氧化膜、硅氮氧化膜中的任一者来形成。
另外,为了减弱半导体基板2的压缩应力,优选在半导体基板2与钝化膜32的接合部分(最下层)配置拉伸应力大的第一绝缘膜33。但是,拉伸应力大的第一绝缘膜33与拉伸应力小的第二绝缘膜34相比,存在密度变低的倾向,耐湿性容易下降。若考虑这一点,则优选在半导体基板2与钝化膜32的接合部分(最下层)配置拉伸应力小的第二绝缘膜34。
于是,在第二实施方式中,也具有与第一实施方式大致相同的作用效果。此外,根据第二实施方式,钝化膜32作为两种拉伸应力膜而交替地层叠第一绝缘膜33和第二绝缘膜34来形成。因此,钝化膜32作为整体产生拉伸应力。因此,即使在半导体基板2产生伴随着工艺历史的压缩应力时,也能够通过产生拉伸应力的钝化膜32减弱半导体基板2的压缩应力。
接着,在图6以及图7示出基于本发明的第三实施方式的半导体装置41。半导体装置41的特征在于,在半导体基板2的表面2A形成有第一金属层42、绝缘膜层43、有机物层44、第二金属层45,并且覆盖它们而形成有钝化膜46。另外,在说明半导体装置41时,对于与基于第一实施方式的半导体装置1相同的结构标注相同的附图标记,并省略其说明。
半导体装置41具备半导体基板2、第一金属层42、绝缘膜层43、有机物层44、第二金属层45以及钝化膜46。在半导体基板2的表面2A形成有半导体层2B。
第一金属层42构成靠近半导体基板2的金属层,形成在半导体基板2的表面2A上。第一金属层42例如使用导电性金属材料形成。第一金属层42例如具有像形成半导体元件3的电极、对多个半导体元件3之间进行电连接等那样的各种功能。由此,在半导体基板2形成有包含半导体元件3的各种电路5。
绝缘膜层43覆盖半导体元件3而形成在半导体基板2的表面2A上。绝缘膜层43例如使用像硅氮化膜等那样的具有绝缘性的无机材料形成。在绝缘膜层43,例如在与第一金属层42对应的位置形成有由贯通孔构成的通孔43A。绝缘膜层43构成层间绝缘层,对半导体基板2的表面2A与第二金属层45之间进行电绝缘。
有机物层44覆盖绝缘膜层43而形成在半导体基板2。有机物层44与绝缘膜层43一起构成了层间绝缘层。有机物层44例如使用像聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等那样的具有绝缘性的有机材料形成。此时,有机物层44与绝缘膜层43相比具有膜厚变大的倾向。有机物层44例如用于使半导体装置41的表面侧整体平坦化,并且降低第一金属层42与第二金属层45之间的层间的电容。在有机物层44,在与第一金属层42对应的位置形成有由贯通孔构成的通孔44A。此时,通孔44A配置在与通孔43A对应的位置。因此,在通孔44A内露出第一金属层42的表面。另外,通孔43A、44A不需要是相同的大小(开口面积),也可以是彼此不同的大小。因此,有机物层44的通孔44A例如可以大于绝缘膜层43的通孔43A。
第二金属层45构成不与半导体基板2接触的其它金属层,位于有机物层44的表面上而形成在半导体基板2。第二金属层45例如使用导电性金属材料形成。第二金属层45具有像经由第一金属层42对半导体元件3与外部之间进行电连接等那样的各种功能。因此,第二金属层45通过通孔43A、44A与第一金属层42电连接。
钝化膜46覆盖第二金属层45而设置在半导体基板2。因此,钝化膜46除了覆盖第二金属层45以外还覆盖有机物层44、半导体层2B等。钝化膜46构成为与基于第一实施方式的钝化膜11大致相同。因此,钝化膜46交替地层叠拉伸应力大的第一绝缘膜47和拉伸应力小的第二绝缘膜48而形成,作为整体产生拉伸应力。此时,第一绝缘膜47构成为与基于第一实施方式的第一绝缘膜12大致相同。因此,第一绝缘膜47成为拉伸应力膜。第二绝缘膜48构成为与基于第一实施方式的第二绝缘膜13大致相同。因此,第二绝缘膜48成为压缩应力膜。
接着,参照图6至图13对半导体装置41的制造方法进行说明。另外,在一般的制造方法中,在形成了钝化膜46之后的最终工序(分离工序)中,从晶片切割各个半导体芯片。由此,形成图6以及图7所示的半导体装置41。在此,省略说明从晶片的分离工序。
首先,准备例如由砷化镓等化合物半导体构成的加工前的半导体基板。接着,例如使用像等离子体CVD那样的成膜方法,在半导体基板的表面形成半导体层。由此,形成半导体基板2。到此为止的工序与图3所示的第一实施方式的半导体膜形成工序大致相同。
接下来,在图8所示的第一金属层形成工序中,例如使用真空蒸镀、溅射、电镀等成膜方法,在半导体基板2的表面2A上形成由导电性金属材料构成的金属膜。此后,通过蚀刻等从金属膜除去不需要的部分。由此,在半导体基板2的表面2A上形成作为电极、连接布线等发挥功能的第一金属层42。与此相伴,在半导体基板2形成半导体元件3以及电路5。
接下来,在图9所示的绝缘膜层形成工序中,例如使用像等离子体CVD那样的成膜方法,在半导体基板2的表面2A上形成例如由像硅氮化膜等那样的绝缘性无机材料构成的绝缘膜51。此时,绝缘膜51以横跨并覆盖半导体基板2的表面2A整体的状态形成。
接下来,在图10所示的第一通孔形成工序中,在例如利用光致抗蚀剂等掩盖了必要部分的状态下进行蚀刻处理,在绝缘膜51形成由贯通孔构成的通孔51A。由此,在半导体基板2形成具有通孔43A的绝缘膜层43。
接下来,在图11所示的有机物层形成工序中,通过旋涂将各种树脂材料涂敷在绝缘膜层43的表面,从而成膜例如由聚酰亚胺等构成的有机物层52。
此后,在图12所示的第二通孔形成工序中,使用例如使用了光致抗蚀剂等的精细加工技术,在有机物层52进行开孔加工等。由此,在有机物层52,在与绝缘膜层43的通孔43A对应的位置形成通孔52A。其结果是,在半导体基板2覆盖绝缘膜层43而形成有机物层44。另外,有机物层44也可以使用感光性树脂材料形成。在该情况下,能够通过对感光性树脂材料照射紫外线等而形成有机物层44的通孔44A。
接下来,在图13所示的第二金属层形成工序中,例如使用真空蒸镀、溅射、电镀等成膜方法,在有机物层44的表面上形成由导电性金属材料构成的金属膜。此后,通过蚀刻等,从金属膜除去不需要的部分。由此,在有机物层44的表面上形成作为外部连接用的布线等发挥功能的第二金属层45。
接下来,在钝化膜形成工序中,例如使用像等离子体CVD那样的成膜方法,在半导体基板2的表面2A形成由第一绝缘膜47和第二绝缘膜48构成的钝化膜46。该钝化膜46覆盖有机物层44、第二金属层45等而形成在半导体基板2的表面2A。此时,交替地层叠产生拉伸应力的第一绝缘膜47和产生压缩应力的第二绝缘膜48而形成。另外,钝化膜形成工序的细节与基于第一实施方式的钝化膜形成工序大致相同。通过以上的一系列的工序,形成图6以及图7所示的半导体装置41。
于是,在第三实施方式中,也具有与第一实施方式大致相同的作用效果。此外,在第三实施方式中,钝化膜46覆盖半导体层2B、第一金属层42、绝缘膜层43、有机物层44以及第二金属层45而形成在半导体基板2。因此,即使在半导体层2B、绝缘膜层43、有机物层44以及金属层42、45由于彼此的热膨胀系数差而产生压缩应力时,也能够通过产生拉伸应力的钝化膜46减弱它们的压缩应力。
此外,因为金属层42、45通过蒸镀或电镀而形成,所以存在伴随着金属层42、45的成膜而在金属层42、45产生压缩应力的倾向。对此,因为覆盖金属层42、45而形成了钝化膜11,所以能够通过产生拉伸应力的钝化膜11减弱金属层42、45的压缩应力。
另外,关于第三实施方式的钝化膜46,设应用了基于第一实施方式的钝化膜11。本发明不限于此,也可以在第三实施方式的钝化膜应用基于第二实施方式的钝化膜31。
此外,在所述各实施方式中,关于半导体装置1、31、41,对应用于功率放大器的情况进行了举例说明。本发明不限于此,半导体装置可以应用于像太阳能电池那样的受光元件,也可以应用于像激光二极管(LD)、发光二极管(LED)那样的发光元件,还可以应用于具备受光元件和发光元件这双方的光传感器。

Claims (5)

1.一种半导体装置,具备:半导体基板:半导体元件,形成在所述半导体基板;以及钝化膜,保护所述半导体元件,其特征在于,
所述钝化膜交替地层叠拉伸应力大的第一绝缘膜和拉伸应力小的第二绝缘膜而形成,作为整体产生拉伸应力,
在所述半导体基板形成有半导体层、绝缘膜层、有机物层以及金属层,该绝缘膜层覆盖所述半导体元件而形成在所述半导体基板的表面上,该有机物层覆盖所述绝缘膜层,该金属层形成在所述有机物层的表面上,
所述钝化膜覆盖这些半导体层、绝缘膜层、有机物层以及金属层而形成在所述半导体基板,且所述钝化膜覆盖所述有机物层的侧面部并与所述半导体基板的表面相接。
2.根据权利要求1所述的半导体装置,其特征在于,
所述第二绝缘膜产生压缩应力。
3.根据权利要求1或2所述的半导体装置,其特征在于,
所述第一绝缘膜和所述第二绝缘膜使用硅氮化膜、硅氧化膜、硅氮氧化膜中的任一者来形成。
4.一种半导体装置的制造方法,其特征在于,具有:
在半导体基板上形成半导体元件的工序;
在所述半导体基板上形成钝化膜的工序,所述钝化膜交替地层叠拉伸应力大的第一绝缘膜和拉伸应力小的第二绝缘膜而形成,作为整体产生拉伸应力;和
在所述半导体基板上,在形成所述钝化膜之前,形成半导体层、绝缘膜层、有机物层以及金属层的工序,该绝缘膜层覆盖所述半导体元件而形成在所述半导体基板的表面上,该有机物层覆盖所述绝缘膜层,该金属层形成在所述有机物层的表面上,
在形成所述钝化膜的工序中,所述钝化膜覆盖这些半导体层、绝缘膜层、有机物层以及金属层而形成在所述半导体基板,且所述钝化膜覆盖所述有机物层的侧面部并与所述半导体基板的表面相接。
5.根据权利要求4所述的半导体装置的制造方法,其特征在于,
所述金属层通过蒸镀或电镀而形成。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145564B2 (en) * 2018-06-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer passivation structure and method
JP7076490B2 (ja) * 2020-03-24 2022-05-27 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
JP7268630B2 (ja) * 2020-03-30 2023-05-08 三菱電機株式会社 半導体圧力センサ及びその製造方法
CN113875017B (zh) * 2021-08-06 2023-04-18 英诺赛科(苏州)科技有限公司 半导体装置及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101286478A (zh) * 2007-04-11 2008-10-15 联华电子股份有限公司 互补式金属氧化物半导体晶体管及其制造方法
KR20120023968A (ko) * 2010-09-03 2012-03-14 삼성전자주식회사 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법
US8502286B2 (en) * 2009-07-23 2013-08-06 Samsung Electronics Co., Ltd. Etch stop layers and methods of forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293726A (ja) * 1986-06-13 1987-12-21 Nec Corp 半導体装置
JPS63244628A (ja) * 1987-03-30 1988-10-12 Mitsubishi Electric Corp 表面保護膜
JPH01241134A (ja) * 1988-03-23 1989-09-26 Seiko Epson Corp 半導体装置
JP3033376B2 (ja) * 1993-01-22 2000-04-17 株式会社デンソー 半導体装置の製造方法
US5756404A (en) * 1995-12-07 1998-05-26 Micron Technologies, Inc. Two-step nitride deposition
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
JP4460669B2 (ja) * 1999-03-19 2010-05-12 株式会社東芝 半導体装置
US6939814B2 (en) * 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US7381619B2 (en) * 2004-04-27 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dual work-function metal gates
US7585704B2 (en) * 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
US20080173908A1 (en) * 2007-01-19 2008-07-24 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
JP2008300678A (ja) * 2007-05-31 2008-12-11 Oki Electric Ind Co Ltd 半導体素子の製造方法、及び半導体素子
US8941218B1 (en) * 2013-08-13 2015-01-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Passivation for group III-V semiconductor devices having a plated metal layer over an interlayer dielectric layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101286478A (zh) * 2007-04-11 2008-10-15 联华电子股份有限公司 互补式金属氧化物半导体晶体管及其制造方法
US8502286B2 (en) * 2009-07-23 2013-08-06 Samsung Electronics Co., Ltd. Etch stop layers and methods of forming the same
KR20120023968A (ko) * 2010-09-03 2012-03-14 삼성전자주식회사 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법

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