KR20180095560A - 가공된 기판 상의 와이드 밴드 갭 디바이스 집적 회로 아키텍처 - Google Patents

가공된 기판 상의 와이드 밴드 갭 디바이스 집적 회로 아키텍처 Download PDF

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KR20180095560A
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블라디미르 오드노블류도브
셈 바세리
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큐로미스, 인크
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Abstract

본 명세서에는 가공된 기판 상에 형성된 복수의 그룹의 에피택셜 레이어들을 포함하는, 질화 갈륨(GaN) 집적 회로와 같은 와이드 밴드 갭 집적 회로 및 WBG 집적 회로를 제조하는 방법이 개시된다. 에피택셜 레이어들은 가공된 기판의 열팽창 계수(CTE)와 실질적으로 정합하는 CTE를 갖는다. 메사, 내부 상호접속 및 전극은 각 그룹의 에피택셜 레이어를 WBG 디바이스로 구성한다. 외부 상호접속은 서로 다른 WBG 디바이스들을 WBG 집적 회로로 연결한다. CTE 정합은 6 인치 이상의 가공된 기판 상에 전위 밀도가 감소되고 전체 두께가 10 마이크론보다 큰 에피택셜 레이어의 형성을 가능하게 한다. 큰 기판 크기 및 두꺼운 WBG 에피택셜 레이어는 단일 기판 상에 다수의 고밀도 WBG 집적 회로를 제조할 수 있게 한다.

Description

가공된 기판 상의 와이드 밴드 갭 디바이스 집적 회로 아키텍처
관련 출원에 대한 상호 참조
본 출원은 2015년 12월 4일자로 출원된 미국 임시특허출원 제62/263462호를 기초로 우선권을 주장하고, 그 내용은 여하한 목적을 위해 그 전체가 참조에 의해 본원에 편입된다.
본 발명은 일반적으로 가공된 기판을 사용하여 WBG 집적 회로를 제조하는 것에 관한 것이다. 보다 구체적으로는, 본 발명은 가공된 대형 기판 및 복수의 그룹의 에피택셜 레이어들을 포함하는 두꺼운 WBG 에피택셜 레이어를 사용하여 고밀도, 저비용의 WBG 집적 회로(예컨대, GaN 집적 회로)를 제조하기에 적합한 방법 및 시스템에 관한 것이고, 여기서 가공된 기판의 CTE는 WBG 에피택셜 레이어의 CTE와 실질적으로 정합한다.
와이드 밴드 갭(wide band gap; WBG) 반도체 디바이스는 제조 비용 및 시간이 많이 소요된다. 예를 들어, 질화 갈륨(GaN) 물질은 디포짓되는 GaN과 상이한 격자 구조(또는 격자 상수)를 갖는 반도체 캐리어 기판 상에 GaN을 디포짓하는 것을 포함하는 헤테로에피택셜(epi) 성장 프로세스에 의해 형성될 수 있다. GaN과 캐리어 기판 사이의 격자 부정합(mismatch)은 디바이스 수율 및 성능에 부정적 영향을 줄 수 있는 결함, 전위(dislocation) 및 변형(strain)을 생성할 수 있다. 또한, GaN 레이어 및 캐리어 기판은 상이한 열 팽창 계수(CTE)를 가질 수 있다. 열처리(예를 들어, GaN 에피택셜 성장)는 GaN을 크랙 또는 박리시키거나, 경우에 따라 캐리어 기판을 깨뜨릴 수 있다. 상이한 CTE는 기판 웨이퍼 크기를 제한하고, WBG 디바이스 및 솔루션의 전체 제조 비용의 감소를 방해하고 스케일을 제한한다.
본 발명은 일반적으로 가공된 기판을 사용하여 WBG 집적 회로를 제조하는 것에 관한 것이다. 보다 구체적으로는, 본 발명은 가공된 대형 기판 및 복수의 그룹의 에피택셜 레이어들을 포함하는 두꺼운 WBG 에피택셜 레이어를 사용하여 고밀도, 저비용의 WBG 집적 회로(예컨대, GaN 집적 회로)를 제조하기에 적합한 방법 및 시스템에 관한 것이고, 여기서 가공된 기판의 CTE는 WBG 에피택셜 레이어의 CTE와 실질적으로 정합한다. 본 명세서에 기술된 바와 같이, 본 발명의 일부 실시예들은 에피택셜 성장에 의해 가공된 기판 상에 고체 상태 디바이스들을 제조하는데 적용되었다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다. 예를 들어, 본 발명의 일부 실시예는 가공된 기판 상에 복수의 그룹의 에피택셜 레이어들을 성장시킨 다음 에피택셜 레이어를 에칭하여 전기적 접속 및 분리를 형성하기 위한 각 그룹의 에피텍셜 레이어의 적어도 하나의 영역을 노출시킴으로써, 가공된 기판 상에 고체 상태 디바이스를 제조하는 방법을 포함한다. 본 발명의 일부 실시예는 가공된 기판 상에 제1 그룹의 에피택셜 레이어를 형성하고, 형성된 에피택셜 레이어 그룹의 적어도 하나의 영역을 마스킹하고, 제1 그룹의 에피택셜 레이어의 마스킹되지 않은 영역의 상부에 제2 그룹의 에피택셜 레이어를 형성하고, 마스킹된 영역 내에 전기적 접속 및 분리를 형성함으로써 가공된 기판 상에 고체 상태 디바이스를 제조하는 방법을 포함한다.
본 발명의 일 실시예에 의하면, 집적 회로를 제조하는 방법은, WBG 에피택셜 레이어를 가공된 기판 상에 형성하는 단계를 포함하며, 상기 WBG 에피택셜 레이어는 복수의 그룹의 에피택셜 레이어들을 포함하고, 상기 가공된 기판은 벌크(bulk) 물질 상에 형성된 가공된 레이어를 포함한다. 벌크 물질은 WBG 에피택셜 레이어의 CTE와 정합(matching)하는 CTE를 갖는다. 상기 방법은 또한, 각각의 그룹의 에피택셜 레이어를 복수의 WBG 디바이스들 중의 WBG 디바이스로 구성하기 위해 상기 복수의 그룹의 에피택셜 레이어들의 각 그룹 내에 내부 상호접속(interconnect) 및 전극을 형성하는 단계를 포함한다. 이 방법은 집적 회로를 형성하기 위해 복수의 WBG 디바이스들 중 서로 다른 WBG 디바이스들의 전극 사이에 외부 상호접속을 형성하는 단계를 더 포함한다. 일부 실시예에서, 가공된 기판 상에 형성된 WBG 에피택셜 레이어는 적어도 10 마이크론(micron)의 두께를 갖는다. 일부 실시예에서, 상기 벌크 물질은 적어도 150 밀리미터의 직경을 갖는다.
본 발명의 다른 실시예에 의하면, 디바이스는 복수의 그룹의 GaN 에피택셜 레이어들을 포함하며, 상기 복수의 그룹의 GaN 에피택셜 레이어들의 결합된 두께는 10 마이크론보다 크다. 상기 디바이스는 또한 복수의 그룹의 GaN 에피택셜 레이어들 중 적어도 일부 그룹 내에서 에칭된 메사(mesas), 상기 메사 내에 형성된 내부 상호접속, 및 상기 내부 상호접속 또는 상기 GaN 에피택셜 레이어 중 적어도 하나 위에 형성된 전극을 포함하며, 상기 전극은 각 그룹의 GaN 에피택셜 레이어를 복수의 GaN 디바이스 중의 GaN 디바이스로 구성한다. 상기 디바이스는 상기 복수의 GaN 디바이스들을 집적 회로로 접속하기 위해 상기 전극 중 적어도 일부 위에 형성된 외부 상호접속을 더 포함한다. 일부 실시예에서, 복수의 그룹의 GaN 에피택셜 레이어들은 적어도 150 밀리미터의 직경을 갖는 가공된 기판 상에 형성된다. 일부 실시예에서, 상기 복수의 그룹의 GaN 에피택셜 레이어들의 CTE는 가공된 기판의 CTE와 정합된다.
본 발명의 또 다른 실시예에 의하면, GaN 집적 회로는 제1 세트의 GaN 레이어들과, 상기 제1 세트의 GaN 레이어들을 제1 GaN 디바이스로 구성하기 위한 제1 세트의 메사, 상호접속 및 전극을 포함한다. 상기 GaN 집적 회로는 또한, 상기 제1 세트의 GaN 레이어들 위에 형성된 제2 세트의 GaN 레이어들과, 상기 제2 세트의 GaN 레이어들을 제2 GaN 디바이스로 구성하기 위한 제2 세트의 메사, 상호접속 및 전극을 포함한다. 상기 GaN 집적 회로는, 상기 제1 GaN 디바이스를 상기 제2 GaN 디바이스에 접속하기 위해, 제 1 세트의 메사, 상호접속 및 전극으로부터의 적어도 일부 전극과 제2 세트의 메사, 상호접속 및 전극으로부터의 적어도 일부 전극 상에 형성된 제 3 세트의 상호접속을 더 포함한다. 일부 실시예에서, 제1 세트 및 제2 세트의 GaN 레이어들은 적어도 10 마이크론의 결합된 두께를 갖는다. 일부 실시예에서, 제1 및 제2 세트의 GaN 레이어들은 적어도 6 인치의 직경을 갖는 가공된 기판 상에 형성되고 상기 가공된 기판의 CTE와 실질적으로 정합되는 CTE를 갖는다.
본 발명에 의하면 종래 기술에 비해 많은 이익을 달성할 수 있다. 예를 들어, 본 발명의 실시예들은 고체 상태 디바이스의 에피택셜 레이어의 CTE와 실질적으로 정합되는 CTE를 갖는 가공된 기판 상에 형성된, 발광 다이오드(LED) 또는 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)와 같은 고체 상태 디바이스를 제공한다. 성장 기판의 열 팽창 특성을 에피택셜 레이어와 정합시키는 것은 에피택셜 레이어 및/또는 가공된 기판의 응력을 감소시킨다. 응력은 몇 가지 유형의 결함의 원인이 된다. 예를 들어, 응력은 에피택셜 레이어의 전위 밀도(dislocation density)를 증가시킬 수 있고, 이는 에피택셜 레이어의 전기적 특성 및 광학적 특성을 손상시킬 수 있다. 응력은 또한 에피택셜 레이어 또는 기판에 잔류 변형(residual strain)을 야기할 수 있고, 이는 후속 단계에서 응력 균열, 전위 활주(dislocation glide), 슬립, 휘어짐 및 뒤틀림과 같은 부가적인 프로세싱 문제를 야기할 수 있다. 열 팽창에 의해 유도된 기판의 휘어짐 및 뒤틀림은 자동화된 장비에서 물질의 취급에 문제를 만들 수 있고, 디바이스 제조에 필요한 추가적인 리소그래피 단계를 수행하는 능력을 제한할 수 있다. 또한, 응력이 가해진 물질에서는 디바이스 성능 수명이 단축될 수 있다. 열적 부정합으로 인한 응력 완화 및 응력 유도 균열 전파, 전위 활주 및 기타 격자 이동은 디바이스 성능의 감소로부터 디바이스 및 디바이스 레이어의 파열 또는 박리에 이르기까지 다양한 모드에서 조기 고장을 초래할 수 있다.
본 발명의 실시예들은 WBG 에피택셜 레이어의 CTE와 정합하는 CTE를 갖는 대형 가공 기판을 사용하여 고밀도, 저가의 WBG 집적 회로를 제조하는 방법 및 기술을 제공한다. CTE가 정합하기 때문에, 더 두꺼운 에피택셜 레이어가 형성될 수 있다. 더 두꺼운 에피택셜 레이어는 에피택셜 레이어의 격자 구조의 전반적인 전위 밀도를 감소시킬 수 있고, 따라서 더 두꺼운 에피택셜 레이어을 사용하여 제조된 집적 회로의 성능 및 신뢰성을 향상시킬 수 있다. 또한, 더 두꺼운 에피택셜 레이어는 더 많은 디바이스가 각 단위 영역에 집적될 수 있게 하여, 디바이스 밀도를 증가시키고, 각각의 집적 회로의 크기를 줄이고 그리고/또는 더욱 복잡한 회로를 제조할 수 있게 한다. 각각의 집적 회로의 크기가 감소될 수 있고 큰 기판이 사용될 수 있기 때문에, 보다 많은 집적 회로가 하나의 기판 상에 만들어 질 수 있다. 또한, 가공된 기판은 제조된 집적 회로로부터 분리되어 새로운 에피택셜 레이어를 성장시키기 위해 재사용될 수 있다. 따라서, 각각의 집적 회로의 전체 비용은 현저히 감소될 수 있다.
본 발명의 이들 및 다른 실시예들과 다수의 이점 및 특징들은, 아래의 텍스트 및 첨부된 도면과 함께 보다 상세하게 설명된다.
도 1은 가공된 기판 상에 형성된 GaN 에피택셜 레이어를 도시한다.
도 2는 가공된 기판 상에 형성된 다수의 GaN 디바이스들을 포함하는 집적 회로의 측단면도이다.
도 3은 가공된 기판 상에 형성된 예시적인 집적 회로를 도시한다.
도 4는 상이한 GaN 디바이스들에 사용되는 상이한 GaN 레이어들을 도시한다.
도 5는 도 4의 상이한 GaN 레이어들을 사용하여 상이한 GaN 디바이스들이 어떻게 구성되는지를 도시한다.
도 6은 본 발명의 일 실시예에 의한, 가공된 기판을 사용하여 WBG 집적 회로를 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 7은 본 발명의 다른 실시예에 의한, 가공된 기판을 사용하여 WBG 집적 회로를 제조하는 방법을 예시하는 단순화된 흐름도이다.
본 발명은 일반적으로 가공된 기판을 사용하여 와이드 밴드 갭(WBG) 집적 회로를 제조하는 것에 관한 것이다. 보다 구체적으로, 본 발명은 가공된 대형 기판 및 복수의 그룹의 에피택셜 레이어들을 포함하는 두꺼운 WBG 에피택셜 레이어를 사용하여, 질화 갈륨(GaN) 집적 회로와 같은 고성능, 고밀도, 저비용의 WBG 집적 회로를 제조하는 방법 및 시스템에 관한 것이고, 상기 가공된 기판의 열팽창 계수(CTE)는 상기 WBG 에피택셜 레이어의 열팽창 계수와 실질적으로 정합된다. 본 명세서에 기술된 바와 같이, 본 발명의 일부 실시예들은 에피택셜 성장에 의해 가공된 기판 상에 고체 상태 디바이스들을 제조하는데 적용되었다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다. 후술하는 일부 실시예에서는 GaN 집적 회로가 예시로서 사용되지만, 본 명세서에 개시된 방법 및 기술을 사용하여 다른 WBG 집적 회로가 제조될 수 있다.
가공된 기판 상의 GaN 에피택셜 레이어
도 1은 가공된 기판(engineered substrate; ES)(110) 상에 형성된 GaN 에피택셜 레이어(130)를 도시한다. 가공된 기판(110)의 제조는 질화 알루미늄(aluminum nitride; AlN) 웨이퍼와 같은 다결정 세라믹 웨이퍼(112)로 시작될 수 있다. 다양한 실시예에서, 세라믹 웨이퍼(112)는 실리콘 카바이드(SiC), 질화 갈륨(GaN), 알루미늄 갈륨 나이트라이드(aluminum gallium nitride; AlGaN) 등과 같은 다른 다결정 물질을 포함할 수 있다.
산화물, 질화물 및 폴리실리콘의 레이어와 같은 일련의 가공된 레이어들(114)이 세라믹 웨이퍼(112) 상에 디포짓되어 가공된 기판(110)의 외측 레이어를 형성할 수 있다. 가공된 레이어들(114)은 이후의 GaN 에피택셜 레이어를 위한 접착, 결함 관리 및 확산 배리어를 제공할 수 있다. 추가적인 산화물 레이어(116)가 세라믹 웨이퍼(112)의 한 면에 디포짓될 수 있다. 산화물 레이어(116)의 일부분은, 이후의 웨이퍼 결합을 위한 매끄러운 표면을 생성하기 위해, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스를 사용하여 폴리싱될 수 있다.
레이어 전이(transfer) 프로세스는 실리콘 웨이퍼(120)를 사용하여 수행될 수 있다. 실리콘 웨이퍼(120)에는 Si 내부에 손상 계면을 생성하기 위해 여러 성분이 주입될 수 있고, 이는 산화물 레이어(116)에 부착하기 위한 실리콘 결합 레이어(122)를 형성하는 것을 도울 수 있다. 예를 들어, 서로 부착된 실리콘 웨이퍼(120) 및 산화물 레이어(116)에 압력을 가하면 실리콘 웨이퍼(120)를 산화물 레이어(116)에 원자적으로 결합시킬 수 있다.
결합 프로세스 후에, 박리(exfoliation) 프로세스가 실리콘 웨이퍼(120) 내부의 손상 계면을 활성화시키고 실리콘 결합 레이어(122)의 주입된 성분을 팽창시켜 실리콘 웨이퍼(120)의 상부를 가공된 레이어(114)를 갖는 세라믹 웨이퍼(112)로부터 분리시킬 수 있다. 산화물 레이어(116)에 결합된 잔류 실리콘 결합 레이어(122)는 약 5 마이크론 미만과 같이 상대적으로 얇을 수 있고, 따라서 가공된 기판(110)의 CTE에 크게 기여하지 않을 수 있다. 따라서, 가공된 기판(110)의 CTE는 주로 세라믹 웨이퍼(112)의 CTE에 의해 결정된다.
단결정의 얇은 결합 레이어를 생성하기 위해 실리콘 이외의 물질이 사용될 수 있다. 이들 단결정 물질은 SiC, GaN, AlGaN, AlN, ZnO, 사파이어 등을 포함할 수 있다.
GaN 에피택셜 레이어(130)(에피택셜 레이어들이라고도 칭할 수 있음)는 다수의 레이어들 또는 서브 레이어들을 에피택셜 성장시켜 가공된 기판(110)의 위에 에피택셜 구조체를 형성함으로써 형성될 수 있다. 본 명세서에서 사용된 바와 같이, "레이어"라는 용어는 동일하거나 상이한 물질의 다중 레이어 또는 서브 레이어를 포함하는 구조체를 포함하는 것으로 이해되어야 한다. 일부 실시예에서, 버퍼 레이어(132)는 실리콘 결합 레이어(122) 상에 형성될 수 있고, GaN 에피택셜 레이어(130)(에피택셜 레이어들)는 버퍼 레이어(132)의 위에 형성될 수 있다. 세라믹 웨이퍼(112) 및 GaN 에피택셜 레이어(130)의 CTE는 넓은 온도 범위(예를 들어, 약 25℃ 내지 약 1200℃)에 걸쳐서, 각각의 약 0.1%, 0.5%, 1%, 2%, 5% 또는 10% 이내에서 실질적으로 정합될 수 있다. 이러한 CTE 정합은 갈라짐 또는 뒤틀림없이 더 큰 크기의 세라믹 웨이퍼(112) 상에 고품질의 에피택셜 레이어를 형성할 수 있게 한다. 예를 들어, GaN 에피택셜 레이어(130)는 6 인치, 8 인치, 12 인치 또는 더 큰 가공된 기판(110) 상에 형성될 수 있다. 더 큰 웨이퍼를 사용하면 웨이퍼 당 디바이스 수를 증가시킬 수 있으며, 따라서 GaN 디바이스의 가격이 낮아지게 된다.
CTE 정합은 또한 가공된 기판(110)의 위에 상당히 두꺼운 GaN 에피택셜 레이어(130)(예를 들어, 수십 또는 수백 마이크론)의 형성을 가능하게 할 수 있다. 결합된 에피택셜 레이어들은 GaN 에피택셜 레이어(130)와 실리콘 결합 레이어(122) 사이의 격자 구조의 전체적인 전위 밀도를 감소시킬 수 있다. 또한, 더 넓은 GaN 디바이스 어레이를 위한 보다 복잡한 회로를 제조하기 위해 더 많은 수의 에피택셜 레이어들이 사용될 수 있다.
다른 예시적인 가공된 기판 및 다른 에피택셜 구조체가, 참조에 의해 그 전체가 본원에 편입된 다음의 미국 특허들에 개시된다: 미국 특허 제7,358,152호; 미국 특허 제7,535,100호; 미국 특허 제6,593,212호; 미국 특허 제6,497,763호; 미국 특허 제6,328,796호; 미국 특허 제6,323,108호; 미국 특허 제9,293,678호; 미국 특허 제9,082,692호; 미국 특허 제9,269,858호; 미국 특허 제9,147,803호; 미국 특허 제9,012,253호; 미국 특허 제8,436,362호; 미국 특허 제8,729,563호; 및 미국 특허 제9,166,107호.
가공된 기판 상의 GaN 집적 회로
도 2는 가공된 기판(110) 상에 형성된 다수의 GaN 디바이스들(150)을 포함하는 집적 회로(200)의 측단면도이다. 상술한 바와 같이, 가공된 기판(110)과 GaN 에피택셜 레이어(130) 사이의 CTE 정합은 더 큰 웨이퍼 상에 더 두꺼운 GaN 디바이스 형성을 가능하게 한다. 예를 들어, CTE 정합은 약 150 밀리미터와 같거나 그보다 큰(즉, 약 6 인치 또는 그 이상인) 직경(152)을 갖는 가공된 기판(110) 상에 GaN 디바이스(150)를 형성할 수 있게 한다. CTE 정합은 또한 가공된 기판(110) 상에 약 10 마이크론 또는 그보다 큰 두께(154)를 갖는 결합된 GaN 에피택셜 레이어가 형성될 수 있게 한다.
더 큰 웨이퍼 직경(152)은 동일한 기판 상에 더 많은 다이들의 형성을 가능하게 할 수 있다. 보다 큰 GaN 에피택셜 레이어 두께(154)는 각각의 다이 상에 보다 복잡한 집적 회로를 갖는 더 많은 GaN 디바이스들(150)의 종적(vertical) 형성을 가능하게 할 수 있다. 웨이퍼 직경(152) 및 GaN 에피택셜 레이어 두께(154)는 다양한 실시예에서 더 크거나 더 작을 수 있다.
GaN 디바이스들(150A-150N)은 각각 하나 또는 그 이상의 그룹의 GaN 에피택셜 레이어들(156)을 사용하여 형성될 수 있다. 예를 들어, GaN 디바이스(150A)를 위한 한 그룹의 에피택셜 레이어들(156A)은 버퍼 레이어(132) 위에 형성될 수 있다. GaN 디바이스(150B)를 위한 한 그룹의 에피택셜 레이어들(156B)은 GaN 디바이스(150A)를 위한 에피택셜 레이어들(156A)의 위에 형성될 수 있다. 에피택셜 레이어들(156A 및 156B)의 위에 다양한 수의 추가적인 GaN 디바이스를 위한 다양한 수의 추가적인 에피택셜 레이어들이 형성될 수 있다.
에피택셜 레이어(156)의 형성 후에, 제1 에칭 프로세스(158A)가 수행되어 에피택셜 레이어(156)를 GaN 디바이스(150A)의 에피택셜 레이어(156A)까지 에칭할 수 있다. 예를 들어, 일부 실시예에서, 마스크는 에피택셜 레이어(156)의 좌측 및 중앙 부분 상에 배치될 수 있다. 그 다음, 화학적, 증기 또는 레이저 에칭 프로세스와 같은 제1 에칭 프로세스(158A)가 에피택셜 레이어(156N-156B)를 통해 에피택셜 레이어(156A)까지 에칭하기 위해 사용될 수 있다.
그리고, 에피택셜 레이어의 그룹(156A)의 하나 또는 그 이상의 레이어 상에 한 세트의 메사, 상호접속 및 전극(160A)이 형성될 수 있다. 예를 들어, 메사 및 상호접속은 에피택셜 레이어(156A) 중 하나 또는 그 이상의 레이어까지 연장될 수 있다. 그 다음, 에피택셜 레이어(156A)를GaN 디바이스(150A)로 구성하기 위해 상호접속 상에 전극(160A)이 형성될 수 있다.
제2 에칭 프로세스(158B)는 에피택셜 레이어(156)를 GaN 디바이스(150B)의 한 그룹의 에피택셜 레이어(156B)까지 에칭하도록 수행될 수 있다. 예를 들어, 에피택셜 레이어(156)의 좌측 부분 및 우측 부분 상에 마스크가 위치될 수 있다. 에피택셜 레이어(156)를 에피택셜 레이어(156B)까지 에칭하기 위해 습식 에칭 또는 건식 에칭 프로세스가 사용될 수 있다. GaN 디바이스(150A)와 관련하여 위에서 기술한 바와 같이, 에피택셜 레이어(156B)를 GaN 디바이스(150B)로 구성하기 위해 제2 세트의 메사, 상호접속 및 전극(160B)이 에피택셜 레이어(156B) 중 하나 또는 그 이상의 레이어 상에 형성될 수 있다. 각 그룹의 에피택셜 레이어들(156)을 사용하여 GaN 디바이스(150)를 형성하기 위해 에칭 프로세스(158)(예를 들면, 에칭 프로세스(158N)) 및 메사, 상호접속 및 전극 형성 프로세스가 각 그룹의 에피택셜 레이어들(156)에 대해 반복될 수 있다.
상호접속(162)은 에칭 프로세스(158)와 GaN 디바이스(150)의 형성 사이 또는 그 후에 형성될 수 있다. 예를 들어, 상호접속(162)이 요구되지 않는 영역 위에 마스크가 배치될 수 있다. 그 다음, 서로 다른 GaN 디바이스(150)의 전극(160)을 연결하기 위해 노출된 영역 위에 상호접속(162)이 형성될 수 있다. 예를 들어, 상호접속(162A)은 GaN 디바이스(150A)의 전극(160A)의 일부를 GaN 디바이스(150B)의 전극(160B)의 일부와 연결할 수 있다.
동일 또는 다른 프로세스에서, 상호접속(162B)은 GaN 디바이스(150B 및 150N)의 일부 상에 형성되어 GaN 디바이스(150B)의 전극(160B)의 일부를 GaN 디바이스(150N)의 전극(160N)의 일부와 연결할 수 있다. 동일 또는 다른 프로세스에서, GaN 디바이스(150N) 상의 전극(160N)의 일부를 다른 GaN 디바이스(150) 상의 전극에 연결하는 상호접속(162N)이 형성될 수 있다.
일부 실시예에서, 다른 GaN 디바이스들(150)을 전기적으로 분리시키기 위해 상호접속(들)(162) 아래에 절연 레이어(들)(163)를 형성하기 위해 상호접속(들)(162)의 형성 이전에 프로세스가 수행될 수 있다.
각 그룹의 에피택셜 레이어(156A-156N)는 n- 또는 p- 도핑 영역의 상이한 조합을 갖는 상이한 유형의 단극성(unipolar) 또는 양극성(bipolar) GaN 디바이스를 형성할 수 있다. 에피택셜 레이어들(156)은 전자 디바이스, 광전자 디바이스, 전력 디바이스, 또는 무선 주파수(RF) 디바이스의 다양한 조합을 형성할 수 있다.
일부 실시예에서는, 대안적인 N- 디바이스 에피 택셜 구조를 형성하기 위해, "선택적 에피택셜(selective epitaxial)" 프로세스가 상술한 포스트-에피택셜 에칭 프로세스(158A, 158B, ..., 및 158N)에 대한 대안으로서 채용될 수 있다. 예를 들어, 하나의 선택적 에피택셜 프로세스에서, GaN 디바이스(150A)의 제1 에피택셜 레이어 그룹(epi #1)의 디포지션 후에, 웨이퍼 표면의 영역들이 조직화된 패턴으로 마스킹되어 마스킹된 영역들 상의 추후의 GaN 디포지션을 방지할 수 있다.
웨이퍼가 마스킹되는 동안, GaN 디바이스(150B)를 위한 제2 에피택셜 레이어 그룹(epi #2)이 epi #1 상에 증착될 수 있다. epi #1의 표면의 마스킹된 부분은 epi #2의 디포지션을 받지 않는다. 이러한 선택적 에피택셜 디포지션 프로세스는 도 2에 도시된 N개의 에피택셜 레이어 그룹(epi #1, epi #2, ..., epi #N을 포함함)을 갖는 메사 구조를 생성하기 위해 반복적으로 행해질 수 있다. 전극(160), 절연 레이어(163) 및 상호접속(162)은 반복적인 선택적 에피택셜 디포지션 프로세스 중에 또는 그 완료 후에 형성될 수 있다.
예시적인 집적 회로 및 그 제조
도 3은 도 2에 도시된 GaN 에피택셜 레이어(156)를 사용하여 가공된 기판 상에 형성된 집적 회로(300)의 일 예를 도시한다. 이 예에서, GaN 디바이스(150A)를 위한 에피택셜 레이어 그룹은 와이드 밴드 갭(WBG) 필드 효과 고 전자 이동도 트랜지스터(HEMT)를 형성할 수 있고, GaN 디바이스(150B)를 위한 에피택셜 레이어 그룹은 발광 다이오드(LED)를 형성할 수 있다. HEMT(GaN 디바이스(150A))는 소스(170), 게이트(172) 및 드레인(174)을 포함한다. LED(GaN 디바이스(150B))는 HEMT(GaN 디바이스(150A))의 드레인(174)에 연결된 n-도핑된 캐소드(178) 및 p-도핑된 애노드(176)를 포함한다.
도 4는 도 3의 집적 회로(300)를 형성하기 위한 예시적인 GaN 에피택셜 레이어(130)의 상이한 GaN 디바이스를 위해 사용되는 상이한 GaN 레이어들을 도시한다. 다시 한번, 이는 단지 하나의 예일 뿐이며, 다른 아키텍처는 또한 HEMT(GaN 디바이스(150A)) 및 LED(GaN 디바이스(150B))를 형성할 수도 있다. HEMT를 위한 전형적인 에피택셜 레이어 그룹은 버퍼 레이어(132) 상에 형성된 도핑되지 않은 GaN 레이어(180), 및 GaN 레이어(180) 상에 디포짓된 알루미늄 갈륨 나이트라이드(AlGaN) 레이어(184)를 포함할 수 있다. 분극-유도 전도대 굽음(polarization-induced conduction band bending)의 결과로서 2차원 전자 가스(2DEG)가 AlGaN 레이어(184) 아래에 형성될 수 있다. GaN 캡 레이어(186)는 AlGaN 레이어(184) 위에 보호 레이어로서 형성될 수 있다.
선택적 분리 GaN 레이어(188)는 HEMT(GaN 디바이스(150A))와 LED(GaN 디바이스(150B)) 사이의 전기적 분리를 제공하기 위해 GaN 캡 레이어(186) 위에 형성될 수 있다. 분리 GaN 레이어(188)는 또한 HEMT용 에피택셜 레이어 그룹을 노출시킬 때 오버-에칭(과도 식각)에 대한 보호를 제공할 수 있다.
LED용 GaN 에피택셜 레이어 그룹(GaN 디바이스(150B))은 HEMT용 에피택셜 레이어 그룹의 위에 형성될 수 있다. 예를 들어, n형 GaN(N-GaN) 레이어(190)는 분리 GaN 레이어(188) 상에 형성될 수 있다. GaN 및 인듐 갈륨 질화물(InGaN)의 다중 레이어를 갖는 활성 영역은 활성 다중 양자 우물(MQW) 레이어(192)를 형성할 수 있다. 다음 작업은 MQW 레이어(192) 위에 전류 차단 알루미늄 갈륨 질화물(AlGaN) 레이어(194)를 형성하고, AlGaN 레이어(194) 상에 P형 GaN(P-GaN) 레이어(196)를 형성할 수 있다.
N-GaN 레이어(190) 및 P-GaN 레이어(196)에 전압을 인가하면 캐리어가 MQW 레이어(192)에 주입되어 발광을 일으킬 수 있다. 일 실시예에서, HEMT(GaN 디바이스(150A)) 및 LED(GaN 디바이스(150B))를 형성하는 에피택셜 레이어 그룹들은 각각 최대 약 5 또는 6 마이크로미터 두께이다. 일 예에서, P-GaN 레이어(196), AlGaN 레이어(194) 및 MQW 레이어(192)의 조합은 대략 0.5 마이크로미터 두께이다.
도 5는 집적 회로(300)를 위한 다음 제조 단계에서 도 4의 상이한 GaN 레이어를 사용하여 어떻게 상이한 GaN 디바이스들이 구성되는지를 도시한다. 상기 다음 제조 단계는 집적 회로(300)의 좌측부 위에 하드 마스크를 사용할 수 있다. 에칭 프로세스(158A)는 LED(GaN 디바이스(150B))용 에피택셜 레이어의 우측부를 통해 GaN 캡 레이어(186)까지 에칭될 수 있다. 메사(193)는 도핑되지 않은 GaN 레이어(180)까지 에칭될 수 있고, 메사(193)에 매립된 컨택트(195)가 형성될 수 있다.
다음 프로세싱 작업은 HEMT(GaN 디바이스(150A))와 LED(GaN 디바이스(150B)) 사이에 메사(202)를 가공된 기판(110) 내로 종방향으로 에칭할 수 있다. HEMT(GaN 디바이스(150A))와 LED(GaN 디바이스(150B)) 사이에 측방향의 전기적 분리를 제공하기 위해 유전체(dielectric) 물질이 메사(202)를 덮을 수 있다. 다음 프로세싱 작업은 매립된 컨택트(195) 상에 소스 전극(164A) 및 드레인 전극(164C)을 구축하고 GaN 캡 레이어(186) 상에 게이트 전극(164B)을 구축할 수 있다.
HEMT 디바이스의 유형에 따라, 프로세싱 작업은 또 다른 메사를 에칭하고 게이트 전극(164B) 아래에 AlGaN 레이어(184)까지 또 다른 매립된 컨택트를 형성할 수 있다. 금속-절연체-반도체(MIS) HEMT 디바이스를 형성하기 위해 게이트 전극(164B)과 GaN 캡 레이어(186) 사이에 추가적인 유전체 레이어가 디포짓될 수 있다.
다음 프로세싱 작업은 LED(GaN 디바이스(150B))를 위한 에피택셜 레이어 그룹 중 N-GaN 레이어(190)까지 메사(198)를 에칭하고 메사(198)에 매립된 n-컨택트(202)를 형성할 수 있다. 메사(198)의 측벽은 예를 들어 실리콘 산화물과 같은 절연 물질로 덮일 수 있다. 다음으로, 프로세싱 작업들이 수행되어 매립된 n-컨택트(202) 상에 n-전극(164E)(캐소드)을 형성하고 P-GaN 레이어(196) 상에 p-전극(164D)(애노드)을 형성할 수 있다.
그리고, 처리 작업은 라우팅(routing) 레이어를 통해 p-전극(164D)에 접속하기 위해 P-GaN 레이어(196)의 상부에 p-컨택트 상호접속을 형성할 수 있다. P-전극(164D) 및/또는 P-컨택트 상호접속은 LED 디바이스를 위해 선택된 최종 디바이스 아키텍처에 따라 투명하거나 고 반사성(highly reflective)일 수 있다. 다음 프로세싱 작업은 HEMT(GaN 디바이스(150A))의 드레인을 LED(GaN 디바이스(150B))의 p-전극(164D)(애노드)에 연결하기 위해 드레인 전극(164C) 및 p-전극(164D) 위에 상호접속(162A)을 형성할 수 있다. 다양한 실시예에서, 상호접속(162A) 아래에 절연 레이어(163)를 형성하는 프로세싱 작업이 또한 수행될 수 있다.
상호접속(162A)의 형성 후에, HEMT(GaN 디바이스 (150A)) 및 LED(GaN 디바이스 (150B))를 포함하는 집적 회로(300)는 예를 들어 버퍼 레이어(132)에서 가공된 기판으로부터 분리될 수 있고, 분리된 상기 가공된 기판은 나중에 더 많은 디바이스를 제조하기 위해 재사용될 수 있으며, 이는 디바이스를 제조하는 비용을 더욱 줄일 수 있다. 분리된 집적 회로(300)는 가공된 기판(110)이 분리되는, 도핑되지 않은 GaN 레이어(180)에서 또는 그 부근에서 거친 표면을 가질 수 있다. 집적 회로(300)를 캡슐화하기 위해 인광(phosphor) 물질로 도핑된 실리콘 물질의 레이어가 거친 표면에 도포될 수 있다.
집적 회로(300)의 동작 중에, 바이어스 전압이 HEMT(GaN 디바이스(150A))의 소스 전극(164A)과 LED(GaN 디바이스(150B))의 n-전극 (164E)을 가로질러 인가될 수 있다. 활성화 전압이 HEMT의 게이트 전극(164B)에 인가되어 소스 전극(164A)으로부터 LED의 p-전극(164D)으로 바이어스 전압을 연결하고 빛을 방출하는 MQW 레이어(192)에서 전자를 여기시킬 수 있다. HEMT를 위한 GaN 에피택셜 레이어 그룹은 MQW 레이어(192)로부터 방출된 빛에 대해 실질적으로 투명할 수 있다. 빛은 반전된 GaN 레이어(180) 상에 형성된 실리콘 레이어로 직접 빠져 나오거나 또는 고 반사성 p-전극 및/또는 p-컨택트 상호접속에 의해 실리콘 레이어로 반사될 수 있다. 이 빛은 실리콘 레이어 내의 형광체를 여기시킬 수 있고, 이는 MQW 레이어(192)로부터 방출된 빛을 다른 파장으로 LED(GaN 디바이스(150B))로부터 출력되는 빛으로 변환할 수 있다.
다른 예에서, 집적 회로 아키텍처는 사파이어 또는 SiC와 같은 다른 단결정 레이어(122)를 사용할 수 있다.
예시적인 방법
도 6은 본 발명의 일 실시예에 따라, 가공된 기판을 사용하여 GaN 집적 회로와 같은 WBG 집적 회로를 제조하는 방법(600)을 나타내는 단순화된 흐름도를 도시한다. 방법(600)은 벌크 물질 상에 가공된 기판을 형성하는 단계(602)를 포함할 수 있다. 벌크 물질은 도 1과 관련하여 설명한 세라믹 웨이퍼(112)와 같은 다결정 기판을 포함할 수 있다. 상기 가공된 기판은, 위에서 설명한 가공된 레이어(114)와 같은, 다결정 기판을 캡슐화하는 외측의 하나 또는 그 이상의 가공된 레이어를 포함할 수 있다.
방법(600)은 가공된 기판 상에 WBG 에피택셜 레이어(예를 들어, GaN 에피택셜 레이어)를 형성하는 단계(604)를 더 포함할 수 있다. 벌크 물질은 WBG 에피택셜 레이어의 CTE와 정합하는 CTE를 가질 수 있고, 벌크 물질의 CTE와 WBG 에피택셜 레이어의 CTE가 넓은 온도 범위(예를 들어, 약 25℃ 내지 약 1200℃)에 걸쳐서 서로의 약 0.1%, 0.5%, 1%, 2%, 5% 또는 10% 이내일 수 있다. WBG 에피택셜 레이어는, 도 2와 관련하여 설명한 바와 같이, 복수의 그룹의 에피택셜 레이어들을 포함할 수 있다.
방법(600)은 또한, 복수의 그룹의 에피택셜 레이어들을 에칭하여 상기 복수의 그룹의 에피택셜 레이어들의 각 그룹의 적어도 하나의 영역을 노출시키는 단계(606)를 더 포함할 수 있다. 에칭 프로세스는, 예를 들어, N 그룹의 에피택셜 레이어들(그룹 1 내지 그룹 N)에 대해 반복적인 N-1 단계 프로세스일 수 있다. 예를 들어, 제1 프로세싱 단계 동안, 그룹 2-N의 에피택셜 레이어들의 하나의 영역이 그룹 1의 에피택셜 레이어의 하나의 영역을 노출시키기 위해 에칭될 수 있다. 제2 프로세싱 단계 동안, 그룹 3-N의 에피택셜 레이어들의 하나의 영역은 그룹 2의 에피택셜 레이어의 하나의 영역을 노출시키기 위해 에칭될 수 있다. 프로세싱 단계는 그룹 3 내지 N-1의 각 그룹의 에피택셜 레이어의 하나의 영역을 노출시키기 위해 반복될 수 있다.
방법(600)은, 도 2 및 도 5와 관련하여 위에서 설명한 바와 같이, 각 그룹의 에피택셜 레이어를 복수의 WBG 디바이스(예를 들어, GaN) 중 하나의 WBG 디바이스로 구성하기 위해, 복수의 그룹의 에피택셜 레이어들의 각 그룹의 노출된 영역 내에 내부 상호접속 및 전극을 형성하는 단계(608)를 더 포함할 수 있다.
방법(600)은, 도 2 및 도 5와 관련하여 위에서 설명한 바와 같이, 집적 회로를 형성하기 위해 복수의 WBG 디바이스 중 서로 다른 WBG 디바이스의 전극들 사이에 외부 상호접속을 형성하는 단계(610)를 더 포함할 수 있다.
도 6에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 처리하는 특정 방법을 제공한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 위에서 요약된 단계들을 다른 순서로 수행할 수 있다. 또한, 도 6에 도시된 개별 단계는 그에 적합하게 다양한 시퀀스들로 수행될 수 있는 다수의 서브 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가적인 단계가 부가되거나 특정 단계가 제거될 수도 있다. 예를 들어, 방법(600)은 복수의 그룹의 에피택셜 레이어들을 형성하기 전에 가공된 기판 상에 버퍼 레이어를 형성하는 단계와, 형성된 집적 회로를 가공된 기판으로부터 분리하는 단계를 더 포함할 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 7은 본 발명의 다른 실시예에 의한, 가공된 기판을 사용하여 GaN 집적 회로와 같은 WBG 집적 회로를 제조하는 방법(700)을 나타내는 단순화된 흐름도를 도시한다. 방법(700)은 벌크 물질 상에 가공된 기판을 형성하는 단계(702)를 포함할 수 있다. 벌크 물질은 도 1과 관련하여 위에서 설명한 세라믹 웨이퍼 (112)와 같은 다결정 기판을 포함할 수 있다. 가공된 기판은 상술한 가공된 레이어(114)와 같이 다결정 기판을 캡슐화하는 외측의 하나 또는 그 이상의 가공된 레이어를 포함할 수 있다.
방법(700)은 가공된 기판 상에 WBG 에피택셜 레이어(예를 들어, GaN 에피택셜 레이어)를 형성하는 단계(704)를 더 포함할 수 있다. 벌크 물질은 WBG 에피택셜 레이어의 열팽창 계수(CTE)와 정합하는 CTE를 가질 수 있고, 벌크 물질의 CTE와 WBG 에피택셜 레이어의 CTE는 넓은 온도 범위(예를 들어, 약 25℃ 내지 약 1200℃)에 걸쳐서 서로의 약 0.1%, 0.5%, 1%, 2%, 5% 또는 약 10% 이내일 수 있다. WBG 에피택셜 레이어는 도 2와 관련하여 위에서 설명한 바와 같이 복수의 그룹의 에피택셜 레이어들을 포함할 수 있다. 복수의 그룹의 에피택셜 레이어들의 형성 중에, 가공된 기판 상에 이미 형성된 각각의 에피택셜 레이어 그룹의 소정 영역이 마스킹되어, 후속하는 에피택셜 레이어 그룹들이 이미 형성된 에피택셜 레이어 그룹들의 마스킹된 영역 상에 형성되는 것을 방지할 수 있다. 이러한 방식으로, 각 그룹의 에피택셜 레이어의 적어도 하나의 영역이 전기적 접속을 형성하기 위해 노출될 수 있다.
방법(700)은 또한, 도 2 및 도 5와 관련하여 위에서 설명한 것과 같이, 복수의 그룹의 에피택셜 레이어들의 각 그룹의 마스킹된 영역 내에 내부 상호접속 및 전극을 형성하여 각 그룹의 에피택셜 레이어를 복수의 WBG 디바이스(예를 들어, GaN 디바이스) 중 하나의 WBG 디바이스로 구성하는 단계(706)를 포함할 수 있다.
방법(700)은, 도 2 및 도 5와 관련하여 위에서 설명한 바와 같이, 집적 회로를 형성하기 위해 복수의 WBG 디바이스 중 서로 다른 WBG 디바이스의 전극들 사이에 외부 상호접속을 형성하는 단계(708)를 더 포함할 수 있다.
도 7에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 처리하는 특정 방법을 제공한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 위에서 요약된 단계들을 다른 순서로 수행할 수 있다. 또한, 도 7에 도시된 개별 단계는 그에 적합하게 다양한 시퀀스들로 수행될 수 있는 다수의 서브 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가적인 단계가 부가되거나 특정 단계가 제거될 수도 있다. 예를 들어, 방법(700)은 또한, 복수의 그룹의 WBG 에피택셜 레이어들을 형성하기 전에 가공된 기판 상에 버퍼 레이어를 형성하는 단계 및 형성된 집적 회로를 가공된 기판으로부터 분리하는 단계를 포함할 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
본 명세서에 기술된 예시 및 실시예는 단지 설명을 위한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이들에 대한 다양한 수정 또는 변경을 인식할 수 있고 이러한 수정과 변경은 본원의 사상과 범위 및 첨부된 청구항들의 범위에 포함된다.

Claims (20)

  1. 가공된 기판 상에 와이드 밴드 갭(WBG) 에피택셜 레이어를 형성하는 단계 - 상기 WBG 에피택셜 레이어는 복수의 그룹의 에피택셜 레이어들을 포함하고, 상기 가공된 기판은 벌크 물질 상에 형성된 가공된 레이어를 포함하고, 상기 벌크 물질은 상기 WBG 에피택셜 레이어의 열팽창 계수(CTE)와 정합하는 CTE를 가짐 -;
    복수의 그룹의 에피택셜 레이어들의 각 그룹의 에피택셜 레이어를 복수의 WBG 다비이스들 중 하나의 WBG 디바이스로 구성하기 위해 상기 복수의 그룹의 에피택셜 레이어들의 각 그룹 내에 내부 상호접속 및 전극을 형성하는 단계; 및
    집적 회로를 형성하기 위해 상기 복수의 WBG 디바이스들 중 서로 다른 WBG 디바이스들의 전극들 사이에 외부 상호접속을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 가공된 기판 상에 형성된 상기 WBG 에피택셜 레이어는 10 마이크론 이상의 두께를 갖는 방법.
  3. 제1항에 있어서,
    150 밀리미터 이상의 직경을 갖는 벌크 물질 상에 상기 가공된 기판을 형성하는 단계
    를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 WBG 에피택셜 레이어는 질화 갈륨(GaN) 에피택셜 레이어이고,
    상기 가공된 기판은 질화 알루미늄(AlN) 웨이퍼 및, 산화물, 질화물 또는 폴리실리콘 중 적어도 하나의 하나 또는 그 이상의 외측 레이어를 포함하는, 방법.
  5. 제1항에 있어서,
    상기 복수의 그룹의 에피택셜 레이어들의 각 그룹 내에 내부 상호접속 및 전극을 형성하는 단계는,
    제1 그룹의 에피택셜 레이어 상에 제1 세트의 내부 상호접속 및 제1 세트의 전극을 형성하여 상기 제1 그룹의 에피택셜 레이어를 제1 WBG 디바이스로 구성하는 단계; 및
    상기 제1 그룹의 에피택셜 레이어의 위에 위치된 제2 그룹의 에피택셜 레이어 상에 제2 세트의 내부 상호접속 및 제2 세트의 전극을 형성하여 상기 제2 그룹의 에피택셜 레이어를 제2 WBG 디바이스로 구성하는 단계를 포함하고,
    서로 다른 WBG 디바이스들의 전극들 사이에 외부 상호접속을 형성하는 단계는 상기 제1 WBG 디바이스를 상기 제2 WBG 디바이스에 연결하기 위해 상기 제1 세트의 전극과 상기 제2 세트의 전극 사이에 외부 상호접속을 형성하는 단계를 포함하는, 방법.
  6. 제5항에 있어서,
    상기 제2 그룹의 에피택셜 레이어의 측부를 통해 상기 제1 그룹의 에피택셜 레이어까지 에칭하는 단계를 더 포함하고,
    상기 외부 상호접속은 상기 제2 그룹의 에피택셜 레이어 상의 상기 제2 세트의 전극 중 일부를 상기 제1 그룹의 에피택셜 레이어 상의 상기 제1 세트의 전극 중 일부에 연결하는, 방법.
  7. 제5항에 있어서,
    상기 제1 WBG 디바이스와 상기 제2 WBG 디바이스를 측방향으로 분리시키기 위해 상기 WBG 에피택셜 레이어를 통해 상기 제1 세트의 전극과 상기 제2 세트의 전극 사이에 종방향으로 메사를 에칭하는 단계
    를 더 포함하는 방법.
  8. 제5항에 있어서,
    상기 제1 그룹의 에피택셜 레이어와 상기 제2 그룹의 에피택셜 레이어 사이에, 분리 WBG 레이어(isolating WBG layer)를 형성하는 단계
    를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 복수의 그룹의 에피택셜 레이어들의 각 그룹 내에 내부 상호접속 및 전극을 형성하는 단계는,
    제1 그룹의 에피택셜 레이어를 사용하여 고 전자 이동도 트랜지스터(HEMT)를 구성하는 단계; 및
    상기 제1 그룹의 에피택셜 레이어의 위에 형성된 제2 그룹의 에피택셜 레이어로 발광 다이오드(LED)를 구성하는 단계를 포함하고,
    상기 외부 상호접속은 상기 HEMT를 상기 LED에 연결하는, 방법.
  10. 제9항에 있어서,
    상기 가공된 기판 상에 WBG 에피택셜 레이어를 형성하는 단계는 상기 제2 그룹의 에피택셜 레이어 내에 다중 양자 우물(MQW)을 형성하는 단계를 포함하는 방법.
  11. 제1항에 있어서,
    상기 가공된 기판 상에 이미 형성된 한 그룹의 에피택셜 레이어의 영역들을 마스킹하여, 상기 이미 형성된 한 그룹의 에피택셜 레이어의 상기 마스킹된 영역들에 후속하는 한 그룹의 에피택셜 레이어가 형성되는 것을 방지하는 단계를 더 포함하는 방법.
  12. 제1항에 있어서,
    상기 복수의 그룹의 에피택셜 레이어들을 형성하기 전에 상기 가공된 기판 상에 버퍼 레이어를 형성하는 단계를 더 포함하는 방법.
  13. 복수의 그룹의 질화 갈륨(GaN) 에피택셜 레이어들 - 상기 복수의 그룹의 GaN 에피택셜 레이어들의 결합된 두께는 10 마이크론보다 큼 -;
    상기 복수의 그룹의 GaN 에피택셜 레이어들 중 적어도 일부 그룹 내에 에칭된 메사;
    상기 메사 내에 형성된 내부 상호접속;
    상기 내부 상호접속 또는 상기 GaN 에피택셜 레이어 중 적어도 하나 위에 형성되고, 각 그룹의 GaN 에피택셜 레이어를 복수의 GaN 디바이스 중 하나의 GaN 디바이스로 구성하는 전극; 및
    상기 복수의 GaN 디바이스들을 집적 회로로 연결하기 위해 상기 전극 중 적어도 일부 위에 형성된 외부 상호접속
    을 포함하는 디바이스.
  14. 제13항에 있어서,
    상기 복수의 그룹의 GaN 에피택셜 레이어들은 150 밀리미터 이상의 직경을 갖는 가공된 기판 상에 형성되는 디바이스.
  15. 제14항에 있어서,
    상기 복수의 그룹의 GaN 에피택셜 레이어들의 열팽창 계수(CTE)는 상기 가공된 기판의 CTE와 정합하는, 디바이스.
  16. 제13항에 있어서,
    제1 그룹의 GaN 에피택셜 레이어는 트랜지스터를 형성하고;
    상기 제1 그룹의 GaN 에피택셜 레이어의 위에 위치된 제2 그룹의 GaN 에피택셜 레이어는 발광 다이오드(LED)를 형성하고;
    상기 외부 상호접속은 상기 트랜지스터 상에 형성된 전극과 상기 LED 상에 형성된 전극을 연결하는, 디바이스.
  17. 제16항에 있어서,
    상기 제2 그룹의 GaN 에피택셜 레이어는 빛을 방출하는 다중 양자 우물(MQW)을 형성하고;
    상기 제1 그룹의 GaN 에피택셜 레이어는 상기 MQW로부터 방출된 빛에 대해 실질적으로 투명한, 디바이스.
  18. 질화 갈륨(GaN) 집적 회로에 있어서,
    제1 세트의 GaN 레이어;
    상기 제1 세트의 GaN 레이어를 제1 GaN 디바이스로 구성하기 위한 제1 세트의 메사, 상호접속 및 전극;
    상기 제1 세트의 GaN 레이어의 위에 형성된 제2 세트의 GaN 레이어;
    상기 제2 세트의 GaN 레이어를 제2 GaN 디바이스로 구성하기 위한 제2 세트의 메사, 상호접속 및 전극; 및
    상기 제1 세트의 메사, 상호접속 및 전극으로부터의 적어도 일부 전극과, 상기 제2 세트의 메사, 상호접속 및 전극으로부터의 적어도 일부 전극 상에 형성되고, 상기 제1 GaN 디바이스를 상기 제2 GaN 디바이스에 연결하기 위한 제3 세트의 상호접속
    을 포함하는 GaN 집적 회로.
  19. 제18항에 있어서,
    상기 제1 및 제2 세트의 GaN 레이어들은 10 마이크론 이상의 결합된 두께를 갖는, GaN 집적 회로.
  20. 제18항에 있어서,
    상기 제1 및 제2 세트의 GaN 레이어들은 직경이 6 인치 이상인 가공된 기판 상에 형성되고 상기 가공된 기판의 열팽창 계수(CTE)와 실질적으로 정합하는 열팽창 계수를 갖는, GaN 집적 회로.
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