KR20190052003A - 가공된 기판과 통합된 전자 전력 디바이스 - Google Patents

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블라디미르 오드노블류도브
딜립 리스버드
오즈거 악타스
셈 바세리
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큐로미스, 인크
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Abstract

전력 디바이스는 다결정성 세라믹 코어, 상기 다결정성 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층에 연결된 실질적으로 단결정인 층을 포함하는 기판을 포함한다. 상기 전력 디바이스는 또한 실질적으로 단결정인 층에 연결된 버퍼층 및 상기 버퍼층에 연결된 채널 영역을 포함한다. 상기 채널 영역은 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 배치된 중앙부를 포함한다. 상기 채널 영역은 또한 상기 버퍼층에 연결된 채널 영역 배리어 층을 포함한다. 상기 전력 디바이스는 상기 채널 영역의 상기 제1 단부에 배치된 소스 컨택트, 상기 채널 영역의 상기 제2 단부에 배치된 드레인 컨택트, 및 상기 채널 영역에 연결된 게이트 컨택트를 더 포함한다.

Description

가공된 기판과 통합된 전자 전력 디바이스
관련 출원의 상호 참조
본 출원은 2016년 8월 23일자로 출원된 미국 임시특허출원 제62/378,382호를 우선권 주장의 기초로 하고, 상기 출원의 모든 내용은 모든 목적을 위해 참조에 의하여 본 명세서에 편입된다.
본 발명은 일반적으로 가공된(engineered) 기판 구조체 상에 형성된 전력 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스를 사용하여 전력 디바이스를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 본 명세서에 기술된 바와 같이, 본 발명의 몇몇 실시예들은 에피택셜 성장에 의해 기판 구조체 상에 전력 디바이스 및 반도체 다이오드를 제조하기 위한 방법 및 시스템에 적용되었으며, 기판 구조체는 전력 디바이스를 형성하는 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion; CTE)를 특징으로 한다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
질화 갈륨 기반 전력 디바이스는 통상적으로 사파이어 기판 상에 에피택셜(epitaxial) 성장된다. 사파이어 기판 상의 질화 갈륨 기반 전력 디바이스의 성장은, 기판과 에피택셜 층이 서로 다른 물질로 구성되기 때문에 헤테로에피택셜(heteroepitaxial) 성장 프로세스이다. 헤테로에피택셜 성장 프로세스로 인해, 에피택셜 성장된 물질은 에피택셜 층들의 전자적/광학적 특성과 연관된 메트릭스의 축소 및 감소된 균일성을 포함하는 다양한 부작용을 나타낼 수 있다.
따라서, 당업계에서는 에피택셜 성장 프로세스 및 기판 구조와 관련된 개선된 방법 및 시스템에 대한 요구가 존재한다.
본 발명은 일반적으로 가공된(engineered) 기판 구조체 상에 형성된 전력 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스를 사용하여 전력 디바이스를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 본 명세서에 기술된 바와 같이, 본 발명의 몇몇 실시예들은 에피택셜 성장에 의해 기판 구조체 상에 전력 디바이스 및 반도체 다이오드를 제조하기 위한 방법 및 시스템에 적용되었으며, 기판 구조체는 전력 디바이스를 형성하는 에피택셜 층과 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion; CTE)를 특징으로 한다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
본 발명의 일 실시예에 의하면, 전력 디바이스가 제공된다. 전력 디바이스는 다결정성(polycrystalline) 세라믹 코어, 상기 다결정성 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층(bonding layer)에 연결된 실질적으로 단결정인 층을 포함하는 기판을 포함한다. 상기 전력 디바이스는 또한 상기 실질적으로 단결정인 층에 연결된 버퍼층 및 상기 버퍼층에 연결된 채널 영역을 포함한다. 상기 채널 영역은 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 배치된 중앙부를 포함한다. 상기 채널 영역은 또한 상기 버퍼층에 연결된 채널 영역 배리어 층을 포함한다. 상기 전력 디바이스는 상기 채널 영역의 제1 단부에 배치된 소스 컨택트(contact), 상기 채널 영역의 제2 단부에 배치된 드레인 컨택트, 및 상기 채널 영역에 연결된 게이트 컨택트를 더 포함한다.
본 발명의 다른 실시예에 따르면, 전력 디바이스를 형성하는 방법이 제공된다. 상기 방법은, 다결정성 세라믹 코어를 제공하는 단계, 상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계, 상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계, 상기 배리어 층 위에 본딩층을 형성하는 단계, 및 실질적으로 단결정인 층을 상기 본딩층에 결합시키는 단계에 의해 기판을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 실질적으로 단결정인 층 위에 버퍼층을 형성하는 단계, 및 상기 버퍼층 위에 에피택셜 채널 영역 배리어 층을 형성함으로써 상기 버퍼층 위에 채널 영역을 형성하는 단계를 포함한다. 상기 채널 영역은 제1 단부 및 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이의 중앙부를 갖는다. 상기 방법은 또한 상기 채널 영역의 제1 단부에 소스 컨택트를 형성하는 단계, 상기 채널 영역의 제2 단부에 드레인 컨택트를 형성하는 단계, 및 상기 채널 영역 위에 게이트 컨택트를 형성하는 단계를 포함한다.
본 발명의 특정 실시예에 의하면, 반도체 다이오드가 제공된다. 상기 반도체 다이오드는 다결정성 세라믹 코어, 상기 다결정 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층에 연결된 실질적으로 단결정인 층을 포함하는 기판을 포함한다. 상기 반도체 다이오드는 또한 실질적으로 단결정인 층에 연결된 버퍼층, 상기 버퍼층에 연결된 반절연층(semi-insulating layer), 및 상기 반절연층에 연결된 제1 N-타입 질화 갈륨 층을 포함한다. 상기 제1 N-타입 질화 갈륨 층은 제1 도핑 농도를 갖는다. 상기 반도체 다이오드는 상기 제1 N-타입 질화 갈륨 층에 연결된 제2 N-타입 질화 갈륨 층을 더 포함한다. 상기 제2 N-타입 질화 갈륨 층은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는다. 또한, 상기 반도체 다이오드는 상기 제2 N-타입 질화 갈륨 층에 연결된 P-타입 질화 갈륨 층, 상기 P-타입 질화 갈륨 층에 연결된 애노드 컨택트, 및 제1 N-타입 질화 갈륨 층의 일부에 연결된 캐소드 컨택트를 포함한다.
본 발명의 다른 특정 실시예에 의하면, 반도체 다이오드를 형성하는 방법이 제공된다. 상기 방법은 다결정성 세라믹 코어를 제공하는 단계, 상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계, 상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계, 상기 배리어 층 위에 본딩층을 형성하는 단계, 및 상기 본딩층에 실질적으로 단결정인 층을 결합시키는 단계에 의해 기판을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 실질적으로 단결정인 층 위에 버퍼층을 형성하는 단계, 상기 버퍼층 위에 반절연층을 형성하는 단계, 및 상기 반절연층 위에 제1 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계를 포함한다. 상기 제1 에피택셜 N-타입 질화 갈륨 층은 제1 도핑 농도를 갖는다. 상기 방법은 상기 제1 에피택셜 N-타입 질화 갈륨 층 위에 제2 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계를 더 포함한다. 상기 제2 에피택셜 N-타입 질화 갈륨 층은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는다. 또한, 상기 방법은 상기 제2 에피택셜 N-타입 질화 갈륨 층 위에 에피택셜 P-타입 질화 갈륨 층을 형성하는 단계, 상기 제2 에피택셜 N-타입 질화 갈륨 층의 일부 및 상기 에피택셜 P-타입 질화 갈륨 층의 일부를 제거하여 상기 제1 에피택셜 N-타입 질화 갈륨 층의 일부분을 노출시키는 단계, 상기 에피택셜 P-타입 질화 갈륨 층의 나머지 부분 위에 애노드 컨택트를 형성하는 단계, 및 상기 제1 에피택셜 N-타입 질화 갈륨 층의 노출된 부분 위에 캐소드 컨택트를 형성하는 단계를 포함한다.
본 발명의 특정 실시예에 의하면, 반도체 다이오드를 형성하는 방법이 제공된다. 상기 방법은 다결정성 세라믹 코어를 제공하는 단계, 상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계, 상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계, 상기 배리어 층 위에 본딩층을 형성하는 단계, 및 상기 본딩층에 실질적으로 단결정인 층을 결합시키는 단계에 의해 기판을 형성하는 단계를 포함한다. 상기 방법은 또한, 상기 실질적으로 단결정인 층 위에 제1 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계 및 상기 제1 에피택셜 N-타입 질화 갈륨 층 위에 제2 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계를 포함한다. 상기 제1 에피택셜 N-타입 질화 갈륨 층은 제1 도핑 농도를 갖고, 상기 제2 에피택셜 N-타입 질화 갈륨 층은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는다. 상기 방법은 상기 제2 에피택셜 N-타입 질화 갈륨 층 위에 에피택셜 P-타입 질화 갈륨 층을 형성하는 단계, 상기 기판의 일부를 제거하여 상기 제1 에피택셜 N-타입 질화 갈륨 층의 표면을 노출시키는 단계, 상기 에피택셜 P-타입 질화 갈륨 층 위에 애노드 컨택트를 형성하는 단계, 및 상기 제1 에피택셜 N-타입 질화 갈륨 층의 노출된 표면 위에 캐소드 컨택트를 형성하는 단계를 더 포함한다.
본 발명의 다른 특정 실시예에 의하면, 전력 디바이스가 제공된다. 상기 전력 디바이스는 다결정성 세라믹 코어, 상기 다결정 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층에 연결된 실질적으로 단결정인 층을 포함하는 기판을 포함한다. 상기 전력 디바이스는 또한 상기 실질적으로 단결정인 층에 연결된 버퍼층 및 상기 버퍼층에 연결된 채널 영역을 포함한다. 상기 채널 영역은 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 배치된 중앙부를 포함한다. 상기 채널 영역은 상기 버퍼층에 연결된 채널 영역 배리어 층 및 상기 채널 영역의 상기 제1 단부에 배치된 소스 컨택트를 포함한다. 상기 디바이스는 상기 채널 영역의 상기 제2 단부에 배치된 드레인 컨택트 및 상기 채널 영역에 연결된 게이트 컨택트를 더 포함한다. 일 예로서, 상기 버퍼층은 III-V 반도체 물질, 실리콘 게르마늄(silicon germanium), 알루미늄 갈륨 나이트라이드(aluminum gallium nitride), 인듐 갈륨 나이트라이드(indium gallium nitride), 또는 인듐 알루미늄 갈륨 나이트라이드(indium aluminum gallium nitride) 중 적어도 하나를 포함할 수 있다.
본 발명에 의하면 종래 기술에 비해 많은 이점이 달성된다. 예를 들어, 본 발명의 실시예들은 전력 디바이스의 에피택셜 층의 열팽창 계수(CTE)에 실질적으로 매칭되는 CTE를 갖는 가공된 기판 상에 형성된 전력 디바이스 및 반도체 다이오드를 제공한다. 성장 기판의 열팽창 특성을 에피택셜 층과 매칭시키면 에피택셜 층 및/또는 가공된 기판의 응력(stress)이 감소된다. 응력은 몇 가지 유형의 결함의 원인이 된다. 예를 들어, 응력은 에피택셜 층의 전위 밀도(dislocation density)를 증가시킬 수 있으며, 이는 에피택셜 층의 전기적 및 광학적 특성을 악화시킨다. 응력은 또한 에피택셜 층 또는 기판에 잔류 변형(residual strain)을 초래할 수 있고, 이는 응력 균열(cracking), 전위 활주(dislocation glide), 슬립(slip), 보우(bow) 및 휘어짐(warp)과 같은 후속 단계에서의 추가적인 프로세싱 문제를 초래할 수 있다. 열팽창에 의해 유도된 기판의 보우 및 휘어짐은 자동화된 장비에서 물질의 취급에 문제를 일으키고, 디바이스 제조, 기판 균열 및 물질 크리프(creep)를 위해 필요한 추가적인 리소그래피(lithography) 단계를 수행하는 능력을 제한할 수 있다. 또한, 응력을 받은 물질에서는 디바이스 성능 수명이 단축된다. 열적 부정합(mismatch)으로 인한 응력 완화 및 응력 유도 균열 전파(crack propagation), 전위 활주 및 다른 격자 이동(lattice movement)은 디바이스 성능 저하부터 디바이스 및 디바이스 층의 파단(fracture) 또는 필링(peeling)에 이르기까지 다양한 모드에서 조기 고장을 초래할 수 있다.
본 발명의 이들 및 다른 실시예들은 다수의 이점 및 특징들과 함께 아래의 설명 및 첨부된 도면들을 참조하여 보다 상세하게 설명된다.
도 1은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념적 단면도이다.
도 2a는 본 발명의 실시예에 의한 가공된 구조체에 대해서 깊이의 함수로서 종 농도(species concentration)를 나타내는 SIMS 프로파일이다.
도 2b는 본 발명의 일 실시예에 의한 어닐링(annealing) 후의 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 나타내는 SIMS 프로파일이다.
도 2c는 본 발명의 일 실시예에 의한 어닐링 후에 실리콘 질화물(silicon nitride) 층을 갖는 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 나타내는 SIMS 프로파일이다.
도 3은 본 발명의 다른 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념적 단면도이다.
도 4는 본 발명의 또 다른 실시예에 의한 가공된 기판 구조체를 도시하는 단순화인 개념적 단면도이다.
도 5는 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 6은 본 발명의 다른 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 7은 본 발명의 일 실시예에 의한 RF 및 전력 애플리케이션을 위한 에피택셜/가공된 기판 구조체를 도시하는 단순화된 개념적 단면도이다.
도 8a는 본 발명의 일 실시예에 의한 가공된 기판 구조체 상의 III-V 에피택셜 층을 도시하는 단순화된 개념도이다.
도 8b는 본 발명의 다른 실시예에 의한 가공된 기판 상에 형성된 반도체 디바이스를 위한 비아(via) 구성을 도시하는 단순화된 개념적 평면도이다.
도 9는 본 발명의 일 실시예에 의한 가공된 기판 상에 형성된 횡형(lateral) 전력 디바이스를 도시하는 단순화된 개념적 단면도이다.
도 10은 본 발명의 일 실시예에 의한 가공된 기판 상에 횡형 전력 디바이스를 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 11a는 본 발명의 다른 실시예에 의한 가공된 기판 상에 형성된 횡형 전력 디바이스를 도시하는 단순화된 개념적 단면도이다.
도 11b는 본 발명의 다른 실시예에 의한 가공된 기판 상에 형성된 횡형 전력 디바이스를 도시하는 단순화된 개념적 단면도이다.
도 11c는 본 발명의 일 실시예에 의한 P-타입 질화 갈륨 구조체의 분해도를 나타내는 단순화된 개념적 단면도이다.
도 12는 본 발명의 다른 실시예에 의한 가공된 기판 상에 횡형 전력 디바이스를 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 13은 본 발명의 일 실시예에 의한 가공된 기판 상에 형성된 종형(vertical) 반도체 다이오드를 도시하는 단순화된 개념적 단면도이다.
도 14는 본 발명의 다른 실시예에 의한 가공된 기판 상에 종형 반도체 다이오드를 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 15는 본 발명의 다른 실시예에 의한 가공된 기판 상에 형성된 종형 반도체 다이오드를 도시하는 단순화된 개념적 단면도이다.
도 16은 본 발명의 다른 실시예에 의한 가공된 기판 상에 종형 반도체 다이오드를 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 17은 본 발명의 일 실시예에 의한 가공된 기판 상에 형성된 반도체 디바이스를 도시하는 단순화된 개념적 단면도이다.
본 발명은 일반적으로 가공된 기판 구조체 상에 형성된 전력 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스를 사용하여 전력 디바이스를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 에피택셜 성장에 의해 기판 구조체 상에 전력 디바이스를 제조하기 위한 방법 및 시스템에 적용되고, 상기 기판 구조체는 상기 전력 디바이스를 형성하는 에피택셜 층에 실질적으로 매칭되는 열팽창 계수(CTE)를 특징으로 한다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념적 단면도이다. 도 1에 도시된 가공된 기판(100)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판(100)은, 가공된 기판(100) 상에 성장될 에피택셜 물질의 열팽창 계수(CTE)와 실질적으로 매칭되는 CTE를 가질 수 있는 코어(110)를 포함한다. 에피택셜 물질(130)은 가공된 기판(100)의 구성요소로서 반드시 요구되는 것은 아니지만, 일반적으로 가공된 기판(100) 상에 성장되기 때문에 선택적인 것으로서 도시된다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층들을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(110)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(AlN)일 수 있고, 산화 이트륨(yttrium oxide)과 같은 결합제(binding material)를 포함할 수 있다. 다결정성 질화 갈륨(GaN), 다결정성 알루미늄 갈륨 나이트라이드(aluminum gallium nitride: AlGaN), 다결정성 실리콘 카바이드(silicon carbide: SiC), 다결정성 아연 산화물(zinc oxide: ZnO), 다결정 갈륨 트리옥사이드(gallium trioxide: Ga2O3) 등을 포함하는 다른 물질이 코어(110)로서 이용될 수 있다.
코어의 두께는 100 내지 1,500 ㎛ 정도, 예를 들어, 725 ㎛일 수 있다. 코어(110)는 쉘 또는 캡슐화(encapsulating) 쉘로 불릴 수 있는 부착층(112)에 캡슐화된다. 일 실시예에서, 부착층(112)은 1,000 Å 정도의 두께의 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 산화물 층을 포함한다. 다른 실시예에서, 부착층의 두께는, 예를 들어, 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서는 부착층에 TEOS 산화물이 이용되지만, 본 발명의 일 실시예에 의하면 나중에 디포짓(deposit)된 층과 하부 층 또는 물질(예를 들어, 세라믹, 특히, 다결정성 세라믹) 사이의 부착(adhesion)을 제공하는 다른 물질이 사용될 수 있다. 예를 들어, SiO2 또는 다른 실리콘 산화물(SixOy)은 세라믹 물질에 잘 부착되고 후속 디포지션(deposition), 예를 들어, 전도성 물질에 적합한 표면을 제공한다. 몇몇 실시예에서, 부착층(112)은 코어(110)를 완전히 둘러싸서 완전히 캡슐화된 코어를 형성한다. 부착층(112)은 LPCVD 프로세스를 이용하여 형성될 수 있다. 부착층은 가공된 기판(100) 구조체의 구성요소들을 형성하도록 이후의 층들이 부착되는 표면을 제공한다.
캡슐화하는 제1 부착층을 형성하기 위해 LPCVD 프로세스, 퍼니스-기반(furnace-based) 프로세스 등의 사용 이외에, 본 발명의 실시예에 따라 CVD 프로세스 또는 유사한 디포지션 프로세스를 포함하는 다른 반도체 프로세스가 이용될 수 있다. 일 예로서, 코어의 일부분을 코팅하는 디포지션 프로세스가 이용될 수 있고, 코어는 뒤집힐 수 있으며, 코어의 추가적인 부분을 코팅하기 위해 디포지션 프로세스가 반복될 수 있다. 따라서, 일부 실시예에서는 LPCVD 기술이 완전히 캡슐화된 구조를 제공하기 위해 이용되지만, 특정 애플리케이션에 따라서는 다른 막(film) 형성 기술이 이용될 수 있다.
전도층(114)은 부착층(112)을 둘러싸도록 형성된다. 일 실시예에서는, 폴리실리콘이 세라믹 물질에 대해 열악한 부착성을 나타낼 수 있기 때문에, 전도층(114)은 제1 부착층(112)을 둘러싸도록 형성된 폴리실리콘(즉, 다결정성 실리콘)의 쉘이다. 전도층(114)이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 500 내지 5,000 Å 정도, 예를 들어, 2,500 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 제1 부착층(112)(예를 들어, TEOS 산화물 층)을 완전히 둘러싸는 쉘로서 형성됨으로써 완전히 캡슐화된 제1 부착층을 형성할 수 있고, LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예들에서는, 후술되는 바와 같이, 전도성 물질은 부착층의 일부, 예를 들어, 기판 구조체의 하부 절반 상에 형성될 수 있다. 몇몇 실시예에서, 전도성 물질은 완전히 캡슐화하는 층으로서 형성될 수 있고, 그 후 기판 구조체의 한면에서 제거될 수 있다.
일 실시예에서, 전도층(114)은 전도성이 높은 물질을 제공하도록 도핑된, 예를 들어, P-타입 폴리실리콘 층을 제공하기 위해 붕소(boron)로 도핑된 폴리실리콘 층일 수 있다. 몇몇 실시예에서, 높은 전도성을 제공하기 위해 붕소가 1×1019 cm-3 내지 1×1020 cm-3의 수준으로 도핑된다. 다른 도펀트 농도에서의 다른 도펀트들(예를 들어, 1×1016 cm-3 내지 5×1018 cm-3의 도펀트 농도에서 인(phosphorus), 비소(arsenic), 또는 비스무트(bismuth) 등)이 전도층(114)에 사용하기 적합한 N-타입 또는 P-타입 반도체 물질 중 하나를 제공하기 위해 사용될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
전도층(114)의 존재는 반도체 프로세싱 툴, 예를 들어 정전기 방전(electrostatic discharge: ESD) 척을 갖는 툴에 대한 가공된 기판(100)의 정전 척킹(chucking) 중에 유용하다. 전도층(114)은 반도체 프로세싱 툴에서 프로세싱 후에 신속한 디척킹(dechucking)을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
전도층(114)을 둘러싸도록 제2 부착층(116)(예를 들어, 두께가 1,000 Å 정도의 TEOS 산화물 층)이 형성된다. 몇몇 실시예에서, 제2 부착층(116)은 완전히 캡슐화된 구조를 형성하도록 전도층(114)을 완전히 둘러싼다. 제2 부착층(116)은 LPCVD 프로세스, CVD 프로세스, 또는 스핀-온 유전체(spin-on dielectric)의 디포지션을 포함하는 임의의 다른 적절한 디포지션 프로세스를 이용하여 형성될 수 있다.
배리어 층(118), 예를 들어, 실리콘 질화물 층은 제2 부착층(116)을 둘러싸도록 형성된다. 일 실시예에서, 배리어 층은 두께가 4,000 Å 내지 5,000 Å 정도인 실리콘 질화물 층(118)이다. 배리어 층(118)은 몇몇 실시예에서 제2 부착층(116)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 프로세스를 이용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질(amorphous) 물질이 배리어 층으로서 이용될 수 있다. 몇몇 구현예에서, 배리어 층은 배리어 층을 형성하도록 구성된 다수의 서브 층들로 이루어진다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 나타내려고 하는 것이 아니라, 복합(composite) 방식으로 적층된 하나 또는 그 이상의 물질을 포괄하려는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예들에서, 배리어 층, 예컨대, 실리콘 질화물 층은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판(100)이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어(110)에 존재하는 요소들이 확산 및/또는 배출되는 것을 방지한다. 코어(110)에 존재하는 요소들은, 예를 들어, 산화 이트륨(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분 등을 포함할 수 있다. 코어(110)로부터 확산된 요소들은 가공된 기판들(120/122)에서 의도하지 않은 도핑을 일으킬 수 있다. 코어(110)로부터 배출된 요소들은 챔버를 통해 이동하고 웨이퍼 상의 다른 곳에서 흡착되어 가공된 층들(120/122) 및 에피택셜 물질(130)에 불순물을 야기할 수 있다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
도 2a는 본 발명의 일 실시예에 의한 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 도시하는 2차 이온 질량 분광법(secondary ion mass spectroscopy: SIMS) 프로파일이다. x-축은 가공된 층들(120/122)의 표면으로부터 코어(110)까지의 깊이(202)를 나타낸다. 라인(208)은 가공된 층들(120/122)과 코어(110) 사이의 인터페이스를 나타낸다. 제1 y-축은 입방 센티미터 당 원자의 종 농도(204)를 나타낸다. 제2 y-축은 초당 카운트(counts per second)로 이온의 신호 강도(206)를 나타낸다. 도 2a에서 가공된 구조체는 배리어 층(118)을 포함하지 않았다. 도 2a를 참조하면, 세라믹 코어(110)에 존재하는 몇 가지 종들(예를 들어, 이트륨, 칼슘 및 알루미늄)은 가공된 층들(120/122)에서 무시할 수 있는 농도로 떨어진다. 칼슘(210), 이트륨(220) 및 알루미늄(230)의 농도는 각각 3차수(103 크기), 4차수(104 크기), 6차수(106 크기)씩 떨어진다.
도 2b는 본 발명의 일 실시예에 의한 어닐링 후의 배리어 층이 없는 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 도시하는 SIMS 프로파일이다. 상기한 바와 같이, 반도체 프로세싱 공정 중에, 본 발명의 실시예들에 의해 제공되는 가공된 기판 구조체는, 예를 들어, GaN 기반 층들의 에피택셜 성장 중에 수 시간 동안 고온(~1,100 ℃)에 노출될 수 있다. 도 2b에 도시된 프로파일에 있어서, 가공된 기판 구조체는 4시간 동안 1100 ℃에서 어닐링되었다. 도 2b에 도시된 바와 같이, 가공된 층들(120/122)에 원래 저농도로 존재하던 칼슘(210), 이트륨(220) 및 알루미늄(230)이 가공된 층들(120/122)로 확산되어 다른 요소들과 유사한 농도에 도달한다.
따라서, 본 발명의 실시예들은 다결정성 세라믹 물질(예를 들어, AlN)로부터 가공된 층들(120/122) 및 선택적 GaN 층과 같은 에피택셜 물질(130)로의 배경 요소들의 확산을 방지하기 위해 배리어 층(예를 들어, 실리콘 질화물 층)을 통합한다. 하부 층 및 물질들을 캡슐화하는 실리콘 질화물 층은 원하는 배리어 층(118) 기능을 제공한다.
도 2c는 본 발명의 일 실시예에 의한 어닐링 이후에 점선(240)으로 나타낸 배리어 층(118)을 갖는 가공된 구조체에 대해서 깊이의 함수로서 종 농도를 도시하는 SIMS 프로파일이다. 가공된 기판 구조체에 확산 배리어 층(118)(예를 들어, 실리콘 질화물 층)을 통합함으로써, 확산 배리어 층이 존재하지 않았을 때 발생하는 어닐링 프로세스 중의 가공된 층으로의 칼슘, 이트륨 및 알루미늄의 확산이 방지된다. 도 2c에 도시된 바와 같이, 세라믹 코어에 존재하는 칼슘(210), 이트륨(220) 및 알루미늄(230)은 어닐링 후 가공된 층들에서 낮은 농도로 유지된다. 따라서, 배리어 층(118)(예를 들어, 실리콘 질화물 층)의 사용은 이들 요소들이 확산 배리어를 통해 확산되는 것을 방지하고, 이에 의해 가공된 기판을 둘러싸는 환경으로의 이들의 방출을 방지한다. 유사하게, 벌크 세라믹 물질 내에 함유된 임의의 다른 불순물은 배리어 층에 의해 함유될 것이다.
통상적으로, 코어(110)를 형성하기 위해 이용되는 세라믹 물질은 1,800 ℃ 정도의 온도에서 소성(firing)된다. 이 프로세스는 세라믹 물질에 존재하는 상당량의 불순물을 제거할 것으로 예상된다. 이러한 불순물은, 소결제(sintering agent)로서 이트리아를 사용함으로써 생겨나는 이트륨, 칼슘, 및 다른 요소들과 화합물을 포함할 수 있다. 그 후에, 800 ℃ 내지 1,100 ℃의 훨씬 낮은 온도에서 수행되는 에피택셜 성장 프로세스 중에는, 이들 불순물의 후속 확산은 중요하지 않을 것으로 예상될 것이다. 그러나, 종래의 예상과는 달리, 본 발명자들은 세라믹 물질의 소성 온도보다 훨씬 낮은 온도에서의 에피택셜 성장 프로세스 동안에도 가공된 기판의 층들을 통한 요소들의 상당한 확산이 존재한다고 판단했다. 따라서, 본 발명의 실시예들은 이러한 바람직하지 않은 확산을 방지하기 위해 배리어 층(118)을 가공된 기판(100)에 통합시킨다.
도 1을 다시 참조하면, 배리어 층(118)의 일부, 예를 들어, 배리어 층의 상부 표면 상에 본딩층(120)(예를 들어, 실리콘 산화물 층)이 디포짓되고, 후에 단결정 층(122)의 본딩 중에 사용된다. 본딩층(120)은 몇몇 실시예에서 두께가 약 1.5 ㎛일 수 있다. 단결정 층(122)은, 예를 들어, Si, SiC, 사파이어, GaN, AlN, SiGe, Ge, 다이아몬드, Ga2O3, AlGaN, InGaN, InN 및/또는 ZnO를 포함할 수 있다. 몇몇 실시예에서, 단결정 층은 0-0.5 ㎛의 두께를 가질 수 있다. 단결정 층(122)은 에피택셜 물질(130)의 형성을 위한 에피택셜 성장 프로세스 동안 성장 층으로서 사용하기에 적합하다. 에피택셜 물질(130)의 결정성 층은 단결정 층(122)과 연관된 아래의 반도체 격자의 확장이다. 가공된 기판(100) 특유의 CTE 매칭 특성은 기존의 기술보다 더 두꺼운 에피택셜 물질(130)의 성장을 가능하게 한다. 몇몇 실시예에서, 에피택셜 물질(130)은 두께가 2 ㎛ 내지 10 ㎛인 질화 갈륨 층을 포함하고, 이 층은 광전자 디바이스, 전력 디바이스 등에 이용되는 복수의 층들 중 하나로서 활용될 수 있다. 일 실시예에서, 본딩층(120)은 층 이송(layer transfer) 프로세스를 사용하여 실리콘 산화물 배리어 층(118)에 부착되는 단결정 실리콘 층을 포함한다.
도 3은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념적 단면도이다. 도 3에 도시된 가공된 기판(300)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판(300)은 그 위에 성장될 에피택셜 물질의 열팽창 계수(CTE)와 실질적으로 매칭되는 CTE를 가질 수 있는 코어(110)를 포함한다. 에피택셜 물질(130)은 그것이 가공된 기판 구조체의 구성요소로서 반드시 요구되는 것은 아니기 때문에 선택적인 것으로 도시되어 있지만, 통상적으로 가공된 기판 구조체 위에 성장될 것이다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(110)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(AlN)일 수 있다. 코어의 두께는 100 ㎛ 내지 1,500 ㎛ 정도, 예를 들어, 725 ㎛일 수 있다. 코어(110)는 쉘 또는 캡슐화 쉘로 지칭될 수 있는 부착층(112) 내에 캡슐화된다. 이러한 구현예에서, 부착층(112)은 코어를 완전히 캡슐화하지만, 도 4와 관련하여 더 상세히 논의되는 바와 같이 이것이 본 발명에 필수적인 것은 아니다.
일 실시예에서, 부착층(112)은 1,000 Å 정도의 두께의 테트라에틸 오소실리케이트(TEOS) 산화물 층을 포함한다. 다른 실시예에서, 부착층의 두께는 예를 들어 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서는 부착층을 위해 TEOS 산화물이 이용되지만, 본 발명의 실시예에 따라서는 나중에 디포짓되는 층과 아래에 놓인 층 또는 물질들 사이의 부착을 제공하는 다른 물질들이 사용될 수 있다. 예를 들어, SiO2, SiON 등은 세라믹 물질에 잘 부착되고, 예를 들어, 전도성 물질의 후속 디포지션에 적합한 표면을 제공한다. 부착층(112)은 몇몇 실시예에서 코어(110)를 완전히 둘러싸서 완전히 캡슐화된 코어를 형성하고 LPCVD 프로세스를 사용하여 형성될 수 있다. 부착층(112)은 가공된 기판 구조체의 구성요소를 형성하기 위해 후속 층들이 부착되는 표면을 제공한다.
캡슐화 부착층(112)을 형성하기 위한 LPCVD 프로세스, 퍼니스 기반 프로세스 등의 사용에 더해서, 본 발명의 실시예에 따라서는 다른 반도체 프로세스가 이용될 수 있다. 일 예로서, 코어(110)의 일부분을 코팅하는디포지션 프로세스, 예를 들어, CVD 또는 PECVD 등이 이용될 수 있고, 코어(110)가 뒤집힐 수 있으며, 코어(110)의 추가적인 부분을 코팅하기 위해 디포지션 프로세스가 반복될 수 있다.
전도층(314)은 부착층(112)의 적어도 일부분 위에 형성된다. 일 실시예에서, 전도층(314)은 코어(110) 및 부착층(112)에 의해 형성된 구조체의 아래쪽 부분(예를 들어, 하부 절반 또는 후면)에 디포지션 프로세스에 의해 형성된 폴리실리콘(즉, 다결정성 실리콘)을 포함한다. 전도층(314)이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 수천 옹스트롬(angstrom) 정도, 예를 들어, 3,000 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 LPCVD 프로세스를 이용하여 형성될 수 있다.
일 실시예에서, 전도층(314)은 전도성이 높은 물질을 제공하도록 도핑된 폴리실리콘 층일 수 있고, 예를 들어, 전도층(314)은 P-타입 폴리실리콘 층을 제공하기 위해 붕소로 도핑될 수 있다. 몇몇 실시예에서, 붕소에 의한 도핑은 높은 전도성을 제공하기 위해 약 1×1019 cm-3 내지 1×1020 ㎝-3 범위의 수준이다. 전도층(314)의 존재는 반도체 프로세싱 툴, 예를 들어, 정전기 방전(ESD) 척을 갖는 툴에 가공된 기판을 정전 척킹(chucking)하는 중에 유용하다. 전도층(314)은 프로세싱 후에 신속한 디척킹을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
전도층(314)(예를 들어, 폴리실리콘 층)을 둘러싸도록 제2 부착층(316)(예를 들어, 제2 TEOS 산화물 층)이 형성된다. 제2 부착층(316)의 두께는 약 1,000 Å 정도이다. 몇몇 실시예에서, 제2 부착층(316)은 전도층(114)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 공정을 사용하여 형성될 수 있다.
배리어 층(118)(예를 들어, 실리콘 질화물 층)은 제2 부착층(316)을 둘러싸도록 형성된다. 배리어 층(118)은 몇몇 실시예에서 약 4,000 Å 내지 5,000 Å 정도의 두께를 갖는다. 배리어 층(118)은 몇몇 실시예에서 제2 부착층(112)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 프로세스를 사용하여 형성될 수 있다.
몇몇 실시예에서, 실리콘 질화물을 포함하는 배리어 층(118)의 사용은, 예를 들어, 고온 (예컨대, 1,000 ℃) 에피택셜 성장 프로세스 동안에, 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로 코어(110)에 존재하는 요소들이 확산 및/또는 배출되는 것을 방지한다. 코어에 존재하는 요소들은 예를 들어, 이트륨 산화물(즉, 이트리아), 산소, 금속 불순물, 다른 미량 성분 등을 포함한다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
몇몇 실시예에서, 가공된 기판(100)은 SEMI(Semiconductor Equipment and Materials International) 표준 규격에 부합할 수 있다. 가공된 기판(100)이 SEMI 규격에 부합할 수 있기 때문에, 가공된 기판(100)은 기존의 반도체 제조 툴과 함께 사용될 수 있다. 예를 들어, 가공된 기판의 웨이퍼 직경은 4인치, 6인치, 또는 8인치일 수 있다. 몇몇 실시예에서, 8인치의 가공된 기판 웨이퍼는 두께가 725 내지 750 ㎛일 수 있다. 대조적으로, 질화 갈륨 에피택셜 층을 제조하는데 사용되는 현재의 실리콘 기판은 실리콘 기판이 두께가 1050 내지 1500 ㎛이기 때문에 SEMI 규격에 부합하지 않는다. 부합하지 않는 결과, SEMI 규격을 따르는 장비에서는 실리콘 기판을 사용할 수 없다.
도 4는 본 발명의 다른 실시예에 의한 가공된 기판 구조체(400)를 도시하는 단순화된 개념적 단면도이다. 도 4에 도시된 실시예에서, 부착층(412)은 코어(110)의 적어도 일부분 상에 형성되지만 코어(110)를 캡슐화하지 않는다. 이 구현예에서, 부착층(412)은 코어의 하부 표면(코어의 후면) 상에 형성되어, 후술하는 바와 같이 후속하여 형성되는 전도층(414)의 부착력을 향상시킨다. 도 4에서는 부착층(412)이 코어의 하부 표면 상에만 도시되어 있지만, 코어의 다른 부분 상에 부착층 물질이 디포지션되는 것은 가공된 기판 구조체의 성능에 부정적인 영향을 미치지 않을 것이며, 그러한 물질이 다양한 실시예들에 존재할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
전도층(414)은, 도 3에 도시된 것처럼 쉘로서 형성되지 않고, 부착층(412) 및 코어(110)를 캡슐화하지 않지만 부착층(412)과 실질적으로 정렬된다. 전도층(414)이 부착층(412)의 바닥 또는 후면을 따라 그리고 측면들의 일부분까지 연장되는 것으로 도시되어 있지만, 이는 본 발명에 의해 반드시 요구되는 것은 아니다. 따라서, 실시예들은 기판 구조체의 한 면 상의 디포지션 또는 기판 구조체의 한 면의 마스킹 등을 이용할 수 있다. 전도층(414)은 부착층 (412)의 한 면, 예를 들어, 바닥/후면의 일부분 상에 형성될 수 있다. 전도층(414)은 가공된 기판 구조체(400)의 한 면에 전기 전도를 제공하고, 이는 RF 및 고전력 애플리케이션에서 유리할 수 있다. 전도층(414)은 도 1의 전도층(114)과 관련하여 논의된 바와 같이 도핑된 폴리실리콘을 포함할 수 있다. 반도체 기반 전도성 층에 더하여, 다른 실시예에서는 전도층(414)이 금속층, 예를 들어, 500 Å의 티타늄 등이다.
배리어 층(418)의 하부 물질에 대한 부착성을 향상시키기 위해, 코어(110)의 일부, 부착층(412)의 일부, 및 전도층(414)은 제2 부착층(416)으로 덮여있다. 배리어 층(418)은 도 2a, 도 2b, 및 도 2c와 관련하여 위에서 논의된 바와 같이, 하부 층들로부터의 확산을 방지하기 위해 캡슐화 구조를 형성한다.
도 4를 다시 참조하면, 구현예에 따라서는, 하나 또는 그 이상의 층이 제거될 수 있다. 예를 들어, 단일 부착 쉘(416) 및 배리어 층(418)만 남기고, 층(412 및 414)이 제거될 수 있다. 다른 실시예에서는, 배리어 층(416) 아래에 단일 부착층(412)을 남기고, 층(414)만이 제거될 수 있다. 이 실시예에서, 부착층(412)은 또한 배리어 층(418)의 상부에 디포짓된 본딩층(120)에 의해 유도된 응력과 웨이퍼 보우(bow)의 균형을 맞출 수 있다. 코어(110)의 상부에 절연층을 갖는 기판 구조체의 구성(예를 들어, 코어(110)와 본딩층(120) 사이에 절연층만을 가짐)은 절연성이 높은 기판이 바람직한 전력/RF 애플리케이션에 유용할 것이다.
다른 실시예에서는, 배리어 층(418)이 코어(110)를 직접적으로 캡슐화하고, 전도층(414) 및 후속하는 부착층(416)이 뒤따를 수 있다. 이 실시예에서, 본딩층(120)은 상측으로부터 부착층(416) 상에 직접 디포짓될 수 있다. 또 다른 실시예에서는, 부착층(416)이 코어(110) 상에 디포짓되고, 다음으로 배리어 층(418), 그 다음으로 전도층(414), 그리고 다른 부착층(412)이 뒤따를 수 있다.
몇몇 실시예가 층의 관점에서 논의되었지만, "층(layer)"이라는 용어는 관심있는 층을 형성하도록 구성된 다수의 서브(sub; 하위) 층들을 상기 층이 포함할 수 있는 것으로 이해되어야 한다. 따라서, 층이라는 용어는 단일 물질로 구성된 단일 층을 지칭하려고 하는 것이 아니고 원하는 구조를 형성하기 위해 복합적으로 적층된 하나 또는 그 이상의 물질을 포함하는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 5는 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다. 이 방법은 기판 상에 성장된 하나 이상의 에피택셜 층에 CTE 매칭되는 기판을 제조하는데 이용될 수 있다. 방법(500)은 다결정성 세라믹 코어를 제공하는 단계(510), 상기 다결정성 세라믹 코어를 쉘(예를 들어, 테트라에틸 오소실리케이트(TEOS) 산화물 쉘)을 형성하는 제1 부착층 내에 캡슐화하는 단계(512), 및 상기 제1 부착층을 전도성 쉘(예를 들어, 폴리실리콘 쉘) 내에 캡슐화하는 단계(514)에 의해 지지 구조를 형성하는 단계를 포함한다. 상기 제1 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 상기 전도성 쉘은 폴리실리콘의 단일 층으로서 형성될 수 있다.
상기 방법은 또한 상기 전도성 쉘을 제2 부착층(예를 들어, 제2 TEOS 산화물 쉘) 내에 캡슐화하는 단계(516) 및 상기 제2 부착층을 배리어 층 쉘 내에 캡슐화하는 단계(518)를 포함한다. 상기 제2 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 상기 배리어 층 쉘은 실리콘 질화물의 단일 층으로서 형성될 수 있다.
지지 구조가 프로세스 510-518에 의해 형성되면, 상기 방법은 지지 구조에 본딩층(예를 들어, 실리콘 산화물 층)을 결합시키는 단계(520) 및 상기 실리콘 산화물 층에 실질적으로 단결정인 층, 예를 들어, 단결정 실리콘 층을 결합시키는 단계(522)를 포함한다. 본 발명의 실시예에 따라서는 SiC, 사파이어, GaN, AlN, SiGe, Ge, 다이아몬드, Ga2O3, ZnO 등을 포함하는 다른 실질적으로 단결정인 층이 사용될 수 있다. 상기 본딩층의 결합은 본 명세서에 기술된 바와 같이 평탄화(planarization) 프로세스를 수반하는 본딩 물질의 디포지션을 포함할 수 있다. 후술하는 실시예에서, 실질적으로 단결정인 층(예를 들어, 단결정 실리콘 층)을 본딩층에 결합시키는 단계는 상기 층이 실리콘 웨이퍼로부터 이송되는 단결정 실리콘 층인 층 이송 프로세스를 이용한다.
도 1을 참조하면, 본딩층(120)은 두꺼운(예를 들어, 4 ㎛ 두께) 산화물 층의 디포지션과 상기 산화물을 약 1.5 ㎛의 두께로 얇게 하는 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 프로세스에 의해 형성될 수 있다. 두꺼운 초기 산화물은 다결정성 코어의 제조 후에 존재할 수 있고 도 1에 도시된 캡슐화 층들이 형성될 때 계속 존재할 수 있는 상기 지지 구조 상에 존재하는 보이드(void) 및 표면 형상을 채우는 역할을 한다. CMP 프로세스는 보이드, 입자 또는 다른 형상이 없는 실질적으로 평탄한 표면을 제공하고, 이러한 표면은 웨이퍼 이송 프로세스 중에 단결정 층(122)(예를 들어, 단결정 실리콘 층)을 본딩층(120)에 본딩시키는데 사용될 수 있다. 본딩층은 원자 수준으로 평평한 표면을 특징으로 할 필요는 없지만, 원하는 신뢰도를 갖는 단결정 층(예를 들어, 단결정 실리콘 층)의 본딩을 지지할 실질적으로 평탄한 표면을 제공해야 한다.
층 이송 프로세스는 단결정 층(122)(예를 들어, 단결정 실리콘 층)을 본딩층(120)에 결합시키는데 사용된다. 몇몇 실시예에서, 실질적으로 단결정인 층(122)(예를 들어, 단결정 실리콘 층)을 포함하는 실리콘 웨이퍼가 클리빙 면(cleavage plane)을 형성하도록 주입된다. 이 실시예에서, 웨이퍼 본딩 후에, 실리콘 기판은 단결정 실리콘 층의 클리빙 면 아래의 부분과 함께 제거될 수 있고, 그 결과 박리된(exfoliated) 단결정 실리콘 층이 생긴다. 단결정 층(122)의 두께는 다양한 애플리케이션의 사양을 충족시키도록 변경될 수 있다. 또한, 단결정 층(122)의 결정 방위(crystal orientation)는 애플리케이션의 사양을 충족시키도록 변경될 수 있다. 또한, 단결정 층의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 변경될 수 있다. 몇몇 실시예에서, 주입의 깊이는 단결정 층(122)의 원하는 최종 두께보다 더 크게 조정될 수 있다. 추가적인 두께는 이송된 실질적으로 단결정인 층의 손상된 얇은 일부분을 제거할 수 있도록 함으로써, 원하는 최종 두께의 손상되지 않은 부분을 남긴다. 몇몇 실시예에서, 표면 거칠기는 고품질 에피택셜 성장을 위해 변경될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에서, 단결정 층(122)은 하나 이상의 에피택셜 층의 후속 성장을 위한 고품질 격자 템플릿을 제공하기에 충분할 정도로 두껍지만 충분히 유연할 만큼 얇을 수 있다. 단결정 층(122)이 상대적으로 얇아서 그 물리적 특성이 덜 제한되고 결정의 결함을 생성하는 성향이 덜한 주변 물질의 물리적 특성을 모방할 수 있을 때, 단결정 층(122)이 "유연(compliant)"하다고 말할 수 있다. 단결정 층(122)의 유연성은 단결정 층(122)의 두께와 반비례일 수 있다. 높은 유연성은 템플릿 상에 성장된 에피택셜 층의 결함 밀도를 낮추고 보다 두꺼운 에피택셜 층 성장을 가능하게 한다. 몇몇 실시예에서, 단결정 층(122)의 두께는 박리된 실리콘 층 상의 실리콘의 에피택셜 성장에 의해 증가될 수 있다.
몇몇 실시예에서, 단결정 층(122)의 최종 두께를 조정하는 것은 박리된 실리콘 층의 상부의 열 산화와 및 그에 이은 플루오르화 수소산(hydrogen fluoride (HF) acid)에 의한 산화물 층 스트립(strip)을 통해 이루어질 수 있다. 예를 들어, 0.5 ㎛의 초기 두께를 갖는 박리된 실리콘 층은 열 산화되어 약 420 nm 두께의 실리콘 다이옥사이드 층을 생성할 수 있다. 성장된 열 산화물을 제거한 후에, 이송된 층의 잔류 실리콘 두께는 약 53 nm일 수 있다. 열 산화 동안, 주입된 수소는 표면을 향해 이동할 수 있다. 따라서, 후속하는 산화물 층 스트립은 약간의 손상을 제거할 수 있다. 또한, 열 산화는 전형적으로 1000 ℃ 이상의 온도에서 수행된다. 상승된 온도는 또한 격자 손상을 복구할 수 있다.
열 산화 동안 단결정 층의 상부에 형성된 실리콘 산화물 층은 HF산 에칭을 사용하여 제거될 수 있다. HF산에 의한 실리콘 산화물과 실리콘 사이(SiO2:Si)의 에칭 선택도(etching selectivity)는 HF 용액의 온도 및 농도, 및 실리콘 산화물의 화학량론(stoichiometry) 및 밀도를 조정함으로써 조정될 수 있다. 에칭 선택도는 하나의 물질의 다른 물질에 대한 에칭률(etch rate, "식각률"이라고도 함)을 가리킨다. HF 용액의 선택도는 (SiO2:Si)에 대해 약 10:1 내지 약 100:1의 범위일 수 있다. 높은 에칭 선택도는 초기 표면 거칠기로부터 유사한 비율로 표면 거칠기를 감소시킬 수 있다. 그러나, 결과적인 단결정 층(122)의 표면 거칠기는 원하는 것보다 여전히 클 수 있다. 예를 들어, 벌크 Si (111) 표면은 추가적인 프로세싱 전에 2 ㎛ × 2 ㎛ 원자력 현미경(atomic force microscope: AFM) 스캔으로 측정했을 때 RMS(Root-mean-square) 표면 거칠기가 0.1 nm 미만일 수 있다. 몇몇 실시예에서, Si (111) 상의 질화 갈륨 물질의 에피택셜 성장을 위한 원하는 표면 조도는 30 ㎛ × 30 ㎛ AFM 스캔 영역에서, 예를 들어, 1 nm 미만, 0.5 nm 미만, 또는 0.2 nm 미만일 수 있다.
열 산화 및 산화물 층 스트립 후에 단결정 층(122)의 표면 거칠기가 원하는 표면 거칠기를 초과하면, 부가적인 표면 평활화(smoothing)가 수행될 수 있다. 실리콘 표면을 평활화하는 몇 가지 방법이 있다. 이들 방법들은 수소 어닐링, 레이저 트리밍, 플라즈마 평활화, 및 터치 폴리싱(예를 들어, CMP)을 포함할 수 있다. 이들 방법들은 높은 종횡비의 표면 피크의 우선적인 공격을 포함할 수 있다. 이렇게 해서, 표면 상의 높은 종횡비의 형상이 낮은 종횡비의 형상보다 더 빨리 제거될 수 있으므로, 표면이 더 매끄러워지게 된다.
도 5에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공함을 이해해야 한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 위에서 개략적으로 설명한 단계들을 다른 순서로 수행할 수 있다. 또한, 도 5에 도시된 개별 단계는 그 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라서는 다른 단계가 추가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 6은 본 발명의 다른 실시예에 의하여 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다. 상기 방법은 다결정성 세라믹 코어를 제공하는 단계(610), 상기 다결정성 세라믹 코어의 적어도 일부에 연결된 부착층을 형성하는 단계(612)에 의해 지지 구조를 형성하는 단계를 포함한다. 상기 제1 부착층은 테트라에틸 오소실리케이트(TEOS) 산화물 층을 포함할 수 있다. 상기 제1 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 상기 방법은 또한 제1 부착층(614)에 연결된 전도층을 형성하는 단계(614)를 포함한다. 상기 전도층은 폴리실리콘 층일 수 있다. 전도층은 폴리실리콘의 단일 층으로서 형성될 수 있다.
상기 방법은 또한 제1 부착층(616)의 적어도 일부에 연결되는 제2 부착층을 형성하는 단계(616) 및 배리어 쉘을 형성하는 단계(618)를 포함한다. 상기 제2 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 상기 배리어 쉘은 실리콘 질화물의 단일 층 또는 상기 배리어 쉘을 형성하는 일련의 서브 층으로서 형성될 수 있다.
지지 구조가 프로세스 610-618에 의해 형성되면, 상기 방법은 지지 구조에 본딩층(예를 들어, 실리콘 산화물 층)을 결합시키는 단계(620) 및 실리콘 산화물 층에 단결정 실리콘 층 또는 실질적으로 단결정인 층을 결합시키는 단계(622)를 더 포함한다. 상기 본딩층을 결합시키는 단계는 본 명세서에 기술된 바와 같이 평탄화 프로세스를 수반하는 본딩 물질의 디포지션을 포함할 수 있다. 후술하는 실시예에서, 단결정 층(예를 들어, 단결정 실리콘 층)을 본딩층에 결합시키는 단계는 상기 단결정 실리콘 층이 실리콘 웨이퍼로부터 이송되는 층 이송 프로세스를 이용한다.
도 6에 도시된 특정 단계들은 본 발명의 다른 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공함을 이해해야 한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 위에서 개략적으로 설명한 단계들을 다른 순서로 수행할 수 있다. 또한, 도 6에 도시된 개별 단계는 그 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라서는 다른 단계가 추가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 7은 본 발명의 일 실시예에 의한 RF 및 전력 애플리케이션을 위한 에피택셜/가공된 기판 구조체(700)를 도시한다. 몇몇 LED 애플리케이션에서, 가공된 기판 구조체는 고품질의 GaN 층의 성장을 가능하게 하는 성장 기판을 제공하고, 가공된 기판 구조체는 이후에 제거된다. 그러나, RF 및 전력 디바이스 애플리케이션에 있어서는, 가공된 기판 구조체가 완성된 디바이스의 일부분을 형성하고, 결과적으로, 가공된 기판 구조체 또는 가공된 기판 구조체의 요소들의 전기적, 열적, 및 다른 특성들은 특정 애플리케이션에 중요하다.
도 1을 참조하면, 단결정 층(122)은 주입 및 박리 기술을 사용하여 실리콘 도너 웨이퍼로부터 분리된 박리된 단결정 실리콘 층일 수 있다. 일반적인 주입은 수소와 붕소이다. 전력 및 RF 디바이스 애플리케이션에 있어서는, 가공된 기판 구조체의 레이어 및 물질의 전기적 특성이 중요하다. 예를 들어, 일부 디바이스 아키텍처는 103 Ohm-cm보다 큰 저항을 갖는 절연성이 높은 실리콘 층을 사용하여 기판 및 인터페이스 층을 통한 누설을 줄이거나 없앤다. 다른 애플리케이션은 디바이스의 소스(source)를 다른 요소에 연결하기 위해 미리 정해진 두께(예를 들어, 1 ㎛)의 전도성 실리콘 층을 포함하는 설계를 이용하였다. 따라서, 이러한 애플리케이션에서는, 단결정 실리콘 층의 치수 및 특성을 제어하는 것이 바람직하다. 층 이송 중에 주입 및 박리 기술이 사용되는 설계에서는, 잔류 주입 원자, 예를 들어, 수소 또는 붕소가 실리콘 층에 존재함으로써 전기적 특성을 변화시킨다. 또한, 예를 들어, 전도도(conductivity)에 영향을 미칠 수 있는 주입량(implant dose) 및 층 두께에 영향을 미칠 수 있는 주입 깊이의 조정를 사용하여, 얇은 실리콘 층의 두께, 전도도, 및 다른 특성을 제어하는 것이 어려울 수 있다.
본 발명의 실시예에 의하면, 단결정 실리콘 층에 있어서 특정 디바이스 설계에 적합한 바람직한 특성을 얻기 위해 가공된 기판 구조체 상의 실리콘 에피택시가 이용된다.
도 7을 참조하면, 에피택셜/가공된 기판 구조체(700)는 가공된 기판 구조체(710) 및 그 위에 형성된 에피택셜 단결정 층(720)을 포함한다. 몇몇 실시예에서, 에피택셜 단결정 층(720)은 단결정 실리콘 층일 수 있다. 가공된 기판 구조체(710)는 도 1, 도 3 및 도 4에 도시된 가공된 기판 구조체와 유사할 수 있다. 전형적으로, 단결정 층(122)(예를 들어, 단결정 실리콘 층)은 층 이송 후 0.5 ㎛ 정도이다. 표면 컨디셔닝 프로세스는 몇몇 프로세스에서 단결정 층(122)의 두께를 약 0.3 ㎛로 감소시키는데 이용될 수 있다. 신뢰성있는 옴 접촉(ohmic contact)을 만드는데 사용하기 위해 단결정 층(122)의 두께를 약 1 ㎛로 증가시키기 위해서, 층 이송 프로세스에 의해 형성된 단결정 층(122) 상에 에피택셜 단결정 층(720)을 성장시키기 위해, 예를 들어, 에피택셜 프로세스가 사용된다. CVD, LPCVD, ALD, 또는 MBE 등을 포함하는 다양한 에피택셜 성장 프로세스가 에피택셜 단결정 층(720)을 성장시키는데 사용될 수 있다. 에피택셜 단결정 층(720)은, 예를 들어, Si, SiC, 사파이어, GaN, AlN, SiGe, Ge, 다이아몬드, Ga2O3 및/또는 ZnO를 포함할 수 있다. 에피택셜 단결정 층(720)의 두께는 약 0.1 ㎛ 내지 약 20 ㎛ 범위, 예를 들어, 0.1 ㎛ 내지 10 ㎛ 사이일 수 있다.
도 8a는 본 발명의 일 실시예에 의한 가공된 기판 구조체 상의 III-V 에피택셜 층을 도시하는 단순화된 개념적 단면도이다. 도 8a에 도시된 구조는 후술하는 바와 같이 이중 에피택셜 구조(800)로 지칭될 수 있다. 도 8a에 도시된 바와 같이, 에피택셜 단결정 층(720)을 포함하는 가공된 기판 구조체(810)는 그 위에 형성된 III-V 에피택셜 층(820)을 갖는다. 일 실시예에서, III-V 에피택셜 층은 질화 갈륨(GaN)을 포함한다. 다수의 서브 층을 포함할 수 있는 III-V 에피택셜 층의 부분들 사이에 전기 전도성을 제공하기 위해, 본 예에서는 III-V 에피택셜 층(820)의 상부 표면으로부터 에피택셜 단결정 층(720) 내까지 통과하는 한 세트의 비아들(824)이 형성된다. 도 8a는 에피택셜 층(820)을 통해 에피택셜 단결정 층(720)까지 연장되는 비아들(824)을 도시한다. 일 예로서, 이러한 비아들은 비아(824)를 통한 옴 접촉을 제공함으로써 다이오드 또는 트랜지스터의 전극을 하부 층에 접속시키는데 사용될 수 있고, 이에 따라 디바이스 내의 전하 축적을 완화시킨다. 몇몇 실시예에서, 하나 또는 그 이상의 비아(824)는 III-V 에피택셜 층(820)에 전기적으로 접속되지 않도록 측벽에서 절연될 수 있다. 전기적 접촉은 기생 전하의 제거를 용이하게 하여, 전력 디바이스의 보다 빠른 스위칭을 가능하게 할 수 있다.
몇몇 실시예에서, 비아(826)는 단결정 층(122)까지 연장될 수 있다. 단결정 층(122)과 접촉하도록 비아(826)를 제조하는 어려움을 해결하기 위해, 단결정 층(122) 및 단결정 층(720) 상에 추가적인 전도성 에피택셜 층(822)을 성장시켜 비아(826)에 대한 타겟 전도층의 크기, 즉, 비아가 종단되는 층의 두께를 증가시킬 수 있다. 에피택셜 단결정 층(720) 및 III-V 에피택셜 층(820)은 가공된 기판 구조체(810) 특유의 CTE 및 확산 특성으로 인해 종래의 기판보다 더 두껍게 형성될 수 있다. 따라서, 기존의 기판 기술은 디바이스에 전도성 에피택셜 층(822)을 포함하기에 충분할만큼 결함이 없는 에피택셜 층의 성장을 지원할 수 없다. 몇몇 실시예에서, 전도성 에피택셜 층(822)은 AlN, AlGaN, GaN 또는 충분히 도핑된 반도체 물질일 수 있다. 특정 실시예에서, 전도성 에피택셜 층(822)의 두께는 0.1-10 ㎛일 수 있다. 다른 실시예에서, 전도성 에피택셜 층(822)의 두께는 반도체 디바이스 요건에 따라 변할 수 있다. 몇몇 실시예에서는, 가공된 기판 구조체 및 단결정 층(122)이 제거되어 에피택셜 단결정 층(720) 및/또는 전도성 에피택셜 층(822)을 노출시킬 수 있다. 기판이 제거된 후에 노출된 에피택셜 층 상에 컨택트가 형성될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에서, III-V 에피택셜 층은 단결정 층(122) 상에 성장될 수 있다. 단결정 층(122)에서 비아를 종결시키기 위해, 비아를 이용하는 옴 접촉은 전체 웨이퍼에 걸쳐 0.3 ㎛ 단결정 층에서 이루어질 수 있다. 본 발명의 실시예들을 이용하면, 두께가 수 마이크론인 단결정 층을 제공하는 것이 가능하다. 큰 주입 깊이는 높은 주입 에너지를 필요로 하기 때문에 주입 및 박리 프로세스를 사용하여 다중 마이크론 두께를 달성하기는 어렵다. 결과적으로, 두꺼운 에피택셜 단결정 층은 다양한 디바이스 설계를 가능하게 하는 도시된 비아과 같은 애플리케이션을 가능하게 한다.
단결정 층(122) 상에 에피택셜 단결정 층(720)을 에피택셜 성장시킴으로써 "층"의 두께를 증가시키는 것에 더하여, 전도도(conductivity), 결정도(crystallinity) 등의 변경을 포함하는 단결정 층(122)의 원래의 특성들에 대한 다른 조정들이 이루어질 수 있다. 예를 들어, III-V층 또는 다른 물질의 추가적인 에피택셜 성장 전에 10 ㎛ 정도의 실리콘 층이 요구된다면, 이러한 두꺼운 층은 본 발명의 실시예들에 따라 성장될 수 있다.
주입 프로세스는 단결정 층(122)의 특성에 영향을 미칠 수 있는데, 예를 들어, 잔류 붕소/수소 원자들은 실리콘 결정 층의 전기적 특성에 영향을 미치는 결함을 유발할 수 있다. 본 발명의 몇몇 실시예에서, 단결정 층(122)의 일부는 에피택셜 단결정 층(720)의 에피택셜 성장 전에 제거될 수 있다. 예를 들어, 단결정 실리콘 층을 얇게 하여 두께가 0.1 ㎛ 이하인 층을 형성함으로써, 잔류 붕소/수소 원자들의 대부분 또는 전부를 제거할 수 있다. 다음으로, 층 이송 프로세스를 사용하여 형성된 층의 대응하는 특성들에 실질적으로 독립적인 전기적 및/또는 다른 특성들을 단결정 물질에 제공하기 위해 단결정 실리콘 층의 후속 성장이 사용된다.
가공된 기판 구조체에 연결된 단결정 실리콘 물질의 두께를 증가시키는 것에 더하여, 에피택셜 단결정 층(720)의 전도도를 포함하는 전기적 특성은 단결정 층(122)의 그것과 다를 수 있다. 성장 중에 에피택셜 단결정 층(720)의 도핑은 붕소를 도핑함으로써 P-타입 실리콘을, 인을 도핑함으로써 N-타입 실리콘을 생성할 수 있다. 도핑되지 않은 실리콘은 절연 영역을 갖는 디바이스에 사용되는 고저항 실리콘을 제공하도록 성장될 수 있다. 절연층은 특히 RF 디바이스에서 사용될 수 있다.
에피택셜 단결정 층(720)의 격자 상수(lattice constant)는 성장 중에 조정될 수 있고, 이로써 변형된(strained) 에피택셜 물질을 생성하도록 단결정 층(122)의 격자 상수로부터 달라질 수 있다. 실리콘 이외에, 실리콘 게르마늄 등을 포함하는 다른 요소들이 변형된 층을 포함하는 층들을 제공하기 위해 에피택셜 성장될 수 있다. 또한, 결정면의 결정 방위, 예컨대, (100) 실리콘 상의 (111) 실리콘의 성장이 변형(strain)을 도입하기 위해 이용될 수 있다. 예를 들어, 버퍼층들이 에피택셜 단결정 층(720) 상에 또는 층들 사이에서 성장되어 후속 에피택셜 성장을 향상시킬 수 있다. 이들 버퍼층은 알루미늄 갈륨 나이트라이드(aluminum gallium nitride), 인듐 갈륨 나이트라이드(indium gallium nitride), 및 인듐 알루미늄 갈륨 나이트라이드(indium aluminum gallium nitride)와 같은 III-V 반도체 물질 층들, 실리콘 게르마늄(silicon germanium) 변형 층 등을 포함할 수 있다. III-V 반도체 물질 층의 변형은 원하는 물질 특성에 위해 조정될 수 있다. 부가적으로, 버퍼층 및 다른 에피택셜 층은 몰분율(mole fraction), 도펀트, 또는 극성(polarity) 등으로 분류될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에서, 단결정 층(122) 또는 에피택셜 단결정 층(720)에 존재하는 변형은 III-V 에피택셜 층을 포함하는 후속 에피택셜 층의 성장 중에 완화될 수 있다.
도 8b는 본 발명의 일 실시예에 의한 4개의 이중 에피택셜 구조를 도시하는 단순화된 개념적 평면도이다. 도 8b에 도시된 각각의 이중 에피택셜 구조는 한 세트의 비아들(824)을 포함한다. 제1 이중 에피택셜 구조(830)는 빽빽한 비아 구성을 도시한다. 제2 이중 에피 택셜 구조(840)는 분산된 비아 구성을 도시한다. 분산된 비아 구성은 디바이스의 활성 영역에서 비아들(824)을 사용하여 전하 축적을 더 많이 일으킬 수 있다. 제3 이중 에피택셜 구조(850)는 패턴 비아 구성을 도시한다. 패턴 비아 구성은 비아들(824)을 이중 에피택셜 구조(850)에 걸쳐 동일한 거리만큼 이격시킬 수 있다. 제4 이중 에피택셜 구조(860)는 횡방향 비아들(828)을 도시한다. 횡방향 비아들(828)은 이중 에피택셜 구조(860)의 에피택셜 층들에 실질적으로 평행하게 진행하고, 예를 들어, 에지(862)에서 단결정 층(122)과 접촉하도록 제조될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
상기한 바와 같이 가공된 기판은, 가공된 기판에 실질적으로 격자 매칭되고 가공된 기판의 열팽창 계수(CTE)와 실질적으로 매칭되는 CTE를 특징으로 하는 질화 갈륨 디바이스 층들이 그 위에 에피택셜 성장하게 할 수 있다. 따라서, 가공된 기판은 우수한 열 안정성 및 형상 제어를 제공할 수 있다. 가공된 기판은 또한 재사용(reuse) 능력을 갖는 웨이퍼 직경 스케일링을 가능하게 할 수 있다. 상대적으로 두껍고(예를 들어, 20 ㎛보다 큰) 고품질인 에피택셜 질화 갈륨 층이, 균열이 없고, 낮은 결함 밀도 및 낮은 에피택셜 후 보우와 응력을 특징으로 하는 가공된 기판 상에 형성될 수 있다. 전력 디바이스, 무선 주파수(RF) 디바이스, 모놀리식(monolithic) 마이크로파 집적 회로(MMIC), 디스플레이, 발광 다이오드(LED) 등과 같은 다수의 애플리케이션이 단일 플랫폼 상에 구현될 수 있다. 이러한 가공된 기판은 또한 횡형 디바이스, 종형 디바이스, 칩 스케일 패키지(Chip Scale Package: CSP) 디바이스 등과 같은 다양한 디바이스 아키텍처에 적합할 수 있다.
질화 갈륨(GaN) 및 이와 유사한 넓은 밴드갭(bandgap) 반도체 물질은 실리콘보다 우수한 물리적 특성을 제공하여, 이 물질를 기반으로 하는 전력 반도체 디바이스가 고전압 및 온도를 견딜 수 있게 한다. 이러한 특성은 또한 높은 주파수 응답, 큰 전류 밀도 및 빠른 스위칭을 가능하게 한다. 그러나 넓은 밴드갭 디바이스가 상업적으로 받아들여지기 전에, 그 신뢰성이 입증되어야 하고 더 높은 신뢰성에 대한 요구가 커지고 있다. 디바이스 및 패키지 레벨에서 보다 큰 전력 밀도를 위한 지속적인 구동은 패키지에 걸쳐 더 높은 온도 및 온도 구배라는 결과를 낳는다. CTE 매칭된 에피택셜 디바이스 층들을 형성하기 위해 가공된 기판을 사용하는 것은 후술하는 바와 같이, 넓은 밴드갭 디바이스에 공통적인 많은 열 관련 고장(failure) 메커니즘을 완화시킬 수 있다.
질화 갈륨(GaN) 기반의 고전자 이동도 트랜지스터(high electron mobility transistors: HEMTs)와 같은 화합물(compound) 반도체 디바이스는 깊은 포화 상태(saturation)로 구동되는 동안 높은 전기장 및 고전류(예를 들어, 큰 신호 RF)에 노출될 수 있다. 컨택트 열화, 역 압전(inverse piezoelectric) 효과, 고온 전자(hot electron) 효과, 및 자체 발열(self-heating)은 통상적인 문제들 중 일부이다. 예를 들어, 쇼트키(Schottky) 및 옴 접촉은 접촉 저항의 증가를 나타낼 수 있고 약 300 ℃ 이상의 온도에서 패시베이션(passivation) 균열을 나타낼 수 있다. 게이트 메탈 스택 내에서의 확산(inter- diffusion)과 금속 층으로의 갈륨 확산(out-diffusion)이 일어날 수 있다. 고온 전자 효과는 큰 전계(electric field)에서 가속된 전자가 매우 높은 운동 에너지를 얻을 때 발생할 수 있다. 고온 전자 효과는 알루미늄 갈륨 나이트라이드(AlGaN) 층 내에서, AlGaN/GaN 인터페이스에서, 패시베이션(passivation) 층/GaN 캡 층 인터페이스에서, 그리고 버퍼층 내에서 트랩(trap) 형성을 야기할 수 있다.
트랩 형성은 전류 붕괴(current collapse) 및 게이트 지연(gate lag)을 유발할 수 있으며, 그에 따라 트랜스컨덕턴스(transconductance) 및 포화 드레인(drain) 전류의 가역적인 저하를 초래할 수 있다. 드레인 전압 또는 게이트 전압이 갑자기 변하더라도 느린 전류 과도(current transient)가 관찰된다. 드레인-소스 전압이 펄스화될 때 드레인 전류의 느린 과도 응답을 게이트-소스 전압의 경우 드레인 지연 또는 게이트 지연이라고 부른다. 펄스 내의 전압이 대기 바이어스(quiescent bias) 포인트보다 높으면, 버퍼 트랩들이 자유 전하(free charge)를 포획한다. 이 현상은 펄스 길이에 비해 매우 빠르다. 펄스 내의 전압이 대기 바이어스 포인트보다 낮으면, 트랩들이 그들의 전하를 방출한다. 이 프로세스는 매우 느릴 수 있고, 수초 내에 완료될 수도 있다. 자유 캐리어들(free carriers)이 포획되고 방출될 때, 이들은 즉각적으로 출력 전류에 기여하지 않는다. 이 현상은 전류 과도 현상의 기원에 있다.
드레인 지연과 게이트 지연의 복합 효과는 전류 붕괴(2 차원 전자 가스 [2-DEG] 밀도의 감소)를 유도한다. 버퍼 트랩으로 인한 게이트 지연은 버퍼층의 딥 억셉터(deep acceptor) 밀도가 높을수록 더 두드러진다. 역 압전 효과는 게이트에 높은 역 바이어스가 결정학적(crystallographic) 결함 생성을 유발할 때 발생할 수 있다. 특정 임계 전압을 초과하면, 디바이스에 비가역적인 손상이 발생할 수 있고, 이는 결함을 통한 누설(leakage) 경로를 제공할 수 있다. 고전력 응력(high power stress) 하에서는 자체 발열이 발생할 수 있고 열 응력-변형을 초래할 수 있다. 화합물 반도체 디바이스는 게이트 금속화(metallization) 및 컨택트, 표면과 인터페이스에서의 열화와 같은 전계 구동 저하(electric field driven degradation)를 겪을 수도 있다. 게이트 열화는 누설 전류 및 절연 파괴(dielectric breakdown)의 증가를 유발할 수 있다.
고온 역 바이어스(High Temperature Reverse Bias: HTRB) 테스트는 전력 디바이스에 대한 가장 일반적인 신뢰성 테스트 중 하나이다. HTRB 테스트는 높은 드레인-소스 바이어스 하에서 장기(long-term) 안정성을 평가한다. HTRB 테스트는 바이어스된 동작 조건을 사용하여 열적으로 활성화되는 고장 메커니즘을 가속화하도록 되어 있다. HTRB 테스트 동안, 디바이스 샘플은 장시간(예컨대, 1,000 시간)에 걸쳐 최대 정격 접합 온도(maximum rated junction temperature)에 가까운 주변 온도에서 최대 정격 역 항복 전압(reverse breakdown voltage) 또는 그보다 약간 적은 전압으로 응력을 받는다. 이 테스트의 고온은 반응 속도의 온도 의존성을 나타내는 아레니우스(Arrhenius) 방정식에 따라 고장 메커니즘을 가속화한다. HTRB 테스트 중에 엽렬(delamination), 포핑(popping), 디바이스 블로우업(blow-up), 및 다른 기계적 문제가 발생할 수 있다.
MOSFET의 공통 고장 메커니즘인 시간 의존 절연 파괴(time-dependent dielectric breakdown: TDDB)와 유사한 고장 메커니즘은 GaN 전력 디바이스와 같은 넓은 밴드갭 반도체 디바이스의 게이트 유전체에서도 관찰된다. TDDB는 (강한 전기장으로 인한 즉각적인 파괴와 달리) 상대적으로 낮은 전기장의 장시간 인가로 인해 게이트 유전체가 파괴될 때 발생한다. 또한 온도 사이클링(temperature cycling: TMCL) 중의 고장은 패키지 응력, 본드 패드 금속화, 몰드 컴파운드(mold compound), 수분 민감도, 및 다른 패키지 레벨 문제와 관련될 수 있다.
상기한 바와 같이, 가공된 기판은 그 위에 성장된 에피택셜 GaN 디바이스 층의 CTE와 매칭되는 CTE를 가질 수 있다. 에피택셜 GaN 디바이스 층은 또한 가공된 기판에 격자 매칭될 수 있다. 따라서, 에피택셜 GaN 디바이스 층은 낮은 결함 밀도 및 더 높은 품질을 가질 수 있다. 상대적으로 두꺼운 드리프트(drift) 영역은 에피택셜 성장에 의해 형성될 수 있다. 또한, 대구경(large diameter) 웨이퍼가 가공된 기판으로부터 제조될 수 있고, 이에 의해 제조 비용이 낮아진다. 가공된 기판은 디바이스 신뢰성을 향상시킬 수 있다. 예를 들어, 에피택셜 GaN 디바이스의 CTE와 매칭되는 CTE를 갖는 것은 열 응력을 완화하는데 도움이 될 수 있고, 이는 디바이스 신뢰성의 중요한 요소이다. 열 응력에 관련된 디바이스 고장은 열적으로 활성화된 드레인-소스 파괴, 펀치 스루(punch through) 효과, 채널을 통한 파괴, 버퍼층을 통한 파괴를 포함할 수 있다. 자체 발열도 감소될 수 있다. 또한, 결함 밀도가 낮은 고품질 에피택셜 GaN 층은, 일부 결함이 전압 응력으로 활성화되고 측방향 누설 및 종방향 누설에 기여할 수 있으므로, 디바이스 신뢰성을 향상시키는데 도움이 될 수 있다. 고품질 에피택셜 GaN 층은 또한 필드 분포 및 전위 밀도에 영향을 줄 수 있는 국부적인 비화학량론적(non-stoichiometric) 영역과 같은 문제를 해결할 수 있다.
기존의 실리콘 기반 MOSFET 기술은 성능 및 스위칭 속도의 물리적 한계에 거의 도달하고 있다. 횡형 GaN 기반 고전자 이동성 트랜지스터(HEMT)는 태양광 인버터, 콤팩트 전원(compact power supply: PFC), 스위치 모드 전원(switch-mode power supply: SMPS), 모터 드라이브, RF 전력 증폭기, 고체 상태 조명(solid state lighting: SSL), 스마트 그리드, 및 자동차 모터 드라이브 시스템과 같은 중저(medium to low) 전력 시스템에서 실리콘 기반 MOSFET 영역을 넘어서는 기회를 제공한다. 횡형 GaN 기반 HEMT는 많은 다른 장점들 중에서도 고효율, 고주파 동작, 및 낮은 스위칭 및 전도 손실(conduction loss)을 제공할 수 있다.
도 9는 본 발명의 일 실시예에 의한 가공된 기판(910) 상에 형성된 전력 디바이스(900)를 도시하는 단순화된 개념적 단면도이다. 전력 디바이스(900)는 공핍(depletion) 모드(정상적으로 ON) HEMT로서 기능할 수 있다. 전력 디바이스(900)는 가공된 기판(910)을 포함한다. 몇몇 실시예에서, 도 1, 도 3 및 도 4를 참조하여 상기한 바와 같이, 가공된 기판(910)은 다결정성 세라믹 코어, 상기 다결정 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층에 연결된 실질적으로 단결정인 층을 포함한다. 일 실시예에 의하면, 가공된 기판(910)은 상기 본딩층에 연결된 실질적으로 단결정인 층(912)을 더 포함할 수 있다. 예를 들어, 실질적으로 단결정인 층(912)은 실질적으로 단결정성 실리콘 단일 층을 포함할 수 있다. 몇몇 실시예에서, 가공된 기판(910)은 실질적으로 단결정인 GaN 기반 물질을 포함하는 에피택셜 디바이스 층의 형성을 용이하게 하기 위해 실질적으로 단결정인 층(912)에 연결된 핵생성(nucleation) 층(914)을 더 포함할 수 있다. 몇몇 실시예에서, 핵생성 층(914)은 주변 층들과 동일하거나, 더 작거나, 또는 더 큰 수준으로에서 도핑될 수 있다. 다른 실시예에서, 핵생성 층의 조성(composition)은 소정의 조성을 갖도록 설계되고 구현될 수 있다.
다른 실시예에서, 기판(910)의 다결정성 세라믹 코어는 질화 알루미늄을 포함한다. 몇몇 실시예에서, 도 1을 참조하여 상기한 바와 같이, 기판(910)은 제1 부착층에 연결된 전도층 및 상기 전도층에 연결된 제2 부착층을 더 포함할 수 있고, 상기 전도층 및 제2 부착층은 상기 제1 부착층과 배리어 층 사이에 배치된다. 몇몇 실시예에서, 제1 부착층은 제1 테트라에틸 오소실리케이트(TEOS) 산화물 층을 포함할 수 있고, 제2 부착층은 제2 TEOS 산화물 층을 포함할 수 있다. 배리어 층은 실리콘 질화물 층을 포함할 수 있다. 전도층은 폴리실리콘 층을 포함할 수 있다.
일 실시예에 의하면, 전력 디바이스(900)는 핵생성 층(914)에 연결된 버퍼층(920)(예를 들어, 질화 갈륨(GaN) 버퍼층) 및 실질적으로 단결정인 층(912)을 더 포함한다. 버퍼층(920)은 핵생성 층(914) 또는 실질적으로 단결정인 층(912) 상에 에피택셜 성장에 의해 형성될 수 있다. 일 실시예에 의하면, 버퍼층(920)은 약 20 마이크론보다 큰 두께를 가질 수 있다. 몇몇 실시예들에서, 버퍼층(920)은 알루미늄 갈륨 나이트라이드(즉, AlxGa1-xN) 버퍼층으로 대체될 수 있거나 또는 GaN 및 AlGaN 층들의 조합일 수 있다. 몇몇 실시예들에서, GaN 층들로서 논의된 층들은 AlxGa1-xN 층들로 대체될 수 있음에 유의한다. 일 예로서, 버퍼층(920)은 제1 세트의 몰분율을 갖는 AlxGa1-xN으로 대체될 수 있고, 배리어 층(932)은 제2 세트의 몰분율을 갖는 AlxGa1-xN일 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
더 두꺼운 버퍼층은 전력 디바이스(900)에 더 낮은 누설 전류와 더 높은 항복 전압을 제공할 수 있다. 몇몇 실시예에서, 버퍼층(920)은 복수의 층들을 포함할 수 있다. 예를 들어, 버퍼층(920)은 질화 알루미늄 층, 알루미늄 갈륨 나이트라이드, 및 질화 갈륨 층을 포함할 수 있다. 몇몇 실시예에서, 버퍼층(920)은 각각이 약 2 내지 3 nm의 두께를 갖는 150개의 층들만큼 많은 초격자(superlattice)들을 포함할 수 있다. 초격자는 주기적인 에피택셜 성장에 의해 제조된 인공 격자이다. 주기적인 초격자는 두 개의 반도체의 교호적인(alternate) 층들을 서로 겹치게 성장시킴으로써 구현되며, 각각의 반도체는 매번 같은 두께와 몰분율로 성장된다. 본 발명의 몇몇 실시예에 의하면, 다른 버퍼층 설계 대신 초격자를 사용하는 이점은, 예를 들어, 채널 영역 위로 AlGaN/GaN 초격자 층을 성장시킴으로써 초격자가 시트 저항을 감소시킬 수 있고, 헤테로 인터페이스(또는 이종 계면)에서 전위 장벽 높이를 감소시킬 수 있다는 것이다. 다른 실시예에서, 초격자는 헤테로 인테페이스에서 전위 장벽 높이를 감소시키지 않는다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
일 실시예에 의하면, 전력 디바이스(900)는 버퍼층(920)에 연결된 채널 영역(930)을 더 포함한다. 채널 영역(930)은 제1 단부(924), 제2 단부(926), 및 제1 단부와 제2 단부 사이에 배치된 중앙부(928)를 갖는다. 채널 영역(930)의 중앙부는 채널 영역 배리어 층을 포함할 수 있다. 몇몇 실시예에서, 채널 영역 배리어 층은 버퍼층(920)에 연결된 배리어 층(932)(예를 들어, 알루미늄 갈륨 나이트라이드(AlxGa1-xN) 배리어 층)과 배리어 층(932)에 연결된 캡 층(934)(예를 들어, 질화 갈륨 캡 층)일 수 있다. 캡 층은 쇼트키(Schottky) 컨택트를 통한 역 누설을 감소시키고 피크 전계를 감소시키는데 도움을 준다. 또한, 프로세싱 중에 배리어 층(932)을 보호하고 질소 가스 제거를 방지한다. 또한, 캡 층(934)은 증가된 이득, 증가된 전력 부가 효율, 및 개선된 DC 안정성과 같은 디바이스 성능에 긍정적인 영향을 미친다.
전력 디바이스(900)는 채널 영역(930)의 제1 단부에 배치된 소스 컨택트(940), 채널 영역 (930)의 제2 단부에 배치된 드레인 컨택트(950), 및 캡 층(934)에 연결되고 채널 영역(930)의 중앙부에 배치된 게이트 컨택트(960)를 더 포함한다. 몇몇 실시예에서, 비아(902)는 전력 디바이스 내의 기생 전하를 제거하기 위해 소스 컨택트(940)를 단결정 층(912)에 접속시킬 수 있다. 전도성 실리콘 기판을 통해 후면 컨택트를 이용할 수 있는 실리콘 상 GaN과 달리, 가공된 절연 기판을 이용하는 본 발명의 실시예는 비아(902)와 같은 비아들을 이용하여 단결정 층(912)에 전기적 접속을 제공할 수 있다. 본 발명의 실시예들에 의하면, 배리어 층(932)과 캡 층(934)은 에피택셜 성장에 의해 형성된다. 도 9에 도시된 바와 같이, 작동시, 버퍼층(920)과 배리어 층(932) 사이의 인터페이스에서 버퍼층(920) 내에 2차원 전자 가스(two-dimensional electron gas: 2DEG)(936)의 얇은 층이 형성될 수있다. 버퍼층(920)이 도핑되지 않기 때문에, 이 2차원 전자 가스의 얇은 층(936) 내의 전자들은 불순물과 충돌하지 않고 신속하게 이동할 수 있다. 이는 채널(938)에 매우 낮은 저항, 즉, 매우 높은 전자 이동성을 부여할 수 있다.
몇몇 실시예에서, 전력 디바이스(900)는 캡 층(934)을 덮는 패시베이션 층(970)을 더 포함할 수 있다. 패시베이션 층(970)은 실리콘 질화물 또는 다른 절연 물질을 포함할 수 있다. 전력 디바이스(900)는 또한 소스 전극을 형성하는 소스 컨택트(940)에 전기적으로 접속하는 제1 필드 플레이트 금속(980) 및 드레인 전극을 형성하는 드레인 컨택트(950) 상에 배치된 제2 금속(990)을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 의한 가공된 기판 상에 횡형 전력 디바이스를 제조하는 방법(1000)을 도시하는 단순화된 흐름도이다. 일 실시예에 의하면 방법(1000)은, 1010에서, 다결정성 세라믹 코어를 제공하는 단계, 상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계, 상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계, 상기 배리어 층 위에 본딩층을 형성하는 단계, 및 실질적으로 단결정인 층을 상기 본딩층에 결합시키는 단계에 의해 기판을 형성하는 단계를 포함한다.
방법(1000)은 또한 1012에서, 기판 상에 에피택셜 버퍼층(예를 들어, 질화 갈륨(GaN) 버퍼층)을 형성하는 단계; 및 1014에서, 버퍼층 위에 에피택셜 배리어 층(예를 들어, 알루미늄 갈륨 나이트라이드(AlxGa1-xN) 배리어 층)을 형성하는 단계 및 상기 배리어 층 위에 에피택셜 캡 층(예를 들어, 질화 갈륨 캡 층)을 형성하는 단계에 의해 상기 버퍼층 위에 채널 영역을 형성하는 단계를 포함한다. 상기 채널 영역은 제1 단부와 제2 단부, 및 상기 제1 단부와 제2 단부 사이의 중앙부를 갖는다.
방법(1000)은 1016에서 상기 채널 영역의 제1 단부에 소스 컨택트를 형성하는 단계; 1018에서 상기 채널 영역의 제2 단부에 드레인 컨택트를 형성하는 단계; 및 1020에서 상기 채널 영역의 중앙부에서 캡 층 위에 게이트 컨택트를 형성하는 단계를 포함한다.
도 10에 도시된 특정 단계들은 본 발명의 다른 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공함을 이해해야 한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 위에서 설명된 단계들을 다른 순서로 수행할 수 있다. 또한, 도 10에 도시된 개별 단계는 그 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라 추가적인 단계가 부가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 11a는 본 발명의 다른 실시예에 의한 가공된 기판 상에 형성된 횡형 전력 디바이스(1100)를 도시하는 단순화된 개념적 단면도이다. 전력 디바이스(1100)는 채널 영역(1130)에서 리세스(1136)를 사용하여 강화(enhancement) 모드(정상적으로 OFF) HEMT로서 기능할 수 있다. 전력 디바이스(1100)는 가공된 기판(1110)을 포함한다. 몇몇 실시예에서, 도 1, 도 3, 및 도 4를 참조하여 상기한 바와 같이, 가공된 기판(1110)은 다결정성 세라믹 코어, 상기 다결정 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층에 연결된 실질적으로 단결정인 층을 포함한다. 몇몇 실시예에서, 가공된 기판(1110)은 상기 본딩층에 연결된 실질적으로 단결정인 층(1112)을 더 포함할 수 있다. 예를 들어, 실질적으로 단결정인 층(1112)은 실질적으로 단결정성인 실리콘을 포함할 수 있다. 몇몇 실시예에서, 가공된 기판(1110)은 에피택셜 디바이스 층들의 형성을 용이하게 하기 위해 실질적으로 단결정인 층(1112)에 연결된 핵생성 층(도시는 생략)을 더 포함할 수 있다.
일 실시예에서, 기판(1110)의 다결정성 세라믹 코어는 질화 알루미늄을 포함한다. 몇몇 실시예에서, 도 1을 참조하여 상기한 바와 같이, 기판(1110)은 제1 부착층에 연결된 전도층 및 상기 전도층에 연결된 제2 부착층을 더 포함할 수 있고, 상기 전도층 및 제2 부착층은 상기 제1 부착층과 배리어 층 사이에 배치된다. 몇몇 실시예에서, 제1 부착층은 제1 테트라에틸 오소실리케이트(TEOS) 산화물 층을 포함할 수 있고, 제2 부착층은 제2 TEOS 산화물 층을 포함할 수 있다. 배리어 층은 실리콘 질화물 층을 포함할 수 있다. 전도층은 폴리실리콘 층을 포함할 수 있다.
일 실시예에 의하면, 전력 디바이스(1100)는 실질적으로 단결정인 층(1112)에 연결된 버퍼층(1120)(예를 들어, 질화 갈륨(GaN) 버퍼층)을 더 포함한다. 버퍼층(1120)은 실질적으로 단결정인 층(1112) 상에 에피택셜 성장에 의해 형성될 수 있다. 일 실시예에 의하면, 버퍼층(1120)은 약 20 마이크론보다 큰 두께를 가질 수 있다. 더 두꺼운 버퍼 층은 전력 디바이스(1100)에 더 낮은 누설 전류 및 더 높은 항복 전압을 제공할 수 있다. 몇몇 실시예에서, 버퍼층(1120)은 복수의 층을 포함할 수 있다. 예를 들어, 버퍼층(1120)은 질화 알루미늄 층, 알루미늄 갈륨 나이트라이드, 및 질화 갈륨 층을 포함하는 초격자일 수 있다. 버퍼층(1120)의 성장을 위한 프로세스에서 하나 또는 그 이상의 핵생성 층이 이용될 수 있음을 이해할 수 있다.
일 실시예에 의하면, 전력 디바이스(1100)는 버퍼층(1120)에 연결된 채널 영역(1130)을 더 포함한다. 채널 영역(1130)은 제1 단부(1124), 제2 단부(1126), 및 제1 단부(1124)와 제2 단부(1126) 사이에 배치된 중앙부(1128)를 갖는다. 채널 영역(1130)의 중앙부는 에피택셜 채널 영역 배리어 층을 포함할 수 있다. 몇몇 실시예에서, 에피택셜 채널 영역 배리어 층은 버퍼층(1120)에 연결된 배리어 층(1132)(예를 들어, 알루미늄 갈륨 나이트라이드(AlxGa1-xN) 배리어 층)일 수 있다. 본 발명의 실시예들에 의하면, 배리어 층(1132)은 에피택셜 성장에 의해 형성된다. 배리어 층(1132)은 채널 영역(1130)의 중앙부에 리세스(1136)를 포함한다. 상기 리세스는 에칭 또는 다른 적절한 기술을 사용하여 배리어 층(1132)의 일부를 제거함으로써 형성될 수 있다. 전력 디바이스(1100)는 리세스 내에 배치되고 배리어 층(1132)에 연결된 절연층(1134)을 더 포함한다.
전력 디바이스(1100)는 채널 영역(1130)의 제1 단부에 배치된 소스 컨택트(1140), 채널 영역(1130)의 제2 단부에 배치된 드레인 컨택트(1150), 및 절연층(1134)에 연결되고 채널 영역(1130)의 중앙부에 배치된 게이트 컨택트(1160)를 더 포함한다. 몇몇 실시예에서는, 전력 디바이스(1100)의 기생 전하를 제거하기 위해 소스 컨택트(1140)를 단결정 층(1112)에 접속시키는데 비아(1102)가 사용될 수 있다. 도 11에 도시된 바와 같이, 2차원 전자 가스(2DEG)의 얇은 층(1138)이 버퍼층(1120)과 배리어 층(1132) 사이의 인터페이스에서 버퍼층(1120)에 형성될 수 있다. 버퍼층(1120)이 도핑되지 않기 때문에, 이 2DEG의 얇은 층(1138)의 전자는 불순물과 충돌하지 않고 신속하게 이동할 수 있다. 이는 채널 영역(1130)에 매우 낮은 저항, 즉 매우 높은 전자 이동성을 부여할 수 있다. 공핍 모드(정상적으로 OFF)에서, 리세스(1136) 및 절연층(1134)은 게이트 전압이 0일 때 2DEG의 일부를 차단한다.
몇몇 실시예에서, 버퍼층(1120)은 알루미늄 갈륨 나이트라이드(AlGaN) 버퍼층으로서 구현될 수 있다. AlGaN 버퍼층은 다수의 층들을 포함할 수 있다. AlxGa1-xN 버퍼층을 사용하는 전력 디바이스는 가공된 기판으로부터 연장되는 제1의 소정 몰분율(x) 및 소스, 게이트 및 드레인 컨택트 부근에서 제2의 소정 몰분율(x)을 갖는 AlxGa1-xN 버퍼층을 제조함으로써 채널 영역(1130)을 도입할 수 있다. 제1의 소정 몰분율(x)은 원하는 캐리어 구속(confinement)을 제공하기 위해 낮을 수 있고, 예를 들어, 10% 미만일 수 있다. 다른 실시예에서, 알루미늄 몰분율(x)은 10% 내지 30% 범위이다. AlxGa1-xN 에피택셜 층은 절연층 또는 차단층으로서 작용하는 에피택셜 층의 저항을 더욱 증가시키기 위해 철 또는 탄소로 도핑될 수 있다. 에피택셜 버퍼층에 사용되는 물질 및 에피택셜 버퍼층의 제조에 관한 추가적인 설명은 미국 임시특허출원 제62/447,857호에 제공되고, 그 개시 내용은 모든 목적을 위해 본 명세서에 참조에 의해 편입된다.
도 11b는 본 발명의 일 실시예에 의한 가공된 기판 상에 형성된 에피택셜 게이트 구조를 갖는 횡형 전력 디바이스(1190)를 도시하는 단순화된 개념적인 단면도이다. 전력 디바이스(1190)는 제로 바이어스 하에서 채널 영역의 전하를 공핍시키기 위해 P-타입 질화 갈륨 기반 구조(1162)와 같은 에피택셜 게이트 구조를 사용함으로써 강화 모드(정상적으로 OFF) HEMT로서 기능할 수 있다. 전력 디바이스(1190)는 가공된 기판(1110)을 포함한다. 몇몇 실시예에서, 가공된 기판(1110)은 도 1, 도 3 및 도 4를 참조하여 상기한 것과 같은 요소들을 포함할 수 있다. 일 실시예에 의하면, 가공된 기판(1110)은 본딩층에 연결된 실질적으로 단결정인 층(1112)을 더 포함할 수 있다.
몇몇 실시예에서, 전력 디바이스(1190)는 실질적으로 단결정인 층(1112)에 연결된 버퍼층(1120)을 더 포함한다. 몇몇 실시예에서, 버퍼층은 또 다른 단결정 에피택셜 층, 예를 들어, AlGaN, InGaN, InAlGaN, 이들의 조합 등과 같은 다른 III-V 물질일 수 있다. 전력 디바이스(1190)는 버퍼층(1120)에 연결된 채널 영역(1130)을 포함할 수 있다. 채널 영역의 중앙부는 버퍼층(1120)에 연결된 배리어 층(1132)을 포함할 수 있다. 본 발명의 실시예에 의하면, 배리어 층(1132)은 에피택셜 성장에 의해 형성된다.
전력 디바이스(1190)는 채널 영역(1130)의 제1 단부에 배치된 소스 컨택트(1140), 채널 영역의 제2 단부에 배치된 드레인 컨택트(1150), 및 게이트 컨택트(1164)를 더 포함한다. 몇몇 실시예에서, 게이트 컨택트(1164)는 부분적으로 또는 반(semi)-오믹(ohmic) 접촉, 예를 들어, 질화 티타늄일 수 있다. 부분 오믹 게이트 컨택트(1164)는 P-타입 GaN 구조(1162)에 연결될 수 있다. 부분 오믹 게이트 컨택트(1164)는 완전 오믹 접촉이 존재하는 경우에 흐르게 될 누설 전류를 차단하도록 기능한다. P-타입 질화 갈륨 구조(1162)는 P-타입 질화 갈륨 에피택셜 층을 선택적으로 에칭함으로써 형성될 수 있다. 몇몇 실시예에서, P-타입 질화 갈륨 구조(1162)는 다수의 에피택셜 층들을 사용하여 형성될 수 있다. 다수의 에피택셜 층들을 사용할 때, 하나 또는 그 이상의 층은 배리어 층(1132)의 조성과 상이한 조성 또는 서로 다른 조성을 갖는 물질, 예를 들어, AlGaN 등의 물질을 포함할 수 있다.
변형 및 압전 특성과 같은 P-타입 질화 갈륨 구조(1162)와 연관된 특성은 누설 전류를 감소시키거나 제한하기 위해 조정될 수 있다. P-타입 질화 갈륨 구조의 각 층은 상이한 도펀트 농도를 가질 수 있다. 몇몇 실시예에서, P-타입 질화 갈륨 구조(1162)는 게이트 전압이 0일 때 채널 영역(1130)의 일부를 공핍시킨다. 공핍 영역은 전력 디바이스(1190)가 강화 모드(정상적으로 OFF) HEMT로서 기능할 수 있게 한다.
도 11c는 P-타입 질화 갈륨 구조(1162)의 분해도를 나타내는 단순화된 개념적 단면도이다. 몇몇 실시예에서, 제1 층(1170)은 제1 도펀트 농도 및/또는 물질 조성을 가질 수 있다. 제2 층(1172)은 제2 도펀트 농도 및/또는 물질 조성을 가질 수 있다. 제3 층(1174)은 제3 도펀트 농도 및/또는 물질 조성을 가질 수 있다. 가공된 기판(1110) 특유의 CTE 매칭 특성은 기존 기판 기술보다 더 두껍고 보다 복잡한 에피택셜 층의 성장을 지원할 수 있는 기판을 제공한다. 몇몇 실시예에서, 에피택셜 게이트 구조는 적어도 하나의 P-타입 질화 갈륨 에피택셜 층을 포함할 수 있다. 전력 디바이스(1190)에 대한 누설 전류는 층 특정(layer specific) 도펀트 농도 및/또는 물질 조성에 의해 제어될 수 있다. 도 11c는 3개의 에피택셜 층을 도시하지만, 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 12는 본 발명의 일 실시예에 의한 가공된 기판 상에 횡형 전력 디바이스를 제조하는 방법(1200)을 도시하는 단순화된 흐름도이다. 일 실시예에 의하면, 방법(1200)은 1210에서, 다결정성 세라믹 코어를 제공하는 단계, 상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계, 상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계, 상기 배리어 층 위에 본딩층을 형성하는 단계, 및 실질적으로 단결정인 층을 상기 본딩층에 결합시키는 단계에 의해 기판을 형성하는 단계를 포함한다.
방법(1200)은 1212에서 기판 상에 에피택셜 버퍼층(예를 들어, 질화 갈륨(GaN) 버퍼층)을 형성하는 단계; 및 1214에서 상기 버퍼층 위에 에피택셜 배리어 층(예를 들어, 알루미늄 갈륨 나이트라이드(AlxGa1-xN) 배리어 층)을 형성함으로써 상기 버퍼층 위에 채널 영역을 형성하는 단계를 포함한다. 상기 채널 영역은 제1 단부와 제2 단부, 및 상기 제1 단부와 제2 단부 사이의 중앙부를 갖는다. 일 실시예에 의하면, 방법(1200)은 1216에서 채널 영역의 중앙부에서 배리어 층에 리세스를 형성하는 단계; 및 1218에서 리세스 내에 절연층을 형성하는 단계를 더 포함한다. 상기 절연층은 배리어 층에 연결된다. 방법(1200)은, 1220에서 채널 영역의 제1 단부에 소스 컨택트를 형성하는 단계; 1222에서 채널 영역의 제2 단부에 드레인 컨택트를 형성하는 단계; 및 1224에서 채널 영역의 중앙부에서 절연층 위에 게이트 컨택트를 형성하는 단계를 더 포함한다.
도 12에 도시된 특정 단계들은 본 발명의 다른 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공함을 이해해야 한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 다른 순서로 위에서 기술된 단계들을 수행할 수 있다. 또한, 도 12에 도시된 개별 단계는 그 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라 추가 단계가 부가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
종형 디바이스(p-n 다이오드 및 HEMT)의 고전력 모듈은 많은 애플리케이션을 가질 수 있다. 예를 들어, 하이브리드 동력 시스템 및 산업용 모터에서 메인 모터를 구동하는데 사용될 수 있다. 이러한 디바이스는 고전압 및 고전류가 동시에 필요하기 때문에 특별한 어려움이 있다. 현재, 이러한 시스템은 일반적으로 SiC 기반 디바이스를 사용한다. 더 작은 풋프린트(footprint)를 제공하는 스위칭 성능으로 인해 GaN 기반 디바이스를 사용하는데 관심이 커지고 있다. 상기한 것과 같은 가공된 기판들은 CMOS 호환 Si 팹(fab)에서 대량의 GaN 기반 디바이스를 제조할 잠재력을 제공할 수 있다.
도 13은 본 발명의 일 실시예에 의한 가공된 기판 상에 형성된 종형 반도체 다이오드(1300)를 도시하는 단순화된 개념적인 단면도이다. 반도체 다이오드(1300)는 가공된 기판(1310)을 포함한다. 몇몇 실시예에서, 도 1, 도 3 및 도 4를 참조하여 상술한 바와 같이, 가공된 기판(1310)은 다결정성 세라믹 코어, 상기 다결정 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층에 연결된 실질적으로 단결정인 층을 포함할 수 있다. 일 실시예에 의하면, 가공된 기판(1310)은 본딩층에 연결된 실질적으로 단결정인 층(1312)을 더 포함할 수 있다. 예를 들어, 실질적으로 단결정인 층(1312)은 실질적으로 단결정성인 실리콘을 포함할 수 있다. 몇몇 실시예에서, 가공된 기판(1310)은 에피택셜 디바이스 층의 형성을 용이하게 하기 위해 실질적으로 단결정인 층(1312)에 연결된 핵생성 층(도시는 생략)을 더 포함할 수 있다.
일 실시예에서, 기판(1310)의 다결정성 세라믹 코어는 질화 알루미늄을 포함한다. 몇몇 실시예에서는, 도 1을 참조하여 위에서 논의한 바와 같이, 기판(1310)이 제1 부착층에 연결된 전도층 및 상기 전도층에 연결된 제2 부착층을 더 포함할 수 있고, 상기 전도층 및 제2 부착층은 상기 제1 부착층과 배리어 층 사이에 배치된다. 몇몇 실시예에서, 제1 부착층은 제1 테트라에틸 오소실리케이트(TEOS) 산화물 층을 포함할 수 있고, 제2 부착층은 제2 TEOS 산화물 층을 포함할 수 있다. 배리어 층은 실리콘 질화물 층을 포함할 수 있다. 전도층은 폴리실리콘 층을 포함할 수 있다.
일 실시예에 의하면, 반도체 다이오드(1300)는 실질적으로 단결정인 층(1312)에 연결된 버퍼층(1320)을 더 포함한다. 몇몇 실시예에서, 버퍼층(1320)은 복수의 층들을 포함하는 초격자(superlattice)일 수 있다. 예를 들어, 버퍼층(1320)은 단결정 실리콘 층에 연결된 알루미늄 질화물 층, 상기 알루미늄 질화물 층에 연결된 알루미늄 갈륨 나이트라이드 층, 및 상기 알루미늄 갈륨 나이트라이드 층에 연결된 질화 갈륨 층을 포함할 수 있다. 반도체 다이오드(1300)는 버퍼층(1320)에 연결된 반절연층(semi-insulating layer)(1330)을 더 포함한다. 일 실시예에서, 반절연층(1330)은 질화 갈륨을 포함한다.
몇몇 실시예에 의하면, 반도체 다이오드(1300)는 반절연층(1330)에 연결된 제1 N-타입 질화 갈륨 층(1342), 제1 N-타입 질화 갈륨 층(1342)에 연결된 제2 N-타입 질화 갈륨 층(1344), 및 제2 N-타입 질화 갈륨 층(1344)에 연결된 P-타입 질화 갈륨 층(1346)을 더 포함한다. 제1 N-타입 질화 갈륨 층(1342)은 P-N 다이오드의 N-영역으로서 작용할 수 있고 비교적 높은 N-타입 도핑 농도를 가질 수 있다. 제2 N-타입 질화 갈륨 층(1344)은 드리프트 영역으로서 작용할 수 있고, 제1 N-타입 질화 갈륨 층(1342)의 것에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다. P-타입 질화 갈륨 층(1346)은 P-N 다이오드의 P-영역으로서 작용할 수 있고, 상대적으로 높은 P-타입 도핑 농도를 가질 수 있다.
일 실시예에서, 제2 N-타입 질화 갈륨 층(1344)의 일부 및 P-타입 질화 갈륨 층(1346)의 일부는 제1 N-타입 질화 갈륨 층(1342)의 일부분을 노출시키기 위해 제거되어, 그 위에 캐소드(cathode) 컨택트(1370)가 형성될 수 있다. 몇몇 실시예에서, 캐소드 컨택트(1370)는 티타늄-알루미늄(Ti/Al) 합금 또는 다른 적합한 금속 물질을 포함할 수 있다. 제2 N-타입 질화 갈륨 층(1344)의 일부 및 P-타입 질화 갈륨 층(1346)의 일부는 에칭 또는 다른 적합한 기술에 의해 제거될 수 있다. 애노드 컨택트(1360)는 P-타입 질화 갈륨 층(1346)의 나머지 부분 위에 형성된다. 몇몇 실시예에서, 애노드(1360)는 니켈-백금(Ni/Pt) 합금 또는 니켈-금(Ni/Au) 합금 등을 포함할 수 있다. 반도체 다이오드(1300)는 애노드 컨택트(1360)에 연결된 제1 필드 플레이트(field plate)(1382) 및 캐소드 컨택트(1370)에 연결된 제2 필드 플레이트(1384)를 더 포함할 수 있다. 몇몇 실시예에서, 반도체 다이오드(1300)는 P-타입 질화 갈륨 층(1346) 및 제1 N-타입 질화 갈륨 층(1342)의 노출된 표면 및 제2 N-타입 질화 갈륨 층(1344)을 덮는 패시베이션 층(1390)을 더 포함할 수 있다. 패시베이션 층(1390)은 실리콘 질화물 또는 다른 절연 물질을 포함할 수 있다.
몇몇 실시예에서, 제2 N-타입 질화 갈륨 층(1344)은 약 20 ㎛보다 큰 두께를 가질 수 있다. 가공된 기판(1310) 특유의 CTE 매칭 특성은 낮은 전위 밀도를 갖는 상대적으로 두꺼운 드리프트 영역을 디포짓하는 능력을 제공하여 반도체 다이오드(1300)에 다른 많은 장점들 뿐만 아니라 낮은 누설 전류 및 훨씬 더 높은 항복 전압을 제공할 수 있다.
도 14는 본 발명의 일 실시예에 의한 가공된 기판 상에 종형 반도체 다이오드를 제조하는 방법(1400)을 도시하는 단순화된 흐름도이다. 방법(1400)은 1410에서, 다결정성 세라믹 코어를 제공하는 단계, 상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계, 상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계, 상기 배리어 층 위에 본딩층을 형성하는 단계, 및 실질적으로 단결정인 층을 상기 본딩층에 결합시키는 단계에 의해 기판을 형성하는 단계를 포함한다.
상기 방법(1400)은, 1412에서 상기 단결정 실리콘 층 위에 버퍼층을 형성하는 단계; 및 1414에서 상기 버퍼층 위에 반절연층을 형성하는 단계를 더 포함한다. 방법(1400)은, 1416에서 상기 반절연층 위에 제1 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계; 1418에서 상기 제1 에피택셜 N-타입 질화 갈륨 층 위에 제2 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계; 및 1420에서 상기 제2 에피택셜 N-타입 질화 갈륨 층 위에 에피택셜 P-타입 질화 갈륨 층을 형성하는 단계를 더 포함한다. 몇몇 실시예에 의하면, 상기 제1 N-타입 질화 갈륨 층은 제1 도핑 농도를 갖는다. 상기 제2 에피택셜 N-타입 질화 갈륨 층은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는다.
몇몇 실시예에 의하면, 방법(1400)은 1422에서, 제2 에피택셜 N-타입 질화 갈륨 층의 일부 및 에피택셜 P-타입 질화 갈륨 층의 일부를 제거하여 제1 에피택셜 N-타입 질화 갈륨 층의 일부를 노출시키는 단계를 더 포함한다. 상기 방법(1400)은, 1424에서 에피택셜 P-타입 질화 갈륨 층의 나머지 부분 위에 애노드 컨택트를 형성하는 단계; 및 1426에서 제1 에피택셜 N-타입 질화 갈륨 층의 노출된 부분 위에 캐소드 컨택트를 형성하는 단계를 더 포함한다.
도 14에 도시된 특정 단계들은 본 발명의 다른 실시예에 의하여 가공된 기판을 제조하는 특정 방법을 제공한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 위에서 기술된 단계들을 다른 순서로 수행될 수 있다. 또한, 도 14에 도시된 개별 단계는 그 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라서는 추가 단계가 부가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 15는 본 발명의 다른 실시예에 의한 가공된 기판 상에 형성된 종형 반도체 다이오드(1500)를 도시하는 단순화된 개념적인 단면도이다. 종형 반도체 다이오드는 Ti/Al 물질을 포함할 수 있는 캐소드 컨택트(1570)에 연결된 제1 N-타입 질화 갈륨 층(1542), 제1 N-타입 질화 갈륨 층(1542)에 연결된 제2 N-타입 질화 갈륨 층(1544), 및 제2 N-타입 질화 갈륨 층(1544)에 연결된 P-타입 질화 갈륨 층(1546)을 포함할 수 있다. 제1 N-타입 질화 갈륨 층은 P-N 다이오드의 N-영역으로서 작용할 수 있고 비교적 높은 N-타입 도핑 농도를 가질 수 있다. 제2 N-타입 질화 갈륨 층(1544)은 드리프트 영역으로서 작용할 수 있고, 제1 N-타입 질화 갈륨 층(1542)의 것에 비해 상대적으로 낮은 도핑 농도를 가질 수 있다. P-타입 질화 갈륨 층(1546)은 P-N 다이오드의 P-영역으로서 작용할 수 있고, 상대적으로 높은 P-타입 도핑 농도를 가질 수 있다. 몇몇 실시예에서, 제1 N-타입 질화 갈륨 층(1542), P-타입 질화 갈륨 층(1546), 및 제2 N-타입 질화 갈륨 층(1544)은 에피택셜 층을 사용하여 성장될 수 있다. 에피택셜 층들은 도 1, 도 3 및 도 4를 참조하여 위에서 기술한 바와 같이 가공된 기판 상에 성장될 수 있다. 에피택셜 층들은 두께가 적어도 10 ㎛이고 직경이 6인치일 수 있다.
종형 반도체 다이오드(1500)는 P-N 다이오드가 형성된 후에 기판(1310), 버퍼층(1320) 및 반절연층(1330)이 제거되는 것을 제외하고는 반도체 다이오드(1300)와 유사하며, 웨이퍼의 양 반대편에 애노드(1560) 및 캐소드(1584)를 갖는 "진정한" 종형 디바이스 구조를 생성한다. 대안적인 실시예에서, 컨택트 윈도우를 형성하기 위해 기판(1310), 버퍼층(1320), 및 반절연층(1330)의 일부가 제거된다. 컨택트 윈도우는 웨이퍼의 대향 면 상에 애노드(1560) 및 캐소드(1584)를 갖는 종형 디바이스 구조를 생성하는데 사용될 수 있다.
몇몇 실시예에서, 도 13에 도시된 구조로부터 가공된 기판(1310), 버퍼층(1320) 및 반절연층(1330)을 제거함으로써 종형 반도체 다이오드(1500)의 열 저항을 낮출 수 있다. 몇몇 실시예에서, 종형 반도체 다이오드(1500)는 캐소드 전기 컨택트로서 작용할 수 있는 구리로 이동될 수 있다. 도금된(plated) 구리는 또한 종형 반도체 다이오드(1500)를 위한 열 싱크(heatsink)로서 작용할 수 있다. 구리는 30 ㎛ 두께일 수 있고, 제1 N-타입 질화 갈륨 층(1542), 제2 N-타입 질화 갈륨 층(1544), 및 P-타입 질화 갈륨 층(1546)의 조합의 두께는 150 ㎛ 이하일 수 있다. 이 실시예에서, 종형 반도체 다이오드의 열 저항은 0.2 K×mm2/W 이하일 수 있다. 이 실시예에서, 열 저항은 질화 갈륨 기판 위의 에피택셜 질화 갈륨 층을 사용하여 형성된 다이오드보다 4배 더 낮을 수 있다.
다른 실시예에서, 제1 N-타입 질화 갈륨 층(1542)에 전기적 접속을 제공하여 열 저항을 개선하고 그리고/또는 캐소드 전기 컨택트(1584)를 제공하기 위해 디포짓된 다이아몬드 층이 형성될 수 있다. 디포짓된 다이아몬드 층을 형성하기 위해 화학 기상 증착(chemical vapor deposition)이 사용될 수 있다. 디포짓된 다이아몬드 층은 N-타입 다이아몬드 층을 형성하도록 도핑될 수 있다. 디포짓된 다이아몬드 층은 전력 디바이스용 열 싱크일 수 있다. 몇몇 실시예에서, 디포짓된 다이아몬드 층은 20 ㎛ 내지 50 ㎛ 두께일 수 있다. 캐소드 전기 컨택트를 형성하기 위해 구리와 디포짓된 다이아몬드 층을 포함하는 물질들의 조합이 사용될 수 있다.
몇몇 구성에서, 기판에 근접한 에피택셜 층은 기판과의 인터페이스로부터 더 멀리에서 성장된 에피택셜 층에 비해여 더 높은 결함 발생률을 갖는다. 결함은 예를 들어 불순물, 결정 부정합(mismatch) 및 전위를 포함할 수 있다. 이러한 초기 층들의 결함은 높은 비율의 디바이스 저항의 이유가 될 수 있다. 도 13에 도시된 가공된 기판(1310)의 특유한 CTE 매칭 특성으로 인해 가공된 기판(1310)에 근접한 제1 N-타입 질화 갈륨 층(1542)이 종래의 기판 상에 성장된 에피택셜 층보다 더 두꺼울 수 있다. 몇몇 실시예에서, 가공된 기판(1310)을 제거하는 것에 더하여, 가공된 기판(1310)에 근접한 제1 N-타입 질화 갈륨 층(1542)의 층들 또한 제거될 수 있다. 몇몇 실시예에서, 캐소드 전기 컨택트(1584)는 기판 및 초기의, 더 높은 결함의 에피택셜 층들이 제거된 후에 고품질 질화 갈륨 에피택셜 층 위에 바로 형성될 수 있다.
가공된 기판을 제거하는 것은 추가적인 프로세싱 단계들을 부가하지만, 전력 처리 컨택트들이 웨이퍼의 다른 두 면 상에 형성되므로 이는 금속화를 용이하게 하고, 전류 퍼짐(spreading) 및 열 추출을 향상시키며 전기 저항을 감소시킨다. 몇몇 실시예에서는, 낮은 전기 저항을 제공하기 위해, 제1 N-타입 질화 갈륨 층(1542)이 3×1018 cm-3 내지 5×1018 cm-3 수준의 도펀트 농도를 가질 수 있다. 몇몇 실시예에서, 전기 저항은 0.1 Ohm×mm2보다 작거나 같을 수 있다. 또한, 도 13에 도시된 종형 반도체 다이오드(1300)의 경우, 애노드 컨택트(1360)가 캐소드 컨택트(1370)에 근접한 측벽에 너무 가까우면 안 될 수 있는데, 그렇지 않으면, 애노드 컨택트(1360)와 캐소드 컨택트(1370) 사이에서 항복이 있을 수 있기 때문이다. 상기 종형 반도체 다이오드(1500)는 이러한 우려를 제거한다.
도 16은 본 발명의 실시예에 의한 가공된 기판 상에 종형 반도체 다이오드를 제조하는 방법(1600)을 도시하는 단순화된 흐름도이다. 방법(1600)은 1610에서, 다결정성 세라믹 코어를 제공하는 단계, 상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계, 상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계, 상기 배리어 층 위에 본딩층을 형성하는 단계, 및 실질적으로 단결정인 층을 상기 본딩층에 결합시키는 단계에 의해 기판을 형성하는 단계를 포함한다.
방법(1600)은, 1612에서 단결정 실리콘 층 위에 버퍼층을 형성하는 단계; 및 1614에서 상기 버퍼층 위에 반절연층을 형성하는 단계를 더 포함한다. 방법(1600)은, 1616에서 상기 반절연층 위에 제1 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계; 1618에서 상기 제1 에피택셜 N-타입 질화 갈륨 층 위에 제2 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계; 및 1620에서 상기 제2 에피택셜 N-타입 질화 갈륨 층 위에 에피택셜 P-타입 질화 갈륨 층을 형성하는 단계를 더 포함한다. 몇몇 실시예에 의하면, 제1 N-타입 질화 갈륨 층은 제1 도핑 농도를 갖는다. 제2 에피택셜 N-타입 질화 갈륨 층은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는다.
몇몇 실시예에 의하면, 방법(1600)은 1622에서 기판, 버퍼층 및 반절연층을 제거하여 제1 N-타입 질화 갈륨 층의 바닥 표면을 노출시키는 단계를 더 포함한다. 몇몇 실시예에서, 제1 N-타입 질화 갈륨 층의 초기 층들은 제거될 수 있다. 가공된 기판, 버퍼층 및 반절연층을 제거하기 위해 여러가지 기술이 사용될 수 있다. 예를 들어, 세라믹 코어 및 종형 반도체 다이오드 에피택셜 스택은 그대로 남아있는 한편 버퍼층 및 반절연층 중 하나 또는 그 이상을 에칭하기 위해 플루오르화 수소산(HF)과 같은 화학 물질이 종형 반도체 다이오드를 보유하는 웨이퍼의 측면으로 주입될 수 있다. 버퍼층 및 반절연층 중 하나 또는 그 이상을 에칭하는 것은 재사용을 위해 세라믹 코어를 보존하면서 종형 반도체 다이오드 에피택셜 스택을 가공된 기판의 나머지로부터 분리시킨다. 이 화학적 리프트 오프(lift off) 프로세스는 또한 폴리싱 프로세스를 제거함으로써 종형 반도체 다이오드 에피택셜 스택에 대한 전반적인 응력을 감소시킨다. 질화 갈륨 기판이 사용되면, 기판은 선택적으로 제거될 수 없다. 또한, 질화 갈륨 기판은 그 위에 성장된 에피택셜 층의 품질에 영향을 미치는 면 플립핑(face flipping), 잔류 응력, 취성(fragility) 및 미스컷(miscut) 면과 같은 결함을 포함한다. 질화 갈륨 기판을 사용하는 몇몇 실시예에서, 저항의 75%는 기판 내의 결함에 기인할 수 있다. 컨택트 형성을 위해 에피택셜 층을 노출시키기 위해 기판을 제거하는 본 발명의 실시예들은 그에 따라 전기 및 열 저항을 감소시킬 수 있다.
몇몇 실시예에서, 화학적 리프트 오프 프로세스를 위해 희생 층이 사용될 수 있다. 희생 층은 HF에 노출될 때 용해되기 쉬운 티타늄(Ti)과 같은 금속을 사용할 수 있다. 몇몇 실시예에서, 희생 층은 티타늄(Ti), 바나듐(V), 크롬(Cr), 탄탈룸(Ta), 텅스텐(W), 레늄(Re), 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(silicon oxynitride), 또는 이들의 조합을 포함할 수 있다. 희생 층에 더하여, 보호 층이 사용될 수 있다. 보호 층은 에피택셜 GaN 성장 중에 Ti와 같은 희생 층(200)으로부터의 물질이 GaN 에피택셜 층으로 확산되는 것을 방지할 수 있다. 기판, 버퍼층, 및 반절연층을 제거하는 것과 관련된 부가적인 설명은 미국 특허출원 제15/288,506호에 제공되며, 상기 출원의 모든 개시 내용은 모든 목적을 위해 참조에 의해 본 명세서에 편입된다. 종형 반도체 다이오드와 관련하여 기술된 기판 제거 프로세스는 본 명세서에 기재된 임의의 디바이스에 대해서 사용될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
이 방법은, 1624에서 에피택셜 P-타입 질화 갈륨 층 위에 애노드 컨택트를 형성하는 단계; 및 1626에서 제1 에피택셜 N-타입 질화 갈륨 층의 바닥 표면 상에 캐소드 컨택트를 형성하는 단계를 더 포함한다.
도 16에 도시된 특정 단계들은 본 발명의 다른 실시예에 의하여 가공된 기판을 제조하는 특정 방법을 제공한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 대안적인 실시예들은 다른 순서로 위에 기술된 단계들을 수행할 수 있다. 또한, 도 16에 도시된 개별 단계는 그 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라 추가 단계가 부가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
전력 디바이스는 가혹한 온도 조건에서 동작할 수 있다. 예를 들어, 섭씨 수백도까지 열 사이클을 겪을 수 있다. 일부 로컬 핫 포인트는 250 ℃까지 올라갈 수 있다. 열 사이클링 및 내장된 응력은 박리, 유전체의 파괴, 등과 같은 신뢰성 실패를 야기할 수 있다. 따라서, GaN 디바이스 층이 가공된 기판과 동일한 비율로 팽창 및 수축할 수 있기 때문에, 전력 디바이스의 CTE와 실질적으로 매칭되는 CTE를 특징으로 하는 가공된 기판 상에 GaN 디바이스 층을 형성하는 것은 이러한 신뢰성 실패를 제거하거나 경감시킬 수 있다.
도 17은 본 발명의 일 실시예에 의한 가공된 기판(1710) 상에 형성된 반도체 디바이스(1700)를 도시하는 단순화된 개념적 단면도이다. 반도체 디바이스(1700)는 기판(1710)을 포함한다. 몇몇 실시예에서, 도 1, 도 3 및 도 4를 참조하여 위에서 기술한 바와 같이, 가공된 기판(1710)은 다결정성 세라믹 코어, 상기 다결정성 세라믹 코어에 연결된 제1 부착층, 상기 제1 부착층에 연결된 배리어 층, 상기 배리어 층에 연결된 본딩층, 및 상기 본딩층에 연결된 실질적으로 단결정인 층을 포함한다. 일 실시예에 의하면, 가공된 기판(1710)은 상기 본딩층에 연결된 실질적으로 단결정인 층을 더 포함할 수 있다. 예를 들어, 상기 실질적으로 단결정인 층은 실질적으로 단결정성인 실리콘을 포함할 수 있다.
일 실시예에서, 기판(1710)의 다결정성 세라믹 코어는 질화 알루미늄을 포함한다. 몇몇 실시예에서, 도 1을 참조하여 위에서 논의한 바와 같이, 기판(1710)은 제1 부착층에 연결된 전도층 및 상기 전도층에 연결된 제2 부착층을 더 포함할 수 있고, 상기 전도층과 제2 부착층은 제1 부착층과 배리어 층 사이에 배치된다. 몇몇 실시예에서, 제1 부착층은 제1 테트라에틸 오소실리케이트(TEOS) 산화물 층을 포함할 수 있고, 제2 부착층은 제2 TEOS 산화물 층을 포함할 수 있다. 배리어 층은 실리콘 질화물 층을 포함할 수 있다. 전도층은 폴리실리콘 층을 포함할 수 있다.
반도체 디바이스(1700)는 가공된 기판(1710) 상에 형성된 디바이스 구조체(1720)를 포함한다. 몇몇 실시예에 의하면, 디바이스 구조체(1720)는 기판(1710)의 실질적으로 단결정인 층 상에 성장된 복수의 에피택셜 질화 갈륨 기반 층들을 포함할 수 있고, 복수의 에피택셜 질화 갈륨 층들의 열팽창 계수는 기판(1710)의 열팽창 계수와 실질적으로 동일하다.
또한, 본 명세서에 기술된 실시예들 및 예들은 단지 설명의 목적을 위한 것이며, 이에 대한 다양한 수정 또는 변경이 당업자에게 제안될 것이고 이들은 본원의 사상 및 범위 그리고 첨부된 청구범위에 포함된다.

Claims (40)

  1. 전력 디바이스에 있어서,
    기판 - 상기 기판은,
    다결정성 세라믹 코어;
    상기 다결정성 세라믹 코어에 연결된 제1 부착층;
    상기 제1 부착층에 연결된 배리어 층;
    상기 배리어 층에 연결된 본딩층; 및
    상기 본딩층에 연결된 실질적으로 단결정인 층을 포함함 -;
    상기 실질적으로 단결정인 층에 연결된 버퍼층;
    상기 버퍼층에 연결된 채널 영역 - 상기 채널 영역은 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 배치된 중앙부를 포함하고, 상기 채널 영역은 상기 버퍼층에 연결된 채널 영역 배리어 층을 포함함 -;
    상기 채널 영역의 상기 제1 단부에 배치된 소스 컨택트;
    상기 채널 영역의 상기 제2 단부에 배치된 드레인 컨택트; 및
    상기 채널 영역에 연결된 게이트 컨택트
    를 포함하는 전력 디바이스.
  2. 제1항에 있어서,
    상기 채널 영역 배리어 층에 연결된 캡 층을 더 포함하고,
    상기 게이트 컨택은 상기 캡 층에 연결되고, 상기 채널 영역의 상기 중앙부에 배치되는, 전력 디바이스.
  3. 제1항에 있어서,
    상기 채널 영역 배리어 층에 연결된 절연층 - 상기 게이트 컨택트는 상기 절연층에 연결됨 -; 및
    상기 채널 영역의 상기 중앙부에 위치한 리세스 - 상기 절연층 및 상기 게이트 컨택트는 상기 리세스 내에 배치되는,
    를 더 포함하는 전력 디바이스.
  4. 제1항에 있어서,
    상기 채널 영역 배리어 층에 연결된 에피택셜 게이트 구조를 더 포함하고,
    상기 게이트 컨택트는 상기 에피택셜 게이트 구조에 연결되고 상기 채널 영역의 상기 중앙부에 배치되는, 전력 디바이스.
  5. 제4항에 있어서,
    상기 에피택셜 게이트 구조는 P-타입 질화 갈륨 에피택셜 층을 포함하는,
    전력 디바이스.
  6. 제4항에 있어서,
    상기 에피택셜 게이트 구조는 복수의 에피택셜 층들을 포함하고, 상기 복수의 에피택셜 층들 중 각각의 층은 층 특정 도펀트 농도와 연관되는,
    전력 디바이스.
  7. 제1항에 있어서,
    상기 버퍼층 및 상기 채널 영역 배리어 층은 상기 기판의 열팽창 계수(CTE)와 실질적으로 동일한 열팽창 계수를 특징으로 하는 전력 디바이스.
  8. 제1항에 있어서,
    상기 실질적으로 단결정인 층에 연결된 전도성 에피택셜 층
    을 더 포함하는 전력 디바이스.
  9. 제8항에 있어서,
    상기 소스 컨택트와 상기 전도성 에피택셜 층 및 상기 실질적으로 단결정인 층 중 적어도 하나 사이에 접속된 비아
    를 더 포함하는 전력 디바이스.
  10. 제8항에 있어서,
    상기 전도성 에피택셜 층에 연결된 후면 컨택트를 더 포함하고,
    상기 기판은 상기 전력 디바이스로부터 제거되는 전력 디바이스.
  11. 제1항에 있어서,
    상기 버퍼층은 에피택셜 성장에 의해 형성되는 전력 디바이스.
  12. 제11항에 있어서,
    상기 버퍼층은 약 20 마이크론보다 큰 두께를 갖는 전력 디바이스.
  13. 제1항에 있어서,
    상기 기판은 상기 실질적으로 단결정인 층에 연결된 핵생성 층을 더 포함하는 전력 디바이스.
  14. 전력 디바이스를 형성하는 방법에 있어서,
    기판을 형성하는 단계 -
    다결정성 세라믹 코어를 제공하는 단계;
    상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계;
    상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계;
    상기 배리어 층 위에 본딩층을 형성하는 단계; 및
    상기 본딩층에 실질적으로 단결정인 층을 결합시키는 단계에 의해 상기 기판을 형성함 -;
    상기 실질적으로 단결정인 층 위에 버퍼층을 형성하는 단계;
    에피택셜 채널 영역 배리어 층을 상기 버퍼층 위에 형성함으로써 채널 영역을 상기 버퍼층 위에 형성하는 단계 - 상기 채널 영역은 제1 단부 및 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 중앙부를 가짐 -;
    상기 채널 영역의 상기 제1 단부에 소스 컨택트를 형성하는 단계;
    상기 채널 영역의 상기 제2 단부에 드레인 컨택트를 형성하는 단계; 및
    상기 채널 영역 위에 게이트 컨택트를 형성하는 단계
    를 포함하는 전력 디바이스 형성 방법.
  15. 제14항에 있어서,
    상기 에피택셜 채널 영역 배리어 층 위에 캡 층을 형성하는 단계; 및
    상기 채널 영역의 상기 중앙부에서 상기 캡 층 위에 상기 게이트 컨택트를 형성하는 단계를 더 포함하는 전력 디바이스 형성 방법.
  16. 제14항에 있어서,
    상기 에피택셜 채널 영역 배리어 층에 리세스를 형성하는 단계;
    상기 리세스 내에 상기 에피택셜 채널 영역 배리어 층에 연결된 절연층을 형성하는 단계; 및
    상기 채널 영역의 상기 중앙부에서 상기 리세스 내의 상기 절연층 위에 상기 게이트 컨택트를 형성하는 단계
    를 더 포함하는 전력 디바이스 형성 방법.
  17. 제14항에 있어서,
    상기 채널 영역의 상기 중앙부에 상기 에피택셜 채널 영역 배리어 층에 연결되는 에피택셜 게이트 구조를 형성하는 단계; 및
    상기 채널 영역의 상기 중앙부에 상기 에피택셜 게이트 구조 위에 상기 게이트 컨택트를 형성하는 단계
    를 더 포함하는 전력 디바이스 형성 방법.
  18. 제17항에 있어서,
    상기 에피택셜 게이트 구조는 P-타입 질화 갈륨 에피택셜 층을 포함하는 전력 디바이스 형성 방법.
  19. 제17항에 있어서,
    상기 에피택셜 게이트 구조를 형성하는 단계는 복수의 에피택셜 층들을 형성하는 단계를 포함하고, 상기 복수의 에피택셜 층들의 각각의 층은 층 특정 도펀트 농도와 연관되는, 전력 디바이스 형성 방법.
  20. 제14항에 있어서,
    상기 버퍼층 및 상기 에피택셜 채널 영역 배리어 층은 상기 기판의 열팽창 계수(CTE)와 실질적으로 동일한 열팽창 계수를 특징으로 하는, 전력 디바이스 형성 방법.
  21. 반도체 다이오드에 있어서,
    기판 - 상기 기판은,
    다결정성 세라믹 코어;
    상기 다결정성 세라믹 코어에 연결된 제1 부착층;
    상기 제1 부착층에 연결된 배리어 층;
    상기 배리어 층에 연결된 본딩층; 및
    상기 본딩층에 연결된 실질적으로 단결정인 층을 포함함 -;
    상기 실질적으로 단결정인 층에 연결된 버퍼층;
    상기 버퍼층에 연결된 반절연층;
    상기 반절연층에 연결되고, 제1 도핑 농도를 갖는 제1 N-타입 질화 갈륨 층;
    상기 제1 N-타입 질화 갈륨 층에 연결되고, 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는 제2 N-타입 질화 갈륨 층;
    상기 제2 N-타입 질화 갈륨 층에 연결된 P-타입 질화 갈륨 층;
    상기 P-타입 질화 갈륨 층에 연결된 애노드 컨택트; 및
    상기 제1 N-타입 질화 갈륨 층의 일부에 연결된 캐소드 컨택트
    를 포함하는 반도체 다이오드.
  22. 제21항에 있어서,
    상기 버퍼층은,
    상기 실질적으로 단결정인 층에 연결된 질화 알루미늄 층;
    상기 질화 알루미늄 층에 연결된 알루미늄 갈륨 나이트라이드 층; 및
    상기 알루미늄 갈륨 나이트라이드 층에 연결된 질화 갈륨 층을 포함하는,
    반도체 다이오드.
  23. 제21항에 있어서,
    상기 반절연층은 질화 갈륨을 포함하는 반도체 다이오드.
  24. 제21항에 있어서,
    상기 기판은,
    상기 제1 부착층에 연결된 전도층; 및
    상기 전도층에 연결된 제2 부착층을 더 포함하고,
    상기 전도층 및 상기 제2 부착층은 상기 제1 부착층과 상기 배리어 층 사이에 배치되는, 반도체 다이오드.
  25. 제21항에 있어서,
    상기 제1 N-타입 질화 갈륨 층, 상기 제2 N-타입 질화 갈륨 층, 및 상기 P-타입 질화 갈륨 층은 에피택셜 성장에 의해 형성되는, 반도체 다이오드.
  26. 제25항에 있어서,
    상기 제2 N-타입 질화 갈륨 층은 약 20 ㎛보다 큰 두께를 갖는, 반도체 다이오드.
  27. 제25항에 있어서,
    상기 제1 N-타입 질화 갈륨 층, 상기 제2 N-타입 질화 갈륨 층, 및 상기 P-타입 질화 갈륨 층은 상기 기판의 열팽창 계수(CTE)와 실질적으로 동일한 열팽창 계수를 특징으로 하는, 반도체 다이오드.
  28. 반도체 다이오드를 형성하는 방법에 있어서,
    기판을 형성하는 단계 -
    다결정성 세라믹 코어를 제공하는 단계;
    상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계;
    상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계;
    상기 배리어 층 위에 본딩층을 형성하는 단계; 및
    실질적으로 단결정인 층을 상기 본딩층에 결합시키는 단계에 의해 상기 기판을 형성함 -;
    상기 실질적으로 단결정인 층 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 반절연층을 형성하는 단계;
    상기 반절연층 위에 제1 도핑 농도를 갖는 제1 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계;
    상기 제1 에피택셜 N-타입 질화 갈륨 층 위에 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는 제2 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계;
    상기 제2 에피택셜 N-타입 질화 갈륨 층 위에 에피택셜 P-타입 질화 갈륨 층을 형성하는 단계;
    상기 제2 에피택셜 N-타입 질화 갈륨 층의 일부 및 상기 에피택셜 P-타입 질화 갈륨 층의 일부를 제거하여 상기 제1 에피택셜 N-타입 질화 갈륨 층의 일부를 노출시키는 단계;
    상기 에피택셜 P-타입 질화 갈륨 층의 나머지 부분 위에 애노드 컨택트를 형성하는 단계; 및
    상기 제1 에피택셜 N-타입 질화 갈륨 층의 노출된 부분 위에 캐소드 컨택트를 형성하는 단계
    를 포함하는 반도체 다이오드 형성 방법.
  29. 제28항에 있어서,
    상기 기판을 형성하는 단계는,
    전도성 쉘로 상기 제1 부착 쉘을 캡슐화하는 단계; 및
    상기 전도성 쉘을 제2 부착 쉘로 캡슐화하는 단계를 더 포함하고,
    상기 배리어 층은 상기 전도성 쉘을 캡슐화하는, 반도체 다이오드 형성 방법.
  30. 제28항에 있어서,
    상기 제2 에피택셜 N-타입 질화 갈륨 층은 약 20 마이크론보다 큰 두께를 갖는, 반도체 다이오드 형성 방법.
  31. 제28항에 있어서,
    상기 제1 에피택셜 N-타입 질화 갈륨 층, 상기 제2 에피택셜 N-타입 질화 갈륨 층, 및 상기 에피택셜 P-타입 질화 갈륨 층은 상기 기판의 열팽창 계수(CTE)와 실질적으로 동일한 열팽창 계수를 특징으로 하는, 반도체 다이오드 형성 방법.
  32. 제28항에 있어서,
    상기 다결정성 세라믹 코어는 질화 알루미늄을 포함하는, 반도체 다이오드 형성 방법.
  33. 제28항에 있어서,
    상기 실질적으로 단결정인 층은 실질적으로 단결정인 실리콘 층을 포함하는, 반도체 다이오드 형성 방법.
  34. 반도체 다이오드를 형성하는 방법에 있어서,
    기판을 형성하는 방법 -
    다결정성 세라믹 코어를 제공하는 단계;
    상기 다결정성 세라믹 코어를 제1 부착 쉘로 캡슐화하는 단계;
    상기 제1 부착 쉘을 배리어 층으로 캡슐화하는 단계;
    상기 배리어 층 위에 본딩층을 형성하는 단계; 및
    실질적으로 단결정인 층을 상기 본딩층에 결합시키는 단계에 의해 상기 기판을 형성함 -;
    상기 실질적으로 단결정인 층 위에 제1 도핑 농도를 갖는 제1 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계;
    상기 제1 에피택셜 N-타입 질화 갈륨 층 위에 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는 제2 에피택셜 N-타입 질화 갈륨 층을 형성하는 단계;
    상기 제2 에피택셜 N-타입 질화 갈륨 층 위에 에피택셜 P-타입 질화 갈륨 층을 형성하는 단계;
    상기 기판의 일부를 제거하여 상기 제1 에피택셜 N-타입 질화 갈륨 층의 표면을 노출시키는 단계;
    상기 에피택셜 P-타입 질화 갈륨 층 위에 애노드 컨택트를 형성하는 단계; 및
    상기 제1 에피택셜 N-타입 질화 갈륨 층의 노출된 표면 상에 캐소드 컨택트를 형성하는 단계
    를 포함하는 반도체 다이오드 형성 방법.
  35. 제34항에 있어서,
    상기 기판의 일부를 제거하여 상기 제1 에피택셜 N-타입 질화 갈륨 층의 표면을 노출시키는 단계는, 상기 제1 에피택셜 N-타입 질화 갈륨 층의 일부를 제거하는 단계를 더 포함하는, 반도체 다이오드 형성 방법.
  36. 제34항에 있어서,
    상기 기판을 형성하는 단계는,
    상기 제1 부착 쉘을 전도성 쉘로 캡슐화하는 단계; 및
    상기 전도성 쉘을 제2 부착 쉘로 캡슐화하는 단계를 더 포함하고,
    상기 배리어 층은 상기 전도성 쉘을 캡슐화하는, 반도체 다이오드 형성 방법.
  37. 제34항에 있어서,
    상기 제2 에피택셜 N-타입 질화 갈륨 층은 약 20 마이크론보다 큰 두께를 갖는, 반도체 다이오드 형성 방법.
  38. 제34항에 있어서,
    상기 제1 에피택셜 N-타입 질화 갈륨 층, 상기 제2 에피택셜 N-타입 질화 갈륨 층, 및 상기 에피택셜 P-타입 질화 갈륨 층은, 상기 기판의 열팽창 계수(CTE)와 실질적으로 동일한 열팽창 계수를 특징으로 하는, 반도체 다이오드 형성 방법.
  39. 제34항에 있어서,
    상기 다결정성 세라믹 코어는 질화 알루미늄을 포함하는 반도체 다이오드 형성 방법.
  40. 제34항에 있어서,
    상기 실질적으로 단결정인 층은 실질적으로 단결정인 실리콘 층을 포함하는, 반도체 다이오드 형성 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510582B2 (en) * 2016-06-14 2019-12-17 QROMIS, Inc. Engineered substrate structure
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
US10395965B2 (en) 2016-08-23 2019-08-27 QROMIS, Inc. Electronic power devices integrated with an engineered substrate
US10355120B2 (en) 2017-01-18 2019-07-16 QROMIS, Inc. Gallium nitride epitaxial structures for power devices
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10734303B2 (en) * 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure
US10573516B2 (en) 2017-12-06 2020-02-25 QROMIS, Inc. Methods for integrated devices on an engineered substrate
US11011614B2 (en) * 2018-06-29 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) device and method of forming same
US10686037B2 (en) * 2018-07-19 2020-06-16 Vanguard International Semiconductor Corporation Semiconductor structure with insulating substrate and fabricating method thereof
JP6845483B2 (ja) * 2018-11-26 2021-03-17 日亜化学工業株式会社 発光素子の製造方法
TWI692869B (zh) 2019-05-03 2020-05-01 世界先進積體電路股份有限公司 基底及其製造方法
TWI708395B (zh) * 2019-05-15 2020-10-21 樂鑫材料科技股份有限公司 背晶薄膜結構、包含其之半導體裝置、及背晶薄膜結構的製造方法
CN110544689B (zh) * 2019-08-29 2021-07-20 华南理工大学 射频前端模块中有源器件和无源单晶器件及单片集成方法
US10840343B1 (en) * 2019-11-01 2020-11-17 Chih-Jen Huang Semiconductor structure for wide bandgap normally off MOSFET
US11605716B2 (en) 2019-12-17 2023-03-14 Coorstek Kk Nitride semiconductor substrate and method of manufacturing the same
JP7198195B2 (ja) * 2019-12-24 2022-12-28 クアーズテック株式会社 窒化物半導体基板
CN112331719B (zh) * 2020-04-30 2022-09-13 英诺赛科(苏州)半导体有限公司 半导体器件以及制造半导体器件的方法
TWI742828B (zh) * 2020-09-01 2021-10-11 合晶科技股份有限公司 可降低應力的氮化鎵磊晶片
CN112054056B (zh) * 2020-09-07 2023-03-10 南方科技大学 具有栅极静电防护结构的高电子迁移率晶体管及制作方法
TWI798716B (zh) * 2021-06-09 2023-04-11 合晶科技股份有限公司 基板加工方法及形成於基板上之電晶體結構
US20230122090A1 (en) * 2021-10-18 2023-04-20 Analog Devices, Inc. Electric field management in semiconductor devices
TWI812559B (zh) * 2022-12-07 2023-08-11 尼克森微電子股份有限公司 功率元件及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
US20140183442A1 (en) * 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
EP2884539A1 (en) * 2013-12-16 2015-06-17 Renesas Electronics Corporation Semiconductor device

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349834A (ja) * 1989-07-14 1991-03-04 Sumitomo Electric Ind Ltd 金を接合材とする工具及びその製造方法
US6187068B1 (en) * 1998-10-06 2001-02-13 Phoenix Crystal Corporation Composite polycrystalline diamond compact with discrete particle size areas
CN1459825A (zh) * 2002-05-20 2003-12-03 黄风义 应用于生长外延晶体的通用衬底及其制备方法
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
US6855963B1 (en) * 2003-08-29 2005-02-15 International Business Machines Corporation Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate
US7330369B2 (en) * 2004-04-06 2008-02-12 Bao Tran NANO-electronic memory array
FR2871172B1 (fr) * 2004-06-03 2006-09-22 Soitec Silicon On Insulator Support d'epitaxie hybride et son procede de fabrication
US20060025534A1 (en) * 2004-07-30 2006-02-02 Johnson Jeffery W High solids coating composition based on thermal initiated free-radical polymerization
US7326971B2 (en) * 2005-06-08 2008-02-05 Cree, Inc. Gallium nitride based high-electron mobility devices
US7364988B2 (en) * 2005-06-08 2008-04-29 Cree, Inc. Method of manufacturing gallium nitride based high-electron mobility devices
EP1858071A1 (en) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for fabricating a semiconductor on insulator type wafer and semiconductor on insulator wafer
WO2008012877A1 (fr) * 2006-07-26 2008-01-31 Fujitsu Limited DISPOSITIF À SEMI-CONDUCTEURS COMPOSÉ EMPLOYANT UN SUBSTRAT DE SiC ET PROCÉDÉ POUR PRODUIRE CELUI-CI
JP4755961B2 (ja) 2006-09-29 2011-08-24 パナソニック株式会社 窒化物半導体装置及びその製造方法
US7888746B2 (en) * 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
US7976630B2 (en) * 2008-09-11 2011-07-12 Soraa, Inc. Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
JP2010206020A (ja) * 2009-03-04 2010-09-16 Panasonic Corp 半導体装置
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP2013513944A (ja) * 2009-12-11 2013-04-22 ナショナル セミコンダクター コーポレーション ガリウム窒化物又は他の窒化物ベースの半導体デバイスの裏側応力補償
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US20110147796A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor device with metal carrier and manufacturing method
US8584354B2 (en) * 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
US8853709B2 (en) * 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
JP2014507363A (ja) * 2010-12-14 2014-03-27 ヘクサテック，インコーポレイテッド 多結晶質窒化アルミニウム焼結体の熱膨張処理、および半導体製造へのその応用
US9012939B2 (en) 2011-08-02 2015-04-21 Kabushiki Kaisha Toshiba N-type gallium-nitride layer having multiple conductive intervening layers
JP6035721B2 (ja) * 2011-09-27 2016-11-30 住友電気工業株式会社 半導体装置の製造方法
US8715890B2 (en) * 2012-01-31 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor mask blanks with a compatible stop layer
US8916483B2 (en) * 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
JP5888064B2 (ja) * 2012-03-29 2016-03-16 富士通株式会社 化合物半導体装置及びその製造方法
US8981432B2 (en) * 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
JP6330148B2 (ja) * 2013-05-24 2018-05-30 パナソニックＩｐマネジメント株式会社 半導体装置
US9230847B2 (en) * 2013-10-01 2016-01-05 Micron Technology, Inc. Engineered substrate assemblies with thermally opaque materials, and associated systems, devices, and methods
JP6251071B2 (ja) 2014-02-05 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
JP6558359B2 (ja) * 2014-02-24 2019-08-14 パナソニック株式会社 半導体装置
JP2016058693A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体装置、半導体ウェーハ、及び、半導体装置の製造方法
US10032943B2 (en) * 2015-12-18 2018-07-24 International Business Machines Corporation Device layer thin-film transfer to thermally conductive substrate
CN105789296B (zh) 2015-12-29 2019-01-25 中国电子科技集团公司第五十五研究所 一种铝镓氮化合物/氮化镓高电子迁移率晶体管
JP2017139266A (ja) * 2016-02-01 2017-08-10 株式会社東芝 複合基板、半導体装置、およびこれらの製造方法
US10290674B2 (en) * 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10655243B2 (en) * 2016-08-05 2020-05-19 QROMIS, Inc. Growth of epitaxial gallium nitride material using a thermally matched substrate
US10395965B2 (en) 2016-08-23 2019-08-27 QROMIS, Inc. Electronic power devices integrated with an engineered substrate
US10287709B2 (en) * 2017-09-26 2019-05-14 Sixpoint Materials, Inc. Seed crystal for growth of gallium nitride bulk crystal in supercritical ammonia and fabrication method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
US20140183442A1 (en) * 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
EP2884539A1 (en) * 2013-12-16 2015-06-17 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
SG10202101505UA (en) 2021-03-30
US20190122916A1 (en) 2019-04-25
US10395965B2 (en) 2019-08-27
EP3504730A4 (en) 2020-04-08
WO2018039316A1 (en) 2018-03-01
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CN109804456B (zh) 2022-12-23
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US10535547B2 (en) 2020-01-14
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KR102403038B1 (ko) 2022-05-27
US20210358795A1 (en) 2021-11-18

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