JP7059257B2 - 加工基板と統合された電子パワーデバイス - Google Patents

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Description

関連出願の相互参照
[0001]本出願は、２０１６年８月２３日に出願された米国仮特許出願第６２／３７８，３８２号の優先権を主張し、その開示はすべての目的のためにその全体が参照により本明細書に組み込まれる。
[0002]窒化ガリウム系パワーデバイスは通常、サファイア基板上にエピタキシャル成長される。サファイア基板上への窒化ガリウム系パワーデバイスの成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスに起因して、エピタキシャル成長材料は、エピタキシャル層の電子的／光学的特性に関連する均一性の低下およびメトリックの低下を含む様々な悪影響を示す可能性がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムに対する技術的な必要性がある。
[0003]本発明は、一般的には、加工基板構造上に形成されたパワーデバイスに関する。より具体的には、本発明は、エピタキシャル成長プロセスを用いてパワーデバイスを製造するのに適した方法およびシステムに関する。本明細書に記載されているように、本発明のいくつかの実施形態は、エピタキシャル成長によって基板構造上にパワーデバイスおよび半導体ダイオードを製造するための方法およびシステムに適用され、基板構造は、パワーデバイスを形成するエピタキシャル層と実質的に一致する熱膨張率（ＣＴＥ）によって特徴付けられる。方法および技術は、様々な半導体プロセス工程に適用することができる。
[0004]本発明の一実施形態によれば、パワーデバイスが提供される。パワーデバイスは、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合されたバリア層と、バリア層に結合された接合層と、接合層に結合された実質的単結晶層と、を含む基板を含む。パワーデバイスはまた、実質的単結晶層に結合されたバッファ層と、バッファ層に結合されたチャネル領域と、を含む。チャネル領域は、第１の端部、第２の端部、および第１の端部と第２の端部との間に配置された中央部分を含む。チャネル領域はまた、バッファ層に結合されたチャネル領域バリア層を含む。パワーデバイスは、チャネル領域の第１の端部に配置されたソースコンタクトと、チャネル領域の第２の端部に配置されたドレインコンタクトと、チャネル領域に結合されたゲートコンタクトと、をさらに含む。
[0005]本発明の他の実施形態によれば、パワーデバイスを形成する方法が提供される。本方法は、多結晶セラミックコアを提供するステップと、多結晶セラミックコアを第１の接着シェルで封入するステップと、第１の接着シェルをバリア層で封入するステップと、バリア層上に接合層を形成するステップと、接合層に実質的単結晶層を接合するステップと、によって基板を形成するステップを含む。本方法はまた、実質的単結晶層上にバッファ層を形成するステップと、バッファ層上にエピタキシャルチャネル領域バリア層を形成することによって、バッファ層上にチャネル領域を形成するステップと、を含む。チャネル領域は、第１の端部、第２の端部、および第１の端部と第２の端部との間の中央部分を有する。本方法はまた、チャネル領域の第１の端部にソースコンタクトを形成するステップと、チャネル領域の第２の端部にドレインコンタクトを形成するステップと、チャネル領域上にゲートコンタクトを形成するステップと、を含む。
[0006]本発明の特定の実施形態によれば、半導体ダイオードが提供される。半導体ダイオードは、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合されたバリア層と、バリア層に結合された接合層と、接合層に結合された実質的単結晶層と、を含む基板を含む。半導体ダイオードはまた、実質的単結晶層に結合されたバッファ層と、バッファ層に結合された半絶縁層と、半絶縁層に結合された第１のＮ型窒化ガリウム層と、を含む。第１のＮ型窒化ガリウム層は、第１のドーピング濃度を有する。半導体ダイオードは、第１のＮ型窒化ガリウム層に結合された第２のＮ型窒化ガリウム層をさらに含む。第２のＮ型窒化ガリウム層は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。さらに、半導体ダイオードは、第２のＮ型窒化ガリウム層に結合されたＰ型窒化ガリウム層と、Ｐ型窒化ガリウム層に結合されたアノードコンタクトと、第１のＮ型窒化ガリウム層の一部分に結合されたカソードコンタクトと、を含む。
[0007]本発明の別の特定の実施形態によれば、半導体ダイオードを形成する方法が提供される。本方法は、多結晶セラミックコアを提供するステップと、多結晶セラミックコアを第１の接着シェルで封入するステップと、第１の接着シェルをバリア層で封入するステップと、バリア層上に接合層を形成するステップと、接合層に実質的単結晶層を接合するステップと、によって基板を形成するステップを含む。本方法はまた、実質的単結晶層上にバッファ層を形成するステップと、バッファ層上に半絶縁層を形成するステップと、半絶縁層上に第１のエピタキシャルＮ型窒化ガリウム層を形成するステップと、を含む。第１のエピタキシャルＮ型窒化ガリウム層は第１のドーピング濃度を有する。本方法は、第１のエピタキシャルＮ型窒化ガリウム層上に第２のエピタキシャルＮ型窒化ガリウム層を形成するステップをさらに含む。第２のエピタキシャルＮ型窒化ガリウム層は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。さらに、本方法は、第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャルＰ型窒化ガリウム層を形成するステップと、第２のエピタキシャルＮ型窒化ガリウム層の一部分およびエピタキシャルＰ型窒化ガリウム層の一部分を除去して、第１のエピタキシャルＮ型窒化ガリウム層の一部分を露出させるステップと、エピタキシャルＰ型窒化ガリウム層の残りの部分にアノードコンタクトを形成するステップと、第１のエピタキシャルＮ型窒化ガリウム層の露出部分上にカソードコンタクトを形成するステップと、を含む。
[0008]本発明の特定の実施形態によれば、半導体ダイオードを形成する方法が提供される。本方法は、多結晶セラミックコアを提供するステップと、多結晶セラミックコアを第１の接着シェルで封入するステップと、第１の接着シェルをバリア層で封入するステップと、バリア層上に接合層を形成するステップと、接合層に実質的単結晶層を接合するステップと、によって基板を形成するステップを含む。本方法はまた、実質的単結晶層上に第１のエピタキシャルＮ型窒化ガリウム層を形成するステップと、第１のエピタキシャルＮ型窒化ガリウム層上に第２のエピタキシャルＮ型窒化ガリウム層を形成するステップと、を含む。第１のエピタキシャルＮ型窒化ガリウム層は第１のドーピング濃度を有し、第２のエピタキシャルＮ型窒化ガリウム層は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。本方法は、第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャルＰ型窒化ガリウム層を形成するステップと、基板の一部分を除去して第１のエピタキシャルＮ型窒化ガリウム層の表面を露出させるステップと、エピタキシャルＰ型窒化ガリウム層上にアノードコンタクトを形成するステップと、第１のエピタキシャルＮ型窒化ガリウム層の露出表面上にカソードコンタクトを形成するステップと、をさらに含む。
[0009]本発明の別の特定の実施形態によれば、パワーデバイスが提供される。パワーデバイスは、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合されたバリア層と、バリア層に結合された接合層と、接合層に結合された実質的単結晶層と、を含む基板を含む。パワーデバイスはまた、実質的単結晶層に結合されたバッファ層と、バッファ層に結合されたチャネル領域と、を含む。チャネル領域は、第１の端部、第２の端部、および第１の端部と第２の端部との間に配置された中央部分を含む。チャネル領域は、バッファ層に結合されたチャネル領域バリア層と、チャネル領域の第１の端部に配置されたソースコンタクトと、を含む。本デバイスは、チャネル領域の第２の端部に配置されたドレインコンタクトと、チャネル領域に結合されたゲートコンタクトと、をさらに含む。一例として、バッファ層は、ＩＩＩ－Ｖ族半導体材料、シリコンゲルマニウム、窒化アルミニウムガリウム、窒化インジウムガリウム、または窒化インジウムアルミニウムガリウムのうちの少なくとも１つを含むことができる。
[0010]従来技術よりも多くの利点が本発明によって達成される。例えば、本発明の実施形態は、デバイスのエピタキシャル層の熱膨張率（ＣＴＥ）と実質的に一致するＣＴＥを有する、加工基板上に形成されたパワーデバイスおよび半導体ダイオードを提供する。成長基板の熱膨張特性をエピタキシャル層と一致させることにより、エピタキシャル層および／または加工基板内の応力を減少させる。応力はいくつかの種類の欠陥の原因である。例えば、応力はエピタキシャル層内の転位密度を増加させる可能性があり、これはエピタキシャル層の電気的および光学的特性を損なう。応力はまた、エピタキシャル層または基板に残留歪みをもたらす可能性があり、それは、応力亀裂、転位滑り、滑り、曲がりおよび反りなどの、後の工程におけるさらなる処理上の懸念をもたらすおそれがある。熱膨張による基板の曲がりおよび反りは、自動化装置において材料の取り扱いを困難にし、デバイス製造、基板のひび割れ、および材料のクリープに必要な追加のリソグラフィ工程を実行する能力を制限する可能性がある。加えて、応力が加わった材料ではデバイスの性能寿命が短くなる。熱的不整合から生じる応力緩和および応力誘起亀裂伝播、転位滑り、および他の格子運動は、デバイス性能の低下からデバイスおよびデバイス層の破壊または剥離までの範囲のモードでの初期故障につながる可能性がある。
[0011]本発明のこれらおよび他の実施形態は、その利点および特徴の多くと共に、以下の文章および添付の図面と併せてより詳細に説明される。
本発明の一実施形態による加工基板構造を示す簡略化した概略断面図である。 本発明の一実施形態による加工構造についての深さの関数としての種濃度を示すＳＩＭＳプロファイルである。 本発明の一実施形態によるアニール後の加工構造についての深さの関数としての種濃度を示すＳＩＭＳプロファイルである。 本発明の一実施形態による、アニール後の窒化シリコン層を有する加工構造についての深さの関数としての種濃度を示すＳＩＭＳプロファイルである。 本発明の別の実施形態による加工基板構造を示す簡略化した概略断面図である。 本発明のさらに別の実施形態による加工基板構造を示す簡略化した概略断面図である。 本発明の一実施形態による加工基板を製造する方法を示す簡略化したフローチャートである。 本発明の別の実施形態による加工基板を製造する方法を示す簡略化したフローチャートである。 本発明の一実施形態によるＲＦおよび電力用途のためのエピタキシャル／加工基板構造を示す簡略化した概略断面図である。 本発明の一実施形態による加工基板構造上のＩＩＩ－Ｖ族エピタキシャル層を示す簡略化した概略図である。 本発明の別の実施形態による加工基板上に形成された半導体デバイス用のビア構成を示す簡略化した概略平面図である。 本発明の一実施形態による加工基板上に形成された横型パワーデバイスを示す簡略化した概略断面図である。 本発明の一実施形態による、加工基板上に横型パワーデバイスを製造する方法を示す簡略化したフローチャートである。 本発明の別の実施形態による、加工基板上に形成された横型パワーデバイスを示す簡略化した概略断面図である。 本発明の別の実施形態による、加工基板上に形成された横型パワーデバイスを示す簡略化した概略断面図である。 本発明の一実施形態によるＰ型窒化ガリウム構造の分解図を示す簡略化した概略断面図である。 本発明の別の実施形態による、加工基板上に横型パワーデバイスを製造する方法を示す簡略化したフローチャートである。 本発明の一実施形態による加工基板上に形成された縦型半導体ダイオードを示す簡略化した概略断面図である。 本発明の別の実施形態による加工基板上に縦型半導体ダイオードを製造する方法を示す簡略化したフローチャートである。 本発明の別の実施形態による、加工基板上に形成された縦型半導体ダイオードを示す簡略化した概略断面図である。 本発明の別の実施形態による加工基板上に縦型半導体ダイオードを製造する方法を示す簡略化したフローチャートである。 本発明の一実施形態による加工基板上に形成された半導体デバイスを示す簡略化した概略断面図である。
[0034]本発明は、一般的には、加工基板構造上に形成されたパワーデバイスに関する。より具体的には、本発明は、エピタキシャル成長プロセスを用いてパワーデバイスを製造するのに適した方法およびシステムに関する。ほんの一例として、本発明は、エピタキシャル成長によって基板構造上にパワーデバイスを製造するための方法およびシステムに適用され、基板構造は、パワーデバイスを形成するエピタキシャル層と実質的に一致する熱膨張率（ＣＴＥ）によって特徴付けられる。方法および技術は、様々な半導体プロセス工程に適用することができる。
[0035]図１は、本発明の一実施形態による加工基板構造を示す簡略化した概略断面図である。図１に示す加工基板１００は、様々な電子用途および光学用途に適している。加工基板１００は、加工基板１００上に成長するエピタキシャル材料の熱膨張率（ＣＴＥ）と実質的に一致するＣＴＥを有することができるコア１１０を含む。エピタキシャル材料１３０は、加工基板１００の要素として必須ではないが、通常、加工基板１００上に成長されるので、オプションとして示されている。
[0036]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）であってもよい。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料をコア１１０に利用することができる。
[0037]コアの厚さは、１００～１５００μｍ程度、例えば７２５μｍであってもよい。コア１１０は、シェルまたはカプセル封入シェルと呼ぶことができる接着層１１２に封入されている。一実施形態では、接着層１１２は、厚さが１０００Ａ（オングストローム）程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層の厚さは、例えば１００Ａから２０００Ａまで変化する。いくつかの実施形態ではＴＥＯＳ酸化物が接着層に利用されるが、後に堆積される層とその下の層または材料（例えば、セラミック、特に多結晶セラミック）との間の接着を提供する他の材料も本発明の実施形態に従って利用することができる。例えば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）はセラミック材料によく付着し、例えば導電性材料のその後の堆積に適した表面を提供する。いくつかの実施形態では、接着層１１２はコア１１０を完全に囲み、完全に封入されたコアを形成する。接着層１１２は、ＬＰＣＶＤプロセスを使用して形成することができる。接着層は、その上に後続の層が接着して加工基板１００構造の要素を形成する表面を提供する。
[0038]封入する第１の接着層を形成するためのＬＰＣＶＤプロセス、炉に基づくプロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部分を被覆する堆積プロセスを利用することができ、コアを裏返すことができ、堆積プロセスを繰り返してコアのさらなる部分を被覆することができる。したがって、ＬＰＣＶＤ技術は、完全に封入された構造を提供するためにいくつかの実施形態において利用されるが、特定の用途に応じて他の膜形成技術を利用することができる。
[0039]接着層１１２を囲むように導電層１１４が形成されている。一実施形態では、導電層１１４は、ポリシリコン（すなわち、多結晶シリコン）のシェルであり、ポリシリコンはセラミック材料に対する接着力が乏しいので、第１の接着層１１２を囲むように形成されている。導電層１１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５０００Ａ程度、例えば２５００Ａであってもよい。いくつかの実施形態では、ポリシリコン層は、第１の接着層１１２（例えば、ＴＥＯＳ酸化物層）を完全に囲むようにシェルとして形成することができ、それによって、完全に封入された第１の接着層を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、後述するように、導電材料は、接着層の一部、例えば基板構造の下半分に形成することができる。いくつかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。
[0040]一実施形態では、導電層１１４は、高導電性材料を提供するためにドープされたポリシリコン層、例えばＰ型ポリシリコン層を提供するためにホウ素でドープされたポリシリコン層とすることができる。いくつかの実施形態では、ホウ素によるドーピングは、高い導電性を提供するために１×１０１９ｃｍ－３～１×１０２０ｃｍ－３のレベルである。異なるドーパント濃度の他のドーパント（例えば、１×１０１６ｃｍ－３～５×１０１８ｃｍ－３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層１１４に使用するのに適したＮ型またはＰ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0041]導電層１１４の存在は、加工基板１００の半導体処理ツール、例えば静電放電（ＥＳＤ）チャックを有するツールへの静電チャック中に有用である。導電層１１４は、半導体処理ツール内で処理した後に迅速なチャック解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハと共に利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0042]第２の接着層１１６（例えば、厚さが１０００Ａ程度のＴＥＯＳ酸化物層）が導電層１１４を囲むように形成される。いくつかの実施形態では、第２の接着層１１６は導電層１１４を完全に囲み、完全に封入された構造を形成する。第２の接着層１１６は、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成することができる。
[0043]バリア層１１８、例えば窒化シリコン層が、第２の接着層１１６を囲むように形成される。一実施形態では、バリア層は、厚さが約４０００Ａ～５０００Ａの程度の窒化シリコン層１１８である。いくつかの実施形態では、バリア層１１８は第２の接着層１１６を完全に囲み、完全に封入された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層として利用することができる。いくつかの実装形態では、バリア層は、バリア層を形成するために構築されたいくつかの補助層からなる。したがって、バリア層という用語は、単層または単一材料を意味するのではなく、複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0044]いくつかの実施形態では、バリア層、例えば窒化シリコン層は、コア１１０内に存在する元素の、例えば、高温（例えば、１０００℃）エピタキシャル成長プロセス中に加工基板１００が存在し得る半導体処理チャンバの環境への拡散および／またはガス放出を防止する。コア１１０内に存在する元素は、例えば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などを含むことができる。コア１１０から拡散した元素は、加工層１２０／１２２に意図しないドーピングを引き起こす可能性がある。コア１１０から放出された元素は、チャンバを通って移動し、ウェハ上の他の場所に吸着し、加工層１２０／１２２およびエピタキシャル材料１３０に不純物を生じさせる可能性がある。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0045]図２Ａは、本発明の一実施形態による加工構造についての深さの関数としての種濃度を示す二次イオン質量分析（ＳＩＭＳ）プロファイルである。ｘ軸は、加工層１２０／１２２の表面からコア１１０までの深さ２０２を表す。線２０８は、加工層１２０／１２２とコア１１０との間の界面を表す。第１のｙ軸は立方センチメートル当たりの原子の種濃度２０４を表す。第２のｙ軸は、イオンの信号強度を秒当たりのカウント数２０６で表す。図２Ａの加工構造は、バリア層１１８を含まなかった。図２Ａを参照すると、セラミックコア１１０内に存在するいくつかの種（例えば、イットリウム、カルシウム、およびアルミニウム）は、加工層１２０／１２２内で無視できる濃度まで低下する。カルシウム２１０、イットリウム２２０、およびアルミニウム２３０の濃度は、それぞれ３、４、および６桁低下する。
[0046]図２Ｂは、本発明の一実施形態による、アニール後のバリア層なしの加工構造についての深さの関数としての種濃度を示すＳＩＭＳプロファイルである。上述のように、半導体プロセス工程中に、本発明の実施形態によって提供される加工基板構造は、例えばＧａＮ系層のエピタキシャル成長中に、数時間にわたって高温（約１１００℃）に曝される可能性がある。図２Ｂに示されているプロファイルの場合、加工基板構造は１１００℃で４時間アニールされた。図２Ｂに示すように、元々加工層１２０／１２２中に低濃度で存在するカルシウム２１０、イットリウム２２０、およびアルミニウム２３０が加工層１２０／１２２内に拡散し、他の元素と同様の濃度に達する。
[0047]したがって、本発明の実施形態は、バリア層（例えば、窒化シリコン層）を統合して、多結晶セラミック材料（例えば、ＡｌＮ）から加工層１２０／１２２およびオプションのＧａＮ層などのエピタキシャル材料１３０への背景元素の外方拡散を防止する。下にある層および材料を封入する窒化シリコン層は、所望のバリア層１１８の機能性を提供する。
[0048]図２Ｃは、本発明の一実施形態によるアニール後の、破線２４０で表されている、バリア層１１８を有する加工構造についての深さの関数としての種濃度を示すＳＩＭＳプロファイルである。加工基板構造への拡散バリア層１１８（例えば、窒化シリコン層）の統合は、拡散バリア層が存在しないときに生じたアニーリングプロセス中のカルシウム、イットリウム、およびアルミニウムの加工層への拡散を防止する。図２Ｃに示すように、セラミックコア中に存在するカルシウム２１０、イットリウム２２０、およびアルミニウム２３０は、アニール後に加工層中に低濃度のままで存在する。したがって、バリア層１１８（例えば、窒化シリコン層）の使用は、これらの元素が拡散バリアを通って拡散するのを防ぎ、それによってそれらが加工基板を取り囲む環境に放出されるのを防ぐ。同様に、バルクセラミック材料内に含まれる他のいかなる不純物もバリア層によって収容されるであろう。
[0049]通常、コア１１０を形成するために利用されるセラミック材料は、１，８００℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を追い出すであろうと予想される。これらの不純物は、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、ならびに他の元素および化合物を含む可能性がある。続いて、８００℃～１１００℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散は重要ではないと予想されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、加工基板の層を通して元素の有意な拡散が存在することを突き止めた。したがって、本発明の実施形態は、この望ましくない拡散を防ぐためにバリア層１１８を加工基板１００に統合する。
[0050]再び図１を参照すると、接合層１２０（例えば、酸化シリコン層）が、バリア層１１８の一部分、例えば、バリア層の上面に堆積され、続いて単結晶層１２２の接合中に使用される。接合層１２０は、いくつかの実施形態では、厚さが約１．５μｍであってもよい。単結晶層１２２は、例えば、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、および／またはＺｎＯを含むことができる。いくつかの実施形態では、単結晶層は０～０．５μｍの厚さを有することができる。単結晶層１２２は、エピタキシャル材料１３０を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。エピタキシャル材料１３０の結晶層は、単結晶層１２２に関連する下層の半導体格子の延長部である。加工基板１００の独自のＣＴＥ整合特性は、既存の技術よりも厚いエピタキシャル材料１３０の成長を可能にする。いくつかの実施形態では、エピタキシャル材料１３０は、厚さが２μｍ～１０μｍの窒化ガリウム層を含み、これは、光電子デバイス、パワーデバイスなどで利用される複数の層のうちの１つとして利用することができる。一実施形態では、接合層１２０は、層転写プロセスを使用して酸化シリコンバリア層１１８に取り付けられている単結晶シリコン層を含む。
[0051]図３は、本発明の一実施形態による加工基板構造を示す簡略化した概略断面図である。図３に示す加工基板３００は、様々な電子用途および光学用途に適している。加工基板３００は、加工基板３００上に成長するエピタキシャル材料の熱膨張率（ＣＴＥ）と実質的に一致するＣＴＥを有することができるコア１１０を含む。エピタキシャル材料１３０は、加工基板構造の要素として必須ではないが、通常、加工基板構造上に成長するので、オプションとして示されている。
[0052]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば、多結晶窒化アルミニウム（ＡｌＮ）であってもよい。コアの厚さは、１００μｍ～１５００μｍ程度、例えば７２５μｍであってもよい。コア１１０は、シェルまたはカプセル封入シェルと呼ぶことができる接着層１１２に封入されている。この実施態様では、接着層１１２はコアを完全に封入するが、図４に関してさらに詳細に説明するように、これは本発明によって必要とされない。
[0053]一実施形態では、接着層１１２は、厚さが１０００Ａ程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層の厚さは、例えば１００Ａから２０００Ａまで変化する。いくつかの実施形態ではＴＥＯＳ酸化物が接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着を提供する他の材料も本発明の実施形態に従って利用することができる。例えば、ＳｉＯ２、ＳｉＯＮなどは、セラミック材料によく接着し、その後の、例えば導電性材料の堆積に適した表面を提供する。いくつかの実施形態では、接着層１１２は、コア１１０を完全に囲み、完全に封入されたコアを形成し、ＬＰＣＶＤプロセスを使用して形成することができる。接着層１１２は、その上に後続の層が接着して加工基板構造の要素を形成する表面を提供する。
[0054]封入する接着層１１２を形成するためのＬＰＣＶＤプロセス、炉に基づくプロセスなどの使用に加えて、他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コア１１０の一部を被覆する堆積プロセス、例えばＣＶＤ、ＰＥＣＶＤなどを利用することができ、コア１１０を裏返すことができ、堆積プロセスを繰り返してコア１１０のさらなる部分を被覆することができる。
[0055]接着層１１２の少なくとも一部の上に導電層３１４が形成される。一実施形態では、導電層３１４は、コア１１０および接着層１１２によって形成された構造の下部（例えば下半分または裏面）上に堆積プロセスによって形成されたポリシリコン（すなわち多結晶シリコン）を含む。導電層３１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、数千オングストロームの程度、例えば３０００Ａであってもよい。いくつかの実施形態では、ポリシリコン層はＬＰＣＶＤプロセスを使用して形成することができる。
[0056]一実施形態では、導電層３１４は、高導電性材料を提供するためにドープされたポリシリコン層とすることができ、例えば、導電層３１４をホウ素でドープしてＰ型ポリシリコン層を提供することができる。いくつかの実施形態では、ホウ素によるドーピングは、高い導電性を提供するために、約１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の範囲のレベルである。導電層３１４の存在は、加工基板を半導体処理ツール、例えば静電放電（ＥＳＤ）チャックを有するツールに静電チャックする際に有用である。導電層３１４は、処理後の迅速なチャック解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハと共に利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0057]第２の接着層３１６（例えば、第２のＴＥＯＳ酸化物層）は、導電層３１４（例えば、ポリシリコン層）を囲むように形成される。第２の接着層３１６の厚さは１０００Ａの程度である。いくつかの実施形態では、第２の接着層３１６は導電層１１４を完全に取り囲んで完全に封入された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。
[0058]第２の接着層３１６を囲むようにバリア層１１８（例えば、窒化シリコン層）が形成される。いくつかの実施形態では、バリア層１１８の厚さは４０００Ａ～５０００Ａの程度である。いくつかの実施形態では、バリア層１１８は第２の接着層３１６を完全に囲み、完全に封入された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。
[0059]いくつかの実施形態では、窒化シリコンを含むバリア層１１８の使用は、コア１１０内に存在する元素の、例えば、高温（例えば、１０００℃）エピタキシャル成長プロセス中に加工基板が存在し得る半導体処理チャンバの環境への拡散および／またはガス放出を防止する。コア内に存在する元素は、例えば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などを含む。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0060]いくつかの実施形態では、加工基板１００は、半導体製造装置材料協会（ＳＥＭＩ）の標準仕様に準拠することができる。加工基板１００はＳＥＭＩ仕様に準拠することができるので、加工基板１００は既存の半導体製造ツールと共に使用することができる。例えば、加工基板のウェハ直径は、４インチ、６インチ、または８インチであってもよい。いくつかの実施形態では、８インチ加工基板ウェハは７２５～７５０μｍの厚さであってもよい。対照的に、窒化ガリウムエピタキシャル層を製造するために使用される現在のシリコン基板は、その厚さが１０５０～１５００μｍであるため、ＳＥＭＩ仕様に準拠していない。不適合の結果として、シリコン基板はＳＥＭＩ仕様に適合する機器には使用できない。
[0061]図４は、本発明の別の実施形態による加工基板構造４００を示す簡略化した概略断面図である。図４に示す実施形態では、接着層４１２はコア１１０の少なくとも一部の上に形成されているが、コア１１０を封入していない。この実施態様では、接着層４１２は、以下でより完全に説明するように、後に形成される導電層４１４の接着を強化するために、コアの下面（コアの裏側）に形成される。接着層４１２は図４ではコアの下面にしか示されていないが、コアの他の部分上への接着層材料の堆積は加工基板構造の性能に悪影響を及ぼすことはなく、そのような材料は様々な実施形態に存在し得ることが理解されよう。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0062]導電層４１４は、図３に示すようにシェルとして形成されるのではなく、接着層４１２およびコア１１０を封入しないが、接着層４１２と実質的に整列している。導電層４１４は、接着層４１２の底部または裏面および側面の一部に沿って延在するように図示されているが、これは本発明によって必要とされない。したがって、実施形態は、基板構造の片面への堆積、基板構造の片面のマスキングなどを利用することができる。導電層４１４は、接着層４１２の一方の面、例えば底面／裏面の一部に形成することができる。導電層４１４は、加工基板構造４００の一方の面上に電気伝導を提供し、これはＲＦおよび高電力用途において有利であり得る。導電層４１４は、図１の導電層１１４に関して説明したようにドープされたポリシリコンを含むことができる。半導体ベースの導電層に加えて、他の実施形態では、導電層４１４は金属層、例えば５００Ａのチタンなどである。
[0063]コア１１０の一部、接着層４１２の一部、および導電層４１４は、バリア層４１８の下にある材料への接着を強化するために、第２の接着層４１６で覆われている。バリア層４１８は、図２Ａ、図２Ｂ、および図２Ｃに関連して上述したように、下にある層からの拡散を防ぐための封入構造を形成する。
[0064]再度図４を参照すると、実施態様に応じて、１つまたは複数の層を除去することができる。例えば、層４１２、４１４を除去して、単一の接着シェル４１６とバリア層４１８だけを残すことができる。別の実施形態では、層４１４のみを除去して、バリア層４１８の下に単一の接着層４１２を残すことができる。この実施形態では、接着層４１２はまた、バリア層４１８の上に堆積された、接合層１２０によって引き起こされる応力とウェハの反りとのバランスをとることができる。コア１１０の上面に絶縁層を有する（例えば、コア１１０と接合層１２０との間に絶縁層のみを有する）基板構造の構築は、高絶縁基板が望ましい、パワー／ＲＦ用途に利益をもたらすであろう。
[0065]別の実施形態では、バリア層４１８がコア１１０を直接封入し、続いて導電層４１４およびそれに続く接着層４１６を封入してもよい。この実施形態では、接合層１２０は上面から接着層４１６上に直接堆積させることができる。さらに別の実施形態では、接着層４１６をコア１１０上に堆積させ、続いてバリア層４１８を堆積させ、次に導電層４１４、および別の接着層４１２を堆積させることができる。
[0066]いくつかの実施形態は層に関して論じられてきたが、層という用語は、層が対象となる層を形成するために構築されるいくつかの補助層を含むことができるように理解されるべきである。したがって、層という用語は、単一材料からなる単一層を意味するのではなく、所望の構造を形成するために複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0067]図５は、本発明の実施形態による加工基板を製造する方法を示す簡略化したフローチャートである。この方法を利用して、基板上に成長させた１つまたは複数のエピタキシャル層にＣＴＥ整合した基板を製造することができる。方法５００は、多結晶セラミックコアを提供することによって支持構造を形成するステップ（５１０）と、シェル（例えば、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物シェル）を形成する第１の接着層内に多結晶セラミックコアを封入するステップ（５１２）と、第１の接着層を導電性シェル（例えば、ポリシリコンシェル）内に封入するステップ（５１４）と、を含む。第１の接着層は単層のＴＥＯＳ酸化物として形成することができる。導電性シェルは、ポリシリコンの単層として形成することができる。
[0068]本方法はまた、導電性シェルを第２の接着層（例えば、第２のＴＥＯＳ酸化物シェル）内に封入するステップ（５１６）と、バリア層シェル内に第２の接着層を封入するステップ（５１８）と、を含む。第２の接着層はＴＥＯＳ酸化物の単層として形成することができる。バリア層シェルは、窒化シリコンの単層として形成することができる。
[0069]支持構造が処理５１０～５１８によって形成されると、本方法は、支持構造に接合層（例えば、酸化シリコン層）を接合するステップ（５２０）と、実質的単結晶層、例えば、単結晶シリコン層を酸化シリコン層に接合するステップ（５２２）と、をさらに含む。本発明の実施形態によれば、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＺｎＯなどを含む他の実質的単結晶層を使用することができる。接合層の接合は、接合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。後述する実施形態では、実質的単結晶層（例えば、単結晶シリコン層）を接合層に接合するステップは、層がシリコンウェハから転写される単結晶シリコン層である、層転写プロセスを利用する。
[0070]図１を参照すると、接合層１２０は、厚い（例えば、厚さ４μｍの）酸化物層を堆積し、続いて酸化物を厚さ約１．５μｍまで薄くする化学機械研磨（ＣＭＰ）処理によって形成することができる。支持構造上に存在するボイドおよび表面特徴部は多結晶コアの製造後に存在することがあり、図１に示す封入層が形成されるときに存在し続けることがあるが、厚い初期酸化物はこれらを埋めるのに役立つ。ＣＭＰ処理は、ボイド、粒子、または他の特徴部を含まない実質的に平坦な表面を提供し、それは単結晶層１２２（例えば、単結晶シリコン層）を接合層１２０に結合するためにウェハ転写プロセス中に使用することができる。接合層は、原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性で単結晶層（例えば、単結晶シリコン層）の結合を支持するであろう実質的に平坦な表面を提供すべきであることが理解されよう。
[0071]単結晶層１２２（例えば、単結晶シリコン層）を接合層１２０に接合するために、層転写プロセスが使用される。いくつかの実施形態では、実質的単結晶層１２２（例えば、単結晶シリコン層）を含むシリコンウェハが劈開面を形成するために注入される。この実施形態では、ウェハ接合後に、劈開面の下の単結晶シリコン層の部分と共にシリコン基板を除去することができ、その結果、剥離された単結晶シリコン層が得られる。単結晶層１２２の厚さは、様々な用途の仕様を満たすように変えることができる。さらに、単結晶層１２２の結晶方位は、用途の仕様を満たすように変えることができる。さらに、単結晶層におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。いくつかの実施形態では、注入の深さは、単結晶層１２２の所望の最終厚さよりも大きくなるように調整することができる。追加の厚さは、損傷を受けている転写された実質的単結晶層の薄い部分の除去を可能にし、所望の最終厚さの損傷を受けていない部分を残す。いくつかの実施形態では、表面粗さは高品質のエピタキシャル成長のために修正することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0072]いくつかの実施形態では、単結晶層１２２は、１つまたは複数のエピタキシャル層のその後の成長のための高品質の格子テンプレートを提供するのに十分な厚さであるが、非常にコンプライアントであるために十分に薄くすることができる。単結晶層１２２は、その物理的性質があまり制約されず、結晶欠陥を発生させる傾向がより少なくそれを取り囲む材料のそれらの特性を模倣することができるように比較的薄い場合に「コンプライアント」であると言える。単結晶層１２２のコンプライアンスは、単結晶層１２２の厚さに反比例することがある。コンプライアンスが高いほど、テンプレート上に成長したエピタキシャル層の欠陥密度が低くなり、より厚いエピタキシャル層の成長が可能になる。いくつかの実施形態では、単結晶層１２２の厚さは、剥離シリコン層上にシリコンをエピタキシャル成長させることによって増加させることができる。
[0073]いくつかの実施形態では、単結晶層１２２の最終的な厚さを調整することは、剥離シリコン層の上部の熱酸化、それに続くフッ化水素（ＨＦ）酸による酸化物層の剥離により達成することができる。例えば、０．５μｍの初期厚さを有する剥離シリコン層を熱酸化して、厚さ約４２０ｎｍの二酸化シリコン層を形成することができる。成長した熱酸化物を除去した後に、転写層内の残りのシリコン厚は約５３ｎｍになり得る。熱酸化中に、注入された水素は表面に向かって移動することがある。したがって、後続の酸化物層の剥離はいくらかの損傷を除去することができる。また、熱酸化は通常１０００℃以上の温度で行われる。高温でも格子損傷を修復することができる。
[0074]熱酸化中に単結晶層の上部に形成された酸化シリコン層は、ＨＦ酸エッチングを用いて剥離することができる。ＨＦ酸による酸化シリコンとシリコン（ＳｉＯ２：Ｓｉ）との間のエッチング選択性は、ＨＦ溶液の温度および濃度ならびに酸化シリコンの化学量論および密度を調整することによって調整することができる。エッチング選択性は、ある材料の他の材料に対するエッチング速度を指す。ＨＦ溶液の選択性は、（ＳｉＯ２：Ｓｉ）に対して約１０：１～約１００：１の範囲であり得る。高いエッチング選択性は、初期の表面粗さから同様の要因で表面粗さを低減することができる。しかしながら、結果として得られる単結晶層１２２の表面粗さは依然として所望よりも大きい可能性がある。例えば、バルクＳｉ（１１１）表面は、追加の処理の前に２μｍ×２μｍ原子間力顕微鏡（ＡＦＭ）スキャンによって決定されるように、０．１ｎｍ未満の二乗平均平方根（ＲＭＳ）表面粗さを有する場合がある。いくつかの実施形態では、Ｓｉ（１１１）上に窒化ガリウム材料をエピタキシャル成長させるための所望の表面粗さは、３０μｍ×３０μｍのＡＦＭスキャン領域上で、例えば、１ｎｍ未満、０．５ｎｍ未満、または０．２ｎｍ未満であり得る。
[0075]熱酸化および酸化物層剥離後の単結晶層１２２の表面粗さが所望の表面粗さを超える場合には、追加の表面平滑化を実行することができる。シリコン表面を平滑化する方法はいくつかある。これらの方法は、水素アニーリング、レーザートリミング、プラズマ平滑化、およびタッチポリッシュ（例えば、ＣＭＰ）を含むことができる。これらの方法は、高アスペクト比の表面ピークの優先的攻撃を含んでもよい。したがって、表面上の高アスペクト比の特徴部は、低アスペクト比の特徴部よりも迅速に除去することができ、したがってより滑らかな表面が得られる。
[0076]図５に示す特定のステップは、本発明の一実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態に従って、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図５に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0077]図６は、本発明の別の実施形態による加工基板を製造する方法を示す簡略化したフローチャートである。本方法は、多結晶セラミックコアを提供することによって支持構造を形成するステップ（６１０）と、多結晶セラミックコアの少なくとも一部分に結合された接着層を形成するステップ（６１２）と、を含む。第１の接着層はテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含むことができる。第１の接着層は単層のＴＥＯＳ酸化物として形成することができる。本方法はまた、第１の接着層に結合された導電層を形成するステップ（６１４）を含む。導電層は、ポリシリコン層とすることができる。導電層は、ポリシリコンの単層として形成することができる。
[0078]本方法はまた、第１の接着層の少なくとも一部分に結合された第２の接着層を形成するステップ（６１６）と、バリアシェルを形成するステップ（６１８）と、を含む。第２の接着層はＴＥＯＳ酸化物の単層として形成することができる。バリアシェルは、窒化シリコンの単層またはバリアシェルを形成する一連の補助層として形成することができる。
[0079]支持構造が処理６１０～６１８によって形成されると、本方法は、接合層（例えば、酸化シリコン層）を支持構造に接合するステップ（６２０）と、単結晶シリコン層または実質的単結晶層を酸化シリコン層に接合するステップ（６２２）と、をさらに含む。接合層の接合は、接合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。後述する実施形態では、単結晶層（例えば、単結晶シリコン層）を接合層に接合するステップは、単結晶シリコン層がシリコンウェハから転写される層転写プロセスを利用する。
[0080]図６に示す特定のステップは、本発明の別の実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態に従って、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図６に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0081]図７は、本発明の一実施形態によるＲＦおよび電力用途のためのエピタキシャル／加工基板構造７００を示す簡略化した概略断面図である。いくつかのＬＥＤ用途では、加工基板構造は、高品質ＧａＮ層の成長を可能にする成長基板を提供し、加工基板構造はその後除去される。しかしながら、ＲＦデバイスおよびパワーデバイス用途の場合、加工基板構造は完成したデバイスの一部を形成し、その結果、加工基板構造または加工基板構造の要素の電気的、熱的、および他の特性は特定の用途にとって重要である。
[0082]図１を参照すると、単結晶層１２２は、注入および剥離技術を用いてシリコンドナーウェハから分割された剥離単結晶シリコン層とすることができる。典型的な注入は水素とホウ素である。パワーデバイスおよびＲＦデバイス用途に対しては、加工基板構造中の層および材料の電気的性質は重要である。例えば、いくつかのデバイスアーキテクチャは、１０３オーム－ｃｍを超える抵抗を有する高絶縁性シリコン層を利用して、基板および界面層を通るリークを低減または排除する。他の用途は、デバイスのソースを他の要素に接続するために所定の厚さ（例えば、１μｍ）の導電性シリコン層を含む設計を利用した。したがって、これらの用途では、単結晶シリコン層の寸法および特性を制御することが望ましい。注入および剥離技術が層転写中に使用される設計では、残留注入原子、例えば水素またはホウ素がシリコン層中に存在し、それによって電気的性質が変化する。さらに、例えば、導電率に影響を及ぼし得る注入量および層の厚さに影響を及ぼし得る注入深さの調整を使用して、薄いシリコン層の厚さ、導電率、および他の特性を制御することは困難であり得る。
[0083]本発明の実施形態によれば、加工基板構造上のシリコンエピタキシを利用して、特定のデバイス設計に適した単結晶シリコン層の所望の特性を達成する。
[0084]図７を参照すると、エピタキシャル／加工基板構造７００は、加工基板構造７１０と、その上に形成されたエピタキシャル単結晶層７２０と、を含む。いくつかの実施形態では、エピタキシャル単結晶層７２０は単結晶シリコン層とすることができる。加工基板構造７１０は、図１、図３、および図４に示す加工基板構造と同様であってもよい。典型的には、単結晶層１２２（例えば、単結晶シリコン層）は、層転写後に０．５μｍ程度である。いくつかのプロセスでは、表面調整プロセスを利用して単結晶層１２２の厚さを約０．３μｍに減らすことができる。信頼性のあるオーミックコンタクトを形成するのに使用するために単結晶層１２２の厚さを約１μｍに増加させるために、例えば、エピタキシャルプロセスを使用して、層転写プロセスによって形成された単結晶層１２２上にエピタキシャル単結晶層７２０を成長させる。ＣＶＤ、ＬＰＣＶＤ、ＡＬＤ、ＭＢＥなどを含む様々なエピタキシャル成長プロセスを使用して、エピタキシャル単結晶層７２０を成長させることができる。エピタキシャル単結晶層７２０は、例えば、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、および／またはＺｎＯを含むことができる。エピタキシャル単結晶層７２０の厚さは、約０．１μｍ～約２０μｍ、例えば０．１μｍ～１０μｍの範囲であってもよい。
[0085]図８Ａは、本発明の一実施形態による加工基板構造上のＩＩＩ－Ｖ族エピタキシャル層を示す簡略化した概略断面図である。図８Ａに示す構造は、以下に説明するように二重エピタキシャル構造８００と呼ぶことができる。図８Ａに示すように、エピタキシャル単結晶層７２０を含む加工基板構造８１０は、その上に形成されたＩＩＩ－Ｖ族エピタキシャル層８２０を有する。一実施形態では、ＩＩＩ－Ｖ族エピタキシャル層は窒化ガリウム（ＧａＮ）を含む。複数の補助層を含むことができるＩＩＩ－Ｖ族エピタキシャル層の部分間の導電性を提供するために、この例では、ＩＩＩ－Ｖ族エピタキシャル層８２０の上面からエピタキシャル単結晶層７２０内に一組のビア８２４が形成されている。図８Ａは、エピタキシャル層８２０を貫通してエピタキシャル単結晶層７２０まで延在するビア８２４を示す。一例として、これらのビアは、ビア８２４を介してオーミックコンタクトを提供することによってダイオードまたはトランジスタの電極をその下の層に接続するために使用することができ、それによってデバイス内に蓄積する電荷を緩和する。いくつかの実施形態では、１つまたは複数のビア８２４は、それがＩＩＩ－Ｖ族エピタキシャル層８２０に電気的に接続されないようにその側壁上で絶縁されてもよい。電気コンタクトは、寄生電荷の除去を容易にすることができ、それによってパワーデバイスのより速いスイッチングを可能にする。
[0086]いくつかの実施形態では、ビア８２６は単結晶層１２２まで延在することができる。ビア８２６を製造して単結晶層１２２と接触させることの困難さに対処するために、追加の導電性エピタキシャル層８２２を単結晶層１２２および単結晶層７２０上に成長させてビア８２６のターゲット導電層のサイズ、つまり、ビアが終端する層の厚さを大きくすることができる。加工基板構造８１０の固有のＣＴＥおよび拡散特性のために、エピタキシャル単結晶層７２０およびＩＩＩ－Ｖ族エピタキシャル層８２０を従来の基板上よりも厚く形成することができる。したがって、既存の基板技術は、デバイス内に導電性エピタキシャル層８２２を含むのに十分な欠陥のないエピタキシャル層の成長をサポートすることができない。いくつかの実施形態では、導電性エピタキシャル層８２２は、ＡｌＮ、ＡｌＧａＮ、ＧａＮまたは十分にドープされた半導体材料であってもよい。特定の実施形態では、導電性エピタキシャル層８２２の厚さは０．１～１０μｍであってもよい。他の実施形態では、導電性エピタキシャル層８２２の厚さは、半導体デバイスの要件に応じて変化してもよい。いくつかの実施形態では、加工基板構造および単結晶層１２２を除去して、エピタキシャル単結晶層７２０および／または導電性エピタキシャル層８２２を露出させることができる。基板を除去した後に、露出したエピタキシャル層上にコンタクトを形成することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0087]いくつかの実施形態では、ＩＩＩ－Ｖ族エピタキシャル層を単結晶層１２２上に成長させることができる。ビアを単結晶層１２２内で終端させるために、ビアを使用するオーミックコンタクトを、ウェハ全体にわたって０．３μｍの単結晶層内に作ることができる。本発明の実施形態を利用して、厚さが数ミクロンの単結晶層を提供することが可能である。大きな注入深さは高い注入エネルギーを必要とするので、数ミクロンの厚さは注入および剥離プロセスを使用して達成することが困難である。次に、厚いエピタキシャル単結晶層は、様々なデバイス設計を可能にする図示したビアなどの用途を可能にする。
[0088]単結晶層１２２上にエピタキシャル単結晶層７２０をエピタキシャル成長させることによって「層」の厚さを増加させることに加えて、導電率、結晶性などの修正を含む他の調整を単結晶層１２２の元の特性に対して行うことができる。例えば、ＩＩＩ－Ｖ層または他の材料の追加のエピタキシャル成長の前に１０μｍ程度のシリコン層が望まれる場合には、そのような厚い層は本発明の実施形態により成長させることができる。
[0089]注入プロセスは、単結晶層１２２の特性に影響を及ぼす可能性があり、例えば、残留ホウ素／水素原子は、シリコン結晶層の電気的特性に影響を及ぼす欠陥を引き起こす可能性がある。本発明のいくつかの実施形態では、エピタキシャル単結晶層７２０のエピタキシャル成長の前に単結晶層１２２の一部分を除去することができる。例えば、単結晶シリコン層を薄くして厚さ０．１μｍ以下の層を形成し、残留ホウ素／水素原子の大部分または全部を除去することができる。単結晶シリコン層のその後の成長は、層転写プロセスを使用して形成された層の対応する特性から実質的に独立した電気的特性および／または他の特性を有する単結晶材料を提供するために使用される。
[0090]加工基板構造に結合された単結晶シリコン材料の厚さを増加させることに加えて、エピタキシャル単結晶層７２０の導電率を含む電気的特性は、単結晶層１２２のそれとは異なってもよい。成長中のエピタキシャル単結晶層７２０のドーピングは、ホウ素をドープすることによってＰ型シリコンを生成し、リンをドープすることによってＮ型シリコンを生成することができる。非ドープシリコンを成長させて、絶縁領域を有するデバイスに使用される高抵抗シリコンを提供することができる。絶縁層は、特にＲＦデバイスにおいて有用であり得る。
[0091]エピタキシャル単結晶層７２０の格子定数は、成長中に単結晶層１２２の格子定数とは異なるように調整して、歪みエピタキシャル材料を製造することができる。シリコンに加えて、他の元素をエピタキシャル成長させて、歪み層を含む、シリコンゲルマニウムなどを含む層を提供することができる。さらに、結晶面の結晶方位、例えば（１００）シリコン上の（１１１）シリコンの成長を利用して歪みを導入することができる。例えば、バッファ層は、後続のエピタキシャル成長を強化するために、単結晶層１２２上、エピタキシャル単結晶層７２０上、または層間に成長させることができる。これらのバッファ層は、窒化アルミニウムガリウム、窒化インジウムガリウム、および窒化インジウムアルミニウムガリウム、シリコンゲルマニウム歪み層などのＩＩＩ－Ｖ族半導体材料層を含むことができる。ＩＩＩ－Ｖ族半導体材料層の歪みは、所望の材料特性に合わせて調整することができる。さらに、バッファ層および他のエピタキシャル層は、モル分率、ドーパント、極性などを徐々に変化させることができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0092]いくつかの実施形態では、単結晶層１２２またはエピタキシャル単結晶層７２０に存在する歪みは、ＩＩＩ－Ｖ族エピタキシャル層を含む後続のエピタキシャル層の成長中に緩和することができる。
[0093]図８Ｂは、本発明の一実施形態による４つの二重エピタキシャル構造を示す簡略化された概略平面図である。図８Ｂに示す二重エピタキシャル構造はそれぞれ、一組のビア８２４を含む。第１の二重エピタキシャル構造８３０は、タイトビア構成を示す。第２の二重エピタキシャル構造８４０は分散ビア構成を示す。分散ビア構成は、電荷蓄積をより経験しやすいデバイスの活性領域にビア８２４を使用する。第３の二重エピタキシャル構造８５０はパターンビア構成を示す。パターンビア構成は、ビア８２４を二重エピタキシャル構造８５０にわたって等しい距離に離間させることができる。第４の二重エピタキシャル構造８６０は横方向ビア８２８を示す。横方向ビア８２８は、二重エピタキシャル構造８６０のエピタキシャル層と実質的に平行に移動し、例えば縁部８６２で単結晶層１２２と接触するように製造することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0094]上述のような加工基板は、加工基板に実質的に格子整合し、かつ、加工基板の熱膨張係数（ＣＴＥ）に実質的に整合するＣＴＥによって特徴付けられる窒化ガリウムデバイス層のエピタキシャル成長を提供することができる。したがって、加工基板は優れた熱安定性および形状制御を提供することができる。加工基板はまた、再利用能力を有するウェハ直径のスケーリングを可能にすることができる。クラックがなく、低い欠陥密度および低いエピタキシャル後の反りと応力を特徴とする、比較的厚い（例えば、２０μｍを超える）高品質エピタキシャル窒化ガリウム層を加工基板上に形成することができる。パワーデバイス、無線周波数（ＲＦ）デバイス、モノリシックマイクロ波集積回路（ＭＭＩＣ）、ディスプレイ、発光ダイオード（ＬＥＤ）などの複数の用途を単一のプラットフォーム上に実現することができる。そのような加工基板はまた、横型デバイス、縦型デバイス、チップスケールパッケージ（ＣＳＰ）デバイスなどの様々なデバイスアーキテクチャに適する可能性がある。
[0095]窒化ガリウム（ＧａＮ）および同様のワイドバンドギャップ半導体材料は、シリコンよりも優れた物理的特性を提供し、それにより、これらの材料に基づくパワー半導体デバイスは高い電圧および温度に耐えることが可能になる。これらの特性はまた、より高い周波数応答、より大きな電流密度、およびより速いスイッチングを可能にする。しかしながら、ワイドバンドギャップデバイスが商業的に受け入れられるようになるには、それらの信頼性が実証されなければならず、より高い信頼性に対する要求が高まっている。デバイスおよびパッケージレベルでのより高い電力密度のための連続駆動は、パッケージ全体のより高い温度および温度勾配の点で結果を生み出す。以下に説明するように、ＣＴＥ整合エピタキシャルデバイス層を形成するために加工基板を使用することは、ワイドバンドギャップデバイスに一般的な多くの熱に関連する故障メカニズムを軽減することができる。
[0096]窒化ガリウム（ＧａＮ）系高電子移動度トランジスタ（ＨＥＭＴ）などの化合物半導体デバイスは、深い飽和状態に駆動されながら、高電界および高電流（例えば、大信号ＲＦ）に曝される可能性がある。コンタクト劣化、逆圧電効果、ホットエレクトロン効果、および自己発熱は、一般的な問題の一部である。例えば、ショットキーコンタクトおよびオーミックコンタクトは、約３００℃を超える温度に対して、コンタクト抵抗の増加を示し、かつパッシベーションのクラックを示すおそれがある。ゲート金属スタック内での相互拡散および金属層へのガリウムの外部拡散が起こる場合がある。ホットエレクトロン効果は、大きな電場で加速された電子が非常に高い運動エネルギーを得た場合に発生する可能性がある。ホットエレクトロン効果により、窒化アルミニウムガリウム（ＡｌＧａＮ）層内、ＡｌＧａＮ／ＧａＮ界面、パッシベーション層／ＧａＮキャップ層界面、およびバッファ層内にトラップが形成される場合がある。
[0097]トラップが形成されると、電流コラプスとゲートラグが発生し、それによってトランスコンダクタンスと飽和ドレイン電流の可逆的な劣化が生じることがある。たとえドレイン電圧またはゲート電圧が急激に変化したとしても、遅い過渡電流が観察される。ドレイン－ソース電圧がパルス化されたときのドレイン電流の遅い過渡応答は、ドレインラグと呼ばれ、またはゲート－ソース電圧の場合にはゲートラグと呼ばれる。パルス内の電圧が静止バイアス点より高い場合に、バッファトラップが自由電荷を捕獲する。この現象はパルス長と比較して非常に速い。パルス内の電圧が静止バイアス点より低い場合には、トラップはそれらの電荷を解放する。このプロセスは非常に遅くなる可能性があり、おそらく数秒になることもある。自由キャリアは捕獲されて解放されるので、それらは瞬時に出力電流には寄与しない。この現象は電流過渡現象の原因である。
[0098]ドレインラグとゲートラグの複合効果は、電流コラプス（二次元電子ガス［２－ＤＥＧ］密度の減少）をもたらす。バッファトラップによるゲートラグは、バッファ層中の深いアクセプタ密度が高いほど顕著になる。ゲートへの高い逆バイアスが結晶学的欠陥の発生をもたらすと、逆圧電効果が生じる可能性がある。特定の臨界電圧を超えると、デバイスへの不可逆的な損傷が発生する可能性があり、それによって欠陥を通るリークパスが生じる可能性がある。自己発熱は、高電力ストレス下で発生する可能性があり、熱応力－ひずみを引き起こす可能性がある。化合物半導体デバイスはまた、ゲートメタライゼーション、ならびにコンタクト、表面、および界面の劣化などの電界による劣化を被る可能性がある。ゲートの劣化はリーク電流の増加や絶縁破壊をもたらす可能性がある。
[0099]高温逆バイアス（ＨＴＲＢ）試験は、パワーデバイスの最も一般的な信頼性試験の１つである。ＨＴＲＢテストは、高いドレイン－ソースバイアス下での長期安定性を評価する。ＨＴＲＢテストは、バイアスされた動作条件を使用して熱的に活性化される故障メカニズムを加速することを目的とする。ＨＴＲＢ試験中に、デバイスサンプルは、長期間にわたって（例えば、１０００時間）、それらの最大定格接合温度に近い周囲温度で最大定格逆方向降伏電圧またはそれよりわずかに低い電圧でストレスを受ける。このテストの高温は、反応速度の温度依存性を示すアレニウスの式に従って、故障メカニズムを加速させる。ＨＴＲＢテスト中に層間剥離、ポッピング、デバイスの破裂、およびその他の機械的な問題が発生する可能性がある。
[0100]ＭＯＳＦＥＴの一般的な故障メカニズムである絶縁膜経時破壊（ＴＤＤＢ）に似た故障メカニズムは、ＧａＮパワーデバイスなどのワイドバンドギャップ半導体デバイスのゲート誘電体にも見られる。ＴＤＤＢは、（強い電界によって引き起こされる即時破壊とは対照的に）比較的低い電界が長時間印加されるためにゲート誘電体が破壊されるときに起こる。さらに、温度サイクル中の故障（ＴＭＣＬ）は、パッケージストレス、ボンドパッドメタライゼーション、モールドコンパウンド、感湿性、およびその他のパッケージレベルの問題に関連している可能性がある。
[0101]上述のように、加工基板は、その上に成長させたエピタキシャルＧａＮデバイス層のＣＴＥと一致するＣＴＥを有することができる。エピタキシャルＧａＮデバイス層は、加工基板と格子整合することもできる。したがって、エピタキシャルＧａＮデバイス層は、より低い欠陥密度およびより高い品質を有することができる。比較的厚いドリフト領域は、エピタキシャル成長によって形成することができる。また、大きな直径のウェハを加工基板から製造することができ、それによって製造コストを下げることができる。加工基板はデバイスの信頼性を向上させることができる。例えば、エピタキシャルＧａＮデバイスのＣＴＥと整合するＣＴＥを有することは、デバイスの信頼性において重要な要素である熱応力を軽減するのに役立つことができる。熱応力に関連するデバイスの故障には、熱活性化ドレイン－ソース降伏、パンチスルー効果、チャネルに沿った降伏、バッファ層を介した降伏が含まれる。自己発熱も低減させることができる。さらに、いくつかの欠陥は電圧ストレスで活性化される可能性があり、横方向および縦方向のリークの一因となる可能性があるが、欠陥密度が低い高品質のエピタキシャルＧａＮ層はデバイスの信頼性の向上に役立つ。高品質のエピタキシャルＧａＮ層はまた、電界の分布および転位密度に影響を及ぼし得る局所的な非化学量論的領域などの問題に対処することができる。
[0102]従来のシリコン系ＭＯＳＦＥＴ技術は、性能とスイッチング速度の物理的限界にほぼ突き当たっている。横型ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ）は、ソーラーインバータ、小型電源（ＰＦＣ）、スイッチモード電源（ＳＭＰＳ）、モーター駆動、ＲＦパワーアンプ、ソリッドステート照明（ＳＳＬ）、スマートグリッド、および自動車用モーター駆動システムなどの中～低電力システムにおいて、シリコン系ＭＯＳＦＥＴの領域を超える機会を提供する。横型ＧａＮ系ＨＥＭＴは、他の多くの利点の中でも、高効率、高周波動作、ならびに低いスイッチング損失および伝導損失を提供することができる。
[0103]図９は、本発明の一実施形態による加工基板９１０上に形成されたパワーデバイス９００を示す簡略化した概略断面図である。パワーデバイス９００は、デプリーションモード（ノーマリオン）のＨＥＭＴとして機能することができる。パワーデバイス９００は加工基板９１０を含む。いくつかの実施形態では、図１、図３、および図４を参照して上述したように、加工基板９１０は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合されたバリア層と、バリア層に結合された接合層と、接合層に結合された実質的単結晶層と、を含むことができる。一実施形態によれば、加工基板９１０は、接合層に結合された実質的単結晶層９１２をさらに含んでもよい。例えば、実質的単結晶層９１２は、実質的に単層の結晶質シリコンを含んでもよい。いくつかの実施形態では、加工基板９１０は、実質的に単結晶のＧａＮ系材料を含むエピタキシャルデバイス層の形成を容易にするために実質的単結晶層９１２に結合された核形成層９１４をさらに含んでもよい。いくつかの実施形態では、核形成層９１４は、周囲の層と等しい、それ以下、またはそれ以上のレベルでドープされてもよい。他の実施形態では、核形成層の組成は所定の組成で設計され実施することができる。
[0104]別の実施形態では、基板９１０の多結晶セラミックコアは窒化アルミニウムを含む。いくつかの実施形態では、図１を参照して上述したように、基板９１０は、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、をさらに含み、導電層および第２の接着層は、第１の接着層とバリア層との間に配置される。いくつかの実施形態では、第１の接着層は第１のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含み、第２の接着層は第２のＴＥＯＳ酸化物層を含むことができる。バリア層は窒化シリコン層を含むことができる。導電層はポリシリコン層を含むことができる。
[0105]一実施形態によれば、パワーデバイス９００は、核形成層９１４および実質的単結晶層９１２に結合されたバッファ層９２０（例えば、窒化ガリウム（ＧａＮ）バッファ層）をさらに含む。バッファ層９２０は、核形成層９１４または実質的単結晶層９１２のいずれかの上にエピタキシャル成長によって形成することができる。一実施形態によれば、バッファ層９２０は、約２０ミクロンを超える厚さを有することができる。いくつかの実施形態では、バッファ層９２０は、窒化アルミニウムガリウム（すなわち、ＡｌｘＧａ１－ｘＮ）バッファ層と置き換えることができ、またはＧａＮ層とＡｌＧａＮ層との組み合わせとすることができる。いくつかの実施形態では、ＧａＮ層として説明した層は、ＡｌｘＧａ１－ｘＮ層で置き換えることができることに留意されたい。一例として、バッファ層９２０は、第１の組のモル分率を有するＡｌｘＧａ１－ｘＮで置き換えることができ、バリア層９３２は、第２の組のモル分率を有するＡｌｘＧａ１－ｘＮとすることができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0106]より厚いバッファ層は、パワーデバイス９００に、より低いリーク電流およびより高い降伏電圧を提供することができる。いくつかの実施形態では、バッファ層９２０は複数の層を含んでもよい。例えば、バッファ層９２０は、窒化アルミニウム層、窒化アルミニウムガリウム、および窒化ガリウム層を含むことができる。いくつかの実施形態では、バッファ層９２０は、各層が約２～３ｎｍの厚さを有する１５０層もの超格子を含むことができる。超格子は周期的エピタキシャル成長によって製造された人工的な格子である。周期的超格子は、２つの半導体の交互の層を互いの上に成長させることによって実現され、各半導体は毎回同じ厚さおよびモル分率まで成長する。本発明のいくつかの実施形態によれば、他のバッファ層設計の代わりに超格子を使用することの利点は、超格子が成長することによってシート抵抗を低減することができることである。例えば、チャネル領域上にＡｌＧａＮ／ＧａＮ超格子層があり、ヘテロ界面でのポテンシャル障壁の高さを低減することができる。他の実施形態では、超格子は、ヘテロ界面における潜在的な障壁の高さを低減させない。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0107]一実施形態によれば、パワーデバイス９００は、バッファ層９２０に結合されたチャネル領域９３０をさらに含む。チャネル領域９３０は、第１の端部９２４、第２の端部９２６、および第１の端部と第２の端部との間に配置された中央部分９２８を有する。チャネル領域９３０の中央部分はチャネル領域バリア層を含むことができる。いくつかの実施形態では、チャネル領域バリア層は、バッファ層９２０に結合されたバリア層９３２（例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１－ｘＮ）バリア層）、およびバリア層９３２に結合されたキャップ層９３４（例えば、窒化ガリウムキャップ層）であってもよい。キャップ層はショットキーコンタクトを通る逆方向リークを減少させ、ピーク電界を低減させるのを助ける。それはまた、処理中にバリア層９３２を保護し、窒素の脱ガスを防止する。さらに、キャップ層９３４はまた、利得の増加、電力付加効率の増加、およびＤＣ安定性の向上などのデバイス性能に好ましい影響を与える。
[0108]パワーデバイス９００は、チャネル領域９３０の第１の端部に配置されたソースコンタクト９４０と、チャネル領域９３０の第２の端部に配置されたドレインコンタクト９５０と、キャップ層９３４に結合され、チャネル領域９３０の中央部分に配置されたゲートコンタクト９６０と、をさらに含む。いくつかの実施形態では、パワーデバイス内の寄生電荷を除去するために、ビア９０２がソースコンタクト９４０を単結晶層９１２に接続することができる。導電性シリコン基板を介して裏面コンタクトを利用することができるＧａＮオンシリコンとは対照的に、絶縁加工基板を利用する本発明の実施形態は、単結晶層９１２への電気的接続を提供するためにビア９０２などのビアを利用することができる。本発明の実施形態によれば、バリア層９３２およびキャップ層９３４はエピタキシャル成長によって形成される。図９に示すように、動作中に、バッファ層９２０とバリア層９３２との間の界面でバッファ層９２０内に二次元電子ガス（２ＤＥＧ）９３６の薄い層を形成することができる。この二次元電子ガスの薄い層９３６内の電子は、バッファ層９２０がドープされていないので、不純物と衝突することなく迅速に移動することができる。これにより、チャネル９３８は非常に低い抵抗率、言い換えれば非常に高い電子移動度を得ることができる。
[0109]いくつかの実施形態では、パワーデバイス９００は、キャップ層９３４を覆うパッシベーション層９７０をさらに含んでもよい。パッシベーション層９７０は、窒化シリコンまたは他の絶縁材料を含んでもよい。パワーデバイス９００はまた、ソース電極を形成するソースコンタクト９４０に電気的に接続する第１のフィールドプレート金属９８０と、ドレイン電極を形成するドレインコンタクト９５０上に配置された第２の金属９９０と、を含むことができる。
[0110]図１０は、本発明の一実施形態による、加工基板上に横型パワーデバイスを製造する方法１０００を示す簡略化したフローチャートである。一実施形態によれば、方法１０００は、多結晶セラミックコアを提供するステップと、多結晶セラミックコアを第１の接着シェルで封入するステップと、第１の接着シェルをバリア層で封入するステップと、バリア層上に接合層を形成するステップと、接合層に実質的単結晶層を接合するステップと、によって基板を形成するステップ１０１０を含む。
[0111]方法１０００は、基板上にエピタキシャルバッファ層（例えば、窒化ガリウム（ＧａＮ）バッファ層）を形成するステップ１０１２と、バッファ層上にエピタキシャルバリア層（例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１－ｘＮ）バリア層）を形成し、バリア層上にエピタキシャルキャップ層（例えば、窒化ガリウムキャップ層）を形成することによって、バッファ層上にチャネル領域を形成するステップ１０１４と、をさらに含む。チャネル領域は、第１の端部、第２の端部、および第１の端部と第２の端部との間の中央部分を有する。
[0112]方法１０００は、チャネル領域の第１の端部にソースコンタクトを形成するステップ１０１６と、チャネル領域の第２の端部にドレインコンタクトを形成するステップ１０１８と、チャネル領域の中央部分のキャップ層上にゲートコンタクトを形成するステップ１０２０と、をさらに含む。
[0113]図１０に示す特定のステップは、本発明の別の実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態に従って、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１０に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0114]図１１Ａは、本発明の別の実施形態による、加工基板上に形成された横型パワーデバイス１１００を示す簡略化した概略断面図である。パワーデバイス１１００は、エンハンスメントモード（ノーマリオフ）のＨＥＭＴとして機能するためにチャネル領域１１３０内に凹部１１３６を使用することができる。パワーデバイス１１００は、加工基板１１１０を含む。いくつかの実施形態では、図１、図３、および図４を参照して上述したように、加工基板１１１０は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合されたバリア層と、バリア層に結合された接合層と、接合層に結合された実質的単結晶層と、を含むことができる。いくつかの実施形態では、加工基板１１１０は、接合層に結合された実質的単結晶層１１１２をさらに含んでもよい。例えば、実質的単結晶層１１１２は、実質的に単結晶のシリコンを含んでもよい。いくつかの実施形態では、加工基板１１１０は、エピタキシャルデバイス層の形成を容易にするために実質的単結晶層１１１２に結合された核形成層（図示せず）をさらに含んでもよい。
[0115]一実施形態では、基板１１１０の多結晶セラミックコアは窒化アルミニウムを含む。いくつかの実施形態では、図１を参照して上述したように、基板１１１０は、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、をさらに含み、導電層および第２の接着層は、第１の接着層とバリア層との間に配置される。いくつかの実施形態では、第１の接着層は第１のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含み、第２の接着層は第２のＴＥＯＳ酸化物層を含むことができる。バリア層は窒化シリコン層を含むことができる。導電層はポリシリコン層を含むことができる。
[0116]一実施形態によれば、パワーデバイス１１００は、実質的単結晶層１１１２に結合されたバッファ層１１２０（例えば、窒化ガリウム（ＧａＮ）バッファ層）をさらに含む。バッファ層１１２０は、実質的単結晶層１１１２上にエピタキシャル成長によって形成することができる。一実施形態によれば、バッファ層１１２０は、約２０ミクロンを超える厚さを有することができる。より厚いバッファ層は、パワーデバイス１１００に、より低いリーク電流およびより高い降伏電圧を提供することができる。いくつかの実施形態では、バッファ層１１２０は複数の層を含んでもよい。例えば、バッファ層１１２０は、窒化アルミニウム層、窒化アルミニウムガリウム、および窒化ガリウム層を含む超格子とすることができる。バッファ層１１２０を成長させるためのプロセスにおいて、１つまたは複数の核形成層を利用することができることが理解されよう。
[0117]一実施形態によれば、パワーデバイス１１００は、バッファ層１１２０に結合されたチャネル領域１１３０をさらに含む。チャネル領域１１３０は、第１の端部１１２４、第２の端部１１２６、および第１の端部１１２４と第２の端部１１２６との間に配置された中央部分１１２８を有する。チャネル領域１１３０の中央部分は、エピタキシャルチャネル領域バリア層を含んでもよい。いくつかの実施形態では、エピタキシャルチャネル領域バリア層は、バッファ層１１２０に結合されたバリア層１１３２（例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１－ｘＮ）バリア層）とすることができる。本発明の実施形態によれば、バリア層１１３２はエピタキシャル成長によって形成される。バリア層１１３２は、チャネル領域１１３０の中央部分に凹部１１３６を含む。凹部は、エッチングまたは他の適切な技術を使用してバリア層１１３２の一部分を除去することによって形成することができる。パワーデバイス１１００はさらに、凹部内に配置され、かつバリア層１１３２に結合された絶縁層１１３４を含む。
[0118]パワーデバイス１１００は、チャネル領域１１３０の第１の端部に配置されたソースコンタクト１１４０と、チャネル領域１１３０の第２の端部に配置されたドレインコンタクト１１５０と、絶縁層１１３４に結合され、チャネル領域１１３０の中央部分に配置されたゲートコンタクト１１６０と、をさらに含む。いくつかの実施形態では、パワーデバイス１１００内の寄生電荷を除去するために、ビア１１０２を使用してソースコンタクト１１４０を単結晶層１１１２に接続することができる。図１１に示すように、二次元電子ガス（２ＤＥＧ）１１３８の薄い層が、バッファ層１１２０とバリア層１１３２との間の界面でバッファ層１１２０内に形成され得る。この２ＤＥＧ１１３８の薄層内の電子は、バッファ層１１２０がドープされていないので、いかなる不純物とも衝突することなく迅速に移動することができる。これにより、チャネル領域１１３０は非常に低い抵抗率、言い換えれば非常に高い電子移動度を得ることができる。デプリーションモード（ノーマリオフ）では、ゲート電圧がゼロのとき、凹部１１３６および絶縁層１１３４は２ＤＥＧの一部をブロックする。
[0119]いくつかの実施形態では、バッファ層１１２０は、窒化アルミニウムガリウム（ＡｌＧａＮ）バッファ層として実施することができる。ＡｌＧａＮバッファ層は複数の層を含んでもよい。ＡｌｘＧａ１－ｘＮバッファ層を使用するパワーデバイスは、加工基板から延在する第１の所定のモル分率（ｘ）とソース、ゲート、およびドレインコンタクトの近傍の第２の所定のモル分率（ｘ）とを有するＡｌｘＧａ１－ｘＮバッファ層を製造することによってチャネル領域１１３０を導入することができる。第１の所定のモル分率（ｘ）は、所望のキャリア閉じ込めを提供するために低く、例えば１０％未満にすることができる。他の実施形態では、アルミニウムのモル分率（ｘ）は１０％～３０％の範囲である。ＡｌｘＧａ１－ｘＮエピタキシャル層は、絶縁層またはブロッキング層として機能するエピタキシャル層の抵抗率をさらに増加させるために、鉄または炭素をドープすることができる。エピタキシャルバッファ層に使用される材料およびエピタキシャルバッファ層の製造に関するさらなる説明は、米国仮特許出願第６２／４４７，８５７号に提供されており、その開示はすべての目的のためにその全体が参照により本明細書に組み込まれる。
[0120]図１１Ｂは、本発明の一実施形態による、加工基板上に形成されたエピタキシャルゲート構造を有する横型パワーデバイス１１９０を示す簡略化した概略断面図である。パワーデバイス１１９０は、Ｐ型窒化ガリウム系構造１１６２などのエピタキシャルゲート構造を使用してゼロバイアス下でチャネル領域内の電荷を空乏化することによって、エンハンスメントモード（ノーマリオフ）のＨＥＭＴとして機能することができる。パワーデバイス１１９０は、加工基板１１１０を含む。いくつかの実施形態では、加工基板１１１０は、図１、図３、および図４を参照して上述したような要素を含んでもよい。一実施形態によれば、加工基板１１１０は、接合層に結合された実質的単結晶層１１１２をさらに含んでもよい。
[0121]いくつかの実施形態では、パワーデバイス１１９０は、実質的単結晶層１１１２に結合されたバッファ層１１２０をさらに含む。いくつかの実施形態では、バッファ層は、他の単結晶エピタキシャル層、例えば、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、およびそれらの組み合わせなどの他のＩＩＩ－Ｖ族材料であってもよい。パワーデバイス１１９０は、バッファ層１１２０に結合されたチャネル領域１１３０を含むことができる。チャネル領域の中央部分は、バッファ層１１２０に結合されたバリア層１１３２を含むことができる。本発明の実施形態によれば、バリア層１１３２はエピタキシャル成長によって形成される。
[0122]パワーデバイス１１９０は、チャネル領域１１３０の第１の端部に配置されたソースコンタクト１１４０と、チャネル領域の第２の端部に配置されたドレインコンタクト１１５０と、ゲートコンタクト１１６４と、をさらに含む。いくつかの実施形態では、ゲートコンタクト１１６４は、部分的オーミックコンタクト、または半オーミックコンタクト、例えば窒化チタンであってもよい。部分的オーミックゲートコンタクト１１６４は、Ｐ型ＧａＮ構造１１６２に結合することができる。部分的オーミックゲートコンタクト１１６４は、完全なオーミックコンタクトがある場合に流れるであろうリーク電流を遮断するように機能する。Ｐ型窒化ガリウム構造１１６２は、Ｐ型窒化ガリウムエピタキシャル層を選択的にエッチングすることによって形成することができる。いくつかの実施形態では、Ｐ型窒化ガリウム構造１１６２は、複数のエピタキシャル層を用いて形成することができる。複数のエピタキシャル層を使用する場合に、１つまたは複数の層は、バリア層１１３２の組成とは異なる、または互いに異なる組成を有する材料、例えばＡｌＧａＮなどを含むことができる。
[0123]歪みおよび圧電特性などのＰ型窒化ガリウム構造１１６２に関連する特性は、リーク電流を低減または制限するように調整することができる。Ｐ型窒化ガリウム構造の各層は、異なるドーパント濃度を有することができる。いくつかの実施形態では、ゲート電圧がゼロのときに、Ｐ型窒化ガリウム構造１１６２はチャネル領域１１３０の一部を空乏化する。空乏領域は、パワーデバイス１１９０がエンハンスメントモード（ノーマリオフ）のＨＥＭＴとして機能することを可能にする。
[0124]図１１Ｃは、Ｐ型窒化ガリウム構造１１６２の分解図を示す簡略化した概略断面図である。いくつかの実施形態では、第１の層１１７０は第１のドーパント濃度および／または材料組成を有することができる。第２の層１１７２は、第２のドーパント濃度および／または材料組成を有することができる。第３の層１１７４は、第３のドーパント濃度および／または材料組成を有することができる。加工基板１１１０の固有のＣＴＥ整合特性は、既存の基板技術よりも厚く、かつより複雑なエピタキシャル層の成長を支持することができる基板を提供する。いくつかの実施形態では、エピタキシャルゲート構造は少なくとも１つのＰ型窒化ガリウムエピタキシャル層を含むことができる。パワーデバイス１１９０のリーク電流は、層特有のドーパント濃度および／または材料組成によって制御することができる。図１１Ｃは３つのエピタキシャル層を示しているが、当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0125]図１２は、本発明の一実施形態による加工基板上に横型パワーデバイスを製造する方法１２００を示す簡略化したフローチャートである。一実施形態によれば、方法１２００は、多結晶セラミックコアを提供するステップと、多結晶セラミックコアを第１の接着シェルで封入するステップと、第１の接着シェルをバリア層で封入するステップと、バリア層上に接合層を形成するステップと、接合層に実質的単結晶層を接合するステップと、によって基板を形成するステップ１２１０を含む。
[0126]方法１２００は、基板上にエピタキシャルバッファ層（例えば、窒化ガリウム（ＧａＮ）バッファ層）を形成するステップ１２１２と、バッファ層上にエピタキシャルバリア層（例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１－ｘＮ）バリア層）を形成することによって、バッファ層上にチャネル領域を形成するステップ１２１４と、をさらに含む。チャネル領域は、第１の端部、第２の端部、および第１の端部と第２の端部との間の中央部分を有する。一実施形態によれば、方法１２００は、チャネル領域の中央部分のバリア層に凹部を形成するステップ１２１６と、凹部内に絶縁層を形成するステップ１２１８と、をさらに含む。絶縁層はバリア層に結合されている。方法１２００は、チャネル領域の第１の端部にソースコンタクトを形成するステップ１２２０と、チャネル領域の第２の端部にドレインコンタクトを形成するステップ１２２２と、チャネル領域の中央部分の絶縁層上にゲートコンタクトを形成するステップ１２２４と、をさらに含む。
[0127]図１２に示す特定のステップは、本発明の別の実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態に従って、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１２に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0128]縦型デバイスの高出力モジュール（ｐ－ｎダイオードおよびＨＥＭＴ）は多くの用途を有することができる。例えば、それらは、ハイブリッド車両電力システムにおける主モーターおよび産業用モーターを駆動するために使用することができる。そのようなデバイスは、高電圧と大電流を同時に必要とするため、特別な課題を提示している。現在、これらのシステムは通常、ＳｉＣ系デバイスを使用している。スイッチング性能のためにＧａＮ系デバイスを使用することへの関心が高まっており、これにより設置面積が小さくなる。上述のように加工基板は、ＣＭＯＳ適合Ｓｉファブ内で、マススケールでＧａＮベースのデバイスを製造する可能性を提供することができる。
[0129]図１３は、本発明の一実施形態による加工基板上に形成された縦型半導体ダイオード１３００を示す簡略化した概略断面図である。半導体ダイオード１３００は、加工基板１３１０を含む。いくつかの実施形態では、図１、図３、および図４を参照して上述したように、加工基板１３１０は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合されたバリア層と、バリア層に結合された接合層と、接合層に結合された実質的単結晶層と、を含むことができる。一実施形態によれば、加工基板１３１０は、接合層に結合された実質的単結晶層１３１２をさらに含んでもよい。例えば、実質的単結晶層１３１２は、実質的に単結晶のシリコンを含んでもよい。いくつかの実施形態では、加工基板１３１０は、エピタキシャルデバイス層の形成を容易にするために実質的単結晶層１３１２に結合された核形成層（図示せず）をさらに含んでもよい。
[0130]一実施形態では、基板１３１０の多結晶セラミックコアは窒化アルミニウムを含む。いくつかの実施形態では、図１を参照して上述したように、基板１３１０は、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、をさらに含み、導電層および第２の接着層は、第１の接着層とバリア層との間に配置される。いくつかの実施形態では、第１の接着層は第１のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含み、第２の接着層は第２のＴＥＯＳ酸化物層を含むことができる。バリア層は窒化シリコン層を含むことができる。導電層はポリシリコン層を含むことができる。
[0131]一実施形態によれば、半導体ダイオード１３００は、実質的単結晶層１３１２に結合されたバッファ層１３２０をさらに含む。いくつかの実施形態では、バッファ層１３２０は、複数の層を含む超格子であってもよい。例えば、バッファ層１３２０は、単結晶シリコン層に結合された窒化アルミニウム層と、窒化アルミニウム層に結合された窒化アルミニウムガリウム層と、窒化アルミニウムガリウム層に結合された窒化ガリウム層と、を含むことができる。半導体ダイオード１３００は、バッファ層１３２０に結合された半絶縁層１３３０をさらに含む。一実施形態では、半絶縁層１３３０は窒化ガリウムを含む。
[0132]いくつかの実施形態によれば、半導体ダイオード１３００は、半絶縁層１３３０に結合された第１のＮ型窒化ガリウム層１３４２と、第１のＮ型窒化ガリウム層１３４２に結合された第２のＮ型窒化ガリウム層１３４４と、第２のＮ型窒化ガリウム層１３４４に結合されたＰ型窒化ガリウム層１３４６と、をさらに含む。第１のＮ型窒化ガリウム層１３４２は、Ｐ－ＮダイオードのＮ領域として機能することができ、比較的高いＮ型ドーピング濃度を有することができる。第２のＮ型窒化ガリウム層１３４４は、ドリフト領域として機能することができ、第１のＮ型窒化ガリウム層１３４２のドーピング濃度と比較して比較的低いドーピング濃度を有することができる。Ｐ型窒化ガリウム層１３４６は、Ｐ－ＮダイオードのＰ領域として機能することができ、比較的高いＰ型ドーピング濃度を有することができる。
[0133]一実施形態では、第２のＮ型窒化ガリウム層１３４４の一部分およびＰ型窒化ガリウム層１３４６の一部分を除去して、第１のＮ型窒化ガリウム層１３４２の一部分を露出させて、その上にカソードコンタクト１３７０を形成することができる。いくつかの実施形態では、カソードコンタクト１３７０は、チタン－アルミニウム（Ｔｉ／Ａｌ）合金または他の適切な金属材料を含んでもよい。第２のＮ型窒化ガリウム層１３４４の一部分およびＰ型窒化ガリウム層１３４６の一部分は、エッチングまたは他の適切な技術によって除去することができる。アノードコンタクト１３６０は、Ｐ型窒化ガリウム層１３４６の残りの部分に形成される。いくつかの実施形態では、アノード１３６０は、ニッケル－白金（Ｎｉ／Ｐｔ）合金、ニッケル－金（Ｎｉ／Ａｕ）合金などを含んでもよい。半導体ダイオード１３００は、アノードコンタクト１３６０に結合された第１のフィールドプレート１３８２と、カソードコンタクト１３７０に結合された第２のフィールドプレート１３８４と、をさらに含んでもよい。いくつかの実施形態では、半導体ダイオード１３００は、Ｐ型窒化ガリウム層１３４６および第１のＮ型窒化ガリウム層１３４２、ならびに第２のＮ型窒化ガリウム層１３４４の露出表面を覆うパッシベーション層１３９０をさらに含むことができる。パッシベーション層１３９０は、窒化シリコンまたは他の絶縁材料を含んでもよい。
[0134]いくつかの実施形態では、第２のＮ型窒化ガリウム層１３４４は、約２０μｍを超える厚さを有することができる。加工基板１３１０の固有のＣＴＥ整合特性は、低転位密度で比較的厚いドリフト領域を堆積する能力を提供し、半導体ダイオード１３００に低リーク電流およびはるかに高い降伏電圧、ならびに他の多くの利点を提供することができる。
[0135]図１４は、本発明の一実施形態による加工基板上に縦型半導体ダイオードを製造する方法１４００を示す簡略化したフローチャートである。方法１４００は、多結晶セラミックコアを提供するステップと、多結晶セラミックコアを第１の接着シェルで封入するステップと、第１の接着シェルをバリア層で封入するステップと、バリア層上に接合層を形成するステップと、接合層に実質的単結晶層を接合するステップと、によって基板を形成するステップ１４１０を含む。
[0136]方法１４００は、単結晶シリコン層上にバッファ層を形成するステップ１４１２と、バッファ層上に半絶縁層を形成するステップ１４１４と、をさらに含む。方法１４００はさらに、半絶縁層上に第１のエピタキシャルＮ型窒化ガリウム層を形成するステップ１４１６と、第１のエピタキシャルＮ型窒化ガリウム層上に第２のエピタキシャルＮ型窒化ガリウム層を形成するステップ１４１８と、第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャルＰ型窒化ガリウム層を形成するステップ１４２０と、をさらに含む。いくつかの実施形態によれば、第１のＮ型窒化ガリウム層は第１のドーピング濃度を有する。第２のエピタキシャルＮ型窒化ガリウム層は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。
[0137]いくつかの実施形態によれば、方法１４００は、第２のエピタキシャルＮ型窒化ガリウム層の一部分およびエピタキシャルＰ型窒化ガリウム層の一部分を除去して、第１のエピタキシャルＮ型窒化ガリウム層の一部分を露出させるステップ１４２２をさらに含む。方法１４００はさらに、エピタキシャルＰ型窒化ガリウム層の残りの部分にアノードコンタクトを形成するステップ１４２４と、第１のエピタキシャルＮ型窒化ガリウム層の露出部分にカソードコンタクトを形成するステップ１４２６と、をさらに含む。
[0138]図１４に示す特定のステップは、本発明の別の実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態に従って、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１４に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0139]図１５は、本発明の別の実施形態による、加工基板上に形成された縦型半導体ダイオード１５００を示す簡略化した概略断面図である。縦型半導体ダイオードは、Ｔｉ／Ａｌ材料を含むことができるカソードコンタクト１５７０に結合された第１のＮ型窒化ガリウム層１５４２と、第１のＮ型窒化ガリウム層１５４２に結合された第２のＮ型窒化ガリウム層１５４４と、第２のＮ型窒化ガリウム層１５４４に結合されたＰ型窒化ガリウム層１５４６と、を含むことができる。第１のＮ型窒化ガリウム層は、Ｐ－ＮダイオードのＮ領域として機能することができ、比較的高いＮ型ドーピング濃度を有することができる。第２のＮ型窒化ガリウム層１５４４は、ドリフト領域として機能することができ、第１のＮ型窒化ガリウム層１５４２のドーピング濃度と比較して比較的低いドーピング濃度を有することができる。Ｐ型窒化ガリウム層１５４６は、Ｐ－ＮダイオードのＰ領域として機能することができ、比較的高いＰ型ドーピング濃度を有することができる。いくつかの実施形態では、第１のＮ型窒化ガリウム層１５４２、Ｐ型窒化ガリウム層１５４６、および第２のＮ型窒化ガリウム層１５４４は、エピタキシャル層を使用して成長させることができる。エピタキシャル層は、図１、図３、および図４を参照して上述したように加工基板上に成長させることができる。エピタキシャル層は、少なくとも厚さが１０μｍ、直径が６インチであってもよい。
[0140]縦型半導体ダイオード１５００は、Ｐ－Ｎダイオードが形成された後に基板１３１０、バッファ層１３２０、および半絶縁層１３３０が除去され、ウェハの反対側にアノード１５６０およびカソード１５８４を有する「真の」縦型デバイス構造を形成することを除いて、半導体ダイオード１３００に類似している。代替的な実施形態では、基板１３１０、バッファ層１３２０、および半絶縁層１３３０の一部分がコンタクトウィンドウを形成する。コンタクトウィンドウを使用して、ウェハの両側にアノード１５６０およびカソード１５８４を有する縦型デバイス構造を形成することができる。
[0141]いくつかの実施形態では、図１３に示す構造から加工基板１３１０、バッファ層１３２０、および半絶縁層１３３０を除去することによって、縦型半導体ダイオード１５００の熱抵抗を下げることができる。いくつかの実施形態では、縦型半導体ダイオード１５００を銅に転写することができ、これはカソード電気コンタクトとして機能することができる。めっき銅は、縦型半導体ダイオード１５００のヒートシンクとしても機能することができる。銅は厚さが３０μｍであってもよく、第１のＮ型窒化ガリウム層１５４２、第２のＮ型窒化ガリウム層１５４４、およびＰ型窒化ガリウム層１５４６の組み合わせは、厚さが１５０μｍ以下であってもよい。この実施形態では、縦型半導体ダイオードの熱抵抗は０．２Ｋ＊ｍｍ２／Ｗ以下とすることができる。この実施形態では、熱抵抗を、窒化ガリウム基板上にエピタキシャル窒化ガリウム層を使用して形成されたダイオードよりも４倍低くすることができる。
[0142]他の実施形態では、堆積ダイヤモンド層を形成して、第１のＮ型窒化ガリウム層１５４２への電気的接続性を提供し、熱抵抗を改善し、かつ／またはカソード電気コンタクト１５８４を提供することができる。化学蒸着を使用して堆積ダイヤモンド層を形成することができる。堆積ダイヤモンド層をドープしてＮ型ダイヤモンド層を形成することができる。堆積ダイヤモンド層はパワーデバイス用のヒートシンクとなり得る。いくつかの実施形態では、堆積ダイヤモンド層は、２０μｍ～５０μｍの厚さにすることができる。銅および堆積ダイヤモンド層を含む材料の組み合わせを使用してカソード電気コンタクトを形成することができることを理解されたい。
[0143]いくつかの構成では、基板に隣接するエピタキシャル層は、基板との界面からさらに成長したエピタキシャル層と比較して欠陥の発生率が高い。欠陥は、例えば、不純物、結晶不整合、および転位を含んでもよい。これらの初期層の欠陥は、デバイス抵抗の高い割合を占める可能性がある。図１３に示す加工基板１３１０の固有のＣＴＥ整合特性により、加工基板１３１０に隣接する第１のＮ型窒化ガリウム層１５４２を従来の基板上に成長させたエピタキシャル層よりも厚くすることが可能になる。いくつかの実施形態では、加工基板１３１０を除去することに加えて、加工基板１３１０に隣接する第１のＮ型窒化ガリウム層１５４２の層も除去することができる。いくつかの実施形態では、基板および最初のより高欠陥のエピタキシャル層が除去された後に、カソード電気コンタクト１５８４を高品質窒化ガリウムエピタキシャル層上に直接形成することができる。
[0144]加工基板を除去するとさらなる処理工程が追加されるが、電力処理コンタクトがウェハの２つの異なる面上に作られるので、メタライゼーションが容易になり、電流拡散および熱抽出が改善され、電気抵抗が減少する。いくつかの実施形態では、低い電気抵抗を提供するために、第１のＮ型窒化ガリウム層１５４２は、３×１０１８ｃｍ－３～５×１０１８ｃｍ－３のレベルのドーパント濃度を有することができる。いくつかの実施形態では、電気抵抗は、０．１オーム×ｍｍ２以下になり得る。また、図１３に示す縦型半導体ダイオード１３００では、アノードコンタクト１３６０は、カソードコンタクト１３７０に隣接する側壁に近すぎてはいけないが、それは、そうしなければアノードコンタクト１３６０とカソードコンタクト１３７０との間に絶縁破壊が生じるおそれがあるからである。縦型半導体ダイオード１５００はこの懸念を排除する。
[0145]図１６は、本発明の一実施形態による加工基板上に縦型半導体ダイオードを製造する方法１６００を示す簡略化したフローチャートである。方法１６００は、多結晶セラミックコアを提供するステップと、多結晶セラミックコアを第１の接着シェルで封入するステップと、第１の接着シェルをバリア層で封入するステップと、バリア層上に接合層を形成するステップと、接合層に実質的単結晶層を接合するステップと、によって基板を形成するステップ１６１０を含む。
[0146]方法１６００は、単結晶シリコン層上にバッファ層を形成するステップ１６１２と、バッファ層上に半絶縁層を形成するステップ１６１４と、をさらに含む。方法１６００はさらに、半絶縁層上に第１のエピタキシャルＮ型窒化ガリウム層を形成するステップ１６１６と、第１のエピタキシャルＮ型窒化ガリウム層上に第２のエピタキシャルＮ型窒化ガリウム層を形成するステップ１６１８と、第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャルＰ型窒化ガリウム層を形成するステップ１６２０と、をさらに含む。いくつかの実施形態によれば、第１のＮ型窒化ガリウム層は第１のドーピング濃度を有する。第２のエピタキシャルＮ型窒化ガリウム層は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。
[0147]いくつかの実施形態によれば、方法１６００は、基板、バッファ層、および半絶縁層を除去して、第１のＮ型窒化ガリウム層の底面を露出させるステップ１６２２をさらに含む。いくつかの実施形態では、第１のＮ型窒化ガリウム層の初期層を除去することができる。加工基板、バッファ層、および半絶縁層を除去するためにいくつかの技術を使用することができる。例えば、フッ化水素酸（ＨＦ）などの化学薬品を、縦型半導体ダイオードを保持しているウェハの側面に注入して、１つまたは複数のバッファ層および半絶縁層をエッチングすることができるが、セラミックコアと縦型半導体ダイオードのエピタキシャルスタックは無傷のままである。１つまたは複数のバッファ層および半絶縁層をエッチングすることにより、セラミックコアを再利用のために保存しながら、縦型半導体ダイオードエピタキシャルスタックを加工基板の残りの部分から分離する。この化学的リフトオフ処理はまた、研磨処理を排除することによって縦型半導体ダイオードエピタキシャルスタックに対する全体的な応力を低減させる。窒化ガリウム基板を使用する場合には、基板を選択的に除去することはできない。加えて、窒化ガリウム基板は、その上に成長するエピタキシャル層の品質に影響を与える面反転、残留応力、脆弱性、およびミスカット面などの欠陥を含む。窒化ガリウム基板を使用するいくつかの実施形態では、抵抗の７５％が基板内の欠陥に起因する場合がある。基板を除去してコンタクト形成のためにエピタキシャル層を露出させる本発明の実施形態は、それによって電気抵抗および熱抵抗を低減することができる。
[0148]いくつかの実施形態では、犠牲層を化学的リフトオフ処理に使用することができる。犠牲層は、ＨＦに曝されたときに非常に溶解しやすいチタン（Ｔｉ）などの金属を使用することができる。いくつかの実施形態では、犠牲層は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせのうちの１つを含んでもよい。犠牲層に加えて、保護層を使用することができる。保護層は、エピタキシャルＧａＮの成長中に、Ｔｉなどの犠牲層２００からＧａＮエピタキシャル層への材料の拡散を防ぐことができる。基板、バッファ層、および半絶縁層を除去することに関するさらなる説明は、米国特許出願第１５／２８８，５０６号に提供されており、その開示はすべての目的のためにその全体が参照により本明細書に組み込まれる。縦型半導体ダイオードに関して説明した基板除去プロセスは、本明細書で説明したデバイスのいずれにも使用することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0149]本方法は、エピタキシャルＰ型窒化ガリウム層上にアノードコンタクトを形成するステップ１６２４と、第１のエピタキシャルＮ型窒化ガリウム層の底面にカソードコンタクトを形成するステップ１６２６と、をさらに含む。
[0150]図１６に示す特定のステップは、本発明の別の実施形態による加工基板を製造する特定の方法を提供することを理解されたい。代替的な実施形態に従って、他の一連のステップも実行することができる。例えば、本発明の代替的な実施形態は、上記で概説したステップを異なる順序で実行することができる。さらに、図１６に示す個々のステップは、個々のステップに適切であるように様々な順序で実行することができる複数のサブステップを含んでもよい。さらに、特定の用途に応じて、さらなるステップを追加または削除することができる。当業者であれば、多くの変形例、修正例、および代替例を認識するであろう。
[0151]パワーデバイスは過酷な熱条件下で動作する場合がある。例えば、それらは摂氏数百度までの熱サイクルを受けることがある。いくつかの局所的なホットポイントは、最高２５０℃に達することがある。熱サイクルおよび残留内部応力は、層間剥離、誘電体の破壊などの信頼性の不良をまねく可能性がある。したがって、パワーデバイスのＣＴＥと実質的に整合するＣＴＥを特徴とする加工基板上にＧａＮデバイス層を形成することによって、加工基板と同じ速度でＧａＮデバイス層が膨張および収縮することができるので、そのような信頼性の不良を排除または軽減することができる。
[0152]図１７は、本発明の一実施形態による加工基板１７１０上に形成された半導体デバイス１７００を示す簡略化した概略断面図である。半導体デバイス１７００は、基板１７１０を有する。いくつかの実施形態では、図１、図３、および図４を参照して上述したように、加工基板１７１０は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合されたバリア層と、バリア層に結合された接合層と、接合層に結合された実質的単結晶層と、を含むことができる。一実施形態によれば、加工基板１７１０は、接合層に結合された実質的単結晶層をさらに含んでもよい。例えば、実質的単結晶層は、実質的に単結晶のシリコンを含んでもよい。
[0153]一実施形態では、基板１７１０の多結晶セラミックコアは窒化アルミニウムを含む。いくつかの実施形態では、図１を参照して上述したように、基板１７１０は、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、をさらに含み、導電層および第２の接着層は、第１の接着層とバリア層との間に配置される。いくつかの実施形態では、第１の接着層は第１のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含み、第２の接着層は第２のＴＥＯＳ酸化物層を含むことができる。バリア層は窒化シリコン層を含むことができる。導電層はポリシリコン層を含むことができる。
[0154]半導体デバイス１７００は、加工基板１７１０上に形成されたデバイス構造１７２０を含む。いくつかの実施形態によれば、デバイス構造１７２０は、基板１７１０の実質的単結晶層の上に成長した複数のエピタキシャル窒化ガリウムベースの層を含むことができ、複数のエピタキシャル窒化ガリウム層の熱膨張率は基板１７１０の熱膨張係数に実質的に等しい。
[0155]また、本明細書に記載された実施例および実施形態は、説明の目的のみのためであり、それを考慮して様々な修正または変更が当業者に示唆され、それは本出願の趣旨および範囲、ならびに添付の特許請求の範囲内に含まれるべきである。

Claims (40)

  1. 基板であって、
    多結晶セラミックコアと、
    前記多結晶セラミックコアに結合された第１の接着層と、
    前記第１の接着層に結合されたバリア層と、
    前記バリア層に結合された接合層と、
    前記接合層に結合された実質的単結晶層と、を含む基板と、
    前記実質的単結晶層に結合されたバッファ層と、
    前記バッファ層に結合されたチャネル領域であって、第１の端部、第２の端部、および前記第１の端部と前記第２の端部との間に配置された中央部分を含み、前記バッファ層に結合されたチャネル領域バリア層を含むチャネル領域と、
    前記チャネル領域の前記第１の端部に配置されたソースコンタクトと、
    前記チャネル領域の前記第２の端部に配置されたドレインコンタクトと、
    前記チャネル領域に結合されたゲートコンタクトと、
    を含むパワーデバイス。
  2. 前記チャネル領域バリア層に結合されたキャップ層をさらに含み、
    前記ゲートコンタクトは前記キャップ層に結合され、かつ前記チャネル領域の前記中央部分に配置される、請求項１に記載のパワーデバイス。
  3. 前記チャネル領域バリア層に結合された絶縁層であって、前記ゲートコンタクトが結合される、絶縁層と、
    前記チャネル領域の前記中央部分にある凹部であって、前記凹部に前記絶縁層および前記ゲートコンタクトが配置される、凹部と、をさらに含む、請求項１に記載のパワーデバイス。
  4. 前記チャネル領域バリア層に結合されたエピタキシャルゲート構造をさらに含み、前記ゲートコンタクトは前記エピタキシャルゲート構造に結合され、かつ前記チャネル領域の前記中央部分に配置される、請求項１に記載のパワーデバイス。
  5. 前記エピタキシャルゲート構造は、Ｐ型窒化ガリウムエピタキシャル層を含む、請求項４に記載のパワーデバイス。
  6. 前記エピタキシャルゲート構造は複数のエピタキシャル層を含み、前記複数のエピタキシャル層の各層は層特有のドーパント濃度と関連付けられる、請求項４に記載のパワーデバイス。
  7. 前記バッファ層および前記チャネル領域バリア層は、前記基板の熱膨張率（ＣＴＥ）に実質的に等しいＣＴＥによって特徴付けられる、請求項１に記載のパワーデバイス。
  8. 前記実質的単結晶層に結合された導電性エピタキシャル層をさらに含む、請求項１に記載のパワーデバイス。
  9. 前記ソースコンタクトと、前記導電性エピタキシャル層および前記実質的単結晶層のうちの少なくとも一方と、の間に接続されたビアをさらに含む、請求項８に記載のパワーデバイス。
  10. 前記導電性エピタキシャル層に結合された背面コンタクトをさらに含み、前記基板は前記パワーデバイスから除去される、請求項８に記載のパワーデバイス。
  11. 前記バッファ層はエピタキシャル成長によって形成される、請求項１に記載のパワーデバイス。
  12. 前記バッファ層は、約２０ミクロンを超える厚さを有する、請求項１１に記載のパワーデバイス。
  13. 前記基板は、前記実質的単結晶層に結合された核形成層をさらに含む、請求項１に記載のパワーデバイス。
  14. パワーデバイスを形成する方法であって、
    基板を形成するステップであって、
    多結晶セラミックコアを提供するステップと、
    前記多結晶セラミックコアを第１の接着シェルで封入するステップと、
    前記第１の接着シェルをバリア層で封入するステップと、
    前記バリア層上に接合層を形成するステップと、
    前記接合層に実質的単結晶層を接合するステップと、によって前記基板を形成するステップと、
    前記実質的単結晶層上にバッファ層を形成するステップと、
    前記バッファ層上にチャネル領域を形成するステップであって、
    前記バッファ層上にエピタキシャルチャネル領域バリア層を形成するステップであり、前記チャネル領域は、第１の端部、第２の端部、および前記第１の端部と前記第２の端部との間の中央部分を有する、ステップと、
    前記チャネル領域の前記第１の端部にソースコンタクトを形成するステップと、
    前記チャネル領域の前記第２の端部にドレインコンタクトを形成するステップと、
    前記チャネル領域上にゲートコンタクトを形成するステップと、
    を含む方法。
  15. 前記エピタキシャルチャネル領域バリア層上にキャップ層を形成するステップと、
    前記チャネル領域の前記中央部分の前記キャップ層上に前記ゲートコンタクトを形成するステップと、
    をさらに含む、請求項１４に記載の方法。
  16. 前記エピタキシャルチャネル領域バリア層に凹部を形成するステップと、
    前記エピタキシャルチャネル領域バリア層に結合された絶縁層を前記凹部に形成するステップと、
    前記チャネル領域の前記中央部分の前記凹部の前記絶縁層上に前記ゲートコンタクトを形成するステップと、
    をさらに含む、請求項１４に記載の方法。
  17. 前記エピタキシャルチャネル領域バリア層に結合されたエピタキシャルゲート構造を前記チャネル領域の前記中央部分に形成するステップと、
    前記チャネル領域の前記中央部分の前記エピタキシャルゲート構造上に前記ゲートコンタクトを形成するステップと、
    をさらに含む、請求項１４に記載の方法。
  18. 前記エピタキシャルゲート構造は、Ｐ型窒化ガリウムエピタキシャル層を含む、請求項１７に記載の方法。
  19. 前記エピタキシャルゲート構造を形成するステップは、複数のエピタキシャル層を形成するステップを含み、前記複数のエピタキシャル層の各層は、層特有のドーパント濃度と関連付けられる、請求項１７に記載の方法。
  20. 前記バッファ層および前記エピタキシャルチャネル領域バリア層は、前記基板の熱膨張率（ＣＴＥ）に実質的に等しいＣＴＥによって特徴付けられる、請求項１４に記載の方法。
  21. 基板であって、
    多結晶セラミックコアと、
    前記多結晶セラミックコアに結合された第１の接着層と、
    前記第１の接着層に結合されたバリア層と、
    前記バリア層に結合された接合層と、
    前記接合層に結合された実質的単結晶層と、を含む基板と、
    前記実質的単結晶層に結合されたバッファ層と、
    前記バッファ層に結合された半絶縁層と、
    前記半絶縁層に結合され、第１のドーピング濃度を有する第１のＮ型窒化ガリウム層と、
    前記第１のＮ型窒化ガリウム層に結合され、前記第１のドーピング濃度より低い第２のドーピング濃度を有する第２のＮ型窒化ガリウム層と、
    前記第２のＮ型窒化ガリウム層に結合されたＰ型窒化ガリウム層と、
    前記Ｐ型窒化ガリウム層に結合されたアノードコンタクトと、
    前記第１のＮ型窒化ガリウム層の一部分に結合されカソードコンタクトと、
    を含む半導体ダイオード。
  22. 前記バッファ層は、
    前記実質的単結晶層に結合された窒化アルミニウム層と、
    前記窒化アルミニウム層に結合された窒化アルミニウムガリウム層と、
    前記窒化アルミニウムガリウム層に結合された窒化ガリウム層と、
    を含む、請求項２１に記載の半導体ダイオード。
  23. 前記半絶縁層は窒化ガリウムを含む、請求項２１に記載の半導体ダイオード。
  24. 前記基板は、
    前記第１の接着層に結合された導電層と、
    前記導電層に結合された第２の接着層と、をさらに含み、前記導電層および前記第２の接着層は、前記第１の接着層と前記バリア層との間に配置される、請求項２１に記載の半導体ダイオード。
  25. 前記第１のＮ型窒化ガリウム層、前記第２のＮ型窒化ガリウム層、および前記Ｐ型窒化ガリウム層は、エピタキシャル成長によって形成される、請求項２１に記載の半導体ダイオード。
  26. 前記第２のＮ型窒化ガリウム層は、約２０μｍを超える厚さを有する、請求項２５に記載の半導体ダイオード。
  27. 前記第１のＮ型窒化ガリウム層、前記第２のＮ型窒化ガリウム層、および前記Ｐ型窒化ガリウム層は、前記基板の熱膨張率（ＣＴＥ）に実質的に等しいＣＴＥによって特徴付けられる、請求項２５に記載の半導体ダイオード。
  28. 半導体ダイオードを形成する方法であって、
    基板を形成するステップであって、
    多結晶セラミックコアを提供するステップと、
    前記多結晶セラミックコアを第１の接着シェルで封入するステップと、
    前記第１の接着シェルをバリア層で封入するステップと、
    前記バリア層上に接合層を形成するステップと、
    前記接合層に実質的単結晶層を接合するステップと、によって前記基板を形成するステップと、
    前記実質的単結晶層上にバッファ層を形成するステップと、
    前記バッファ層上に半絶縁層を形成するステップと、
    第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層を前記半絶縁層上に形成するステップと、
    前記第１のドーピング濃度より低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層を前記第１のエピタキシャルＮ型窒化ガリウム層上に形成するステップと、
    前記第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャルＰ型窒化ガリウム層を形成するステップと、
    前記第２のエピタキシャルＮ型窒化ガリウム層の一部分および前記エピタキシャルＰ型窒化ガリウム層の一部分を除去して、前記第１のエピタキシャルＮ型窒化ガリウム層の一部分を露出させるステップと、
    前記エピタキシャルＰ型窒化ガリウム層の残りの部分にアノードコンタクトを形成するステップと、
    前記第１のエピタキシャルＮ型窒化ガリウム層の露出部分上にカソードコンタクトを形成するステップと、
    を含む方法。
  29. 前記基板を形成するステップは、
    前記第１の接着シェルを導電性シェルで封入するステップと、
    前記導電性シェルを第２の接着シェルで封入するステップであって、前記バリア層が前記導電性シェルを封入する、ステップと、
    をさらに含む、請求項２８に記載の方法。
  30. 前記第２のエピタキシャルＮ型窒化ガリウム層は、約２０ミクロンを超える厚さを有する、請求項２８に記載の方法。
  31. 前記第１のエピタキシャルＮ型窒化ガリウム層、前記第２のエピタキシャルＮ型窒化ガリウム層、および前記エピタキシャルＰ型窒化ガリウム層は、前記基板の熱膨張率（ＣＴＥ）に実質的に等しいＣＴＥによって特徴付けられる、請求項２８に記載の方法。
  32. 前記多結晶セラミックコアは窒化アルミニウムを含む、請求項２８に記載の方法。
  33. 前記実質的単結晶層は実質的に単結晶のシリコン層を含む、請求項２８に記載の方法。
  34. 半導体ダイオードを形成する方法であって、
    基板を形成するステップであって、
    多結晶セラミックコアを提供するステップと、
    前記多結晶セラミックコアを第１の接着シェルで封入するステップと、
    前記第１の接着シェルをバリア層で封入するステップと、
    前記バリア層上に接合層を形成するステップと、
    前記接合層に実質的単結晶層を接合するステップと、によって前記基板を形成するステップと、
    第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層を前記実質的単結晶層上に形成するステップと、
    前記第１のドーピング濃度より低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層を前記第１のエピタキシャルＮ型窒化ガリウム層上に形成するステップと、
    前記第２のエピタキシャルＮ型窒化ガリウム層上にエピタキシャルＰ型窒化ガリウム層を形成するステップと、
    前記基板の一部分を除去して前記第１のエピタキシャルＮ型窒化ガリウム層の表面を露出させるステップと、
    前記エピタキシャルＰ型窒化ガリウム層上にアノードコンタクトを形成するステップと、
    前記第１のエピタキシャルＮ型窒化ガリウム層の前記露出表面上にカソードコンタクトを形成するステップと、
    を含む方法。
  35. 前記基板の前記一部分を除去して前記第１のエピタキシャルＮ型窒化ガリウム層の前記表面を露出させるステップは、
    前記第１のエピタキシャルＮ型窒化ガリウム層の一部分を除去するステップをさらに含む、請求項３４に記載の方法。
  36. 前記基板を形成するステップは、
    前記第１の接着シェルを導電性シェルで封入するステップと、
    前記導電性シェルを第２の接着シェルで封入するステップであって、前記バリア層が前記導電性シェルを封入する、ステップと、
    をさらに含む、請求項３４に記載の方法。
  37. 前記第２のエピタキシャルＮ型窒化ガリウム層は、約２０ミクロンを超える厚さを有する、請求項３４に記載の方法。
  38. 前記第１のエピタキシャルＮ型窒化ガリウム層、前記第２のエピタキシャルＮ型窒化ガリウム層、および前記エピタキシャルＰ型窒化ガリウム層は、前記基板の熱膨張率（ＣＴＥ）に実質的に等しいＣＴＥによって特徴付けられる、請求項３４に記載の方法。
  39. 前記多結晶セラミックコアは窒化アルミニウムを含む、請求項３４に記載の方法。
  40. 前記実質的単結晶層は実質的に単結晶のシリコン層を含む、請求項３４に記載の方法。

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