TW201816849A - 與工程基板整合之電力元件 - Google Patents

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弗拉基米爾 歐迪諾布魯朵夫
狄利普 瑞斯貝德
奧格爾 阿卡塔茲
山姆 巴斯賽利
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美商克若密斯股份有限公司
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Abstract

一種電力元件包括：包含多晶陶瓷芯的基板、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。電力元件還包括：耦合至實質上單晶層的緩衝層以及耦合至緩衝層的通道區域。通道區域包括：第一端、第二端，以及設置在第一端和第二端之間的中央部分。通道區域還包括：耦合至緩衝層的通道區域阻障層。電力元件進一步包括：設置於通道區域的第一端的源極接點、設置於通道區域的第二端的汲極接點，以及耦合至通道區域的閘極接點。

Description

與工程基板整合之電力元件
本發明大致上關於形成在工程基板結構上的電力元件。更具體地，本發明關於適於使用磊晶生長製程來製造電力元件的方法及系統。如本文中所述，本發明的一些實施例已應用於藉由磊晶生長來製造基板結構上之電力元件及半導體二極體的方法以及系統，其中基板結構的特徵在於熱膨脹係數(CTE)與形成電力元件之磊晶層實質上匹配。方法及技術可應用至多樣的半導體處理操作。
基於氮化鎵的電力元件通常磊晶生長在藍寶石基板上。在藍寶石基板上之基於氮化鎵的電力元件的生長為異質磊晶生長製程，因為基板和磊晶層由不同材料組成。肇因於異質磊晶生長製程，磊晶生長的材料可能展現各樣不利效果，包括降低的均勻性以及與磊晶層之電子/光學性質相關之測度減少。因此，技術領域中有相關於磊晶生長製程及基板結構之改良的方法及系統之需求。
根據本發明的一實施例，提供一種電力元件。電力元件包括：包含多晶陶瓷芯的基板、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。電力元件還包括：耦合至實質上單晶層的緩衝層以及耦合至緩衝層的通道區域。通道區域包括：第一端、第二端，以及設置在第一端和第二端之間的中央部分。通道區域還包括：耦合至緩衝層的通道區域阻障層。電力元件進一步包括：設置於通道區域的第一端的源極接點、設置於通道區域的第二端的汲極接點，以及耦合至通道區域的閘極接點。
根據本發明的另一實施例，提供一種形成電力元件的方法。方法包括以下步驟：藉由提供多晶陶瓷芯來形成基板；以第一黏著殼包封多晶陶瓷芯；以阻障層包封第一黏著殼；在阻障層上形成接合層；以及將實質上單晶層連結至接合層。方法還包括以下步驟：在實質上單晶層形成緩衝層以及藉由在緩衝層上形成磊晶通道區域阻障層來在緩衝層上形成通道區域。通道區域具有第一端及第二端，以及在第一端和第二端之間的中央部分。方法還包括以下步驟：在通道區域的第一端形成源極接點；在通道區域的第二端形成汲極接點；以及在通道區域上形成閘極接點。
根據本發明的一特別實施例，提供一種半導體二極體。半導體二極體包括：包括多晶陶瓷芯的基板、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。半導體二極體還包括：耦合至實質上單晶層的緩衝層、耦合至緩衝層的半絕緣層，以及耦合至半絕緣層的第一N型氮化鎵層。第一N型氮化鎵層具有第一摻雜濃度。半導體二極體進一步包括：耦合至第一N型氮化鎵層的第二N型氮化鎵層。第二N型氮化鎵層具有小於第一摻雜濃度的第二摻雜濃度。另外，半導體二極體包括：耦合至第二N型氮化鎵層的P型氮化鎵層、耦合至P型氮化鎵層的陽極接點(anode contact)，以及耦合第一N型氮化鎵層之部分的陰極接點(cathode contact)。
根據本發明的另一特別實施例，提供一種形成半導體二極體的方法。方法包括以下步驟：藉由提供多晶陶瓷芯來形成基板；以第一黏著殼包封多晶陶瓷芯；以阻障層包封第一黏著殼；在阻障層上形成接合層；以及將實質上單晶層結合至接合層。方法還包括以下步驟：在實質上單晶層上形成緩衝層；在緩衝層上形成半絕緣層；以及在半絕緣層形成第一磊晶N型氮化鎵層。第一磊晶N型氮化鎵層具有第一摻雜濃度。方法進一步包括以下步驟：在第一磊晶N型氮化鎵層上形成第二磊晶N型氮化鎵層。第二磊晶N型氮化鎵層具有小於第一摻雜濃度的第二摻雜濃度。此外，方法包括以下步驟：在第二磊晶N型氮化鎵層上形成磊晶P型氮化鎵層；移除第二磊晶N型氮化鎵層的部分和磊晶P型氮化鎵層的部分以暴露第一磊晶N型氮化鎵層的部分；在磊晶P型氮化鎵層的剩餘部分上形成陽極接點；以及在第一磊晶N型氮化鎵層之暴露的部分上形成陰極接點。
根據本發明的一特定實施例，提供一種形成半導體二極體的方法。方法包括以下步驟：藉由提供多晶陶瓷芯來形成基板；以第一黏著殼包封多晶陶瓷芯；以阻障層包封第一黏著殼；在阻障層上形成接合層；以及將實質上單晶層結合至接合層。方法還包括以下步驟：在實質上單晶層上形成第一磊晶N型氮化鎵層以及在第一磊晶N型氮化鎵層上形成第二磊晶N型氮化鎵層。第一磊晶N型氮化鎵層具有第一摻雜濃度以及第二磊晶N型氮化鎵層具有小於第一摻雜濃度的第二摻雜濃度。方法進一步包括以下步驟：在第二磊晶N型氮化鎵層上形成磊晶P型氮化鎵層；移除基板的部份以暴露第一磊晶N型氮化鎵層的表面；在磊晶P型氮化鎵層上形成陽極接點；以及在第一磊晶N型氮化鎵層之暴露的表面上形成陰極接點。
根據本發明的另一特定實施例，提供一種電力元件。電力元件包括：包含多晶陶瓷芯的基板、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。電力元件還包括：耦合至實質上單晶層的緩衝層以及耦合至緩衝層的通道區域。通道區域包含：第一端、第二端，以及設置在第一端和第二端之間的中央部分。通道區域包括：耦合至緩衝層的通道區域阻障層以及設置在通道區域之第一端的源極接點。元件進一步包括：設置在通道區域之第二端的汲極接點以及耦合至通道區域的閘極接點。作為實例，緩衝層可包括III-V族半導體材料、矽鍺、氮化鋁鎵、氮化銦鎵或氮化銦鋁鎵的至少一者。
相較於習知技術，本發明能達成無數益處。舉例而言，本發明實施例提供形成在工程基板上的電力元件以及半導體二極體，工程基板具有與元件之磊晶層的熱膨脹係數(CTE)實質上匹配的CTE。使生長基板的熱膨脹性質與磊晶層相匹配，降低磊晶層和/或工程基板中的應力(stress)。應力造成數種類型的缺陷。舉例而言，應力可能增加磊晶層中的錯位密度，其損害磊晶層的電和光學性質。應力亦可能導致磊晶層或基板中的殘餘應變(residual strain)，其可能導致後續步驟中的額外處理考量，諸如應力破裂、錯位滑動、滑移、彎曲及翹曲。熱膨脹引發之基板的彎曲及翹曲可能使得自動化設備中之材料處理變得困難，並且限制執行用於元件製造、基板破裂及材料潛移之必要額外光刻步驟的能力。此外，受應力材料中的元件效能壽命縮短。由熱失配引起的應力鬆弛和應力誘發之裂痕擴散、錯位滑動及其他晶格移動可能導致一模式範圍中，從降低的元件效能至元件和元件層的破裂或剝落，的早期失效。
經由以下的實施方式和隨附圖式，詳細說明本發明的該等和其他實施例以及本發明的許多優點和特徵。
本發明大致上關於形成在工程基板結構上的電力元件。更具體地，本發明關於適於使用磊晶生長製程來製造電力元件的方法以及系統。僅作為例示，發明已應用於藉由磊晶生長來製造基板結構上之電力元件的方法以及系統，其中基板結構的特徵在於熱膨脹係數(CTE)與形成電力元件之磊晶層實質上匹配。方法及技術可應用至多樣的半導體處理操作。
第1圖為一簡化概要截面圖，說明根據本發明一實施例之工程基板結構。第1圖中說明的工程基板100適於各種電子及光學應用。工程基板100包括芯110，芯110可具有與將在工程基板100上生長之磊晶材料的熱膨脹係數(CTE)實質上匹配的熱膨脹係數。說明的磊晶材料130作為可選的，因為不需要其作為工程基板100的要件，但是其通常將生長於工程基板100上。
針對包括基於氮化鎵(GaN)的材料(包括基於GaN層的磊晶層)之生長的應用，芯110可為多晶陶瓷材料，例如多晶氮化鋁(AlN)，其可包括黏合材料，諸如氧化釔。可用於芯110中的其他材料，包括多晶氮化鎵(GaN)、多晶氮化鋁鎵(AlGaN)、多晶碳化矽(SiC)、多晶氧化鋅(ZnO)、多晶三氧化二鎵(Ga2 O3 )等等。
芯的厚度可為100至1500 µm等級，例如725 µm。芯110包封於黏著層112中，黏著層可稱為殼或包封殼。於一實施例中，黏著層112包含厚度為1000 Å等級的正矽酸乙酯(TEOS)氧化物層。在其他實施例中，黏著層的厚度不同，例如100 Å至2000 Å。儘管在一些實施例中使用TEOS氧化物於黏著層，根據本發明一實施例，可使用在後續沉積的層與下方層或材料(如，陶瓷，特別是多晶陶瓷)之間提供黏著的其他材料。舉例而言，SiO2 或其他氧化矽(Six Oy )良好地黏著至陶瓷材料並且提供合適的表面給後續之，例如導電材料的沉積。於一些實施例中，黏著層112完全圍繞芯110以形成徹底包封的芯。可使用LPCVD製程形成黏著層112。黏著層提供表面，在表面上黏著有後續的層以形成工程基板100結構的要件。
除了使用LPCVD製程、基於爐的製程等等來形成包封的第一黏著層外，根據本發明實施例可使用其他半導體製程，包括CVD製程或類似的沉積製程。作為一實例，可使用塗佈芯之部分的沉積製程、可將芯翻轉，以及可重複沉積製程以塗佈芯的另外部分。因此，儘管在一些實施例中使用LPCVD技術以提供徹底包封的結構，取決於特別的應用可使用其他膜形成技術。
導電層114係圍繞黏著層112而形成。於一實施例中，導電層114為圍繞第一黏著層112形成的多晶矽(polysilicon)(即，多晶矽(polycrystalline silicon))殼，因為多晶矽對陶瓷材料可展現不佳的黏著。於導電層114為多晶矽的實施例中，多晶矽層的厚度可為500-5000 Å等級，例如2500 Å。於一些實施例中，可形成多晶矽層作為殼以完全圍繞第一黏著層112 (如，TEOS氧化物層)，因而形成徹底包封的第一黏著層，並且可使用LPCVD製程來形成。於其他如下論述的實施例中，導電材料可形成在黏著層的部分上，例如基板結構的下半部。於一些實施例中，導電材料可形成作為徹底包封層並且隨後在基板結構的一側被移除。
於一實施例中，導電層114可為摻雜的多晶矽層以提供高度導電材料，例如摻雜硼以提供P型多晶矽層。於一些實施例中，以硼摻雜的程度為1 x 1019 cm-3 至1 x 1020 cm-3 以提供高導電性。可使用不同摻質濃度的其他摻質(如，摻質濃度為1 x 1016 cm-3 至5 x 1018 cm-3 範圍的磷、砷、铋等等)以提供適用於導電層114中的N型或P型半導體材料。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
在工程基板100靜電夾取至半導體處理工具，例如具有靜電放電(ESD)夾具的工具，的期間，導電層114的存在是有用的。導電層114致能半導體處理工具中之處理過後的快速釋放(dechucking)。因此，本發明的實施例提供可以與習知矽晶圓一起使用的方式進行處理的基板結構。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第二黏著層116 (如，厚度在1000 Å等級的TEOS氧化物層)係圍繞導電層114而形成。於一些實施例中，第二黏著層116完全地圍繞導電層114以形成徹底包封的結構。可使用LPCVD製程、CVD製程，或任何其他合適的沉積製程，包括旋塗介電質的沉積，來形成第二黏著層116。
阻障層118，例如氮化矽層，係圍繞第二黏著層116而形成。於一實施例中，阻障層為厚度在4000 Å 至5000 Å等級的氮化矽層118。在一些實施例中，阻障層118完全地圍繞第二黏著層116以形成徹底包封的結構，並且可使用LPCVD製程而形成。除了氮化矽層外，可使用包括SiCN、SiON、AlN、SiC等等的非晶材料作為阻障層。於一些實作中，阻障層由數個子層組成，數個子層組合(built up)組成以形成阻障層。因此，術語「阻障層」並非意指單一層或單一材料，而是包含以複合方式層疊的一或多種材料。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
於一些實施例中，阻障層，如氮化矽層，防止芯110中存在的組分之擴散和/或除氣至工程基板100可能存在的半導體處理腔室的環境中，例如在高溫(如，1000℃)磊晶生長製程期間。存在於芯110中的組分可包括，例如氧化釔(yttrium oxide)(即，yttria)、氧、金屬雜質、其他痕量組分等等。自芯110擴散的組分可能造成工程層120/122中之非故意的摻雜。自芯110除氣的組分可能行進穿過腔室並吸附於晶圓他處上而造成工程層120/122及磊晶材料130中的雜質。使用本文所述的包封層，包括設計用於非無塵室環境的多晶AlN之陶瓷材料可被用於半導體製程流程及無塵室環境中。
第2A圖為二次離子質譜儀(SIMS)數據圖，說明根據本發明一實施例之用於工程結構之作為深度函數的物種濃度。X軸表示自工程層120/122的表面至芯110的深度202。線208表示工程層120/122與芯110之間的界面。第一y軸表示每立方公分原子的物種濃度204。第二y軸表示每秒計數之離子的信號強度206。第2A圖中的工程結構沒有包括阻障層118。參考第2A圖，數種陶瓷芯110中存在的物種(如，釔、鈣及鋁)在工程層120/122中降至可忽略的濃度。鈣210、釔220及鋁230的濃度分別下降三、四及六個數量級。
第2B圖為一SIMS數據圖，說明根據本發明一實施例之用於退火後之不具阻障層的工程結構之作為深度函數的物種濃度。如上論述，在半導體處理操作期間，例如在基於GaN的層之磊晶生長期間，本發明實施例提供的工程基板結構可被暴露至高溫(~1100℃)持續數個小時。針對第2B圖說明的數據，工程基板結構在1100℃退火持續四小時的時間。如第2B圖所示，在工程層120/122中原始以低濃度存在的鈣210、釔220及鋁230，已擴散進入工程層120/122中，達到類似於其他組分的濃度。
因此，本發明的實施例整合阻障層(如，氮化矽層)以防止背景組分自多晶陶瓷材料(如，AlN)向外擴散至工程層120/122及磊晶材料130中，諸如選擇性的GaN層。包封下方層和材料的氮化矽層提供了所欲的阻障層118功能性。
第2C圖為一SIMS數據圖，說明根據本發明一實施例之用於退火後之具有阻障層118(以虛線240表示)的工程結構之作為深度函數的物種濃度。將擴散阻障層118(如，氮化矽層)整合至工程基板結構中防止鈣、釔及鋁在退火製程期間擴散進入工程層中，而擴散發生於擴散阻障層不存在時。如第2C圖中所說明，於退火後，存在於陶瓷芯中的鈣210、釔220及鋁230於工程層中維持低濃度。因此，阻障層118 (如，氮化矽層)的使用防止該等組分經由擴散阻障而擴散並因而防止該等組分釋放至圍繞工程基板的環境中。類似地，塊體陶瓷材料中含有的任何其他雜質將受到阻障層侷限。
典型地，用來形成芯110的陶瓷材料在1800℃範圍的溫度經燒結。預期此製程將使驅除大量存在陶瓷材料中的雜質。該等雜質可包括使用氧化釔作為燒結劑而得到的釔、鈣及其他組分和化合物。接下來，在800℃至1100℃範圍之低很多的溫度下執行的磊晶生長製程期間，期待該等雜質的後續擴散將很微小。然而，與習知期待相反，本案發明人確定即使是在溫度遠低於陶瓷材料燒結溫度的磊晶生長製程期間，還是存在通過工程基板之層的大量組分擴散。因此，本發明的實施例將阻障層118整合至工程基板100中以防止此種非所欲的擴散。
再次參考第1圖，接合層120 (如，氧化矽層)係沉積在阻障層118的部分上，例如阻障層的頂表面，並且隨後用於單晶層122的接合期間。在一些實施例中，接合層120的厚度可為大約1.5 µm。單晶層122可包括，例如Si、SiC、藍寶石、GaN、AlN、SiGe、Ge、金剛石、Ga2 O3 、AlGaN、InGaN、InN和/或ZnO。於一些實施例中，單晶層的厚度可為0-0.5 µm。單晶層122適於在用於形成磊晶材料130的磊晶生長製程期間用作生長層。磊晶材料130的結晶層為與單晶層122相關之下方半導體晶格的延伸。工程基板100獨特的CTE匹配性質能夠較現有技術生長更厚的磊晶材料130。於一些實施例中，磊晶材料130包括厚度為2 µm至10 µm的氮化鎵層，其可用作用於光電元件、電力元件等等中之複數個層之一。於一實施例中，接合層120包括使用層轉移製程而附接至氧化矽阻障層118的單晶矽層。
第3圖為一簡化概要截面圖，說明根據本發明一實施例之工程基板結構。第3圖中說明的工程基板300適於多樣的電子及光學應用。工程基板300包括芯110，其可具有與將生長在工程基板300上的磊晶材料之熱膨脹係數(CTE)實質上匹配的CTE。說明之磊晶材料130為選擇性的，因為不需要其作為工程基板結構的要件，但是其將通常地生長於工程基板結構上。
針對包括基於氮化鎵(GaN)材料(包含基於GaN層的磊晶層)之生長的應用，芯110可為多晶陶瓷材料，例如多晶氮化鋁(AlN)。芯的厚度可為100 µm至1500 µm的等級，例如725 µm。芯110包封於黏著層112中，黏著層可被稱為殼或包封殼。於此實作中，黏著層112完全地包封芯，但此並非本發明所必須，如有關第4圖的額外細節中所論述。
於一實施例中，黏著層112包含厚度為1000 Å等級的正矽酸乙酯(TEOS)氧化物層。於其他實施例中，黏著層的厚度不同，例如自100 Å至2000 Å。儘管於一些實施例中使用TEOS氧化物於黏著層，根據本發明一實施例，可使用在後續沉積的層與下方層或材料之間提供黏著的其他材料。舉例而言，SiO2 、SiON等等良好黏著至陶瓷材料並且提供用於後續，例如導電材料，沉積的適合表面。在一些實施例中，黏著層112完全地圍繞芯110以形成徹底包封的芯並且可使用LPCVD製程而形成。黏著層112提供一表面，後續層黏著至該表面上以形成工程基板結構的要件。
除了使用LPCVD製程、基於爐的製程等等來形成包封黏著層112以外，根據本發明實施例，可使用其他半導體製程。作為一個實例，可使用塗佈芯110的部分之例如CVD、PECVD等等的沉積製程，芯110可被翻轉，以及可重複沉積製程以塗佈芯110之另外的部分。
導電層314係形成於黏著層112的至少部分上。於一實施例中，導電層314包括多晶矽(polysilicon) (即，多晶矽(polycrystalline silicon))，其經由沉積製程而形成在由芯110和黏著層112所形成之結構的下部(如，下半部或背側)上。於導電層314為多晶矽的實施例中，多晶矽層的厚度可為數千埃等級，例如3000 Å。於一些實施例中，可使用LPCVD製程來形成多晶矽層。
於一實施例中，導電層314可為摻雜的多晶矽層以提供高度導電材料，例如導電層314可摻雜有硼以提供P型多晶矽層。於一些實施例中，以硼摻雜的程度為自約1 x 1019 cm-3 至1 x 1020 cm-3 的範圍以提供高導電性。導電層314的存在有用於工程基板靜電夾持至半導體處理工具期間，半導體處理工具例如為具有靜電釋放(ESD)夾具的工具。導電層314致能處理後的快速釋放。因此，本發明實施例提供基板結構，其能以連同使用習知矽晶圓的方式進行處理。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第二黏著層316 (如，第二TEOS氧化物層)係圍繞導電層314 (如，多晶矽層)而形成。第二黏著層316的厚度為1000 Å等級。在一些實施例中，第二黏著層316完全地圍繞導電層114以形成徹底包封的結構並且可使用LPCVD製程來形成。
阻障層118 (如，氮化矽層)係圍繞第二黏著層316而形成。在一些實施例中，阻障層118的厚度為4000 Å至5000 Å等級。在一些實施例中，阻障層118完全地圍繞第二黏著層112以形成徹底包封的結構並且可使用LPCVD製程來形成。
於一些實施例中，使用包括氮化矽的阻障層118防止芯110中存在的組分擴散和/或除氣至工程基板可能存在的半導體處理腔室的環境中，例如在高溫(如，1000 ℃)磊晶生長製程期間。芯中存在的組分包括，例如氧化釔(yttrium oxide)(即，氧化釔(yttria))、氧、金屬雜質、其他痕量組分等等。使用如本文所述的包封層，陶瓷材料，包括設計用於非無塵室環境的多晶AlN，可被用於半導體製程流程及無塵室環境中。
於一些實施例中，工程基板100可順應國際半導體設備與材料(SEMI)標準規範。因為工程基板100可順應SEMI規範，工程基板100可與現有半導體製造工具一起使用。舉例而言，工程基板的晶圓直徑可為4-吋、6-吋，或8-吋。於一些實施例中，8-吋工程基板晶圓的厚度可為725-750 µm。與之相較，目前用於製造氮化鎵磊晶層的矽基板未順應SEMI規範，因為矽基板的厚度為1050-1500 µm。肇因於此非順應性，矽基板無法用於順應SEMI規範的設備中。
第4圖為一簡化概要截面圖，說明根據本發明另一實施例之工程基板結構400。於第4圖中說明的實施例中，黏著層412形成在芯110的至少部分上，但未包封芯110。於此實作中，黏著層412係形成於芯的下表面(芯的背側)以增進後續形成之導電層414的黏著，如下更完整地描述。儘管僅在第4圖中之芯的下表面說明黏著層412，將理解的是沉積黏著層材料在芯的其他部分上將不會不利地影響工程基板結構的效能並且此類材料可存在各樣實施例中。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
導電層414，而非如第3圖中說明的形成為殼，不會包封黏著層412和芯110，但實質上與黏著層412對齊。儘管說明的導電層414沿著黏著層412側邊部分的底部或背側且向上延伸，此非為本發明所需要的。因此，實施例可使用基板結構一側上的沉積、遮蔽基板結構的一側等等。導電層414可形成在黏著層412的一側，例如底部/背側，的部分上。導電層414在工程基板結構400的一側上提供電傳導，其可利於RF及高電力應用。導電層414可包括如第1圖中有關導電層114所論述的摻雜的多晶矽。除了基於半導體的導電層之外，於其他實施例中，導電層414為金屬層，例如500 Å的鈦等等。
芯110的部分、黏著層412的部分，及導電層414覆蓋有第二黏著層416以增進阻障層418至下方材料的黏著。阻障層418形成包封結構以防止如前述有關於第2A、2B及2C圖所論述之自下方層的擴散。
再次參照第4圖，取決於實作情形，一或多層可被移除。舉例而言，層412和414可被移除，僅留下單一黏著殼416和阻障層418。於另外的實施例中，僅層414可被移除，留下阻障層416下面的單一黏著層412。於此實施例中，黏著層412亦可平衡由沉積在阻障層418之頂部的接合層120所引起的應力及晶圓彎曲。具有絕緣層在芯110頂側之基板結構的構造(如，在芯110與接合層120之間僅具有絕緣層)將提供益處給電力/RF應用，其中所欲的是高度絕緣基板。
於另外的實施例中，阻障層418可直接包封芯110，接著為導電層414及後續的黏著層416。於此實施例中，接合層120可自頂側直接沉積在黏著層416上。在又另一實施例中，黏著層416可沉積在芯110上，接著為阻障層418，再接著為導電層414，及另外的黏著層412。
雖然一些實施例已就一層進行論述，應理解層可包括數個子層，數個子層組合以形成關注的層。因此，術語層並非意指由單一材料組成的單一層，而是包含以複合方式層疊以形成所欲結構的一或多種材料。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第5圖為一簡化流程圖，說明根據本發明一實施例之製造工程基板的方法。方法可用來製造基板，基板的CTE匹配生長在基板上之一或多層磊晶層。方法500包括以下步驟：藉由以下步驟形成支撐結構：提供多晶陶瓷芯(510)；包封多晶陶瓷芯於第一黏著層中形成殼(512) (如，正矽酸乙酯(TEOS)氧化物殼)；以及包封第一黏著層於導電殼(514) (如，多晶矽殼)中。第一黏著層係可形成為單層的TEOS氧化物。導電殼係可形成為單層的多晶矽。
方法還包括以下步驟：包封導電殼於第二黏著層(如，第二TEOS氧化物殼)中(516)以及包封第二黏著層於阻障層殼中(518)。第二黏著層係可形成為單層的TEOS氧化物。阻障層殼係可形成為單層的氮化矽。
一旦經由製程步驟510-518形成支撐結構，方法進一步包括以下步驟：結合接合層(如，氧化矽層)至支撐結構(520)以及結合實質上單晶層，例如單晶矽層，至氧化矽層(522)。根據本發明實施例，可使用其他的實質上單晶層，包括SiC、藍寶石、GaN、AlN、SiGe、Ge、金剛石、Ga2 O3 、ZnO等等。接合層的結合可包括如本文所述之接合材料沉積接續平坦化製程。於以下描述的一實施例中，將實質上單晶層(如，單晶矽層)結合至接合層使用了層轉移製程，其中層為自矽晶圓轉移的單晶矽層。
參照第1圖，接合層120可經由沉積厚的(如，4 µm厚)氧化物層接著進行化學機械研磨(CMP)製程薄化氧化物至厚度為大約1.5 µm而形成。厚的初始氧化物用以填充空隙以及存在於支撐結構上的表面特徵，表面特徵在製造多晶芯後可能存在且繼續存在如第1圖說明之形成包封層時。CMP製程提供沒有空隙、顆粒，或其他特徵的實質上平坦表面，其可接著用於晶圓轉移製程期間以將單晶層122 (如，單晶矽層)接合至接合層120。將理解的是接合層不必須具備原子上平坦表面(atomically flat surface)之特徵，但應提供實質上平坦表面，該實質上平坦表面將支持具有所欲可靠度之單晶層(如，單晶矽層)的接合。
層轉移製程係用以將單晶層122 (如，單晶矽層)結合至接合層120。於一些實施例中，植入包括實質上單晶層122 (如，單晶矽層)的矽晶圓以形成裂面。於此實施例中，在晶圓接合後，矽基板可沿著裂面下方之單晶矽層的部分被移除，造成脫層的單晶矽層。單晶層122的厚度可改變以符合各種應用的規範。另外，單晶層122的結晶方向可改變以符合應用的規範。此外，單晶層中的摻雜程度和輪廓可變化以符合特別應用的規範。於一些實施例中，可將植入的深度調整為大於所欲之單晶層122的最終厚度。此額外的厚度允許移除轉移的實質上單晶層受損的薄部分，留下所欲之最終厚度的未受損部分。於一些實施例中，可修改表面粗糙度以供高品質磊晶生長。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
於一些實施例中，單晶層122可為足夠厚以提供用於後續的一或多層磊晶層生長之高品質晶格模板，但單晶層122又為足夠薄以成為高順應性。當單晶層122相對薄，使得其物理性質較少受到限制且能夠模仿其周圍的材料而較無產生結晶缺陷的傾向時，可稱單晶層122為“順應的”。單晶層122的順應性可能與單晶層122的厚度為負相關。較高的順應性可造成模板上生長之磊晶層中較低的缺陷密度以及致能較厚的磊晶層生長。於一些實施例中，可藉由在脫層的矽層上之矽的磊晶生長來增加單晶層122的厚度。
於一些實施例中，可藉由脫層的矽層頂部之熱氧化接著以氫氟(HF)酸進行氧化物層剝除來調整單晶層122的最終厚度。舉例而言，初始厚度為0.5 µm之脫層的矽層可經熱氧化以產生厚約420 nm的二氧化矽層。在移除生成的熱氧化物之後，轉移的層中之剩餘的矽厚度可為約53 nm。在熱氧化期間，植入的氫可朝表面移動。因此，後續的氧化物層剝除可移除一些損壞。並且，通常在1000℃或更高的溫度執行熱氧化。昇高的溫度亦可修復晶格損壞。
可使用HF酸蝕刻來剝除在熱氧化期間形成在單晶層頂部的氧化矽層。可藉由調整HF溶液的溫度和濃度以及氧化矽的化學劑量和密度來調整經由HF酸之氧化矽和矽(SiO2 :Si)之間的蝕刻選擇性。蝕刻選擇性指的是一種材料相對於另一種材料的蝕刻率。針對SiO2:Si，HF溶液的選擇性可在約10:1至約100:1的範圍。高蝕刻選擇性可使表面粗糙度自初始表面粗糙度降低相似的因數。然而，所得之單晶層122的表面粗糙度仍可能大於所欲者。舉例而言，在進行額外處理之前以2 µm × 2 µm原子力顯微鏡(AFM)掃描時，塊Si (111)表面的均方根(RMS)表面粗糙度可為小於0.1 nm。於一些實施例中，用於Si (111)上之氮化鎵材料之磊晶生長之所欲表面粗糙度可為，例如小於1 nm、小於0.5 nm，或小於0.2 nm，於30 µm × 30 µm AFM之掃描面積上。
若熱氧化和氧化物層剝除之後之單晶層122的表面粗糙度超過所欲之表面粗糙度，可執行另外的表面平滑處理。有數種平滑處理矽表面的方法。該等方法可包括氫退火、雷射修整，及接觸研磨(如，CMP)。該等方法可涉及高深寬比表面尖峰之優先攻擊。因此，在表面上的高深寬比特徵可較低深寬比特徵更快被移除，因而造成較平滑的表面。
應當理解的是，第5圖中說明的特定步驟提供根據本發明一實施例之一種製造工程基板的特別方法。根據替代實施例，亦可執行其他步驟順序。舉例而言，本發明的替代實施例可依不同於前述概述的順序來執行步驟。此外，第5圖中說明的個別步驟可包括多重子步驟，該等子步驟可依適於個別步驟之各種順序來執行。另外，取決於特別應用，可增加或移除額外的步驟。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第6圖為一簡化流程圖，說明根據本發明另一實施例之製造工程基板的方法。方法包括以下步驟：藉由提供多晶陶瓷芯來形成支撐結構(610)；形成耦合至多晶陶瓷芯之至少部分的黏著層(612)。第一黏著層可包括正矽酸乙酯(TEOS)氧化物層。第一黏著層可形成作為單層的TEOS氧化物。方法還包括以下步驟：形成耦合至第一黏著層的導電層(614)。導電層可為多晶矽層。導電層可形成作為單層的多晶矽。
方法還包括以下步驟：形成耦合第一黏著層之至少部分的第二黏著層(616)以及形成阻障殼(618)。第二黏著層可形成作為單層的TEOS氧化物。可形成阻障殼作為單層的氮化矽，或是由一系列子層形成阻障殼。
一旦以製程步驟610-618形成支撐結構，方法進一步包括以下步驟：將接合層(如，氧化矽層)結合至支撐結構(620)以及將單晶矽層或實質上單晶層結合至氧化矽層(622)。接合層之結合可包括如本文所述之接合材料的沉積接續以平坦化製程。於以下描述的一實施例中，使用層轉移製程將單晶層(如，單晶矽層)結合至接合層，其中單晶矽層係轉移自矽晶圓。
應當理解的是，第6圖中說明的特定步驟提供根據本發明另一實施例之一種製造工程基板的特別方法。根據替代實施例，亦可執行其他步驟順序。舉例而言，本發明的替代實施例可依不同於前述概述的順序來執行步驟。此外，第6圖中說明的個別步驟可包括多重子步驟，該等子步驟可依適於個別步驟之各種順序來執行。另外，取決於特別應用，可增加或移除額外的步驟。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第7圖為一簡化概要截面圖，說明根據本發明一實施例之用於RF和電力應用的磊晶/工程基板結構700。於一些LED應用中，工程基板結構提供生長基板，其致能高品質GaN層的生長，並且工程基板結構隨後被移除。然而，針對RF及電力元件應用，工程基板結構形成最終元件的部分，並因此工程基板結構的電、熱及其他性質或是工程基板結構的組分對特別應用而言是重要的。
參照第1圖，單晶層122可為使用植入和脫層(exfoliation)技術而自矽施體晶圓分離的脫層單晶矽層。典型的植入物為氫和硼。針對電力及RF元件應用，工程基板結構中之層和材料的電性質是重要的。舉例而言，一些元件架構使用電阻大於103 Ohm-cm的高度絕緣矽層，以減少或消除通過基板和界面層之漏電。其他應用使用包括具有預定厚度(如，1 µm)之導電矽層的設計，以將元件的源極連結至其他要件。因此，在該等應用中，希望能控制單晶矽層的尺寸和性質。於層轉移期間使用植入和脫層技術的設計中，例如氫或硼之殘餘的植入原子存在於矽層中，因而改變電性質。此外，例如使用調整植入劑量(其可能影響導電性)及調整植入深度(其可能影響層厚度)，很難控制薄矽層的厚度、導電性及其他性質。
根據本發明實施例，使用工程基板結構上的矽磊晶術以獲得適於特別元件設計之單晶矽層之所欲性質。
參照第7圖，磊晶/工程基板結構700包括工程基板結構710及形成於其上的磊晶單晶層720。於一些實施例中，磊晶單晶層720可為單晶矽層。工程基板結構710可類似於第1、3及4圖中說明的工程基板結構。典型地，在層轉移之後，單晶層122(例如單晶矽層)為0.5 µm等級。於一些製程中，可使用表面調節製程來將單晶層122的厚度減少至約0.3 µm。為增加單晶層122的厚度至約1 µm以用於製造可靠的歐姆接點，例如使用磊晶製程以在由層轉移製程所形成的單晶層122上生長磊晶單晶層720。可使用磊晶生長製程的變化來生長磊晶單晶層720，包括CVD、LPCVD、ALD、MBE等等。磊晶單晶層720可包括，例如Si、SiC、藍寶石、GaN、AlN、SiGe、Ge、金剛石、Ga2 O3 ，及/或ZnO。磊晶單晶層720的厚度範圍可自約0.1 µm至約20 µm，例如介於0.1 µm和10 µm之間。
第8A圖為一簡化概要截面圖，說明根據本發明一實施例之在工程基板結構上的III-V族磊晶層。第8A圖中說明的結構可被視為以下描述的雙磊晶結構800。如第8A圖中所說明的，包括磊晶單晶層720的工程基板結構810具有形成於其上的III-V族磊晶層820。於一實施例中，III-V族磊晶層包含氮化鎵(GaN)。為在III-V族磊晶層的各部分(其可包括多重子層)之間提供導電性，在此實例中形成一組貫孔824從III-V族磊晶層820的頂表面穿通至磊晶單晶層720中。第8A圖顯示貫孔824延伸穿過磊晶層820而至磊晶單晶層720。作為一實例，藉由提供歐姆接點通過貫孔824，該等貫孔可用來將二極體或電晶體的電極連結至下方的層，因而緩和元件中堆積的電荷。於一些實施例中，一或多個貫孔824可於其側壁上為絕緣的，使其不會電性連結至III-V族磊晶層820。電接點可促進寄生電荷之移除，因而致能較快速的電力元件切換。
於一些實施例中，貫孔826可延伸至單晶層122。為解決製造貫孔826以接觸單晶層122的困難，可在單晶層122和單晶層720上生長額外的導電磊晶層822以增大用於貫孔826之目標導電層的尺寸，亦即，貫孔終止於其中之層的厚度。由於工程基板結構810獨特的CTE和擴散性質，可形成較習知基板厚的磊晶單晶層720和III-V族磊晶層820。因此，現有的基板技術無法支持足夠無缺陷磊晶層之生長以包括導電磊晶層822於元件中。於一些實施例中，導電磊晶層822可為AlN、AlGaN、GaN或充分摻雜的半導體材料。於特別的實施例中，導電磊晶層822的厚度可為0.1-10 µm。於其他實施例中，導電磊晶層822的厚度可取決於半導體元件的需求而變化。於一些實施例中，工程基板結構及單晶層122可被移除，暴露磊晶單晶層720及或導電磊晶層822。於基板移除後，可在暴露的磊晶層上形成接點。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
於一些實施例中，III-V族磊晶層可生長於單晶層122上。為在單晶層122中終止貫孔，可在整個晶圓的0.3 µm單晶層中做成使用貫孔的歐姆接點。使用本發明的實施例，可以提供數微米厚的單晶層。難以使用植入和脫層製程達到數微米厚度，因為大植入深度需要高植入能量。而厚的磊晶單晶層致能諸如所說明之貫孔的應用而致能廣泛的元件設計。
除了藉由在單晶層122上磊晶生長磊晶單晶層720來增加「層」的厚度以外，可對單晶層122的原始性質做出的其他調整，包括導電性、結晶性等等的修飾。舉例而言，若在額外之III-V族層或其他材料的磊晶生長之前所欲之矽層為10 µm等級，可根據本發明實施例生長此厚的層。
植入製程可影響單晶層122的性質，例如殘餘的硼/氫原子可能造成影響矽晶層之電性質的缺陷。在本發明的一些實施例中，在磊晶單晶層720之磊晶生長之前，單晶層122的部分可被移除。舉例而言，移除大部分或所有之殘餘的硼/氫原子，單晶矽層可經薄化以形成厚度為0.1 µm或更小之層。接著使用單晶矽層的後續生長以提供電和/或其他性質與使用層轉移製程所形成之層的相應特性實質上無關之單晶材料。
除了增加耦合至工程基板結構之單晶矽材料的厚度以外，磊晶單晶層720的電性質包括導電性，可不同於單晶層122的電性質。在生長期間之磊晶單晶層720的摻雜，可藉由摻雜硼而產生P型矽以及藉由摻雜磷而產生N型矽。可生長未經摻雜的矽以提供用於具有絕緣區域之元件中的高電阻矽。特別地，絕緣層可用於RF元件中。
可在生長期間調整磊晶單晶層720的晶格常數使其不同於單晶層122的晶格常數以產生應變磊晶材料。除了矽之外，可磊晶生長以提供包括應變層之層的其他組分包括矽鍺等等。此外，可使用結晶平面的結晶方向，例如在(100)矽上之(111)矽的生長，來引入應變。例如，緩衝層可生長在單晶層122上、在磊晶單晶層720上，或在層之間以增進後續的磊晶生長。該等緩衝層可包括III-V族半導體材料，諸如氮化鋁鎵、氮化銦鎵，及氮化銦鋁鎵、矽鍺應變層等等。可調整III-V族半導體材料層的應變以用於所欲材料性質。此外，緩衝層及其他磊晶層之克分子分數、摻質、極性等等可為漸變的。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
於一些實施例中，於後續之包括III-V族磊晶層之磊晶層的生長期間，存在於單晶層122或磊晶單晶層720中的應變可經鬆弛。
第8B圖為一簡化概要平面圖，說明根據本發明一實施例之四種雙磊晶結構。於第8B圖中說明的雙磊晶結構各包括一組貫孔824。第一雙磊晶結構830顯示緊密貫孔構型。第二雙磊晶結構840顯示分散貫孔構型。在元件之主動區使用貫孔824的分散貫孔構型較可能經歷電荷堆積。第三雙磊晶結構850顯示圖案貫孔構型。圖案貫孔構型可在雙磊晶結構850上將貫孔824分開相等距離。第四雙磊晶結構860闡述側向貫孔828。側向貫孔828可製造成實質上平行於雙磊晶結構860的磊晶層而行進，並且於例如邊緣862接觸單晶層122。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
如上所述之工程基板可承受於其上之與工程基板實質上晶格匹配且特徵為熱膨脹係數(CTE)與工程基板的熱膨脹係數實質上匹配之氮化鎵元件層的磊晶生長。因此，工程基板可提供優異的熱穩定性及形狀控制。工程基板亦可致能具有再利用能力之晶圓直徑尺規化。相對厚的(如，大於20 µm)高品質磊晶氮化鎵層可形成在沒有裂隙且特徵為低缺陷密度及低磊晶後彎曲和應力的工程基板上。可在單一平台上實施，諸如電力元件、射頻(RF)元件、單石微波積體電路(MMIC)、顯示器、發光二極體(LED)等等的多重應用。此工程基板亦適於各樣元件架構，諸如側向元件、垂直元件、晶片尺寸封裝(CSP)元件等等。
氮化鎵(GaN)及類似的寬能隙半導體材料提供較以矽形成者更優異的物理性質，其允許基於該等材料的電力半導體元件能承受高電壓和溫度。該等性質亦允許較高頻率反應、較大電流密度及較快速切換。然而，在寬能隙元件能獲得市場接受之前，必須證明其可靠度並且較高可靠度之需求正在成長。元件和封裝級之較大電力密度的持續需求造成較高溫度和橫越封裝之溫度梯度的後果。使用工程基板於形成CTE匹配的磊晶元件層可減輕許多寬能隙元件常見的熱相關失效機制，如下說明。
化合物半導體元件，諸如基於氮化鎵(GaN)的高電子遷移率電晶體(HEMT)，可經受高電場及高電流(如，大信號RF)，同時成為深飽和。接點劣化、逆壓電效應、熱電子效應，及自加熱為常見問題中的一些。舉例而言，溫度大於約300℃時，肖特基及歐姆接點可能表現接點電阻增加及顯現鈍化破裂。可能發生閘極金屬堆疊內的相互擴散(inter-diffusion)及鎵向外擴散(out-diffusion)至金屬層中。當電子在大電場中加速得到非常高的動能時，可能發生熱電子效應。熱電子效應可能導致氮化鋁鎵(AlGaN)層中、於AlGaN/GaN處界面、鈍化層/GaN蓋層界面處及緩衝層中之阱形成(trap formation)。
阱形成可能接著引起電流崩塌及閘極延遲，並因此造成互導之可逆劣化及飽和汲極電流。即便汲極電壓或閘極電壓突然改變，觀察到緩慢的瞬變電流。脈衝汲極-源極電壓時汲極電流緩慢的瞬變反應稱為汲極遲緩(drain lag)，或是於閘極-源極電壓的情況中稱為閘極遲緩(gate lag)。當脈衝內的電壓高於靜態偏置點時，緩衝阱捕獲自由電荷。與脈衝長度相較，此現象非常快速。當脈衝內的電壓低於靜態偏置點時，阱釋放其電荷。此過程可能非常緩慢，甚至可能要數秒。當自由載子被捕獲及釋放時，他們不會立即貢獻至輸出電流。此現象係於瞬變電流之起點。
汲極遲緩及閘極遲緩的組合效應導致電流崩塌(二維電子氣[2-DEG]密度降低)。當緩衝層中之深-受體密度較高時，肇因於緩衝阱的閘極遲緩變得更明顯。當閘極上的高反向偏壓導致結晶缺陷產生時，可能發生逆壓電效應。超過特定臨界電壓時，可能發生元件不可逆的損壞，其可能提供通過缺陷之漏電路徑。高電力應力下可能發生自加熱且可能造成熱應力-應變。化合物半導體元件亦可能遭受電場驅動的劣化，諸如閘極金屬化以及於接點、表面及界面劣化。閘極劣化可能導致漏電流增加及介電崩潰。
高溫反向偏壓(HTRB)測試為用於電力元件之一種最常見的可靠度測試。HTRB測試評估高汲極-源極偏壓下的長期穩定性。HTRB測試企圖加速由使用偏壓的操作條件所熱活化之失效機制。在HTRB測試期間，元件樣本在最大級反向崩潰電壓或略小於最大級反向崩潰電壓、在接近其最大級接面溫度的環境溫度持續延長的時段(如，1000小時)下受到應力。根據阿瑞尼士方程式(Arrhenius equation)，此測試的高溫加速失效機制，阿瑞尼士方程式指出反應速率依存溫度。於HTRB測試期間，可能發生分層、爆裂、元件膨脹及其他機制上的問題。
在諸如GaN電力元件之寬能隙半導體元件的閘極介電中亦觀察到類似於時依性介電崩潰(TDDB)的失效機制，TDDB為MOSFET中常見的失效機制。TDDB發生於閘極介電崩潰時，因為長時間應用相對低的電場(與即刻崩潰(immediate breakdown)相反，即刻崩潰由強電場所引起)。此外，溫度循環(TMCL)期間的失效可能與封裝應力、接合墊金屬化、模複合物、水分敏感度及其他封裝等級的問題相關。
如前述論述，工程基板可具有與其上生長之磊晶GaN元件層之CTE匹配的CTE。磊晶GaN元件層亦可與工程基板晶格匹配。因此，磊晶GaN元件層可具有較低的缺陷密度及較佳品質。可經由磊晶生長形成相對厚的漂移區。並且，可由工程基板做出大直徑晶圓，藉此降低製造成本。工程基板可改進元件可靠度。舉例而言，具有與磊晶GaN元件匹配的CTE可有助緩和熱應力，熱應力為元件可靠度的關鍵因素。有關熱應力的元件失效可包括熱活化的汲極-源極崩潰、衝穿效應、沿著通道的崩潰、穿過緩衝層的崩潰。亦可減少自加熱。此外，具有低缺陷密度的高品質磊晶GaN層可有助於改進元件考靠度，因為一些缺陷可能由電壓應力所引發且可能造成側向及垂直漏電。高品質磊晶GaN層亦可解決諸如可影響場分佈和錯位密度之局部非化學計量區域的問題。
傳統的基於矽的MOSFET技術幾乎到達效能和切換速度的實體限制。側向式基於GaN的高電子遷移率電晶體(HEMT)於中至低電力系統中提供超越基於矽的MOSFET範圍的機會，中至低電力系統為諸如太陽能反向器、小型電源供應(PFC)、切換式電源供應(SMPS)、馬達驅動器、射頻功率放大器、固態照明(SSL)、智能電網，及汽車馬達驅動系統。在許多其他優點中，側向式基於GaN的HEMT可支持高效率、高頻率操作，及低切換和傳導損失。
第9圖為一簡化概要截面圖，說明根據本發明一實施例之形成在工程基板910上的側向電力元件900。電力元件900可用作為空乏型(通常為ON) HEMT。電力元件900包括工程基板910。於一些實施例中，如以上參照第1、3及4圖所描述的，工程基板910可包括多晶陶瓷芯、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。根據一實施例，工程基板910可進一步包括耦合至接合層的實質上單晶層912。舉例而言，實質上單晶層912可包括實質上單層結晶矽。於一些實施例中，工程基板910可進一步包括耦合至實質上單晶層912的成核層914以促進包括實質上單晶的基於GaN材料之磊晶元件層的形成。在一些實施例中，成核層914可摻雜至等於、小於，或大於周圍層的程度。於其他實施例中，成核層的組成分可經設計並以預定的組成分實踐。
於另一實施例中，基板910的多晶陶瓷芯包含氮化鋁。於一些實施例中，如前述參照第1圖所論述的，基板910可進一步包括耦合至第一黏著層的導電層，及耦合至導電層的第二黏著層，其中導電層及第二黏著層設置在第一黏著層和阻障層之間。於一些實施例中，第一黏著層可包含第一正矽酸乙酯(TEOS)氧化物層，及第二黏著層可包含第二TEOS氧化物層。阻障層可包含氮化矽層。導電層可包含多晶矽層。
根據一實施例，電力元件900進一步包括耦合至成核層914及實質上單晶層912的緩衝層920 (如，氮化鎵(GaN)緩衝層)。可藉由磊晶生長在成核層914或實質上單晶層912上形成緩衝層920。根據一實施例，緩衝層920的厚度可為大於約20微米。於一些實施例中，可用氮化鋁鎵(即，Alx Ga1-x N)緩衝層取代緩衝層920，或緩衝層920可為GaN及AlGaN層的組合。應當注意於一些實施例中，以GaN層進行論述的層可用Alx Ga1-x N層取代。作為一實例，緩衝層920可用具有第一組克分子分數的Alx Ga1-x N取代，及阻障層932可為具有第二組克分子分數的Alx Ga1-x N。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
較厚的緩衝層可提供電力元件900較低的漏電流及較高的崩潰電壓。於一些實施例中，緩衝層920可包括複數個層。舉例而言，緩衝層920可包括氮化鋁層、氮化鋁鎵，及氮化鎵層。於一些實施例中，緩衝層920可包括最多150層的超晶格，各層具有約2-3 nm的厚度。超晶格為藉由週期性磊晶生長所製造的人工晶格。藉由在彼此頂上生長兩種半導體的交替層來實現週期性超晶格，每次各半導體生長至相同的厚度及克分子分數。根據本發明的一些實施例，使用超晶格而非其他緩衝層設計的優點在於超晶格可藉由生長來降低片電阻，例如在通道區域之上的AlGaN/GaN超晶格層，以及可降低異-界面處的位能障壁高度。於其他實施例中，超晶格不會降低異-界面處的位能障壁高度。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
根據一實施例，電力元件900進一步包括耦合至緩衝層920的通道區域930。通道區域930具有第一端924、第二端926，及設置在第一端和第二端之間的中央部分928。通道區域930的中央部分可包括通道區域阻障層。於一些實施例中，通道區域阻障層可為耦合至緩衝層920的阻障層932(如，氮化鋁鎵 (Alx Ga1-x N)阻障層)，及耦合至阻障層932的蓋層934 (如，氮化鎵蓋層)。蓋層有助於減低通過肖特基接點的反向漏電並減少峰值電場。其亦於製程期間保護阻障層932並防止氮脫氣。此外，蓋層934亦對元件效能有正面影響，諸如增加的增益、增加的功率附加效率、及增進的DC安定性。
電力元件900進一步包括設置在通道區域930之第一端的源極接點940、設置在通道區域930之第二端的汲極接點950，及耦合至蓋層934且設置於通道區域930之中央部分的閘極接點960。於一些實施例中，貫孔902可將源極接點940連結至單晶層912以移除電力元件中的寄生電荷。相較於可使用穿過導電矽基板之背側接點的矽上GaN，本發明的實施例使用的絕緣工程基板可利用諸如貫孔902的貫孔以提供至單晶層912的電連結。根據本發明實施例，藉由磊晶生長來形成阻障層932及蓋層934。如第9圖中所說明的，在操作中，可於緩衝層920中在緩衝層920和阻障層932之間的界面處形成二維電子氣(2DEG)的薄層936。在此二維電子氣薄層936中的電子可快速移動而不會碰撞任何雜質，因為緩衝層920是未經摻雜的。此可給予通道938非常低的電阻，換言之，非常高的電子遷移率。
於一些實施例中，電力元件900可進一步包括覆蓋蓋層934的鈍化層970。鈍化層970可包括氮化矽或其他絕緣材料。電力元件900亦可包括電性連結至源極接點940的第一場板金屬980而形成源極電極，以及設置在汲極接點950上的第二金屬990而形成汲極電極。
第10圖為一簡化流程圖，說明根據本發明一實施例之製造工程基板上之側向電力元件的方法1000。根據一實施例，方法1000包括以下步驟：於1010，藉由以下步驟形成基板：提供多晶陶瓷芯；以第一黏著殼包封多晶陶瓷芯；以阻障層包封第一黏著殼；在阻障層上形成接合層；以及將實質上單晶層結合至接合層。
方法1000還包括以下步驟：於1012，於基板上形成磊晶緩衝層(如，氮化鎵(GaN)緩衝層)；以及於1014，藉由以下步驟在緩衝層上形成通道區域：在緩衝層上形成磊晶阻障層(如，氮化鋁鎵(Alx Ga1-x N)阻障層)以及在阻障層上形成磊晶蓋層(如，氮化鎵蓋層)。通道區域具有第一端和第二端，以及第一端和第二端之間的中央部分。
方法1000還包括以下步驟：於1016，在通道區域的第一端形成源極接點；於1018，在通道區域的第二端形成汲極接點；以及於1020，在通道區域的中央部分中的蓋層上形成閘極接點。
應當理解的是，第10圖中說明的特定步驟提供根據本發明另一實施例之一種製造工程基板的特別方法。根據替代實施例，亦可執行其他步驟順序。舉例而言，本發明的替代實施例可依不同於前述概述的順序來執行步驟。此外，第10圖中說明的個別步驟可包括多重子步驟，該等子步驟可依適於個別步驟之各種順序來執行。另外，取決於特別應用，可增加或移除額外的步驟。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第11A圖為一簡化概要截面圖，說明根據本發明另一實施例之形成在工程基板上的側向電力元件1100。電力元件1100可在通道區域1130中使用凹部1136以作為增強型(通常為OFF) HEMT。電力元件1100包括工程基板1110。於一些實施例中，如前述參照第1、3及4圖所描述的，工程基板1110可包括多晶陶瓷芯、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。於一些實施例中，工程基板1110可進一步包括耦合至接合層的實質上單晶層1112。舉例而言，實質上單晶層1112可包含實質上單晶矽。於一些實施例中，工程基板1110可進一步包括耦合至實質上單晶層1112的成核層(未顯示)供促進磊晶元件層的形成。
於一實施例中，基板1110的多晶陶瓷芯包含氮化鋁。於一些實施例中，如前述參照第1圖所論述的，基板1110可進一步包括耦合至第一黏著層的導電層，以及耦合至導電層的第二黏著層，其中導電層和第二黏著層設置於第一黏著層與阻障層之間。於一些實施例中，第一黏著層可包含第一正矽酸乙酯(TEOS)氧化物層，以及第二黏著層可包含第二TEOS氧化物層。阻障層可包含氮化矽層。導電層可包含多晶矽層。
根據一實施例，電力元件1100進一步包括耦合至實質上單晶層1112的緩衝層1120(如，氮化鎵(GaN)緩衝層)。緩衝層1120可藉由磊晶生長而形成於實質上單晶層1112上。根據一實施例，緩衝層1120可具有大於約20微米的厚度。較厚的緩衝層可提供電力元件1100較低的漏電流及較高的崩潰電壓。於一些實施例中，緩衝層1120可包括複數個層。舉例而言，緩衝層1120可為包含氮化鋁層、氮化鋁鎵，及氮化鎵層的超晶格。將理解的是，在緩衝層1120的生長製程中可使用一或多層成核層。
根據一實施例，電力元件1100進一步包括耦合至緩衝層1120的通道區域1130。通道區域1130具有第一端1124、第二端1126，及設置在第一端1124和第二端1126之間的中央部分1128。通道區域1130的中央部分可包括磊晶通道區域阻障層。於一些實施例中，磊晶通道區域阻障層可為耦合至緩衝層1120的阻障層1132(如，氮化鋁鎵(Alx Ga1-x N)阻障層)。根據本發明實施例，藉由磊晶生長來形成阻障層1132。阻障層1132包括通道區域1130的中央部分中的凹部1136。凹部可藉由使用蝕刻或其他合適的技術來移除阻障層1132的一部分而形成。電力元件1100進一步包括設置在凹部中且耦合至阻障層1132的絕緣層1134。
電力元件1100進一步包括設置在通道區域1130的第一端的源極接點1140、設置在通道區域1130的第二端的汲極接點1140，以及耦合至絕緣層1134且設置在通道區域1130的中央部分中的閘極接點1160。於一些實施例中，可使用貫孔1102將源極接點1140連結至單晶層1112以移除電力元件1100中的寄生電荷。如第11圖中所說明的，二維電子氣(2DEG)薄層1138可形成於緩衝層1120和阻障層1132之間的界面處的緩衝層1120中。此2DEG薄層1138中的電子可快速移動而不會與任何雜質碰撞，因為緩衝層1120是未經摻雜的。此給予通道區域1130非常低的電阻，換言之，非常高的電子遷移率。於空乏型(通常為OFF)中，當閘極電壓為零時，凹部1136和絕緣層1134阻擋部分的2DEG。
於一些實施例中，緩衝層1120可實作為氮化鋁鎵(AlGaN)緩衝層。AlGaN緩衝層可包括多層。使用Alx Ga1-x N緩衝層的電力元件可藉由製造以第一預定克分子分數(x)自工程基板延伸且在接近源極、閘極，及汲極接點為第二預定克分子分數(x)的Alx Ga1-x N緩衝層而導入通道區域1130。第一預定克分子分數(x)可為低的，例如小於10%以提供所欲載子侷限。於其他實施例中，鋁克分子分數(x)範圍自10%至30%。Alx Ga1-x N磊晶層可摻雜鐵或碳以進一步增加作為絕緣或阻擋層之磊晶層的電阻。有關用於磊晶緩衝層的材料及磊晶緩衝層的製造之另外的描述係提供於美國臨時申請案第62/447,857號中，該案針對所有目的以全文引用方式併入本文中。
第11B圖為一簡化概要截面圖，說明根據本發明另一實施例之形成在工程基板上的具有磊晶閘極結構的側向電力元件1190。藉由使用諸如基於P型氮化鎵的結構1162在零偏壓下耗乏通道區域中的電荷，電力元件可用作增強型(通常為OFF)HEMT。電力元件1190包括工程基板1110。於一些實施例中，工程基板 1110可包括如前述參照第1、3及4圖所描述的要件。根據一實施例，工程基板1110可進一步包括耦合至接合層的實質上單晶層1112。
於一些實施例中，電力元件1190進一步包括耦合至實質上單晶層1112的緩衝層1120。在一些實施例中，緩衝層可為另外的單晶磊晶層，例如其他III-V族材料，諸如AlGaN、InGaN、InAlGaN、彼等的組合等等。電力元件1190可包括耦合至緩衝層1120的通道區域1130。通道區域的中央部分可包括耦合至緩衝層1120的阻障層1132。根據本發明實施例, 藉由磊晶生長來形成阻障層1132。
電力元件1190進一步包括設置在通道區域1130的第一端的源極接點1140、設置在通道區域的第二端的汲極接點1150，及閘極接點1164。在一些實施例中，閘極接點1164可為部分式，或半歐姆接點，例如氮化鈦。部分式歐姆閘極接點1164可耦合至P型GaN結構1162。部分式歐姆閘極接點1164用以阻擋若為完全式歐姆接點時流動的漏電流。可藉由選擇性蝕刻P型氮化鎵磊晶層來形成P型氮化鎵結構1162。於一些實施例中，可使用多層磊晶層來形成P型氮化鎵結構1162。當使用多層磊晶層，一或多層可包括組成分與阻障層1132的組成分不同的材料或彼此不同的材料，例如AlGaN等等。
可調整與P型氮化鎵結構1162相關的性質，諸如應力及壓電性質，以減少或限制漏電流。P型氮化鎵結構的各層可具有不同的摻質濃度。於一些實施例中，當閘極電壓為零時，P型氮化鎵結構1162耗乏通道區域1130的部分。耗乏的區域允許電力元件1190用作增強式(通常為OFF) HEMT。
第11C圖為一簡化概要截面圖，說明P型氮化鎵結構1162的分解圖。於一些實施例中，第一層1170可具有第一摻質濃度和/或材料組成分。第二層1172可具有第二摻質濃度和/或材料組成分。第三層1174可具有第三摻質濃度和/或材料組成分。工程基板1110的獨特CTE匹配性質相較於現有基板技術提供能支撐較厚及較複雜磊晶層生長的基板。於一些實施例中，磊晶閘極結構可包括至少一P型氮化鎵磊晶層。藉由層特定摻質濃度和/或材料組成分可控制電力元件119的漏電流。雖然第11C圖說明三層磊晶層，所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第12圖為一簡化流程圖，說明根據本發明一實施例之製造工程基板上之側向電力元件的方法1200。根據一實施例，方法1200包括以下步驟：於1210，藉由以下步驟形成基板：提供多晶陶瓷芯；以第一黏著殼包封多晶陶瓷芯；以阻障層包封第一黏著殼；在阻障層上形成接合層；以及將實質上單晶層結合至接合層。
方法1200進一步包括以下步驟：於1212，在基板上形成磊晶緩衝層(如，氮化鎵(GaN)緩衝層)；以及於1214，藉由在緩衝層上形成磊晶阻障層(如，氮化鋁鎵(Alx Ga1-x N)阻障層)而在緩衝層上形成通道區域。通道區域具有第一端和第二端，及第一端和第二端之間的中央部分。根據一實施例，方法1200進一步包括以下步驟：於1216，在通道區域的中央部分中的阻障層中形成凹部；以及於1218，在凹部中形成絕緣層。絕緣層係耦合至阻障層。方法1200進一步包括以下步驟：於1220，於通道區域的第一端形成源極接點；於1222，於通道區域的第二端形成汲極接點；以及於1224，於通道區域的中央部分中形成閘極接點。
應當理解的是，第12圖中說明的特定步驟提供根據本發明另一實施例之一種製造工程基板的特別方法。根據替代實施例，亦可執行其他步驟順序。舉例而言，本發明的替代實施例可依不同於前述概述的順序來執行步驟。此外，第12圖中說明的個別步驟可包括多重子步驟，該等子步驟可依適於個別步驟之各種順序來執行。另外，取決於特別應用，可增加或移除額外的步驟。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
垂直元件(p-n二極體及HEMT)的高電力模組可具有許多應用。舉例而言，彼等可用於驅動混合式車輛電力系統中的主要馬達及工業馬達。此類元件存在特別挑戰，因為同時需要高電壓及高電流。目前，該等系統通常使用基於SiC的元件。因彼等的切換效能，使用基於GaN的元件之關注持續成長，基於GaN的元件提供較小的底面積。如前描述的工程基板可在CMOS相容的Si晶圓廠中提供大規模製造基於GaN的元件的潛能。
第13圖為一簡化概要截面圖，說明根據本發明一實施例之形成在工程基板上的垂直半導體二極體1300。半導體二極體1300包括工程基板1310。於一些實施例中，如前述參照第1、3及4圖所描述的，工程基板1310可包括多晶陶瓷芯、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。根據一實施例，工程基板1310可進一步包括耦合至接合層的實質上單晶層1312。舉例而言，實質上單晶層1312可包括實質上單晶矽。於一些實施例中，工程基板1310可進一步包括耦合至實質上單晶層1312的成核層(未顯示)供促進磊晶元件層的形成。
於一實施例中，基板1310的多晶陶瓷芯包含氮化鋁。於一些實施例中，如前述參照第1圖所論述的，基板1310可進一步包括耦合至第一黏著層的導電層，及耦合至導電層的第二黏著層，其中導電層和第二黏著層設置於第一黏著層和阻障層之間。於一些實施例中，第一黏著層可包含第一正矽酸乙酯(TEOS)氧化物層，及第二黏著層可包含第二TEOS氧化物層。阻障層可包含氮化矽層。導電層可包含多晶矽層。
根據一實施例，半導體二極體1300進一步包括耦合至實質上單晶層1312的緩衝層1320。於一些實施例中，緩衝層1320可為包括複數個層的超晶格。舉例而言，緩衝層1320可包括耦合至單晶矽層的氮化鋁層、耦合至氮化鋁層的氮化鋁鎵層，及耦合至氮化鋁鎵層的氮化鎵層。半導體二極體1300進一步包括耦合至緩衝層1320的半絕緣層1330。於一實施例中，半絕緣層1330包含氮化鎵。
根據一些實施例，半導體二極體1300進一步包括耦合至半絕緣層1330的第一N型氮化鎵層1342、耦合至第一N型氮化鎵層1342的第二N型氮化鎵層1344，以及耦合至第二N型氮化鎵層1344的P型氮化鎵層1346。第一N型氮化鎵層1342可作為P-N二極體的N區域且可具有相對高的N型摻雜濃度。第二N型氮化鎵層1344可作為漂移區且具有與第一N型氮化鎵層1342相較為相對低的摻雜濃度。P型氮化鎵層1346可作為P-N二極體的P區域且可具有相對高的P型摻雜濃度。
於一實施例中，第二N型氮化鎵層1344的部分和P型氮化鎵層1346的部分被移除以暴露第一N型氮化鎵層1342的部分，使得陰極接點1370可形成於其上。於一些實施例中，陰極接點1370可包括鈦-鋁(Ti/Al)合金或其他合適的金屬材料。藉由蝕刻或其他合適的技術，第二N型氮化鎵層1344的部分和P型氮化鎵層1346的部分可被移除。陽極接點1360形成於P型氮化鎵層1346剩餘的部分上。於一些實施例中，陽極1360可包括鎳-鉑(Ni/Pt)合金、鎳-金(Ni/Au)合金等等。半導體二極體1300可進一步包括耦合至陽極接點1360的第一場板1382，及耦合至陰極接點1370的第二場板1384。於一些實施例中，半導體二極體1300可進一步包括覆蓋P型氮化鎵層1346和第一N型氮化鎵層1342之暴露的表面，及第二N型氮化鎵層1344的鈍化層1390。鈍化層1390可包含氮化矽或其他絕緣材料。
於一些實施例中，第二N型氮化鎵層1344可具有大於20 µm的厚度。工程基板1310獨特的CTE匹配性質提供沉積相對厚之具有低錯位密度之漂移區的能力，可提供半導體二極體1300低的漏電流及高許多的崩潰電壓，以及許多其他益處。
第14圖為一簡化流程圖，說明根據本發明一實施例之製造工程基板上之垂直半導體二極體的方法1400。方法1400包括以下步驟：於1410，藉由以下步驟形成基板：提供多晶陶瓷芯；以第一黏著殼包封多晶陶瓷芯；以阻障層包封第一黏著殼；於阻障層上形成接合層；以及將實質上單晶層結合至接合層。
方法1400進一步包括以下步驟：於1412，在單晶矽層上形成緩衝層；以及於1414，在緩衝層上形成半絕緣層。方法1400進一步包括以下步驟：於1416，在半絕緣層上形成第一磊晶N型氮化鎵層；於1418，在第一磊晶N型氮化鎵層上形成第二磊晶N型氮化鎵層；以及於1420，在第二磊晶N型氮化鎵層上形成磊晶P型氮化鎵層。根據一些實施例，第一N型氮化鎵層具有第一摻雜濃度。第二磊晶N型氮化鎵層具有小於第一摻雜濃度的第二摻雜濃度。
根據一些實施例，方法1400進一步包括以下步驟：於1422，移除第二磊晶N型氮化鎵層的部分及磊晶P型氮化鎵層的部分以暴露第一磊晶N型氮化鎵層的部分。方法1400進一步包括以下步驟：於1424，在磊晶P型氮化鎵層的剩餘部分上形成陽極接點；以及於1426，在第一磊晶N型氮化鎵層的暴露的部分上形成陰極接點。
應當理解的是，第14圖中說明的特定步驟提供根據本發明另一實施例之一種製造工程基板的特別方法。根據替代實施例，亦可執行其他步驟順序。舉例而言，本發明的替代實施例可依不同於前述概述的順序來執行步驟。此外，第14圖中說明的個別步驟可包括多重子步驟，該等子步驟可依適於個別步驟之各種順序來執行。另外，取決於特別應用，可增加或移除額外的步驟。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
第15圖為一簡化概要截面圖，說明根據本發明另一實施例之形成在工程基板上的垂直半導體二極體1500。垂直半導體二極體可包括耦合至陰極接點1570 (其可包括Ti/Al材料)的第一N型氮化鎵層1542、耦合至第一N型氮化鎵層1542的第二N型氮化鎵層1544，及耦合至第二N型氮化鎵層1544的P型氮化鎵層1546。第一N型氮化鎵層可作為P-N二極體的N區域且可具有相對高的N型摻雜濃度。第二N型氮化鎵層1544可作為漂移區且可具有與第一N型氮化鎵層1542的摻雜濃度相較為相對低的摻雜濃度。P型氮化鎵層1546可作為P-N二極體的P區域且可具有相對高的P型摻雜濃度。於一些實施例中，可使用磊晶層來生長第一N型氮化鎵層1542、P型氮化鎵層1546，及第二N型氮化鎵層1544。可如前述參照第1、3及4圖所描述般在工程基板上生長磊晶層。磊晶層的厚度可為至少10 µm及直徑為6吋。
垂直半導體二極體1500類似半導體二極體1300，除了基板1310，緩衝層1320，及半絕緣層1330在形成P-N二極體之後被移除，產生「真的」垂直元件結構，在晶圓的相對側具有陽極1560和陰極1584。在替代性實施例中，部分的基板1310、緩衝層1320，及半絕緣層1330形成接觸窗。接觸窗可用以產生在晶圓的相對側具有陽極1560和陰極1584的垂直元件結構。
於一些實施例中，藉由自第13圖中說明的結構移除工程基板1310、緩衝層1320，及半絕緣層1330，可降低半導體二極體1500的熱阻。於一些實施例中，垂直半導體二極體1500可轉移至銅，其可作為陰極電接點。經鍍覆的銅亦可作為垂直半導體二極體1500的散熱槽。銅的厚度可為30 µm且與第一N型氮化鎵層1542、第二N型氮化鎵層1544，及P型氮化鎵層1546組合的厚度可小於或等於150 µm。於此實施例中，垂直半導體二極體的熱阻可為小於或等於0.2 K*mm2 /W。於此實施例中，熱阻可小於在氮化鎵基板上使用磊晶氮化鎵層形成的二極體的4倍。
於其他實施例中，可形成沉積的金剛石層以提供電連結至第一N型氮化鎵層1542，以改進熱阻，及/或提供陰極電接點1584。可使用化學氣相沉積來形成沉積的金剛石層。沉積的金剛石層可經摻雜以形成N型金剛石層。沉積的金剛石層可為電力元件的散熱槽。於一些實施例中，沉積的金剛石層的厚度可為20 µm - 50 µm。應當理解的是，可使用材料的組合來形成陰極電接點，包括銅及沉積的金剛石層。
於一些構型中，相較於自基板的界面進一步生長的磊晶層，相鄰基板的磊晶層具有較高的缺陷率。缺陷可包括，例如雜質、結晶失配，及錯位。在該等初始層中的缺陷可導致高百分比的元件抗性。第13圖中說明的工程基板1310的獨特CTE相配性質允許相鄰工程基板1310的第一N型氮化鎵層1542較生長於習知基板上的磊晶層為厚。於一些實施例中，除了移除工程基板1310外，亦可移除相鄰工程基板1310之第一N型氮化鎵層1542的層。於一些實施例中，在基板及初始之較高缺陷的磊晶層經移除之後，可直接在高品質氮化鎵磊晶層上形成陰極電接點1584。
雖然移除工程基板添加了額外的製程步驟，但因電力-操作接點形成於晶圓的兩個不同側，其可減輕金屬化，改善電流傳播和排熱，以及降低電阻。於一些實施例中，為提供低電阻，第一N型氮化鎵層1542的摻質濃度可為3 x 1018 cm-3 至5 x 1018 cm-3 等級。於一些實施例中，電阻可為小於或等於0.1 Ohm*mm2 。並且，針對第13圖中說明的垂直半導體二極體1300，陽極接點1360不可太靠近相鄰陰極接點1370的側壁，因為否則在陽極接點1360和陰極接點1370之間可能有崩潰。垂直半導體二極體1500消除了此考量。
第16圖為一簡化流程圖，說明根據本發明一實施例之製造工程基板上之垂直半導體二極體的方法1600。方法1600包括以下步驟：於1610，藉由以下步驟形成基板：提供多晶陶瓷芯；以第一黏著殼包封多晶陶瓷芯；以阻障層包封第一黏著殼；在阻障層上形成接合層；以及將實質上單晶層結合至接合層。
方法1600進一步包括以下步驟：於1612，在單晶矽層上形成緩衝層；以及於1614，在緩衝層上形成半絕緣層。方法1600進一步包括以下步驟：於1616，在半絕緣層上形成第一磊晶N型氮化鎵層；於1618，在第一磊晶N型氮化鎵層上形成第二磊晶N型氮化鎵層；以及於1620，在第二磊晶N型氮化鎵層上形成磊晶P型氮化鎵層。根據一些實施例，第一N型氮化鎵層具有第一摻雜濃度。第二磊晶N型氮化鎵層具有小於第一摻雜濃度的第二摻雜濃度。
根據一些實施例，方法1600進一步包括以下步驟：於1622，移除基板、緩衝層，及半絕緣層以暴露第一N型氮化鎵層的底表面。於一些實施例中，第一N型氮化鎵層的初始層可被移除。數種技術可用以移除工程基板、緩衝層，及半絕緣層。舉例而言，可將諸如氫氟酸(HF)的化學物質注入維持垂直半導體二極體之晶圓的側邊以蝕刻掉緩衝層和半絕緣層的一或多者，而陶瓷芯和垂直半導體二極體磊晶堆疊維持完整。蝕刻掉緩衝層和半絕緣層的一或多者使垂直半導體二極體磊晶堆疊與剩餘的工程基板分離，而保留陶瓷芯以供再利用。藉由消除研磨製程，此化學剝離製程亦降低垂直半導體二極體磊晶堆疊上的整體應力。若使用氮化鎵基板，基板不可被選擇性移除。此外，氮化鎵基板包括會影響生長於其上之磊晶層品質的缺陷，諸如面翻轉、殘餘應力、易碎性及誤切平面。在一些實施例中，於使用氮化鎵基板時，75%的抗性可能來自基板中的缺陷。本發明之移除基板以暴露磊晶層以供接點形成的實施例可因而降低電阻及熱阻。
於一些實施例中，可使用犧牲層於化學剝離製程。犧牲層可使用金屬，諸如當暴露至HF時易於溶解的鈦(Ti)。於一些實施例中，犧牲層可包含鈦(Ti)、釩(V)、鉻(Cr)、鉭(Ta)、鎢(W)、錸(Re)、氧化矽、氮化矽、氮氧化矽或彼等的組合中之一者。除了犧牲層外，可使用保護層。保護層可防止在磊晶GaN生長期間自犧牲層200至GaN磊晶層中之諸如Ti之材料的擴散。有關移除基板、緩衝層，及半絕緣層的另外描述係提供於美國申請案第15/288,506號中，該案針對所有目的以全文引用方式併入本文中。所描述之有關垂直半導體二極體的基板移除製程可用於本文所描述的任何元件。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
方法進一步包括以下步驟：於1624，在磊晶P型氮化鎵層上形成陽極接點；以及於1626，在第一磊晶N型氮化鎵層的底表面上形成陰極接點。
應當理解的是，第16圖中說明的特定步驟提供根據本發明另一實施例之一種製造工程基板的特別方法。根據替代實施例，亦可執行其他步驟順序。舉例而言，本發明的替代實施例可依不同於前述概述的順序來執行步驟。此外，第16圖中說明的個別步驟可包括多重子步驟，該等子步驟可依適於個別步驟之各種順序來執行。另外，取決於特別應用，可增加或移除額外的步驟。所屬技術領域中具有通常知識者將理解許多變化、修飾及選擇。
可能在嚴苛的熱條件中操作電力元件。舉例而言，電力元件可經受高達數百攝氏度的熱循環。一些局部熱點可達至高250℃。熱循環和固有應力可能造成可靠度失效，諸如分層、介電質崩潰等等。因此，在特徵為CTE與電力元件的CTE實質上相配的工程基板上形成GaN元件層可消除或減輕此可靠度失效，因為GaN元件層可以與工程基板相同的速率膨脹及收縮。
第17圖為一簡化概要截面圖，說明根據本發明一實施例之形成在工程基板1710上的半導體元件1700。半導體元件1700包括基板1710。於一些實施例中，如前述參照第1、3及4圖所描述的，工程基板1710可包括多晶陶瓷芯、耦合至多晶陶瓷芯的第一黏著層、耦合至第一黏著層的阻障層、耦合至阻障層的接合層，以及耦合至接合層的實質上單晶層。根據一實施例，工程基板1710可進一步包括耦合至接合層的實質上單晶層。舉例而言，實質上單晶層可包含實質上單晶矽。
於一實施例中，基板1710的多晶陶瓷芯包含氮化鋁。於一些實施例中，如前述參照第1圖所論述的，基板1710可進一步包括耦合至第一黏著層的導電層，以及耦合至導電層的第二黏著層，其中導電層和第二黏著層設置於第一黏著層和阻障層之間。於一些實施例中，第一黏著層可包含第一正矽酸乙酯(TEOS)氧化物層，以及第二黏著層可包含第二TEOS氧化物層。阻障層可包含氮化矽層。導電層可包含多晶矽層。
半導體元件1700包括形成在工程基板1710上的元件結構1720。根據一些實施例，元件結構1720可包括複數個生長在基板1710的實質上單晶層上之基於磊晶氮化鎵的層，其中複數個磊晶氮化鎵層的熱膨脹係數與基板1710的熱膨脹係數實質上相等。
亦理解的是本文所述的實例和實施例僅為說明用途，以及將向所屬技術領域中具有通常知識者建議有鑑於其的各樣修飾或改變，並且該等修飾或改變包括於本申請案及後附之申請專利範圍之範圍的精神與範圍中。
100‧‧‧工程基板
110‧‧‧芯
112‧‧‧黏著層
114‧‧‧導電層
116‧‧‧黏著層
118‧‧‧阻障層
120‧‧‧工程層
122‧‧‧單晶層
130‧‧‧磊晶材料
202‧‧‧深度
204‧‧‧物種濃度
206‧‧‧離子信號強度
208‧‧‧線
210‧‧‧鈣
220‧‧‧釔
230‧‧‧鋁
240‧‧‧虛線
300‧‧‧工程基板
314‧‧‧導電層
316‧‧‧黏著層
400‧‧‧工程基板結構
412‧‧‧黏著層
414‧‧‧導電層
416‧‧‧黏著層
418‧‧‧阻障層
500‧‧‧方法
510、512、514、516、518、520、522‧‧‧(步驟)
600‧‧‧方法
610、612、614、616、618、620、622‧‧‧(步驟)
700‧‧‧磊晶/工程基板結構
710‧‧‧工程基板結構
720‧‧‧磊晶單晶層
800‧‧‧雙磊晶結構
810‧‧‧工程基板結構
820‧‧‧III-V族磊晶層
822‧‧‧導電磊晶層
824‧‧‧貫孔
826‧‧‧貫孔
828‧‧‧側向貫孔
830‧‧‧雙磊晶結構
840‧‧‧雙磊晶結構
850‧‧‧雙磊晶結構
860‧‧‧雙磊晶結構
862‧‧‧邊緣
900‧‧‧側向電力元件
902‧‧‧貫孔
910‧‧‧工程基板
912‧‧‧實質上單晶層
914‧‧‧成核層
920‧‧‧緩衝層
924‧‧‧第一端
926‧‧‧第二端
928‧‧‧中央部分
930‧‧‧通道區域
932‧‧‧阻障層
934‧‧‧蓋層
936‧‧‧二維電子氣薄層
938‧‧‧通道
940‧‧‧源極接點
950‧‧‧汲極接點
960‧‧‧閘極接點
970‧‧‧鈍化層
980‧‧‧金屬
990‧‧‧第二金屬
1000‧‧‧方法
1010、1012、1014、1016、1018、1020‧‧‧(步驟)
1100‧‧‧電力元件
1102‧‧‧貫孔
1110‧‧‧工程基板
1112‧‧‧實質上單晶層
1120‧‧‧緩衝層
1124‧‧‧第一端
1126‧‧‧第二端
1128‧‧‧中央部分
1130‧‧‧通道區域
1132‧‧‧阻障層
1134‧‧‧絕緣層
1136‧‧‧凹部
1138‧‧‧二維電子氣(2DEG)薄層
1140‧‧‧源極接點
1150‧‧‧汲極接點
1160‧‧‧閘極接點
1162‧‧‧P型氮化鎵結構
1164‧‧‧閘極接點
1170‧‧‧第一層
1172‧‧‧第二層
1174‧‧‧第三層
1190‧‧‧電力元件
1200‧‧‧方法
1210、1212、1214、1216、1218、1220、1222、1224‧‧‧(步驟)
1300‧‧‧半導體二極體
1310‧‧‧工程基板
1312‧‧‧實質上單晶層
1320‧‧‧緩衝層
1330‧‧‧半絕緣層
1342‧‧‧N型氮化鎵層
1344‧‧‧N型氮化鎵層
1346‧‧‧P型氮化鎵層
1360‧‧‧陽極接點
1370‧‧‧陰極接點
1382‧‧‧第一場板
1384‧‧‧第二場板
1390‧‧‧鈍化層
1400‧‧‧方法
1410、1412、1414、1416、1418、1420、1422、1424、1426‧‧‧(步驟)
1500‧‧‧垂直半導體二極體
1542‧‧‧N型氮化鎵層
1544‧‧‧N型氮化鎵層
1546‧‧‧P型氮化鎵層
1560‧‧‧陽極
1570‧‧‧陰極接點
1584‧‧‧陰極
1600‧‧‧方法
1610、1612、1614、1616、1618、1620、1622、1624、1626‧‧‧(步驟)
1700‧‧‧半導體元件
1710‧‧‧工程基板
1720‧‧‧元件結構
第1圖為一簡化概要截面圖，說明根據本發明一實施例之工程基板結構。
第2A圖為一SIMS數據圖，說明根據本發明一實施例之用於工程結構之作為深度函數的物種濃度。
第2B圖為一SIMS數據圖，說明根據本發明一實施例之用於退火後工程結構之作為深度函數的物種濃度。
第2C圖為一SIMS數據圖，說明根據本發明一實施例之用於退火後具有氮化矽層的工程結構之作為深度函數的物種濃度。
第3圖為一簡化概要截面圖，說明根據本發明另一實施例之工程基板結構。
第4圖為一簡化概要截面圖，說明根據本發明又一實施例之工程基板結構。
第5圖為一簡化流程圖，說明根據本發明一實施例之製造工程基板的方法。
第6圖為一簡化流程圖，說明根據本發明另一實施例之製造工程基板的方法。
第7圖為一簡化概要截面圖，說明根據本發明一實施例之用於RF和電力應用的磊晶/工程基板結構。
第8A圖為一簡化概要圖，說明根據本發明一實施例之在工程基板結構上的III-V族磊晶層。
第8B圖為一簡化概要平面圖，說明根據本發明另一實施例之供形成在工程基板上之半導體元件的貫孔構形。
第9圖為一簡化概要截面圖，說明根據本發明一實施例之形成在工程基板上的側向電力元件。
第10圖為一簡化流程圖，說明根據本發明一實施例之製造工程基板上之側向電力元件的方法。
第11A圖為一簡化概要截面圖，說明根據本發明另一實施例之形成在工程基板上的側向電力元件。
第11B圖為一簡化概要截面圖，說明根據本發明另一實施例之形成在工程基板上的側向電力元件。
第11C圖為一簡化概要截面圖，說明根據本發明一實施例之P型氮化鎵結構的分解圖。
第12圖為一簡化流程圖，說明根據本發明另一實施例之製造工程基板上之側向電力元件的方法。
第13圖為一簡化概要截面圖，說明根據本發明一實施例之形成在工程基板上的垂直半導體二極體。
第14圖為一簡化流程圖，說明根據本發明另一實施例之製造工程基板上之垂直半導體二極體的方法。
第15圖為一簡化概要截面圖，說明根據本發明另一實施例之形成在工程基板上的垂直半導體二極體。
第16圖為一簡化流程圖，說明根據本發明另一實施例之製造工程基板上之垂直半導體二極體的方法。
第17圖為一簡化概要截面圖，說明根據本發明一實施例之形成在工程基板上的半導體元件。
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Claims (40)

  1. 一種電力元件，該電力元件包含： 一基板，該基板包含：一多晶陶瓷芯；耦合至該多晶陶瓷芯的一第一黏著層；耦合至該第一黏著層的一阻障層；耦合至該阻障層的一接合層；以及耦合至該接合層的一實質上單晶層；耦合至該實質上單晶層的一緩衝層；耦合至該緩衝層的一通道區域，其中該通道區域包含一第一端、一第二端，以及設置在該第一端和該第二端之間的一中央部分，該通道區域包含耦合至該緩衝層的一通道區域阻障層；設置在該通道區域的該第一端的一源極接點；設置在該通道區域的該第二端的一汲極接點；以及耦合至該通道區域的一閘極接點。
  2. 如請求項1所述之電力元件，進一步包含： 耦合至該通道區域阻障層的一蓋層；以及耦合至該蓋層且設置在該通道區域的該中央部分中的該閘極接點。
  3. 如請求項1所述之電力元件，進一步包含： 耦合至通道區域阻障層的一絕緣層，其中該閘極接點係耦合至該絕緣層；以及 該通道區域的該中央部分中的一凹部，其中該絕緣層及該閘極接點係設置於該凹部中。
  4. 如請求項1所述之電力元件，進一步包含：耦合至該通道區域阻障層的一磊晶閘極結構，其中該閘極接點係耦合至該磊晶閘極結構且設置在該通道區域的該中央部分中。
  5. 如請求項4所述之電力元件，其中該磊晶閘極結構包括一P型氮化鎵磊晶層。
  6. 如請求項4所述之電力元件，其中該磊晶閘極結構包括複數個磊晶層，其中該複數個磊晶層的各層與一層特定摻質濃度相關。
  7. 如請求項1所述之電力元件，其中該緩衝層及該通道區域阻障層之特徵在於與該基板的一熱膨脹係數(CTE)實質上相等的一CTE。
  8. 如請求項1所述之電力元件，進一步包含：耦合至該實質上單晶層的一導電磊晶層。
  9. 如請求項8所述之電力元件，進一步包含：一貫孔，該貫孔連結於該源極接點及該導電磊晶層和該實質上單晶層的至少一者之間。
  10. 如請求項8所述之電力元件，進一步包含：耦合至該導電磊晶層的一背側接點，其中該基板自該電力元件移除。
  11. 如請求項1所述之電力元件，其中該緩衝層由磊晶生長形成。
  12. 如請求項11所述之電力元件，其中該緩衝層的一厚度大於約20微米(µm)。
  13. 如請求項1所述之電力元件，其中該基板進一步包含耦合至該實質上單晶層的一成核層。
  14. 一種形成一電力元件的方法，該方法包含以下步驟： 藉由以下步驟形成一基板： 提供一多晶陶瓷芯； 以一第一黏著殼包封該多晶陶瓷芯； 以一阻障層包封該第一黏著殼； 在該阻障層上形成一接合層；以及 將一實質上單晶層結合至該接合層； 在該實質上單晶層上形成一緩衝層； 藉由以下步驟在該緩衝層上形成一通道區域： 在該緩衝層上形成一磊晶通道區域阻障層；其中該通道區域具有一第一端及一第二端，以及在該第一端和該第二端之間的一中央部分； 在該通道區域的該第一端形成一源極接點； 在該通道區域的該第二端形成一汲極接點；以及 在該通道區域上形成一閘極接點。
  15. 如請求項14所述之方法，進一步包含以下步驟： 在該磊晶通道區域阻障層上形成一蓋層；以及 在該通道區域的該中央部分中的該蓋層上形成該閘極接點。
  16. 如請求項14所述之方法，進一步包含以下步驟： 在該磊晶通道區域阻障層中形成一凹部； 在該凹部中形成一絕緣層，該絕緣層耦合至該磊晶通道區域阻障層；以及 在該通道區域的該中央部分的該凹部中的該絕緣層上形成該閘極接點。
  17. 如請求項14所述之方法，進一步包含以下步驟： 在該通道區域的該中央部分中形成耦合至該磊晶通道區域阻障層的一磊晶閘極結構；以及 在該通道區域的該中央部分中的該磊晶閘極結構上形成該閘極接點。
  18. 如請求項17所述之方法，其中該磊晶閘極結構包括一P型氮化鎵磊晶層。
  19. 如請求項17所述之方法，其中形成該磊晶閘極結構的步驟包括以下步驟：形成複數個磊晶層，其中該複數個磊晶層的各層與一層特定摻質濃度相關。
  20. 如請求項14所述之方法，其中該緩衝層及該磊晶通道區域阻障層之特徵在於與該基板的一熱膨脹係數(CTE)實質上相等的一CTE。
  21. 一種半導體二極體，該半導體二極體包含： 一基板，該基板包含： 一多晶陶瓷芯; 耦合至該多晶陶瓷芯的一第一黏著層； 耦合至該第一黏著層的一阻障層； 耦合至該阻障層的一接合層；以及 耦合至該接合層的一實質上單晶層； 耦合至該實質上單晶層的一緩衝層； 耦合至該緩衝層的一半絕緣層； 耦合至該半絕緣層的一第一N型氮化鎵層，該第一N型氮化鎵層具有一第一摻雜濃度； 耦合至該第一N型氮化鎵層的一第二N型氮化鎵層，該第二N型氮化鎵層具有小於該第一摻雜濃度的一第二摻雜濃度； 耦合至該第二N型氮化鎵層的一P型氮化鎵層； 耦合至該P型氮化鎵層的一陽極接點；以及 耦合至該第一N型氮化鎵層的一部分的一陰極接點。
  22. 如請求項21所述之半導體二極體，其中該緩衝層包含： 耦合至該實質上單晶層的一氮化鋁層； 耦合至該氮化鋁層的一氮化鋁鎵層；以及 耦合至該氮化鋁鎵層的一氮化鎵層。
  23. 如請求項21所述之半導體二極體，其中該半絕緣層包含氮化鎵。
  24. 如請求項21所述之半導體二極體，其中該基板進一步包含： 耦合至該第一黏著層的一導電層；以及 耦合至該導電層的一第二黏著層，其中該導電層及該第二黏著層設置在該第一黏著層和該阻障層之間。
  25. 如請求項21所述之半導體二極體，其中該第一N型氮化鎵層、該第二N型氮化鎵層，及該P型氮化鎵層係由磊晶生長形成。
  26. 如請求項25所述之半導體二極體，其中該第二N型氮化鎵層之一厚度大於約20 μm。
  27. 如請求項25所述之半導體二極體，其中該第一N型氮化鎵層、該第二N型氮化鎵層，及該P型氮化鎵層之特徵在於與該基板的一熱膨脹係數(CTE)實質上相等的一CTE。
  28. 一種形成一半導體二極體的方法，該方法包含以下步驟： 藉由以下步驟形成一基板： 提供一多晶陶瓷芯； 以一第一黏著殼包封該多晶陶瓷芯； 以一阻障層包封該第一黏著殼； 在該阻障層上形成一接合層；以及 將一實質上單晶層結合至該接合層； 在該實質上單晶層上形成一緩衝層； 在該緩衝層上形成一半絕緣層； 在該半絕緣層上形成一第一磊晶N型氮化鎵層，該第一磊晶N型氮化鎵層具有一第一摻雜濃度； 在該第一磊晶N型氮化鎵層上形成一第二磊晶N型氮化鎵層，該第二磊晶N型氮化鎵層具有小於該第一摻雜濃度的一第二摻雜濃度； 在該第二磊晶N型氮化鎵層上形成一磊晶P型氮化鎵層； 移除該第二磊晶N型氮化鎵層的一部分及該磊晶P型氮化鎵層的一部分以暴露該第一磊晶N型氮化鎵層的一部分； 在該磊晶P型氮化鎵層的一剩餘部分上形成一陽極接點；以及 在該第一磊晶N型氮化鎵層的暴露的部分上形成一陰極接點。
  29. 如請求項28所述之方法，其中形成該基板的步驟進一步包含以下步驟： 以一導電殼包封該第一黏著殼；以及 以一第二黏著殼包封該導電殼，其中該阻障層包封該導電殼。
  30. 如請求項28所述之方法，其中該第二磊晶N型氮化鎵層之一厚度為大於約20微米。
  31. 如請求項28所述之方法，其中該第一磊晶N型氮化鎵層、該第二磊晶N型氮化鎵層，及該磊晶P型氮化鎵層之特徵在於與該基板的一熱膨脹係數(CTE)實質上相等的一CTE。
  32. 如請求項28所述之方法，其中該多晶陶瓷芯包含氮化鋁。
  33. 如請求項28所述之方法，其中該實質上單晶層包含一實質上單晶矽層。
  34. 一種形成一半導體二極體的方法，該方法包含以下步驟： 藉由以下步驟形成一基板： 提供一多晶陶瓷芯； 以一第一黏著殼包封該多晶陶瓷芯； 以一阻障層包封該第一黏著殼； 在該阻障層上形成一接合層；以及 將一實質上單晶層結合至該接合層； 在該實質上單晶層上形成一第一磊晶N型氮化鎵層，該第一磊晶N型氮化鎵層具有一第一摻雜濃度； 在該第一磊晶N型氮化鎵層上形成一第二磊晶N型氮化鎵層，該第二磊晶N型氮化鎵層具有小於該第一摻雜濃度的一第二摻雜濃度； 在該第二磊晶N型氮化鎵層上形成一磊晶P型氮化鎵層； 移除該基板的一部分以暴露該第一磊晶N型氮化鎵層的一表面； 在該磊晶P型氮化鎵層上形成一陽極接點；以及 在該第一磊晶N型氮化鎵層的暴露表面上形成一陰極接點。
  35. 如請求項34所述之方法，其中移除該基板的該部分以暴露該第一磊晶N型氮化鎵層的該表面的步驟進一步包含以下步驟： 移除該第一磊晶N型氮化鎵層的一部分。
  36. 如請求項34所述之方法，其中形成該基板的步驟進一步包含以下步驟： 以一導電殼包封該第一黏著殼；以及 以一第二黏著殼包封該導電殼，其中該阻障層包封該導電殼。
  37. 如請求項34所述之方法，其中該第二磊晶N型氮化鎵層之一厚度大於約20微米。
  38. 如請求項34所述之方法，其中該第一磊晶N型氮化鎵層、該第二磊晶N型氮化鎵層，及該磊晶P型氮化鎵層之特徵在於與該基板的一熱膨脹係數(CTE)實質上相等的一CTE。
  39. 如請求項34所述之方法，其中該多晶陶瓷芯包含氮化鋁。
  40. 如請求項34所述之方法，其中該實質上單晶層包含一實質上單晶矽層。
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