CN112054056B - 具有栅极静电防护结构的高电子迁移率晶体管及制作方法 - Google Patents

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Abstract

本发明实施例公开了一种具有栅极静电防护结构的高电子迁移率晶体管及制作方法。其中具有栅极静电防护结构的高电子迁移率晶体管包括衬底；设置于衬底一侧依次层叠的应力缓冲层和外延层；设置于外延层背离衬底一侧的源极、漏极以及p型栅极层；p型栅极层包括第一区域和第二区域，第一区域背离衬底一侧依次层叠设置有p型表面盖层以及栅极，第二区域背离衬底一侧依次层叠设置有p型表面盖层以及阴极，第二区域背离衬底一侧还设置有与p型栅极层直接接触的阳极；阳极与源极电连接，阴极与栅极电连接。本发明实施例的技术方案，有效提高器件栅极静电放电防护能力，优化器件的电学可靠性。

Description

具有栅极静电防护结构的高电子迁移率晶体管及制作方法
技术领域
本发明实施例涉及半导体器件技术，尤其涉及一种具有栅极静电防护结构的高电子迁移率晶体管及制作方法。
背景技术
以氮化镓(GaN)为代表的第三代半导体材料具有禁带宽、临界击穿电场高、导热性好、熔点高、电子饱和迁移率高、耐辐射等特点，适用于制作高压、高功率、高频、耐高温、耐辐射等高性能电子器件。其应用包括电力电子器件、射频器件、光电子器件等领域，是固态照明、存储、通讯、消费电子产品，以及新能源汽车、智能电网等应用的核心电子元件。目前第三代半导体已经成为科研和产业研究的焦点之一，具有广阔的应用前景，切合国家节能减排，智能制造，通讯与信息安全的要求。在电力电子和射频电子应用领域，以铝镓氮/镓氮(AlGaN/GaN)异质结为核心制作的高电子迁移率晶体管(HEMT)具有十分优异的电学特性。尤其是结构中的极化效应会在其异质界面产生浓度达到1012cm-2以上的二维电子气(2DEG)。且由于沟道内没有电离杂质散射，其电子迁移率可高达2000cm2/Vs，非常适用于高功率和高频率电子器件。
从器件工作机理来区分，目前常见的GaN基HEMT器件主要分为两大类，增强型器件和耗尽型器件。耗尽型器件是指栅极零偏压下器件沟道已经开启的HEMT器件，而增强型器件是指栅极零偏压下沟道关断的HEMT器件。增强型器件具有栅极零偏压下常关特性而受到了广泛的关注。一方面增强型常关器件在掉电保护方面具有安全的保障，另一方面常关器件也会降低静态功率消耗。AlGaN/GaN基增强型HEMT主要有三种常见实现形式，第一种是p-GaN栅极结构，第二种是栅极氟离子注入结构，第三种是栅极沟槽结构。工作机理都是通过将栅极底部沟道内的二维电子气耗尽，进而实现常关型器件。其中比较有实用型前景的结构是p-GaN栅极结构，其具有机构简单，工艺可控等优点。
目前的p-GaN栅极结构虽然简单可行，但是其也具有许多不足之处。常规p-GaN栅极的HEMT结构，其栅极静电放电(ESD)防护能力欠佳。容易在较低的静电作用下即发生失效。
发明内容
本发明提供一种具有栅极静电防护结构的高电子迁移率晶体管及制作方法，以实现提高器件栅极静电放电防护能力，优化器件的电学可靠性。
第一方面，本发明实施例提供一种具有栅极静电防护结构的高电子迁移率晶体管，包括：
衬底；
设置于所述衬底一侧依次层叠的应力缓冲层和外延层；
设置于所述外延层背离所述衬底一侧的源极、漏极以及p型栅极层；
所述p型栅极层包括第一区域和第二区域，所述第一区域背离所述衬底一侧依次层叠设置有p型表面盖层以及栅极，所述第二区域背离所述衬底一侧依次层叠设置有所述p型表面盖层以及阴极，所述第二区域背离所述衬底一侧还设置有与所述p型栅极层直接接触的阳极；
所述阳极与所述源极电连接，所述阴极与所述栅极电连接。
可选的，所述p型表面盖层中掺杂物的掺杂浓度恒定且小于所述p型栅极层中掺杂物的掺杂浓度，或者
所述p型表面盖层中掺杂物的掺杂浓度渐变或阶跃跳变，且最大掺杂浓度小于所述p型栅极层中掺杂物的掺杂浓度。
可选的，所述p型表面盖层和所述p型栅极层的掺杂物包括二茂镁。
可选的，所述p型栅极层的掺杂物的浓度为1×1019cm3～9×1019cm3；
所述p型表面盖层的掺杂物的浓度为1×1017cm3～9×1019cm3。
可选的，所述p型表面盖层包括p型氮化镓材料，所述p型表面盖层的厚度为10nm～100nm。
可选的，所述应力缓冲层包括氮化镓材料，所述应力缓冲层的厚度为3μm～6μm；
所述外延层包括铝镓氮材料，所述外延层的厚度为10nm～30nm；
所述p型栅极层包括p型氮化镓材料，所述p型栅极层的厚度为60nm～200nm。
可选的，还包括铟铝镓氮材料形成的成核层，设置于所述衬底和所述应力缓冲层之间。
可选的，还包括氮化铝材料形成的插入层，设置于所述应力缓冲层与所述外延层之间；
所述插入层的厚度为0.5nm～1nm。
第二方面，本发明实施例还提供一种具有栅极静电防护结构的高电子迁移率晶体管的制作方法，包括：
提供衬底；
在所述衬底一侧依次形成应力缓冲层、外延层、p型栅极层以及p型表面盖层；
保留第一区域和第二区域的所述p型表面盖层和所述p型栅极层，去除所述第一区域和所述第二区域之外的所述p型表面盖层和所述p型栅极层；
在所述第一区域形成栅极，在所述第二区域形成阴极和阳极，在所述外延层形成源极和漏极，且所述阳极与所述源极电连接，所述阴极与所述栅极电连接。
可选的，在所述衬底一侧形成p型表面盖层包括：
利用金属有机化合物化学气相沉积方法，利用三甲基镓、氨气、二茂镁、硅烷、氢气和氮气，在1000℃～1100℃下生长p型表面盖层；其中，所述二茂镁为掺杂物。
本发明实施例提供的具有栅极静电防护结构的高电子迁移率晶体管，包括衬底；设置于衬底一侧依次层叠的应力缓冲层和外延层；设置于外延层背离衬底一侧的源极、漏极以及p型栅极层；p型栅极层包括第一区域和第二区域，第一区域背离衬底一侧依次层叠设置有p型表面盖层以及栅极，第二区域背离衬底一侧依次层叠设置有p型表面盖层以及阴极，第二区域背离衬底一侧还设置有与p型栅极层直接接触的阳极；阳极与源极电连接，阴极与栅极电连接。通过在p型栅极层第一区域形成p型表面盖层和栅极，以形成HEMT结构，通过在第二区域形成p型表面盖层、阴极以及阳极，以形成具有静电防护功能的二极管；通过将静电防护二极管的阳极与源极电连接，阴极与栅极电连接，实现静电的有效释放，提高器件栅极静电防护能力，优化器件的电学可靠性。
附图说明
图1是本发明实施例提供的一种具有栅极静电防护结构的高电子迁移率晶体管的结构示意图；
图2是本发明实施例提供的高电子迁移率晶体管的原理示意图；
图3是本发明实施例提供的另一种高电子迁移率晶体管的结构示意图；
图4是本发明实施例提供的一种具有栅极静电防护结构的高电子迁移率晶体管的制作方法的流程示意图；
图5是本发明实施例中步骤S120之后形成的器件结构示意图；
图6是本发明实施例提供的形成硬掩模图形后的结构示意图；
图7是本发明实施例提供的去除第一区域和第二区域之外的p型表面盖层和p型栅极层后的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。此外，本发明提供了各种特定的工艺和材料的例子，但是正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件的各部分均可采用本领域公知的工艺和材料实现。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括其它的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1所示为本发明实施例提供的一种具有栅极静电防护结构的高电子迁移率晶体管的结构示意图。参考图1，该高电子迁移率晶体管包括：衬底10；设置于衬底10一侧依次层叠的应力缓冲层20和外延层30；设置于外延层30背离衬底10一侧的源极301、漏极302以及p型栅极层40；p型栅极层40包括第一区域410和第二区域420，第一区域410背离衬底10一侧依次层叠设置有p型表面盖层401以及栅极402，第二区域420背离衬底10一侧依次层叠设置有p型表面盖层401以及阴极403，第二区域420背离衬底10一侧还设置有与p型栅极层40直接接触的阳极404；阳极404与源极301电连接，阴极403与栅极402电连接(图1中未示出)。
其中，衬底10为绝缘衬底，可以采用单晶硅，蓝宝石，碳化硅，氮化镓等单晶衬底。应力缓冲层20和外延层30都可以采用气相外延的方法，示例性的，应力缓冲层20可以包括GaN材料，外延层30可以包括AlGaN材料，应力缓冲层20具有一定厚度，可以平衡与衬底10交界面由于不同材料晶格结构不同引起的内部应力，应力缓冲层20和外延层30交界面形成的异质结产生2DEG导电沟通。p型栅极层40和p型表面盖层401可以包括掺杂有p型掺杂物的p-GaN，通过在p型栅极层40上形成阳极404，在p型表面盖层401上形成阴极403，可以形成肖特基型静电防护二极管，示例性的，图2所示为本发明实施例提供的高电子迁移率晶体管的原理示意图，参考图2，该高电子迁移率晶体管HEMT部分和ESD防护二极管部分，ESD防护二极管的阴极与HEMT的栅极G连接，ESD防护二极管的阳极与HEMT的源极S连接。源极301、漏极302和栅极402可以利用一种或多种金属形成的层叠结构形成，例如可以选用Ni，Ti，Al，Au，TiN，W，Pt，Pd，Mo等的一种或多种，其中，阴极403可以与栅极402用同种材料同时形成，阳极404可以与源极301用同种原料同时形成。
本实施例的技术方案，通过在p型栅极层第一区域形成p型表面盖层和栅极，以形成HEMT结构，通过在第二区域形成p型表面盖层、阴极以及阳极，以形成具有静电防护功能的二极管；通过将静电防护二极管的阳极与源极电连接，阴极与栅极电连接，实现静电的有效释放，提高器件栅极静电防护能力，优化器件的电学可靠性。
在上述技术方案的基础上，可选的，p型表面盖层中掺杂物的掺杂浓度恒定且小于p型栅极层中掺杂物的掺杂浓度，或者p型表面盖层中掺杂物的掺杂浓度渐变或阶跃跳变，且最大掺杂浓度小于p型栅极层中掺杂物的掺杂浓度。
当设置p型表面盖层401中掺杂物的掺杂浓度小于p型栅极层40中掺杂物的掺杂浓度时，表面盖层和栅极层交界面处形成一个高低结形成的势垒，当栅极正向偏置的时候，高低结反向偏置，空间电荷区将承担一部分栅极电压，且空间电荷区会随着正向偏压的增加而增加，起到缓冲作用，有助于提高器件的栅极开启电压、栅极耐击穿电压、栅极输入电压摆幅以及栅极输入阻抗。设置p型表面盖层中掺杂物的掺杂浓度渐变或阶跃跳变时，有利于改善器件内载流子分布，缓变结具有更好的耐击穿特性，使得器件的稳定性和可靠性得以改善。
可选的，p型表面盖层401和p型栅极层40的掺杂物包括二茂镁。可选的，p型栅极层40的掺杂物的浓度为1×1019cm3～9×1019cm3；p型表面盖层401的掺杂物的浓度为1×1017cm3～9×1019cm3。
示例性的，p型表面盖层401和p型栅极层40都可以采用气相外延的方法，例如可以采用金属有机化合物化学气相沉积(Metal-organic Chemical Vapor Deposition，MOCVD)、分子束外延(Molecular Beam Epitaxy，MBE)、氢化物气相外延(Hydride VaporPhase Epitaxy，HVPE)等工艺形成，p型栅极层40的掺杂物的浓度可以为1×1019cm3～9×1019cm3，掺杂浓度过高或过低可能导致器件性能降低；p型表面盖层401的掺杂物的浓度为1×1017cm3～9×1019cm3，且掺杂浓度小于p型栅极层40的掺杂浓度，以形成高低结。可选的可以设置p型表面盖层401的掺杂物的浓度为3×1018cm3，具有较好的提升器件性能的效果。
可选的，p型表面盖层401包括p型氮化镓材料，p型表面盖层401的厚度为10nm～100nm。
根据器件性能的设计要求，p型表面盖层401的厚度为10nm～100nm，优选可以设计为30nm。若p型表面盖层401厚度小于10nm，可能无法有效提高栅极耐击穿电压，若p型表面盖层401厚度大于100nm，可能导致栅极开启电压过高，导致器件性能降低。
可选的，应力缓冲层20包括氮化镓材料，应力缓冲层20的厚度为3μm～6μm；外延层30包括铝镓氮材料，外延层30的厚度为10nm～30nm；p型栅极层40包括p型氮化镓材料，p型栅极层40的厚度为60nm～200nm。
可以理解的是，应力缓冲层20和外延层30都可以采用气相外延的方法形成，根据器件性能设计要求设计应力缓冲层20、外延层30、p型栅极层40的厚度，具体实施时可以根据实际器件要求选择。
图3所示为本发明实施例提供的另一种高电子迁移率晶体管的结构示意图。参考图3，可选的，该高电子迁移率晶体管还包括铟铝镓氮材料形成的成核层50，设置于衬底10和应力缓冲层20之间。
可以理解的是，在衬底10和应力缓冲层20之间，还可以形成一层铟铝镓氮材料(InAlGaN)形成的成核层50，示例性的，成核层50由InxAlyGazN构成，其中x+y+z＝1，成核层50可以有效减少由于衬底10和应力缓冲层20之间晶格失配导致的应力缓冲层20的缺陷，提高器件性能。应力缓冲层20在生长过程中还可以掺入铁(Cp2Fe)、碳(CCl4)等元素，从而提高器件的抗高压击穿性能。
继续参考图3，可选的，该高电子迁移率晶体管还包括氮化铝(AlN)材料形成的插入层60，设置于应力缓冲层20与外延层30之间；插入层60的厚度为0.5nm～1nm。
通过设置插入层60，可以有效提高应力缓冲层20和外延层30之间界面的平整度，增加2DEG浓度，改善载流子迁移率。
继续参考图3，可选的，该高电子迁移率晶体管还包括钝化层70，设置于外延层30背离衬底10一侧，且位于HEMT的源极301、漏极302以及栅极402之外的区域；钝化层70包括氮化硅、氧化硅、氧化铝材料的至少一种，钝化层70的厚度为100nm～200nm。
可以理解的是，可以利用气相沉积的方法，在器件表面沉积一层钝化层70。通过设置钝化层70，可以有效抑制器件的电流崩塌效应，提高器件的性能。具体实施时，可以通过光刻技术结合湿法腐蚀或干法刻蚀的方法，将需要制作源极和漏极电极位置的钝化层70去除，并通过光刻和金属蒸镀的方法，在露出的外延层30上制作出源极301和漏极302的金属电极。
可选的，外延层30设置源极301和漏极302的区域包括凹槽结构，可以有效改善器件接触电学特性。栅极402和源极301还可以包含场板结构，提高器件的击穿电压。
图4所示为本发明实施例提供的一种具有栅极静电防护结构的高电子迁移率晶体管的制作方法的流程示意图。参考图4，该制作方法包括：
步骤S110、提供衬底。
其中，衬底为绝缘衬底，可以采用单晶硅，蓝宝石，碳化硅，氮化镓等单晶衬底。具体实施时可以根据实际需要进行选择，本发明实施例对此不作限定。
步骤S120、在衬底一侧依次形成应力缓冲层、外延层、p型栅极层以及p型表面盖层。
可选的，在衬底一侧形成p型表面盖层包括：利用金属有机化合物化学气相沉积方法，利用三甲基镓、氨气、二茂镁、硅烷、氢气和氮气，在1000℃～1100℃下生长p型表面盖层；其中，二茂镁为掺杂物。
示例性的，图5所示为步骤S120之后形成的器件结构示意图。参考图5，从下到上依次为衬底、应力缓冲层、外延层、p型栅极层以及p型表面盖层。示例性的，形成应力缓冲层的步骤可以为：在单晶硅衬底上采用气相外延的方法，生长得到GaN应力缓冲层，根据器件性能设计要求，其厚度在3μm～6μm之间。具体的，应力缓冲层生长可以采用MOCVD、MBE、HVPE等设备。以MOCVD为例，生长材料需要采用的反应源和载气主要有：三甲基镓(TMGa)、NH3，SiH4、H2、N2等，材料生长温度在1000℃～1100℃之间。可选的，在形成应力缓冲层之前，还可以在衬底一侧形成InxAlyGazN(x+y+z＝1)材料构成的成核层(图5中未示出)，在成核层上形成GaN应力缓冲层。其生长温度根据结构功能和材料组分而有所不同。此外，GaN应力缓冲层在生长过程中还可以掺入铁(Cp2Fe)，碳(CCl4)等元素，来提高器件的抗高压击穿性能。
在GaN应力缓冲层上继续采用气相外延的方法生长出AlGaN外延层，此AlGaN外延层与GaN应力缓冲外延层形成异质结结构，在界面处由于极化效应而产生2DEG沟道。具体的，材料外延生长可以采用MOCVD、MBE、HVPE等设备。以MOCVD为例，生长材料需要采用的反应源和载气主要有：TMGa、三甲基铝(TMAl)、NH3、SiH4、H2、N2等，材料生长温度在1000℃～1100℃之间。AlGaN中Al元素的摩尔组分，根据器件性能的设计要求，典型值为10％-25％之间。可选的，在AlGaN外延层与GaN应力缓冲层之间，还可以生长一层0.5nm～1nm厚的AlN插入层(图5中未示出)来提高界面的平整度，增加2DEG浓度，改善载流子迁移率。
在AlGaN外延层上继续采用气相外延的方法，生长出p-GaN栅极层，掺杂剂可以为二茂镁(Cp2Mg)。具体的，材料外延生长可以采用MOCVD、MBE、HVPE等设备。以MOCVD为例，生长材料需要采用的反应源和载气主要有：TMGa、NH3、Cp2Mg、SiH4、H2、N2等。材料生长温度在1000℃～1100℃之间。具体实施时，典型的p型掺杂剂掺入浓度为1×1019cm3～9×1019cm3。根据器件性能的设计要求，p-GaN栅极层的典型厚度为60nm～200nm，优选100nm。
在p-GaN栅极层上继续采用气相外延的方法，生长出p型表面盖层，掺杂剂可选为Cp2Mg，其掺杂浓度要求低于p-GaN栅极层的掺杂浓度。具体的，材料外延生长可以采用MOCVD、MBE、HVPE等设备。以MOCVD为例，生长材料需要采用的反应源和载气主要有：TMGa、NH3、Cp2Mg、SiH4、H2、N2等。材料生长温度在1000℃～1100℃之间。典型的p型掺杂剂掺入浓度为1×1017cm3～9×1019cm3，优选3×1018cm3。根据器件性能的设计要求，p型表面盖层的典型厚度为10nm～100nm，优选30nm。在其他实施例中，也可以通过在不同时间段控制不同的气体流量，形成掺杂浓度渐变或阶跃跳变的p型表面盖层结构，具体实施时可以根据实际情况设计。
步骤S130、保留第一区域和第二区域的p型表面盖层和p型栅极层，去除第一区域和第二区域之外的p型表面盖层和p型栅极层。
示例性的，在步骤S120形成的器件表面采用等离子增强气相化学沉积(PECVD)的方法生长200nm厚的无机材料作为硬掩膜。然后在硬掩模表面涂布光刻胶，并采用光刻方式将掩模板上的栅极图形及静电防护二极管图形转移到器件表面光刻胶上。通过干法刻蚀的方法将光刻胶上的图形再转移到硬掩膜上，图6所示为形成硬掩模图形后的结构示意图。再通过干法刻蚀的方式，将制作好硬掩膜的器件上面没有被硬掩膜覆盖的位置的p-GaN栅极和p型表面盖层去掉，露出AlGaN外延层。只在第一区域和第二区域留下p-GaN栅极和p型表面盖层，图7所示为去除第一区域和第二区域之外的p型表面盖层和p型栅极层后的结构示意图。具体的，光刻胶可以采用常用的S1818、瑞红304、AZ5314等；硬掩膜可以采用氧化硅，氮化硅，金属镍等材料。硬掩膜的生长可以采用等离子增强气相化学沉积、电子束蒸发、磁控溅射等方式形成。干法刻蚀可以采用感应耦合离子刻蚀机(ICP)，反应离子刻蚀机(RIE)等方式实现。
进一步的，还可以通过气相沉积的方法，在器件表面沉积一层钝化层。依据器件性能设计要求，钝化层的厚度在100nm～200nm之间。具体的，钝化层可以采用氮化硅、氧化硅、氧化铝等材料，优选氮化硅。
步骤S140、在第一区域形成栅极，在第二区域形成阴极和阳极，在外延层形成源极和漏极，且阳极与源极电连接，阴极与栅极电连接。
示例性的，源极、漏极和第二区域阳极的形成方法为：通过光刻技术结合湿法腐蚀或干法刻蚀的方法，将需要制作源极和漏极电极位置以及第二区域阳极位置的钝化层去除。进一步通过干法刻蚀或腐蚀的方法，将第二区域阳极位置的p型表面盖层去除。并通过光刻和金属蒸镀的方法，在露出的AlGaN外延层上制作出源极和漏极的金属电极，在露出的p型栅极层上制作出静电防护二极管的阳极。并使用同一电极金属将静电防护二极管的阳极和HEMT器件的源极连接起来。电极金属可选Ni，Ti，Al，Au，TiN，W，Pt，Pd，Mo中的一种或多中金属组成的叠层结构。具体的，金属电极可以采用两种方式形成。第一种方式是先在器件上涂布光刻胶，在需要制作源极和漏极的位置以及静电防护二极管阳极和阴极的位置通过光刻曝光的方式将光刻胶去掉，继续蒸镀金属，然后去掉光刻胶，这样只有源极和漏极的位置以及静电防护二极管阳极和阴极的位置存在电极，其他位置的金属随着光刻胶一起被去除。第二种方式是先蒸镀金属，然后在器件上涂布光刻胶，在需要制作源极和漏极的位置以及静电防护二极管阳极和阴极的位置通过光刻曝光的方式将光刻胶留下，在通过干法刻蚀或腐蚀的方法将没有光刻胶覆盖的位置的金属去掉，留下光刻胶覆盖位置的金属作为相应的电极。此外，在制作源极和漏极金属电极之前，可以通过干法刻蚀的方式去掉一部分AlGaN外延层，形成凹槽结构，来改善器件接触电学特性。通过高温快速退火设备对源极和漏极金属进行热退火，以使源极和漏极金属与AlGaN外延层形成欧姆接触结构。根据金属电极的组成和成分的不同，退火温度一般在500℃至870℃。退火环境为氮气环境。
第一区域栅极和第二区域阴极的形成方法为：通过光刻技术结合湿法腐蚀或干法刻蚀的方法，将栅极上需要制作栅极电极位置及静电防护二极管上需要制作阴极电极位置的钝化层去除，并通过光刻和金属蒸镀的方法，在栅极区上制作出栅极和阴极电极。电极金属可选Ni，Ti，Al，Au，TiN，W，Pt，Pd，Mo中的一种或多中金属组成的叠层结构。栅极及阴极金属电极的制作方法与源极、漏极和阳极金属电极的制作方法相同。此外，栅极电极和源极电极可以包含场板结构，提高器件击穿电压。最后形成图3所示的高电子迁移率晶体管。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种具有栅极静电防护结构的高电子迁移率晶体管，其特征在于，包括：
衬底；
设置于所述衬底一侧依次层叠的应力缓冲层和外延层；
设置于所述外延层背离所述衬底一侧的源极、漏极以及p型栅极层；
所述p型栅极层包括第一区域和第二区域，所述第一区域背离所述衬底一侧依次层叠设置有p型表面盖层以及栅极，所述第二区域背离所述衬底一侧依次层叠设置有所述p型表面盖层以及阴极，所述第二区域背离所述衬底一侧还设置有与所述p型栅极层直接接触的阳极；
所述阳极与所述源极电连接，所述阴极与所述栅极电连接，其中，所述阴极与所述栅极的原料相同，所述阳极与所述源极的原料相同。
2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述p型表面盖层中掺杂物的掺杂浓度恒定且小于所述p型栅极层中掺杂物的掺杂浓度，或者
所述p型表面盖层中掺杂物的掺杂浓度渐变或阶跃跳变，且最大掺杂浓度小于所述p型栅极层中掺杂物的掺杂浓度。
3.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述p型表面盖层和所述p型栅极层的掺杂物包括二茂镁。
4.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述p型栅极层的掺杂物的浓度为1×1019cm3~9×1019cm3；
所述p型表面盖层的掺杂物的浓度为1×1017cm3~9×1019cm3。
5.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述p型表面盖层包括p型氮化镓材料，所述p型表面盖层的厚度为10nm~100nm。
6.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述应力缓冲层包括氮化镓材料，所述应力缓冲层的厚度为3μm~6μm；
所述外延层包括铝镓氮材料，所述外延层的厚度为10nm~30nm；
所述p型栅极层包括p型氮化镓材料，所述p型栅极层的厚度为60nm~200nm。
7.根据权利要求1所述的高电子迁移率晶体管，其特征在于，还包括铟铝镓氮材料形成的成核层，设置于所述衬底和所述应力缓冲层之间。
8.根据权利要求1所述的高电子迁移率晶体管，其特征在于，还包括氮化铝材料形成的插入层，设置于所述应力缓冲层与所述外延层之间；
所述插入层的厚度为0.5nm~1nm。
9.一种具有栅极静电防护结构的高电子迁移率晶体管的制作方法，其特征在于，包括：
提供衬底；
在所述衬底一侧依次形成应力缓冲层、外延层、p型栅极层以及p型表面盖层；
保留第一区域和第二区域的所述p型表面盖层和所述p型栅极层，去除所述第一区域和所述第二区域之外的所述p型表面盖层和所述p型栅极层；
在所述第一区域形成栅极，在所述第二区域形成阴极和阳极，在所述外延层形成源极和漏极，且所述阳极与所述源极电连接，所述阴极与所述栅极电连接，其中，所述阴极与所述栅极的原料相同，所述阳极与所述源极的原料相同。
10.根据权利要求9所述的制作方法，其特征在于，在所述衬底一侧形成p型表面盖层包括：
利用金属有机化合物化学气相沉积方法，利用三甲基镓、氨气、二茂镁、硅烷、氢气和氮气，在1000℃~1100℃下生长p型表面盖层；其中，所述二茂镁为掺杂物。
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