TWI741094B - 具有整合式夾鉗二極體之橫向高電子遷移率電晶體 - Google Patents

具有整合式夾鉗二極體之橫向高電子遷移率電晶體 Download PDF

Info

Publication number
TWI741094B
TWI741094B TW106142697A TW106142697A TWI741094B TW I741094 B TWI741094 B TW I741094B TW 106142697 A TW106142697 A TW 106142697A TW 106142697 A TW106142697 A TW 106142697A TW I741094 B TWI741094 B TW I741094B
Authority
TW
Taiwan
Prior art keywords
layer
epitaxial
gallium nitride
coupled
forming
Prior art date
Application number
TW106142697A
Other languages
English (en)
Other versions
TW201834142A (zh
Inventor
佛拉迪米耶 歐諾博利伍鐸
奧茲卡 阿克塔斯
Original Assignee
美商克若密斯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商克若密斯股份有限公司 filed Critical 美商克若密斯股份有限公司
Publication of TW201834142A publication Critical patent/TW201834142A/zh
Application granted granted Critical
Publication of TWI741094B publication Critical patent/TWI741094B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H01L29/7821—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種形成半導體裝置的方法包括：提供工程基板；形成耦接於工程基板的氮化鎵層；藉由在氮化鎵層的前表面上形成氮化鋁鎵阻障層，而形成耦接於氮化鎵層的通道區；在通道區的中央部分中形成耦接於氮化鋁鎵阻障層的閘極介電層；形成耦接於閘極介電層的閘極接點；在通道區的第一末端處形成源極接點；在通道區的第二末端處形成通孔；以導電材料填充通孔；形成耦接於通孔的汲極接點；移除工程基板以暴露磊晶氮化鎵層的背表面；及在磊晶氮化鎵層的背表面上形成汲極墊。

Description

具有整合式夾鉗二極體之橫向高電子遷移率電晶體
本申請案主張2016年12月6日提出申請之美國臨時專利申請案第62/430,649號之優先權權益，其全部內容在此以引用方式併入本文。
本發明大體上關於橫向高電子遷移率電晶體(HEMT)。更明確地，本發明關於用於形成具有整合式n-i-n、n-i-p或n-p型夾鉗二極體的HEMT的系統及方法。僅作為實例，本發明已應用於利用陶瓷基板形成具有整合式n-i-n型夾鉗二極體的HEMT的系統及方法。此方法與技術可應用於各種半導體處理操作。
氮化鎵系功率裝置通常磊晶地成長於藍寶石基板上。因為基板與磊晶層是由不同材料構成，在藍寶石基板上的氮化鎵系功率裝置的成長是異質磊晶成長處理。由於異質磊晶成長處理，磊晶成長的材料會展現出各種副作用，包括降低的均勻性與在關於磊晶層的電子/光學性質的指標中的降低。因此，在本領域中需要關於磊晶成長處理與基板結構的改良方法及系統。
根據本發明的一具體例，形成半導體裝置的方法包括提供工程基板。此工程基板包括多晶陶瓷核心、封裝此多晶陶瓷核心的阻障層、耦接於此阻障層的接合層及耦接於此接合層的實質上單晶矽層。此方法進一步包括形成耦接於此實質上單晶矽層的磊晶氮化鎵層。此磊晶氮化鎵層具有背表面與前表面。此方法進一步包括藉由在此磊晶氮化鎵層的前表面上形成磊晶氮化鋁鎵阻障層，而形成耦接於此磊晶氮化鎵層的通道區。此通道區具有第一末端與第二末端，及此第一末端與第二末端之間的中央部分。此方法進一步包括：在此通道區的中央部分中形成耦接於此磊晶氮化鋁鎵阻障層的閘極介電層；形成耦接於此閘極介電層的閘極接點；在此通道區的第一末端處形成源極接點；及在此通道區的第二末端處形成通孔。此通孔貫穿此磊晶氮化鋁鎵阻障層與磊晶氮化鎵層。此方法進一步包括：以導電材料填充此通孔；形成耦接於此通孔的汲極接點；移除此工程基板以暴露此磊晶氮化鎵層的背表面；及在此磊晶氮化鎵層的背表面上形成汲極墊。此汲極墊透過通孔中的導電材料而電氣耦接於汲極接點。
根據本發明的另一具體例，形成半導體裝置的方法包括提供工程基板。此工程基板包括多晶陶瓷核心、封裝此多晶陶瓷核心的阻障層、耦接於此阻障層的接合層及耦接於此接合層的實質上單晶矽層。此方法進一步包括形成耦接於此實質上單晶矽層的第一磊晶N型氮化鎵層。此第一磊晶N型氮化鎵層具有第一摻雜濃度。此方法進一步包括形成耦接於此第一磊晶N型氮化鎵層的第二磊晶N型氮化鎵層。此第二磊晶N型氮化鎵層具有小於第一摻雜濃度的第二摻雜濃度。此方法進一步包括藉由在此第二磊晶N型氮化鎵層上形成磊晶氮化鋁鎵阻障層，而形成耦接於此第二磊晶N型氮化鎵層的通道區。此通道區具有第一末端與第二末端，及此第一末端與第二末端之間的中央部分。此方法進一步包括：在此通道區的中央部分中形成耦接於此磊晶氮化鋁鎵阻障層的閘極介電層；形成耦接於閘極介電層的閘極接點；在此通道區的第一末端處形成源極接點；在此通道區的第二末端處形成穿過此第二磊晶N型氮化鎵層的通孔以暴露此第一磊晶N型氮化鎵層的一部分；以導電材料填充此通孔；及在此通道區的第二末端處形成汲極接點。此汲極接點透過通孔中的導電材料而電氣耦接於此第一磊晶N型氮化鎵層。
根據本發明的一其他具體例，橫向高電子遷移率電晶體(HEMT)包括汲極墊、耦接於此汲極墊的磊晶氮化鎵層、具有第一末端、第二末端及此第一末端與第二末端之間的中央部分的通道區。此通道區包括耦接於此磊晶氮化鎵層的磊晶氮化鋁鎵阻障層。此橫向高電子遷移率電晶體(HEMT)進一步包括耦接於此通道區的中央部分的閘極介電層、耦接於此閘極介電層的閘極接點、安置在此通道區的第一末端處的源極接點、安置在此通道區的第二末端處的通孔及耦接於此通孔的汲極接點。此汲極墊透過此通孔而電氣耦接於此汲極接點。
本發明的此等與其他具體例及其許多的優點與特徵以下方的本文與隨附圖式而更詳細地敘述。
本發明大體上關於形成在工程基板上的高電子遷移率電晶體(HEMT)。更明確地，本發明關於適用於使用磊晶成長處理而製造具有整合式電壓夾鉗的橫向HEMT的方法及系統。僅作為實例，本發明已經應用於藉由磊晶成長在基板上製造橫向HEMT的方法及系統，其中此基板的特徵為熱膨脹係數(CTE)實質上匹配於形成此橫向HEMT的磊晶層。此方法及技術可應用於各種半導體處理操作。
圖1是繪示根據本發明的一具體例的工程基板結構的簡化示意圖。如圖1所繪示，此工程基板結構可適用於各種電子與光學應用。此工程基板結構包括核心110(例如AlN基板)，此核心110可具有熱膨脹係數(CTE)實質上匹配於磊晶材料的CTE，此磊晶材料將成長在此工程基板結構上，例如在脫層(exfoliated)矽(111)層125上。
對於包括氮化鎵(GaN)系材料的成長的應用(包括GaN系層的磊晶層)，核心110可為多晶陶瓷材料，例如多晶氮化鋁(AlN)，其可包括諸如氧化釔的黏合材料。其他材料可使用在此核心中，包括多晶氮化鎵(GaN)、多晶氮化鋁鎵(AlGaN)、多晶碳化矽(SiC)、多晶氧化鋅(ZnO)、多晶氧化鎵(Ga2 O3 )及類似物。
此核心110的厚度可為大約100至1,500 mm，例如750 mm。此核心110被封裝在黏合層112中，此黏合層112可被稱為殼或封裝殼。在一具體例中，此黏合層112包含大約1,000 Å厚度的四乙氧基矽烷(TEOS)氧化物層。在其他具體例中，此黏合層112的厚度改變為例如從100 Å至2,000 Å。儘管在某些具體例中TEOS氧化物被用於黏合層112，但根據本發明的一具體例，可使用提供用於之後沉積層與下方層或材料(例如陶瓷，特別是多晶陶瓷)之間的黏合的其他材料。例如，SiO2 或其他矽氧化物(Six Oy )良好地黏附於陶瓷材料並提供後續(例如導電材料)沉積的適合表面。黏合層112在某些具體例中完全地圍繞核心110以形成完全封裝的核心110，且可使用LPCVD處理或其他合適沉積處理形成黏合層112，處理可相容於半導體處理且特別是相容於多晶或複合基板及層。此黏合層112提供表面，在此表面上黏附後續層以形成工程基板結構的元件。
除了使用LPCVD處理、旋塗玻璃/介電質、爐系處理及類似處理以形成此封裝黏合層之外，根據本發明的具體例可使用其他半導體處理，包括CVD處理或類似沉積處理。例如，可使用塗佈此核心110的一部分的沉積處理，可翻轉核心110，而可重覆此沉積處理以塗佈核心110的額外部分。因此，儘管在某些具體例中使用LPCVD技術以提供完全封裝結構，取決於特定應用可使用其他膜形成技術。
圍繞此黏合層112形成導電層114。在一具體例中，此導電層114是多晶矽(亦即多晶矽)的殼，其圍繞此黏合層112形成，因為多晶矽會展現對於陶瓷材料的不佳黏附。在導電層114是多晶矽的具體例中，多晶矽層的厚度可為大約500-5,000 Å，例如2,500 Å。在某些具體例中，此多晶矽層可形成為殼以完全地圍繞此黏合層112(例如TEOS氧化物層)，因而形成完全封裝的黏合層112，且可使用LPCVD處理而形成。在其他具體例中，如之後所論述的，導電材料可形成在此黏合層112的一部分上，例如此基板結構的下半部。在某些具體例中，導電材料可形成為完全封裝層且之後在此基板結構的一側上移除。
在一具體例中，導電層114可為多晶矽層，其經摻雜以提供高導電材料，例如以硼摻雜以提供p型多晶矽。在某些具體例中，此硼摻雜是1 x 1019 cm-3 至1 x 1020 cm-3 的程度以提供高導電性。在不同摻雜濃度的其他摻雜物(例如磷、砷、鉍或類似物於摻雜物濃度範圍為1 x 1016 cm-3 至5 x 1018 cm-3 )可用於提供適用於導電層114的n型或p型半導體材料任一者。本領域的通常技藝者可認知許多變化、修飾及替代物。
導電層114的存在於工程基板對於半導體處理工具(例如具有靜電夾盤(ESC或電夾盤)的工具)的靜電夾持期間是有用的。導電層使得在半導體處理工具中的處理之後能夠迅速解開夾持(dechucking)。在本發明的具體例中，在將來包括接合的處理期間，導電層114能夠與夾盤電接觸或電容耦接於電夾盤。因此，本發明的具體例提供基板結構，其可以使用習知矽晶圓的方式而處理。本領域的通常技藝者可認知許多變化、修飾及替代物。此外，使基板結構具有與此靜電夾持結合的高熱傳導性可提供後續工程層與磊晶層的形成的較佳沉積條件，以及後續裝置製造步驟的較佳條件。例如，可提供期望的熱輪廓，其可造成在後續層形成中的較低應力、較均勻沉積厚度及較佳化學計量控制。
圍繞導電層114形成第二黏合層116(例如厚度大約1,000 Å的TEOS氧化物層)。第二黏合層116在某些具體例中完全地圍繞導電層114以形成完全封裝結構且可使用LPCVD處理、CVD處理或任何其他合適沉積處理(包括旋塗介電質的沉積)而形成。
圍繞第二黏合層116形成阻障層118(例如氮化矽層)。在一具體例中，阻障層118是氮化矽層，其厚度為大約2,000 Å至5,000 Å。阻障層118在某些具體例中完全地圍繞第二黏合層116以形成完全封裝結構且可使用LPCVD處理而形成。除了氮化矽層之外，包括SiCN、SiON、AlN、SiC及類似物的非晶材料可用作阻障層118。在某些實施例中，阻障層118由若干子層而組成，該等子層建構以形成阻障層118。因此，用語「阻障層」不意於表示單一層或單一材料，而是包含一或多種材料以複合方式層疊。本領域的通常技藝者可認知許多變化、修飾及替代物。
在某些具體例中，阻障層118(例如氮化矽層)避免存在於核心中的元素(例如釔(元素)、釔氧化物(亦即氧化釔)、氧、金屬性雜質、其他痕量元素及類似物)擴散及/或釋氣進入半導體處理腔室的環境中，工程基板可存在於此腔室中，例如在高溫(例如1,000 °C)磊晶成長處理期間。使用本文所述的封裝層，陶瓷材料(包括設計用於非無塵室環境的多晶AlN)可用於半導體處理流程及無塵室環境中。
通常，用於形成核心的陶瓷材料在1,800 °C的溫度範圍內燒製。將預期到此處理會逐出存在於陶瓷材料中的大量雜質。此等雜質可包括釔(其來自作為燒結劑的氧化釔的使用)、鈣及其他元素與化合物。隨後，在磊晶成長期間(執行於低上許多的溫度範圍800 °C至1,100 °C)，將預期到此等雜質的後續擴散會是不明顯的。然而，與習知預期的相反，發明人已查明即使在相較於陶瓷材料的燒製溫度低上許多的溫度的磊晶成長處理期間，存在著工程基板的層中的元素的顯著擴散。因此，本發明的具體例將阻障層118整合進入工程基板結構以避免此不期望的擴散。
再一次參照圖1，接合層120(例如氧化矽層)沉積在阻障層118的一部分上，例如阻障層118的頂表面，且隨後在實質上單晶層125(例如單晶矽層，諸如繪示在圖1中的脫層矽(111)層)的接合期間使用。在某些具體例中，接合層120可為大約1.5 µm厚。在某些具體例中，接合層120的厚度是20 nm或更大以用於接合誘發的孔隙減緩。在某些具體例中，接合層120的厚度是0.75-1.5 mm。
在磊晶材料的形成的磊晶成長處理期間，實質上單晶層125(例如脫層Si(111))適於用作成長層。在某些具體例中，磊晶材料可包括2 µm至10 µm厚的GaN層，其可用作在光電、RF及功率裝置中的複數層的一層。在一具體例中，實質上單晶層125包括單晶矽層，其使用層轉移處理而附接於接合層120。
關於工程基板結構的額外說明提供在2017年6月13日申請之美國專利申請第15/621,335號與2017年6月13日申請之美國專利申請第15/621,235號中，其全部內容為了所有目的在此以引用方式併入本文。
圖2顯示繪示根據本發明的一具體例的形成橫向高電子遷移率電晶體(HEMT)300的方法200的簡化流程圖。圖3A至圖3B顯示繪示根據本發明的某些具體例的橫向HEMT 300的示意剖面圖。
參照圖2與圖3A，方法200包括在202處提供工程基板310。根據某些具體例，工程基板310可包括多晶陶瓷核心、封裝多晶陶瓷核心的阻障層、耦接於阻障層的接合層及耦接於接合層的實質上單晶矽層，如上參照圖1所述。
在某些具體例中，工程基板310的多晶陶瓷核心包括多晶氮化鋁鎵(AlGaN)、多晶氮化鎵(GaN)、多晶氮化鋁(AlN)、多晶碳化矽(SiC)或前述物的組合。在某些具體例中，阻障層可包括Six Oy 、Six Ny 、Six Oy Nz 、SiCN、SiON、AlN、SiC或前述物的組合。在某些具體例中，接合層可包括氧化物層，諸如氧化矽層。在一具體例中，單晶矽層包括矽(111)層，在如下所述的磊晶材料的形成的磊晶成長處理期間，其可適於用作成長層。
在某些具體例中，如上參照圖1所述，工程基板310可進一步包括耦接於多晶陶瓷核心的第一黏合層、耦接於第一黏合層的導電層及耦接於導電層的第二黏合層，其中第一黏合層、導電層與第二黏合層安置在多晶陶瓷核心及阻障層之間。在某些具體例中，第一黏合層可包含第一四乙氧基矽烷(TEOS)氧化物層，而第二黏合層可包含第二TEOS氧化物層。導電層可包含多晶矽層。在某些具體例中，工程基板310可進一步包括耦接於實質上單晶矽層的成核層，用於促進磊晶裝置層的形成。
仍參照圖2與圖3A，方法200進一步包括：在204處，形成耦接於實質上單晶矽層的磊晶氮化鎵層320。磊晶氮化鎵層320具有背表面與前表面。背表面耦接於工程基板310。磊晶氮化鎵層320可作為阻擋層及較佳地具有相對低的摻雜濃度，例如大致約1×1015 cm-3 。藉由使用CTE匹配工程基板，帶有低差排密度的相對厚的阻擋GaN層的磊晶成長會是可能的。在某些具體例中，磊晶氮化鎵層320可具有大於約5 mm的厚度。在某些其他具體例中，磊晶氮化鎵層320可具有大於約10 mm的厚度。
方法200進一步包括：在206處，形成耦接於磊晶氮化鎵層320的前表面的磊晶氮化鋁鎵阻障層330。磊晶氮化鋁鎵阻障層330可作為HEMT 300的通道區。通道區具有第一末端332與第二末端334，及第一末端332與第二末端334之間的中央部分336。在一具體例中，磊晶氮化鋁鎵阻障層330可包括約20%的鋁。磊晶氮化鎵層320與磊晶氮化鋁鎵阻障層330之間的界面(稱為AlGaN/GaN界面)，由於在此表面處的極化感應電荷，會造成二維電子氣體(2DEG)。
根據某些具體例，磊晶氮化鎵層320與磊晶氮化鋁鎵阻障層330可藉由薄膜沉積技術而形成，諸如化學氣相沉積CVD(包括金屬有機CVD(MOCVD)、低壓CVD(LPCVD)、電漿輔助CVD(PECVD)、原子層CVD(ALCVD))、氫化物氣相磊晶(HVPE)、原子層沉積(ALD)、分子束磊晶(MBE)或前述技術的組合。
仍參照圖2與圖3A，方法200進一步包括：在208處，在通道區的中央部分336中形成耦接於磊晶氮化鋁鎵阻障層330的閘極介電層340，與在210處，形成耦接於閘極介電層340的閘極接點342。方法200可進一步包括：形成耦接於閘極接點342的一或多個閘極場板(FP)344。方法200進一步包括：在212處，在通道區的第一末端332處形成源極接點350。方法200可進一步包括：形成耦接於源極接點350的源極場板(FP)352。閘極FP 344與源極FP 352可由藉由合適非磊晶沉積方法而沉積的低摻雜非晶或多晶矽而製成。
方法200可進一步包括：在裝置結構上方形成層間介電層(ILD)360。ILD 360可包含例如SiNx 。在某些具體例中，ILD 360可具有約50 mm的厚度。方法200可進一步包括：形成耦接於源極接點350與ILD 360上方的源極FP 352的源極墊354。方法200可進一步包括：形成平面下(off-plane)閘極墊(未在圖3A示出)。
參照圖2與圖3A，方法200進一步包括：在214處，在通道區的第二末端334處形成通孔370。通孔370可貫穿磊晶氮化鋁鎵阻障層330與磊晶氮化鎵層320。方法200進一步包括：在216處，以導電材料填充通孔370，並形成耦接於通孔370的汲極接點372。
通孔可定義為垂直且高深寬比的孔腔，其通常藉由使用深式反應蝕刻(deep reactive etching)乾式蝕刻進入基板。填充通孔可包含數個步驟。首先，介電襯墊可形成在通孔中。介電襯墊可防止對基板電氣傳導。在襯墊沉積之後，可沉積擴散阻障(阻障)層以防止導電通孔材料遷移出溝槽而進入基板。隨後種晶層及/或黏合層可沉積在介電襯墊與擴散阻障層上方。種晶層與黏合層可為相同或不同的層材料。種晶層與黏合層可作為容許良好黏附的成核層，用於後續進入通孔的金屬的電鍍或電沉積。由於通孔的高深寬比(例如約10：1至高達50：1)，介電襯墊、阻障層、黏合層及種晶層會是相對薄的(例如數奈米)。電鍍或電沉積通孔材料可為Cu、W或類似導電材料，其填充通孔並提供穿過基板的電氣連接性。
參照圖2、圖3A與圖3B，方法200進一步包括：在218處，移除工程基板310以暴露磊晶氮化鎵層320的背表面。可移除工程基板310，例如藉由機械拋光、乾式蝕刻、溼式蝕刻或使用蝕刻化學品(諸如氫氟酸(HF)或硫酸(H2 SO4 ))的剝離(liftoff)處理。工程基板310的移除創造大面積的自立(free-standing)GaN。因為磊晶氮化鎵層320形成在實質上CTE匹配的工程基板310之上，在移除工程基板310之後，磊晶氮化鎵層320在應力下不會翹曲或彎曲。方法200可進一步包括：在移除工程基板310之後，執行蝕刻以移除磊晶氮化鎵層320的受損部分以降低接觸電阻。
參照圖2與圖3B，方法200進一步包括：在220處，在磊晶氮化鎵層320的背表面之上形成汲極墊380。汲極墊380透過通孔370中的導電材料而電氣耦接於汲極接點372。
因此，在上述的方法中，汲極墊380定位在HEMT 300的背側處，而非前側。此裝置組態可提供數個優點。例如，可減少裝置的區域面積(areal dimension)並改善區域利用效率。也簡化金屬化處理及介電堆疊的形成。
此外，磊晶氮化鋁鎵阻障層330與磊晶氮化鎵層320可作為整合式n-i-n型夾鉗二極體。此夾鉗二極體可設計為在小於HEMT 300的崩潰電壓的電壓處崩潰，因而保護HEMT 300免於損害。在某些具體例中，此夾鉗二極體可設置為具有約600 V的崩潰電壓。在此n-i-n型夾鉗二極體的崩潰期間的電洞的缺乏可避免電洞注入閘極介電質，因而移除一種主要的可靠性失效的機制。
圖3C繪示替代具體例，其中刪略通孔370。在此具體例中，汲極墊380可經由外部連接而電氣耦接於汲極接點372。
應理解到繪示在圖2中的具體步驟提供根據本發明的一具體例的特定方法200。根據替代具體例，也可執行此等步驟的其他次序。例如，本發明的替代具體例可以不同於上述次序的方式而執行。再者，圖2繪示的個別步驟可包括多個子步驟，其可以適於個別步驟的各種次序而執行。此外，取決於特定應用，可加入或移除額外步驟。本領域的通常技藝者將認知到許多變化、修飾及替代物。
圖4顯示繪示根據本發明的另一具體例的形成橫向高電子遷移率電晶體(HEMT)500的方法400的簡化流程圖。圖5顯示繪示根據本發明的另一具體例的橫向HEMT 500的示意剖面圖。
參照圖4與圖5，方法400包括：在402處，提供工程基板510。工程基板510可包括多晶陶瓷核心、封裝此多晶陶瓷核心的阻障層、耦接於此阻障層的接合層及耦接於接合層的實質上單晶矽層，如上所述。
方法400進一步包括：在404處，形成耦接於實質上單晶矽層的第一磊晶N型氮化鎵層520。第一磊晶N型氮化鎵層520可促進歐姆接觸的形成且可具有相對高的N型摻雜濃度，例如大概約2×1018 cm-3 。
方法400進一步包括：在406處，形成耦接於第一磊晶N型氮化鎵層520的第二磊晶N型氮化鎵層530。第二磊晶N型氮化鎵層530可具有相對低的摻雜濃度，例如小於約1×1014 cm-3 。在某些具體例中，第二磊晶N型氮化鎵層530可具有大於約5 mm的厚度。在某些其他具體例中，第二磊晶N型氮化鎵層530可具有大於約10 mm的厚度。第二磊晶N型氮化鎵層530可稱為阻擋GaN層。藉由使用CTE匹配工程基板，帶有低差排密度的相對厚的阻擋GaN層的磊晶成長會是可能的。
方法400進一步包括：在408處，形成耦接於第二磊晶N型氮化鎵層530的前表面的磊晶氮化鋁鎵阻障層540。磊晶氮化鋁鎵阻障層540可作為HEMT 500的通道區。此通道區具有第一末端542與第二末端544，及第一末端542與第二末端544之間的中央部分546。在一具體例中，磊晶氮化鋁鎵阻障層540可包括約20%的鋁。磊晶氮化鎵層530與磊晶氮化鋁鎵阻障層540之間的界面(稱為AlGaN/GaN界面)，由於在此界面處的極化感應電荷，會造成二維電子氣體(2DEG)。
方法400進一步包括：在410處，在通道區的中央部分546中形成耦接於磊晶氮化鋁鎵阻障層540的閘極介電層550，與在412處，形成耦接於閘極介電層550的閘極接點552。方法400進一步包括：在414處，在通道區的第一末端542處形成源極接點560。
方法400進一步包括：在416處，在通道區的第二末端554處形成穿過第二磊晶N型氮化鎵層530的通孔580，以暴露第一磊晶N型氮化鎵層520的一部分，與在418處，以導電材料填充通孔580。方法400進一步包括：在420處，在通道區的第二末端544處形成汲極接點590。汲極接點590透過通孔580中的導電材料而電氣耦接於第一磊晶N型氮化鎵層520。
因此，以此方式，磊晶氮化鋁鎵阻障層540、第二N型氮化鎵層530與第一N型氮化鎵層520可作為整合式n-i-n電壓夾鉗二極體。根據此具體例，不需要移除工程基板510。此夾鉗二極體可設計為在低於HEMT 500的崩潰電壓的電壓處崩潰，因此保護HEMT 500免於損害。在某些具體例中，此夾鉗二極體可設置為具有約600 V的崩潰電壓。
方法400可進一步包括：形成耦接於閘極接點552的一或多個閘極場板(FP)554，及形成耦接於源極接點560的源極場板(FP)562。閘極FP 562與源極FP 562可由藉由合適非磊晶沉積方法而沉積的低摻雜非晶或多晶矽而製成。方法400可進一步包括：在裝置結構上方形成層間介電層(ILD)570。ILD 570可包含例如SiNx 。在某些具體例中，ILD 570可具有約50 mm的厚度。方法400可進一步包括：形成耦接於源極接點560與ILD 570上方的源極FP 562的源極墊564，及形成平面下(off-plane)閘極墊(未在圖5示出)。
應理解到繪示在圖4中的具體步驟提供根據本發明的一具體例的特定方法400。根據替代具體例，也可執行此等步驟的其他次序。例如，本發明的替代具體例可以不同於上述次序的方式而執行。再者，圖4繪示的個別步驟可包括多個子步驟，其可以適於個別步驟的各種次序而執行。此外，取決於特定應用，可加入或移除額外步驟。本領域的通常技藝者將認知到許多變化、修飾及替代物。
也理解到本文所述的實例與具體例僅用於說明目的，且其之各種修飾與改變可由本領域的熟習技藝者所建構，並包括在本發明的精神與範圍內與隨附申請專利範圍的範疇內。
110‧‧‧核心112‧‧‧黏合層114‧‧‧導電層116‧‧‧第二黏合層118‧‧‧阻障層120‧‧‧接合層125‧‧‧單晶層200‧‧‧方法202、204、206、208、210、212、214、216、218、220‧‧‧步驟300‧‧‧橫向高電子遷移率電晶體310‧‧‧工程基板320‧‧‧磊晶氮化鎵層330‧‧‧磊晶氮化鋁鎵阻障層332‧‧‧第一末端334‧‧‧第二末端336‧‧‧中央部分340‧‧‧閘極介電層342‧‧‧閘極接點344‧‧‧閘極場板350‧‧‧源極接點352‧‧‧源極場板354‧‧‧源極墊360‧‧‧層間介電層370‧‧‧通孔372‧‧‧汲極接點380‧‧‧汲極墊400‧‧‧方法402、404、406、408、410、412、414、416、418、420‧‧‧步驟500‧‧‧橫向高電子遷移率電晶體510‧‧‧工程基板520‧‧‧第一磊晶N型氮化鎵層530‧‧‧第二磊晶N型氮化鎵層540‧‧‧磊晶氮化鋁鎵阻障層542‧‧‧第一末端544‧‧‧第二末端546‧‧‧中央部分550‧‧‧閘極介電層552‧‧‧閘極接點554‧‧‧閘極場板560‧‧‧源極接點562‧‧‧源極場板564‧‧‧源極墊570‧‧‧層間介電層580‧‧‧通孔590‧‧‧汲極接點
圖1是繪示根據本發明的某些具體例的工程基板結構的簡化示意剖面圖。
圖2顯示繪示根據本發明的某些具體例的形成橫向高電子遷移率電晶體(HEMT)的方法的簡化流程圖。
圖3A與圖3B顯示繪示根據本發明的某些具體例的橫向HEMT的示意剖面圖。
圖3C顯示繪示根據本發明的某些其他具體例的橫向HEMT的示意剖面圖。
圖4顯示繪示根據本發明的某些其他具體例的形成橫向高電子遷移率電晶體(HEMT)的方法的簡化流程圖。
圖5顯示繪示根據本發明的某些其他具體例的橫向HEMT的示意剖面圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
300‧‧‧橫向高電子遷移率電晶體
320‧‧‧磊晶氮化鎵層
330‧‧‧磊晶氮化鋁鎵阻障層
332‧‧‧第一末端
334‧‧‧第二末端
336‧‧‧中央部分
340‧‧‧閘極介電層
342‧‧‧閘極接點
344‧‧‧閘極場板
350‧‧‧源極接點
352‧‧‧源極場板
354‧‧‧源極墊
360‧‧‧層間介電層
370‧‧‧通孔
372‧‧‧汲極接點
380‧‧‧汲極墊

Claims (19)

  1. 一種形成一半導體裝置的方法，該方法包含以下步驟：提供一工程基板，該工程基板包括：一多晶陶瓷核心；封裝該多晶陶瓷核心的一阻障層；耦接於該阻障層的一接合層；及耦接於該接合層的一實質上單晶矽層；形成耦接於該實質上單晶矽層的一磊晶氮化鎵層，該磊晶氮化鎵層具有一背表面與一前表面；藉由在該磊晶氮化鎵層的該前表面上形成一磊晶氮化鋁鎵阻障層，而形成耦接於該磊晶氮化鎵層的一通道區，該通道區具有一第一末端與一第二末端，及在該第一末端與該第二末端之間的一中央部分；在該通道區的該中央部分中，形成耦接於該磊晶氮化鋁鎵阻障層的一閘極介電層；形成耦接於該閘極介電層的一閘極接點；在該通道區的該第一末端處形成一源極接點；在該通道區的該第二末端處形成一通孔，該通孔穿過該磊晶氮化鋁鎵阻障層與該磊晶氮化鎵層；以一導電材料填充該通孔；形成耦接於該通孔的一汲極接點； 移除該工程基板以暴露該磊晶氮化鎵層的該背表面；以及在該磊晶氮化鎵層的該背表面上形成一汲極墊，該汲極墊透過該通孔中的該導電材料而電氣耦接於該汲極接點。
  2. 如請求項1所述之方法，其中該半導體裝置包含一高電子遷移率電晶體(HEMT)。
  3. 如請求項1所述之方法，其中該磊晶氮化鎵層具有大於約5μm的一厚度。
  4. 如請求項3所述之方法，其中該磊晶氮化鎵層具有大於約10μm的一厚度。
  5. 如請求項1所述之方法，進一步包含以下步驟：在該磊晶氮化鋁鎵阻障層與該閘極介電層的上方形成一介電間層；形成耦接於該閘極接點的一或多個閘極場板；形成耦接於該源極接點的一源極場板；以及形成耦接於該源極接點的一源極墊。
  6. 如請求項1所述之方法，其中該多晶陶瓷核心包含多晶氮化鋁鎵(AlGaN)。
  7. 如請求項1所述之方法，其中該實質上單晶矽層具有一(111)表面定向。
  8. 如請求項1所述之方法，其中該磊晶氮化鋁鎵阻障層、該磊晶氮化鎵層與該汲極接點形成一電壓夾鉗二極體。
  9. 一種形成一半導體裝置的方法，該方法包含以下步驟：提供一工程基板，該工程基板包括：一多晶陶瓷核心；封裝該多晶陶瓷核心的一阻障層；耦接於該阻障層的一接合層；及耦接於該接合層的一實質上單晶矽層；形成耦接於該實質上單晶矽層的一第一磊晶N型氮化鎵層，該第一磊晶N型氮化鎵層具有一第一摻雜濃度；形成耦接於該第一磊晶N型氮化鎵層的一第二磊晶N型氮化鎵層，該第二磊晶N型氮化鎵層具有小於該第一摻雜濃度的一第二摻雜濃度；藉由在該第二磊晶N型氮化鎵層上形成一磊晶氮化鋁鎵阻障層，而形成耦接於該第二磊晶N型氮化鎵層的一通道區，該通道區具有一第一末端與一第二末端，及在該第一末端與該第二末端之間的一中央部分；在該通道區的該中央部分中，形成耦接於該磊晶氮化鋁鎵阻障層的一閘極介電層； 形成耦接於該閘極介電層的一閘極接點；在該通道區的該第一末端處形成一源極接點；在該通道區的該第二末端處形成穿過該第二磊晶N型氮化鎵層的一通孔以暴露該第一磊晶N型氮化鎵層的一部分；以一導電材料填充該通孔；以及在該通道區的第二末端處形成一汲極接點，該汲極接點透過該通孔中的該導電材料而電氣耦接於該第一磊晶N型氮化鎵層。
  10. 如請求項9所述之方法，其中該半導體裝置包含一高電子遷移率電晶體(HEMT)。
  11. 如請求項9所述之方法，其中該磊晶氮化鋁鎵阻障層、該第二磊晶N型氮化鎵層與該第一磊晶N型氮化鎵層形成一電壓夾鉗二極體。
  12. 如請求項9所述之方法，其中該第二磊晶N型氮化鎵層具有大於約5μm的一厚度。
  13. 如請求項12所述之方法，其中該第二磊晶氮化鎵層具有大於約10μm的一厚度。
  14. 如請求項9所述之方法，進一步包含以下步驟：形成耦接於該閘極接點的一或多個閘極場板；形成耦接於該源極接點的一源極場板； 在該磊晶氮化鋁鎵阻障層與該閘極介電層上方形成一層間介電(ILD)層；以及在該ILD層上方形成一源極墊，該源極墊電氣耦接於該源極接點與該源極場板。
  15. 如請求項9所述之方法，其中該多晶陶瓷核心包含多晶氮化鋁鎵(AlGaN)。
  16. 如請求項9所述之方法，其中該實質上單晶矽層具有一(111)表面定向。
  17. 一種橫向高電子遷移率電晶體(HEMT)，包含：一汲極墊；耦接於該汲極墊的一磊晶氮化鎵層；一通道區，具有一第一末端、一第二末端及在該第一末端與該第二末端之間的一中央部分，該通道區包含耦接於該磊晶氮化鎵層的一磊晶氮化鋁鎵阻障層；耦接於該通道區的該中央部分的一閘極介電層；耦接於該閘極介電層的一閘極接點；安置在該通道區的該第一末端處的一源極接點；安置在該通道區的該第二末端處的一通孔；以及耦接於該通孔的一汲極接點，其中該汲極接點透過該通孔而電氣耦接於該汲極墊；其中該磊晶氮化鋁鎵阻障層、該磊晶氮化鎵層與該 汲極接點形成一電壓夾鉗二極體。
  18. 如請求項17所述之橫向HEMT，其中該通孔穿過該磊晶氮化鎵層。
  19. 如請求項17所述之橫向HEMT，其中該磊晶氮化鎵層具有大於約5μm的一厚度。
TW106142697A 2016-12-06 2017-12-06 具有整合式夾鉗二極體之橫向高電子遷移率電晶體 TWI741094B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662430649P 2016-12-06 2016-12-06
US62/430,649 2016-12-06

Publications (2)

Publication Number Publication Date
TW201834142A TW201834142A (zh) 2018-09-16
TWI741094B true TWI741094B (zh) 2021-10-01

Family

ID=62240139

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106142697A TWI741094B (zh) 2016-12-06 2017-12-06 具有整合式夾鉗二極體之橫向高電子遷移率電晶體

Country Status (7)

Country Link
US (2) US10490636B2 (zh)
EP (1) EP3552238A4 (zh)
JP (1) JP7195265B2 (zh)
KR (2) KR20190090845A (zh)
CN (1) CN110036485B (zh)
TW (1) TWI741094B (zh)
WO (1) WO2018106698A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10637460B2 (en) 2016-06-14 2020-04-28 Macom Technology Solutions Holdings, Inc. Circuits and operating methods thereof for monitoring and protecting a device
US20180109228A1 (en) 2016-10-14 2018-04-19 MACOM Technology Solution Holdings, Inc. Phase shifters for gallium nitride amplifiers and related methods
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US20190028065A1 (en) * 2017-07-24 2019-01-24 Macom Technology Solutions Holdings, Inc. Fet operational temperature determination by gate structure resistance thermometry
US20190028066A1 (en) * 2017-07-24 2019-01-24 Macom Technology Solutions Holdings, Inc. Fet operational temperature determination by field plate resistance thermometry
JP7175804B2 (ja) * 2019-03-14 2022-11-21 株式会社東芝 半導体装置及びその製造方法
JP7368107B2 (ja) * 2019-05-22 2023-10-24 株式会社東芝 半導体装置
US11361992B2 (en) * 2019-10-08 2022-06-14 Eugenus, Inc. Conformal titanium nitride-based thin films and methods of forming same
TWI726744B (zh) * 2020-06-11 2021-05-01 世界先進積體電路股份有限公司 半導體基板、半導體裝置、及半導體結構的形成方法
CN115050819B (zh) * 2022-08-16 2022-12-02 合肥艾创微电子科技有限公司 用于降低多层场板输入电容的氮化镓晶体管

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311330A1 (en) * 2014-04-25 2015-10-29 Hrl Laboratories, Llc Fet transistor on a iii-v material structure with substrate transfer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6533874B1 (en) 1996-12-03 2003-03-18 Advanced Technology Materials, Inc. GaN-based devices using thick (Ga, Al, In)N base layers
US6497763B2 (en) * 2001-01-19 2002-12-24 The United States Of America As Represented By The Secretary Of The Navy Electronic device with composite substrate
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
WO2012003609A1 (en) * 2010-07-06 2012-01-12 The Hong Kong University Of Science And Technology Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors
JP2013098274A (ja) * 2011-10-31 2013-05-20 Toshiba Corp 半導体装置
JP5970736B2 (ja) * 2012-04-27 2016-08-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9082692B2 (en) * 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
JP6251071B2 (ja) 2014-02-05 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
CN104134689B (zh) * 2014-06-11 2018-02-09 华为技术有限公司 一种hemt器件及制备方法
US20160005816A1 (en) 2014-07-02 2016-01-07 International Rectifier Corporation Group III-V Transistor with Voltage Controlled Substrate
CN105070701B (zh) * 2015-08-23 2018-09-14 华南理工大学 一种GaN基倒装HEMT器件结构及其制备方法
US10655243B2 (en) * 2016-08-05 2020-05-19 QROMIS, Inc. Growth of epitaxial gallium nitride material using a thermally matched substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311330A1 (en) * 2014-04-25 2015-10-29 Hrl Laboratories, Llc Fet transistor on a iii-v material structure with substrate transfer

Also Published As

Publication number Publication date
US10734486B2 (en) 2020-08-04
WO2018106698A1 (en) 2018-06-14
CN110036485A (zh) 2019-07-19
KR102637316B1 (ko) 2024-02-15
US10490636B2 (en) 2019-11-26
KR20190090845A (ko) 2019-08-02
US20200044033A1 (en) 2020-02-06
CN110036485B (zh) 2024-02-27
JP2019537284A (ja) 2019-12-19
US20180158917A1 (en) 2018-06-07
EP3552238A4 (en) 2020-11-04
JP7195265B2 (ja) 2022-12-23
KR20230058416A (ko) 2023-05-03
EP3552238A1 (en) 2019-10-16
TW201834142A (zh) 2018-09-16

Similar Documents

Publication Publication Date Title
TWI741094B (zh) 具有整合式夾鉗二極體之橫向高電子遷移率電晶體
TWI767741B (zh) 與工程基板整合之電力元件
US11271101B2 (en) RF device integrated on an engineered substrate
US11335557B2 (en) Multi-deposition process for high quality gallium nitride device manufacturing
US10312378B2 (en) Lateral gallium nitride JFET with controlled doping profile
TWI754710B (zh) 用於垂直功率元件之方法及系統
KR20190133232A (ko) 수직 질화 갈륨 질화물 쇼트키 다이오드