CN110036485B - 具有集成型钳位二极管的横向高电子迁移率的晶体管 - Google Patents

具有集成型钳位二极管的横向高电子迁移率的晶体管 Download PDF

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Abstract

一种形成半导体器件的方法，包括：提供工程化衬底，形成耦合至所述工程化衬底的氮化镓层，通过在所述氮化镓层的前表面上形成氮化铝镓阻挡层来形成耦合至所述氮化镓层的沟道区，在所述沟道区的中心部分中形成耦合至所述氮化铝镓阻挡层的栅极电介质层；形成耦合至所述栅极电介质层的栅极接触；在所述沟道区的第一端处形成源极接触；在所述沟道区的第二端处形成通孔，利用导电材料填充所述通孔；形成耦合至所述通孔的漏极接触，移除所述工程化衬底，以暴露所述外延氮化镓层的后表面，并且在所述外延氮化镓层的后表面上形成漏极焊盘。

Description

具有集成型钳位二极管的横向高电子迁移率的晶体管
相关申请的交叉引用
本申请要求2016年12月6日提交的美国临时专利申请第62/430,649号的权益，其全部内容通过引用的方式并入本文。
背景技术
通常，基于氮化镓的功率器件外延生长在蓝宝石衬底上。由于衬底和外延层由不同的材料组成，因此基于氮化镓的功率器件在蓝宝石衬底上的生长是一种异质外延生长的过程。由于这种异质外延的生长过程，外延生长材料会呈现出各种负面影响，这些负面影响包括均匀性的降低和与外延层的电子/光学特性相关联的度量标准(metric)的降低。因此，该领域中需要与外延生长工艺和衬底结构相关的改进的方法和系统。
发明内容
本发明通常涉及横向高电子迁移率晶体管(high electron mobilitytransistors，HEMT)。更具体的，本发明涉及一种用于形成具有集成型n-i-n、n-i-p或n-p型钳位二极管的HEMT的系统和方法。仅仅是通过示例的方式，本发明已应用于用于使用陶瓷衬底形成具有集成型n-i-n型钳位二极管的HEMT的系统和方法。所述方法和技术可以应用至各种半导体的工艺操作中。
根据本发明的一个实施例，一种形成半导体器件的方法，该方法包括：提供工程化衬底。所述工程化衬底包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合(couple)至所述阻挡层的键合层，以及耦合至所述键合层的实质单晶硅层。所述方法还包括：形成耦合至所述实质单晶硅层的外延氮化镓层。所述外延氮化镓层具有后表面和前表面。所述方法还包括：通过在所述外延氮化镓层的前表面上形成外延氮化铝镓阻挡层来形成耦合至所述外延氮化镓层的沟道区。所述沟道区具有第一端、第二端以及在第一端与第二端之间的中心部分。所述方法还包括：在所述沟道区的中心部分中形成耦合至所述外延氮化铝镓阻挡层的栅极电介质层；形成耦合至所述栅极电介质层的栅极接触；在所述沟道区的第一端处形成源极接触；并且在所述沟道区的第二端处形成通孔。该通孔贯穿外延氮化铝镓阻挡层和外延氮化镓层。该方法还包括：利用导电材料填充所述通孔；形成耦合至所述通孔的漏极接触；移除所述工程化衬底，以暴露所述外延氮化镓层的后表面；并且在所述外延氮化镓层的后表面上形成漏极焊盘。所述漏极焊盘通过所述通孔中的导电材料电耦合至所述漏极接触。
根据本发明的另一个实施例，一种形成半导体器件的方法，该方法包括：提供工程化衬底。所述工程化衬底包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合至所述阻挡层的键合层，以及耦合至所述键合层的实质单晶硅层。所述方法还包括：形成耦合至所述实质单晶硅层的第一外延N型氮化镓层。所述第一外延N型氮化镓层具有第一掺杂浓度。所述方法还包括：形成耦合至所述第一外延N型氮化镓层的第二外延N型氮化镓层。所述第二外延N型氮化镓层具有比所述第一掺杂浓度小的第二掺杂浓度。所述方法还包括：通过在所述第二外延N型氮化镓层上形成外延氮化铝镓阻挡层来形成耦合至所述第二外延N型氮化镓层的沟道区。所述沟道区具有第一端、第二端以及在第一端与第二端之间的中心部分。该方法还包括：在所述沟道区的中心部分中形成耦合至所述外延氮化铝镓阻挡层的栅极电介质层；形成耦合至所述栅极电介质层的栅极接触；在所述沟道区的第一端处形成源极接触；在所述沟道区的第二端处形成穿过所述第二外延N型氮化镓层的通孔，以暴露所述第一外延N型氮化镓层的一部分；利用导电材料填充所述通孔；以及在所述沟道区的第二端处形成漏极接触。所述漏极接触通过所述通孔中的导电材料电耦合至所述第一外延N型氮化镓层。
根据本发明的又一实施例，一种横向高电子迁移率(HEMT)晶体管，包括：漏极焊盘；耦合至所述漏极焊盘的外延氮化镓层；具有第一端、第二端以及在所述第一端与第二端之间的中心部分的沟道区。所述沟道区包括耦合至所述外延氮化镓层的外延氮化铝镓阻挡层。所述横向高电子迁移率(HEMT)晶体管还包括：耦合至所述沟道区的中心部分的栅极电介质层；耦合至所述栅极电介质层的栅极接触；设置在所述沟道区的第一端处的源极接触；设置在所述沟道区的第二端处的通孔；以及耦合至所述通孔漏极接触。所述漏极焊盘通过所述通孔电连接至所述漏极接触。
结合下文和附图更详细地描述本发明的这些和其它实施例及其许多优点和特征。
附图说明
图1为示出了根据本发明的一些实施例的工程化衬底结构的简化的截面示意图。
图2示出了根据本发明的一些实施例的形成横向高电子迁移率晶体管(HEMT)的方法的简化的流程图。
图3A和图3B示出了根据本发明的一些实施例的横向HEMT的截面示意图。
图3C示出了根据本发明的一些其他实施例的横向HEMT的截面示意图。
图4示出了根据本发明的一些其他实施例的形成横向高电子迁移率晶体管(HEMT)的方法的简化的流程图。
图5示出了根据本发明的一些其他实施例的横向HEMT的截面示意图。
具体实施方式
本发明通常涉及一种形成在工程化衬底上的高电子迁移率晶体管(HEMT)。更具体地，本发明涉及一种适用于利用外延生长工艺来制造具有集成型电压钳的横向HEMT的方法和系统。仅仅通过示例的方式，本发明已应用至用于通过外延生长在衬底上制造横向HEMT的方法和系统，其中所述衬底的特征在于与形成所述横向HEMT的外延层实质上匹配的热膨胀系数(coefficient of thermal expansion，CTE)。所述方法和技术可以应用至各种半导体工艺操作中。
图1为示出了根据本发明的实施例的工程化衬底结构的简化的示意图。如图1所示，所述工程化衬底结构可以适用于各种电子和光学应用。所述工程化衬底结构包括芯110(例如，AlN衬底)，该芯可以具有与将要生长在工程化衬底结构上(例如，在剥离的硅(111)层125上)的外延材料的热膨胀系数(CTE)实质上匹配的热膨胀系数。
对于包括有基于氮化镓(gallium nitride，GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯110可以为多晶陶瓷材料，例如，多晶氮化铝(aluminum nitride，AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用到芯中，这些材料包括有：多晶氮化镓(GaN)、多晶氮化铝镓(aluminum gallium nitride，AlGaN))、多晶碳化硅(silicon carbide，SiC)、多晶氧化锌(zinc oxide，ZnO)、多晶三氧化二镓(galliumtrioxide，Ga2O3)等。
芯110的厚度可以大约为100μm至1500μm，例如，为750μm。芯110可以封装在粘附层112中，该粘附层112可以被称为壳或者封装壳。在一个实施例中，粘附层112包括正硅酸乙酯(tetraethyl orthosilicate，TEOS)氧化层，该层的厚度大约为在其他的实施例中，粘附层112的厚度是变化的，例如从/>变化到/>虽然在一些实施例中使用TEOS氧化物作为粘附层112，但是根据本发明的实施例，也可以使用在之后沉积的层与下面的层或材料(例如，陶瓷，特别是，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他的硅氧化物(SixOy)很好地粘附至陶瓷材料并且提供用于随后沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，粘附层112完全地包围芯110，以形成完全封装的芯110并且可以利用LPCVD工艺或者利用可以与半导体工艺相兼容(并且特别地与多晶硅或者复合衬底和层相兼容)的其他合适的沉积工艺来形成。所述粘附层112提供有这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、在剥离/电介质上进行旋涂、基于熔炉的工艺等来形成封装的粘附层，也可以使用包括有CVD(chemical vapor deposition，化学汽相沉积)工艺或者类似的沉积工艺的其他半导体工艺。作为示例，可以使用涂覆芯110的一部分的沉积工艺，可以翻转芯110，并且可以重复所述沉积工艺，以涂覆芯110的其他部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是也可以根据特殊的应用使用其他膜形成技术。
形成围绕所述粘附层112的导电层114。在一个实施例中，由于多晶硅表现出对于陶瓷材料的粘附性不佳，导电层114是围绕粘附层112形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))的壳。在导电层114是多晶硅的实施例中，多晶硅层的厚度可以大约为至/>例如为/>在一些实施例中，所述多晶硅层可以形成为壳以完全地包围粘附层112(例如，TEOS氧化层)，从而形成了完全封装的粘附层112，并且可以利用LPCVD工艺来形成该粘附层112。在其他的实施例中，如下面所讨论的，导电材料可以形成在一部分的粘附层112上，例如，形成在衬底结构的下半部分上。在一些实施例中，所述导电材料可以形成为完全封装的层，并且随后在衬底结构的一侧上移除。
在一个实施例中，导电层114可以为掺杂的多晶硅层，以提供高导电材料，例如，掺杂有硼以提供P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，以提供高导电性。可以使用不同掺杂剂浓度的其他掺杂剂(例如，掺杂剂浓度的范围在1×1016cm-3到5×1018cm-3的磷、砷、铋等)来提供适用于在导电层114中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底静电吸附到半导体处理工具(例如具有静电吸盘(ESC或电子吸盘)的工具)期间，导电层114的存在是有用的。导电层能够在加工半导体加工工具中进行加工之后快速去除吸附。在本发明的实施例中，导电层114能够在将来的处理过程(包括键合)期间与吸盘或者耦合至电子吸盘的电容电接触。因此，本发明的实施例提供了一种可以用传统的硅片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替代。另外，具有高导热率的衬底结构与静电吸盘结合可以为随后工程化层和外延层的形成以及随后的器件制造步骤提供更好的沉积条件。例如，它可以提供所需的热分布，该热分布通过随后层的形成可以获得较小的应力、更均匀的沉积厚度、以及更好的化学计量控制。
围绕所述导电层114形成有第二粘附层116(例如，厚度为大约的TEOS氧化层)。在一些实施例中，第二粘附层116完全包围导电层114，以形成完全封装的结构并且可以使用LPCVD工艺、CVD工艺或者包括旋涂电介质的沉积的任何其它合适的沉积工艺来形成第二粘附层116。
围绕第二粘附层116形成有阻挡层118，例如，氮化硅层。在一个实施例中，阻挡层118为厚度大约为至/>的氮化硅层118。在一些实施例中，阻挡层118完全包围第二粘附层116，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层118。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)来作为阻挡层118。在一些实施例中，阻挡层118由被构建以形成阻挡层118的多个子层组成。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，阻挡层118(例如氮化硅层)防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯中的元素(例如，钇(元素)、氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可以存在工程化衬底的半导体处理室的环境中。通过使用在本文描述的封装层，可以在半导体工艺流和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝。
典型地，用于形成芯的陶瓷材料在1800℃的范围内的温度下进行烧制。将预料到该过程可以祛除陶瓷材料中存在的大量的杂质。这些杂质可以包括钇(这是由于使用钇作为烧结剂)、钙以及其他元素和化合物。随后，在800℃至1100℃范围内的更低的温度下进行的外延生长过程期间，将预料到这些杂质的后续扩散将是微不足道的。然而，与传统预期相反，发明人已经确定即使在温度远低于陶瓷材料的烧制温度的外延生长过程期间，也存在元素通过工程化衬底的层的显著扩散。因此，本发明的实施例将阻挡层集成到工程化衬底结构中以防止这种不希望的扩散。
再次参见图1，在阻挡层118的一部分(例如阻挡层的顶表面)上沉积键合层120(例如，氧化硅层)，并且随后在键合实质单晶层125(例如，诸如图1中示出的剥离硅(111)层的单晶硅层)期间使用该键合层120。在一些实施例中，所述键合层120的厚度可以为大约1.5μm。在一些实施例中，键合层120的厚度为20nm或更厚，用于键合诱导的空洞迁移。在一些实施例中，键合层的厚度在0.75μm至1.5μm的范围内。
实质单晶层125(例如，剥离硅(111))适合在外延生长过程期间用作生长层，用以形成外延材料。在一些实施例中，外延材料可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。在一个实施例中，实质单晶层125包括利用层转移工艺粘附到键合层120的单晶硅层。
与工程化衬底结构相关的额外的描述被提供在美国专利申请号为15/621,335、申请日为2017年6月13日以及美国专利申请号为15/621,235、申请日为2017年6月13日的美国专利申请中，这些申请的公开内容全部通过引用的方式结合于此，用于所有目的。
图2示出了根据本发明的实施例的形成横向高电子迁移率晶体管(HEMT)300的方法200的简化的流程图。图3A和图3B示出了根据本发明的一些实施例的横向HEMT 300的截面示意图。
参见图2和图3A，所述方法200包括：在202，提供工程化衬底310。参见图1如上面所讨论的，根据一些实施例，工程化衬底310可以包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合至所述阻挡层的键合层以及耦合至所述键合层的实质单晶硅层。
在一些实施例中，工程化衬底310的多晶陶瓷芯可以包括多晶氮化铝镓(AlGaN)、多晶氮化镓(GaN)、多晶氮化铝(AlN)、多晶碳化硅(SiC)或者它们的组合。在一些实施例中，所述阻挡层可以包括SixOy、SixNy、SixOyNz、SiCN、SiON、AlN、SiC或者它们的组合。在一些实施例中，所述键合层可以包括氧化层，例如氧化硅层。在一个实施例中，所述单晶硅层包括硅(111)层，其可以适于在外延生长过程期间作为生长层使用，以用于如下讨论的外延材料的形成。
在一些实施例中，参见图1如上面所讨论的，所述工程化衬底310还可以包括：耦合至所述多晶陶瓷芯的第一粘附层、耦合至所述第一粘附层的导电层以及耦合至所述导电层的第二粘附层，其中，所述第一粘附层、导电层和第二粘附层设置在所述多晶陶瓷芯与阻挡层之间。在一些实施例中，所述第一粘附层可以包括第一正硅酸乙酯(TEOS)氧化层，而所述第二粘附层可以包括第二TEOS氧化层。所述导电层可以包括多晶硅层。在一些实施例中，所述工程化衬底310还包括耦合至所述实质单晶硅层的成核层，以便于外延器件层的形成。
依然参见图2和图3A，所述方法200还包括：在204，在204，形成耦合至所述实质单晶硅层的外延氮化镓层320。外延氮化镓层320具有后表面和前表面。所述后表面耦合至工程化衬底310。外延氮化镓层320可以作为阻挡层并且优选地具有相对低的掺杂浓度(例如，大约1×1015cm-3的掺杂浓度)。通过利用CTE匹配的工程化衬底，具有低位错密度的相对厚的GaN阻挡层的外延生长是可能的。在一些实施例中，外延氮化镓层320可以具有大于约5μm的厚度。在一些其他的实施例中，外延氮化镓层320可以具有大于约10μm的厚度。
所述方法200还包括：在206，形成耦合至所述外延氮化镓层320的前表面的外延氮化铝镓阻挡层330。外延氮化铝镓阻挡层330可以作为HEMT 300的沟道区。所述沟道区具有第一端332、第二端334以及设置在第一端332与第二端334之间的中心部分336。在一个实施例中，外延氮化铝镓阻挡层330可以包括大约20％的铝。在外延氮化镓层320与外延氮化铝镓阻挡层330之间的界面(被称作AlGaN/GaN界面)由于在异质界面处的极化诱导电荷，可能导致二维电子气(two-dimensional electron gas，2DEG)。
根据一些实施例，可以通过薄膜沉积技术来形成外延氮化镓层320和外延氮化铝镓阻挡层330，所述薄膜沉积技术例如为化学气相沉积(chemical vapor deposition，CVD)、氢化物气相外延(hydride vapor phase epitaxy，HVPE)、原子层沉积(atomic layerdeposition，ALD)、分子束外延(molecular beam epitaxy，MBE)或者它们的组合，所述化学气相沉积包括金属有机物化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)和原子层化学气相沉积(ALCVD)。
依然参见图2和图3A，所述方法200还包括：在208，在所述沟道区的中心部分336中形成耦合至所述外延氮化铝镓阻挡层330的栅极电介质层340，并且在210，形成耦合至所述栅极电介质层340的栅极接触342。所述方法200还可以包括：形成耦合至所述栅极接触342的一个或多个栅极场板(field plate，FP)344。该方法200还包括：在212，在所述沟道区的第一端332处形成源极接触350。所述方法200还可以包括：形成耦合至所述源极接触350的源极场板352。所述栅极FP 344和源极FP 352可以由通过合适的沉积非外延方法沉积的低掺杂非晶或者多晶硅来制造。
所述方法200还包括在器件结构上形成层间电介质(interlayer dielectric，ILD)层360。ILD 360可以包括，例如SiNx。在一些实施例中，ILD 360可以具有大约50μm的厚度。所述方法200还可以包括：在ILD 360上形成耦合至所述源极接触350和所述源极FP 352的源极焊盘354。该方法200还可以包括：形成离面(off-plane)栅极焊盘(在图3A中未示出)。
参见图2和图3A，该方法200还包括：在214，在所述沟道区的第二端334处形成通孔370。该通孔370可以贯穿外延氮化铝镓阻挡层330和外延氮化镓层320。所述方法200还包括：在216，利用导电材料填充通孔370，并且形成耦合至通孔370的漏极接触372。
通孔可以被限定为垂直的并且具有高长径比(aspect ratio)的腔体，通常利用深度反应蚀刻将该腔体干法蚀刻到衬底中。通孔的填充可以包括几个步骤。首先，可以在通孔中形成电介质内衬。该电介质内衬可以防止到衬底的电传导。在沉积内衬之后，可以沉积扩散阻挡(阻挡)层，以防止导电的通孔材料从沟槽(trench)迁移出并进入到衬底中。然后可以将籽晶层(seed layer)和/或粘附层沉积在电介质内衬和扩散阻挡层上。所述籽晶层和粘附层可以为相同的或不同的层材料。所述籽晶层和粘附层可以用于允许良好粘附的成核层，以用于后续将金属电镀或者电沉积到通孔中。考虑到通孔的高长径比(例如，大约10：1到50：1)，所述电介质内衬、阻挡层、粘附层和籽晶层可以相对较薄(例如，几纳米)。电镀的或电沉积的通孔材料可以为铜(Cu)、钨(W)或者填充所述通孔并且提供通过衬底的电连接性的类似的导电材料。
参见图2、图3A和图3B，所述方法200还包括：在218，移除工程化衬底310，以暴露所述外延氮化镓层320的后表面。工程化衬底310可以被移除，例如，可以通过机械抛光、干法蚀刻、湿法蚀刻或者利用蚀刻化学品(例如，氢氟酸(HF)或者硫酸(H2SO4))的剥离工艺来移除工程化衬底310。工程化衬底310的移除形成了大面积的自支撑(free-standing)的GaN。由于外延氮化镓层320形成在实质上CTE匹配的工程化衬底310上，因此在移除工程化衬底310之后，外延氮化镓层320在应力作用下不会翘曲或弯曲。所述方法200还可以包括：在移除工程化衬底310之后，执行蚀刻，以移除外延氮化镓层320的受损部分，从而减少接触电阻。
参见图2和图3B，所述方法200还包括：在220，在外延氮化镓层320的后表面上形成漏极焊盘380。所述漏极焊盘380通过通孔370中的导电材料电耦合至漏极接触372。
因此，在上述的方法中，漏极焊盘380设置在HEMT 300的后侧，而不是前侧。这种器件配置可以具有多种优点。例如，其可以减少器件的面积尺寸(areal dimension)并且改善空间利用率。其还可以简化金属化工艺以及电介质堆叠的形成。
此外，外延氮化铝镓阻挡层330和外延氮化镓层320可以作为集成型n-i-n型钳位二极管。所述钳位二极管可以被设计成以小于HEMT 300的截止电压的电压截止，因此保护HEMT 300免于受损。在一些实施例中，所述钳位二极管可以配置为具有大约600V的截止电压。在n-i-n型钳位二极管的截止期间缺少空穴，可以防止空穴注入到栅极电介质中，从而消除了主要的可靠性失效机制之一。
图3C示出了可替代的实施例，其中省略了通孔370。在该实施例中，漏极焊盘380可以通过外部连接电耦合至漏极接触372。
应当理解的是，图2中所示出的具体步骤提供了根据本发明的实施例的特定方法200。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图2中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
图4示出了根据本发明的另一个实施例的形成横向高电子迁移率晶体管(HEMT)500的方法400的简化的流程图。图5示出了根据本发明的另一个实施例的横向HEMT 500的截面示意图。
参见图4和图5，所述方法400包括：在402，提供工程化衬底510。如上面所述的，工程化衬底510可以包括多晶陶瓷芯、封装所述多晶陶瓷芯的阻挡层、耦合至所述阻挡层的键合层以及耦合至所述键合层的实质单晶硅层。
所述方法400还包括：在404，形成耦合至所述实质单晶硅层的第一外延N型氮化镓层520。所述第一外延N型氮化镓层520可以便于形成欧姆接触并且可以具有相对高的N型掺杂浓度(例如，大约2×1018cm-3的掺杂浓度)。
所述方法400还包括：在406，形成耦合至所述第一外延N型氮化镓层520的第二外延N型氮化镓层530。所述第二外延N型氮化镓层530可以具有相对低的掺杂浓度(例如，小于大约1×1014cm-3的掺杂浓度)。在一些实施例中，第二外延N型氮化镓层530可以具有大于约5μm的厚度。在一些其他的实施例中，第二外延N型氮化镓层530可以具有大于约10μm的厚度。第二外延N型氮化镓层530可以被称为GaN阻挡层。通过利用CTE匹配的工程化衬底，具有低位错密度的相对厚的GaN阻挡层的外延生长是可能的。
所述方法400还包括：在408，形成耦合至所述第二外延N型氮化镓层530的外延氮化铝镓阻挡层540。所述外延氮化铝镓阻挡层540可以作为HEMT 500的沟道区。所述沟道区具有第一端542、第二端544以及设置在第一端542与第二端544之间的中心部分546。在一个实施例中，外延氮化铝镓阻挡层540可以包括大约20％的铝。在外延氮化镓层530与外延氮化铝镓阻挡层540之间的界面(被称作AlGaN/GaN界面)由于在异质界面处的极化诱导电荷，可能导致二维电子气(two-dimensional electron gas，2DEG)。
所述方法400还包括：在410，在所述沟道区的中心部分546中形成耦合至所述外延氮化铝镓阻挡层540的栅极电介质层550，并且在412，形成耦合至所述栅极电介质层550的栅极接触552。该方法400还包括：在414，在所述沟道区的第一端542处形成源极接触560。
所述方法400还包括，在416，通过所述第二外延N型氮化镓层530在所述沟道区的第二端554处形成通孔580，以暴露所述第一外延N型氮化镓层520的一部分，并且在418，利用导电材料填充通孔580。该方法400还包括：在420，在所述沟道区的第二端544处形成漏极接触590。所述漏极接触590通过通孔580中的导电材料电耦合至所述第一外延N型氮化镓层520。
因此，以这种方式，所述外延氮化铝镓阻挡层540、第二N型氮化镓层530和第一N型氮化镓层520可以作为集成型n-i-n电压钳位二极管。根据该实施例，不需要移除工程化衬底510。所述钳位二极管可以被设计成以小于HEMT 500的截止电压的电压截止，因此保护HEMT500免于受损。在一些实施例中，所述钳位二极管可以被配置为具有大约600V的截止电压。
所述方法400还可以包括：形成耦合至所述栅极接触552的一个或多个栅极场板(FP)554，并且形成耦合至所述源极接触560的源极场板(FP)562。所述栅极FP 562和源极FP562可以从通过合适的沉积非外延方法沉积的低掺杂非晶或者多晶硅来制造。所述方法400还可以包括在器件结构上形成层间电介质(interlayer dielectric，ILD)层570。ILD 570可以包括，例如SiNx。在一些实施例中，ILD 570可以具有大约50μm的厚度。所述方法400还可以包括：在ILD 570上形成耦合至所述源极接触560和所述源极FP 562的源极焊盘564，并且形成离面栅极焊盘(在图5中未示出)。
应当理解的是，图4中所示出的具体步骤提供了根据本发明的实施例的特定方法400。根据可替代的实施例，也可以执行其他的步骤顺序。例如，本发明的可替代的实施例可以以不同的顺序执行上述步骤。此外，图4中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
同样应该理解，本文描述的示例和实施例仅用于说明目的，并且对于本领域技术人员而言，将建议其对本发明进行各种修改或改变，并且这些修改或改变包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (19)

1.一种形成半导体器件的方法，所述方法包括：
提供工程化衬底，所述工程化衬底包括：
多晶陶瓷芯；
封装所述多晶陶瓷芯的阻挡层；
耦合至所述阻挡层的键合层；和
耦合至所述键合层的实质单晶硅层；
形成耦合至所述实质单晶硅层的外延氮化镓层，所述外延氮化镓层具有后表面和前表面；
通过在所述外延氮化镓层的所述前表面上形成外延氮化铝镓阻挡层来形成耦合至所述外延氮化镓层的沟道区，所述沟道区具有第一端、第二端以及设置在所述第一端与第二端之间的中心部分；
在所述沟道区的所述中心部分中形成耦合至所述外延氮化铝镓阻挡层的栅极电介质层；
形成与所述栅极电介质层接触的栅极接触；
在所述沟道区的所述第一端处形成源极接触；
在所述沟道区的所述第二端处形成通孔，所述通孔穿过所述外延氮化铝镓阻挡层和所述外延氮化镓层；
利用导电材料填充所述通孔；
形成耦合至所述通孔的漏极接触；
移除所述工程化衬底，以暴露所述外延氮化镓层的所述后表面；和
在所述外延氮化镓层的所述后表面上形成与所述外延氮化镓层的所述后表面接触的漏极焊盘，所述漏极焊盘通过所述通孔中的所述导电材料电耦合至所述漏极接触。
2.根据权利要求1所述的方法，其中，所述半导体器件包括高电子迁移率晶体管。
3.根据权利要求1所述的方法，其中，所述外延氮化镓层具有大于5μm的厚度。
4.根据权利要求3所述的方法，其中，所述外延氮化镓层具有大于10μm的厚度。
5.根据权利要求1所述的方法，进一步包括：
在所述外延氮化铝镓阻挡层和所述栅极电介质层上形成电介质中间层；
形成耦合至所述栅极接触的一个或多个栅极场板；
形成耦合至所述源极接触的源极场板；和
形成耦合至所述源极接触的源极焊盘。
6.根据权利要求1所述的方法，其中，所述多晶陶瓷芯包括多晶氮化铝镓。
7.根据权利要求1所述的方法，其中，所述实质单晶硅层具有(111)表面取向。
8.根据权利要求1所述的方法，其中，所述外延氮化铝镓阻挡层、所述外延氮化镓层和所述漏极接触形成电压钳位二极管。
9.一种形成半导体器件的方法，所述方法包括：
提供工程化衬底，所述工程化衬底包括：
多晶陶瓷芯；
封装所述多晶陶瓷芯的阻挡层；
耦合至所述阻挡层的键合层；和
耦合至所述键合层的实质单晶硅层；
形成耦合至所述实质单晶硅层的第一外延N型氮化镓层，所述第一外延N型氮化镓层具有第一掺杂浓度；
形成耦合至所述第一外延N型氮化镓层的第二外延N型氮化镓层，所述第二外延N型氮化镓层具有小于所述第一掺杂浓度的第二掺杂浓度；
通过在所述第二外延N型氮化镓层上形成外延氮化铝镓阻挡层来形成耦合至所述第二外延N型氮化镓层的沟道区，所述沟道区具有第一端、第二端以及设置在所述第一端与所述第二端之间的中心部分；
在所述沟道区的所述中心部分中形成耦合至所述外延氮化铝镓阻挡层的栅极电介质层；
形成与所述栅极电介质层接触的栅极接触；
在所述沟道区的所述第一端处形成源极接触；
在所述沟道区的所述第二端处形成穿过所述第二外延N型氮化镓层的通孔，以暴露所述第一外延N型氮化镓层的一部分；
利用导电材料填充所述通孔；和
在所述沟道区的所述第二端处形成漏极接触，所述漏极接触通过所述通孔中的所述导电材料电耦合至所述第一外延N型氮化镓层。
10.根据权利要求9所述的方法，其中，所述半导体器件包括高电子迁移率晶体管。
11.根据权利要求9所述的方法，其中，所述外延氮化铝镓阻挡层、所述第二外延N型氮化镓层和所述第一外延N型氮化镓层形成电压钳位二极管。
12.根据权利要求9所述的方法，其中，所述第二外延N型氮化镓层具有大于5μm的厚度。
13.根据权利要求12所述的方法，其中，所述第二外延N型氮化镓层具有大于10μm的厚度。
14.根据权利要求9所述的方法，进一步包括：
形成耦合至所述栅极接触的一个或多个栅极场板；
形成耦合至所述源极接触的源极场板；
在所述外延氮化铝镓阻挡层和所述栅极电介质层上形成层间电介质层；和
在所述层间电介质层上形成源极焊盘，所述源极焊盘电耦合至所述源极接触和源极场板。
15.根据权利要求9所述的方法，其中，所述多晶陶瓷芯包括多晶氮化铝镓。
16.根据权利要求9所述的方法，其中，所述实质单晶硅层具有(111)表面取向。
17.一种横向高电子迁移率晶体管，包括：
漏极焊盘；
与所述漏极焊盘接触的外延氮化镓层；
沟道区，其具有第一端、第二端以及在所述第一端与所述第二端之间的中心部分，所述沟道区包括耦合至所述外延氮化镓层的外延氮化铝镓阻挡层；
耦合至所述沟道区的所述中心部分的栅极电介质层；
与所述栅极电介质层接触的栅极接触；
设置在所述沟道区的所述第一端处的源极接触；
设置在所述沟道区的所述第二端处的通孔；和
耦合至所述通孔的漏极接触，其中所述漏极接触通过所述通孔电连接至所述漏极焊盘；
其中，所述外延氮化铝镓阻挡层、所述外延氮化镓层和所述漏极接触形成电压钳位二极管。
18.根据权利要求17所述的横向高电子迁移率晶体管，其中，所述通孔穿过所述外延氮化镓层。
19.根据权利要求17所述的横向高电子迁移率晶体管，其中，所述外延氮化镓层具有大于5μm的厚度。
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