CN106170866A - 具有基材转移的iii‑v族材料结构上的fet晶体管 - Google Patents

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Abstract

一种制造III‑V族半导体电路的方法，该方法包括：在生长基材上形成第一III‑V族材料层；在第一III‑V族材料层上形成第二III‑V族材料层；形成具有与第二III‑V族材料层的顶部表面接触的源电极和漏电极的FET晶体管；在FET晶体管的上方形成顶部介电层；在顶部介电层的上方形成金属层，其中金属层被连接到源电极；将操作基材附接到金属层的顶部表面；从第一III‑V族材料层的底部去除生长基材；并且在第一III‑V族材料层的底部上形成底部介电层。

Description

具有基材转移的III-V族材料结构上的FET晶体管
相关申请的交叉引用
本申请涉及2014年4月25日提交的系列号为14/261,622的美国非临时专利申请并要求该申请的优先权，该申请以引用方式整体并入本文。
技术领域
本公开涉及包含使用III-V族材料的场效应晶体管的半导体结构以及涉及其制造方法。
背景技术
包含由III-V族材料、具体而言场效应晶体管(FET)并且具体而言高电子迁移率晶体管(HEMT)制作的集成电路的半导体结构具有理想的电子学特性。由于III-V族材料本体可能难以制造或处理，因此已知的是在生长基材上生长III-V族材料层，并且在所生长的III-V族材料层上制造期望的半导体结构。例如，已知的是在Si生长基材上生长GaN层，以避免需要使用GaN基材本体。
但是，III-V族材料与生长基材的材料之间的晶格失配，最终在生长于生长基材上的III-V族材料层中产生有害缺陷。例如，在GaN和Si之间存在晶格失配。因而断定，生长于Si上的GaN层具有结构缺陷，缺陷的数目和大小随生长于Si基材上的GaN的厚度而增加。
因为例如由于Si表面上的以取向生长方式沉积的原子的迁移导致难以在Si上生长GaN，已知的是首先在相对较低的温度下在Si层上沉积GaN缓冲层。该“较低”温度可以降低原子迁移，从而使得可以均匀地覆盖Si基材。然后，在该GaN缓冲层的顶部上生长GaN主层，该GaN主层之后被用于制造集成电路如GaN HEMT。
图1显示半导体结构10，该半导体结构包括生长于GaN缓冲层14的顶部上的GaN主层/沟道层12，该GaN缓冲层自身生长于Si基材16上。在GaN主层12的顶部上沉积有薄的AlGaN阻挡层18。
图2显示在结构10上形成的GaN HEMT FET 19。在AlGaN阻挡层18的一部分中形成薄的栅绝缘层20，在该栅绝缘层的顶部上形成栅电极层22。源电极层24和漏电极层26穿过AlGaN阻挡层18而被形成并与GaN主层/沟道层12的一些部分接触，该源电极层和漏电极层分别在栅电极层22的一侧上。在栅电极层22的顶部上形成栅场板层28。介电层30覆盖着HEMT 19。源极焊点(source pad)层31在介电层30的顶部上形成，并通过通道(via)被连接到源电极层24。栅极焊点(gate pad)层32在介电层30的顶部上形成，并通过管路被连接到栅场板层28。漏极焊点(drain pad)层33在介电层30的顶部上形成，并通过管路被连接到漏电极层26。
为了使GaN HEMT如HEMT 19实现例如600V击穿电压，GaN缓冲层14的厚度必须为至少4µm。但是，在Si基材16上形成具有这样的厚度的GaN缓冲层14会在GaN缓冲层14中产生物理缺陷，进而在GaN主层/沟道层12中产生物理缺陷，这会对在GaN主层中形成的任何集成电路的性能造成不利影响。因此，在Si基材上形成具有为实现期望的电学特性所需的厚度的GaN缓冲层14，会导致制造产率低下而制造成本升高。
Chyurlia, P. N.、Semond, F.、Lester, T.、Bardwell, J. A.、Rolfe, S.、Tang,H.和Tarr, N. G. (2010)在“硅<111>基材上单片集成AlGaN/GaN HFET和MOS”，《电子学通讯》，第46卷，第3期（Chyurlia, P. N., Semond, F., Lester, T., Bardwell, J. A.,Rolfe, S., Tang, H., & Tarr, N. G. (2010), in “Monolithic integration ofAlGaN/GaN HFET with MOS on silicon< 111> substrates”, Electronics letters,46(3)）中，公开了单片集成在硅(111)基材上的AlGaN/GaN HFET和硅MOSFET。使用了差异异质取向生长技术在硅(111)基材上生长AlGaN/GaN HFET层，同时留下原子上光滑的硅(atomically smooth silicon)的保护区，MOSFET在该保护区中创建。
Dargis, R.、Clark, A.、Arkun, E.、Roucka, R.、Williams, D.、Smith, R.和Lebby, M. (2012)在“取向生长的Si和Gd2O3异质结构：用于GaN/Si发光装置的具有应力管理功能的分布式布拉格反射器”，《电化学学会固态科学与技术杂志》，第1卷，第5期，第246-249页(Dargis, R., Clark, A., Arkun, E., Roucka, R., Williams, D., Smith, R.,& Lebby, M. (2012), in“Epitaxial Si and Gd2O3 Heterostructures: DistributedBragg Reflectors with Stress Management Function for GaN on Si Light EmittingDevices”, ECS Journal of Solid State Science and Technology,1(5),P246-P249)中，公开了直接生长于Si上的GaN层中的拉伸应力对于这种技术在电子学和光学装置中的实施是一个严重障碍。他们指出，可通过使用生长于Si基材上的取向生长缓冲层进行应力管理来解决这个问题。在他们的这个研究工作中提出了异质取向生长的Si和Gd2O3多层结构，该异质取向生长多层结构既可用作GaN取向生长层的拉伸应变补偿缓冲，也可用作发光装置的有效反射器。制作了三周期(three-period)分布式布拉格反射器。它在450nm的设计波长处显示出82%反射率。对具有该生长的结构的20mm直径晶片进行原位曲率测量，显示了在该Gd2O3–Si多层结构中具有压缩应力。该压缩应力可补偿在GaN层的后续生长和冷却中产生的拉伸应力。
Lee, H. S.、Ryu, K.、Sun, M.和Palacios, T. (2012)在“GaN HEMT和Si (100)MOSFET的在晶片水平上的异质集成”，《IEEE电子装置通讯》，第33卷，第2期，第200至202页(Lee, H. S., Ryu, K., Sun, M., & Palacios, T. (2012), in “Wafer-LevelHeterogeneous Integration of GaN HEMTs and Si (100) MOSFETs”, Electron Device Letters,IEEE,33(2), 200-202)中，公开了用于GaN和Si装置的异质集成的技术，该技术可放大到至少达4英寸晶片并且与常规的Si制作兼容。该提议的技术的关键步骤，是通过将绝缘体上硅(100)晶片(SOI)接合到硅(111)晶片上具AlGaN/GaN氮化物表面来制作Si(100)-GaN-Si混合晶片。使用二氧化硅薄层来增强SOI晶片和AlGaN/GaN晶片之间的接合。使用这个技术，在4英寸的混合晶片上制作了SipMOSFET和GaN高电子迁移率晶体管。由于GaN及由该转移方法得到的高质量半导体材料的高温稳定性，这些装置表现出优良的性能。已制作了混合式功率放大器作为电路样板，该电路样板显示了这样的潜在可能，即把GaN装置和Si装置集成在同一电路片上，以使高效功率放大器、混合信号电路和数字电子装置具有新的性能。
已公布的专利申请US2011-140172公开了III族氮化物装置，所述装置包括III族氮化物层的堆叠(stack)、钝化层和导电触点。该堆叠包括具有2DEG沟道的沟道层、阻挡层和隔离层。一个钝化层直接接触位于与沟道层相对的一侧上的隔离层的表面，并且是电绝缘层。该III族氮化物层的堆叠和该第一钝化层形成具有接近该第一钝化层的反面和接近该阻挡层的正面的结构。另一个钝化层在该结构的正面上。可以部分或完全去除有缺陷的成核和应力管理层，所述有缺陷的成核和应力管理层在成形过程中形成缓冲层。
仍需要这样一种III-V族FET，它的制造产率可以比已知的III-V族FET要高，而制造成本较低。
发明内容
本公开的一个实施方案涉及一种半导体电路，该半导体电路包括通过金属层附接到操作基材(handle substrate)的III-V族材料结构，其中该III-V族材料结构包括：第一III-V族材料层，该第一层具有底部表面和顶部表面；在该第一III-V族材料层的该顶部表面上形成的第二III-V族材料层；在该第一III-V族材料层的该底部表面上形成的第一介电层；和具有与该第二III-V族材料层的顶部表面接触的源电极和漏电极的FET晶体管；该FET晶体管被第二介电层覆盖；并且该第二介电层被所述金属层覆盖；并且其中所述金属层被连接到所述源电极。
根据本公开的一个实施方案，该III-V族材料是GaN。
根据本公开的一个实施方案，所述金属层包括第一金属亚层和第二金属亚层，该第一金属亚层被沉积在该第二介电层的顶部上然后被平面化，该第二金属亚层被沉积在该操作基材的底部表面上；该第一和第二金属亚层被接合在一起。
根据本公开的一个实施方案，所述金属层是金。
根据本公开的一个实施方案，该晶体管的漏电极被连接到横贯至少该第一和第二III-V族材料层的通道。
根据本公开的一个实施方案，该半导体电路包括在该第二III-V族材料层上形成的阻挡层，至少是在位于该晶体管的源电极和漏电极之间的区域上形成。
根据本公开的一个实施方案，该阻挡层是AlGaN层。
根据本公开的一个实施方案，该晶体管包括在栅介电层上方形成的栅电极，而该栅介电层在该阻挡层的一部分上方形成。
根据本公开的一个实施方案，该晶体管的栅电极连接到横贯至少该第一和第二III-V族材料层的通道。
根据本公开的一个实施方案，所述金属层通过通道被连接到所述源电极，所述通道与所述金属层的接触面积大于与所述源电极的接触面积。
根据本公开的一个实施方案，所述金属层通过多个通道被连接到所述源电极。
本公开的一个实施方案涉及一种制造III-V族半导体电路的方法，该方法包括：在生长基材上形成第一III-V族材料层；在该第一III-V族材料层上形成第二III-V族材料层；形成具有与该第二III-V族材料层的顶部表面接触的源电极和漏电极的FET晶体管；在该FET晶体管的上方形成顶部介电层；在该顶部介电层的上方形成金属层，其中所述金属层被连接到所述源电极；将操作基材附接到该金属层的顶部表面；从该第一III-V族材料层的底部去除该生长基材；并且在该第一III-V族材料层的底部上形成底部介电层。
根据本公开的一个实施方案，该III-V族材料是GaN。
根据本公开的一个实施方案，该生长基材是Si基材。
根据本公开的一个实施方案，该方法所包括的将操作基材附接到该金属层的顶部表面的步骤包括：使所述金属层的顶部表面平面化；在该操作基材的底部表面上形成另一金属层；并且将所述金属层的经平面化的顶部表面热接合到所述另一金属层。
根据本公开的一个实施方案，所述金属层是金。
根据本公开的一个实施方案，该方法包括将该晶体管的漏电极连接到横贯至少该第一和第二III-V族材料层的通道。
根据本公开的一个实施方案，该方法包括在该第二III-V族材料层的顶部表面上形成阻挡层，至少在位于该晶体管的源电极和漏电极之间的区域上形成。
根据本公开的一个实施方案，该阻挡层是AlGaN层。
根据本公开的一个实施方案，该方法包括在该阻挡层的一部分的上方形成栅介电层，并且在所述栅介电层的上方形成该晶体管的栅电极。
根据本公开的一个实施方案，该方法包括将该晶体管的栅电极连接到横贯至少该第一和第二III-V族材料层的通道。
根据本公开的一个实施方案，该方法包括通过通道将所述金属层连接到所述源电极，所述通道与所述金属层的接触面积大于与所述源电极的接触面积。
根据本公开的一个实施方案，该方法包括通过多个通道将所述金属层连接到所述源电极。
根据本公开的一个实施方案，从该第一III-V族材料层的底部去除该生长基材包括：以机械方式去除该生长基材的第一部分；并且以化学方式去除该生长基材的保持附接到该第一III-V族材料层的底部的那部分。
附图说明
图1显示已知的III-V族半导体结构。
图2显示在图1的半导体结构上形成的GaN HEMT FET。
图3显示根据本公开的一个实施方案的FET。
图4A-G示出根据本公开的一个实施方案的FET制造过程。
图5是图4G中所示的FET的顶视图。
图6显示根据本公开的一个实施方案的FET。
具体实施方式
在以下描述中，给出了许多具体细节以清楚地描述本文公开的各个具体实施方案。但是，本领域技术人员会理解，受权利要求书保护的本发明在实施时可以没有下文讨论的全部具体细节。在其他情况下，没有描述公知的特征，以免对本发明喧宾夺主。
图3显示根据本公开的一个实施方案的在结构34上形成的GaN HEMT FET 19。在图3中，结构34基本上与图1的结构10相同，例外的是GaN缓冲层14可以比图1的GaN缓冲层14薄，在下文中详述。根据本公开的一个实施方案，结构34包括介电层35，而结构10包括生长基材16。在结构34上形成的HEMT 19可以与在结构10上形成的HEMT 19相同。
根据本公开的一个实施方案，在介电层30上形成金属（例如金）层38。根据本公开的一个实施方案，操作基材40附接到金属层38的顶部表面。任选地，一个或多个在介电层30中被形成为互相平行的源极场板36（图中以虚线示出两个板）可被连接到该将源电极24连接到金属层38的通道的不同高度。
根据本公开的一个实施方案，在介电层30上形成金属层38后，将金属层38的顶部表面平面化并装配到在操作基材40的底部表面上形成的金属层42。
根据本公开的一个实施方案，操作基材40可为AIN基材，例如AIN晶片。金属层42可为与金属层38相同的金属，例如金。
根据本公开的一个实施方案，金属层38和金属层42可热接合在一起。任选进行的金属层38顶部表面的平面化，有利于将金属层38与金属层42装配在一起。
图4A-G示出根据本公开的一个实施方案的FET 19制造过程。
图4A示出在生长基材16的顶部上形成缓冲层14。根据本公开的一个实施方案，缓冲层14可为GaN层，生长基材16可为Si(111)晶片。可使用MOCVD工艺在基材16上取向生长出缓冲层14。根据本公开的一个实施方案，缓冲层14可为AlGaN。
图4B示出在缓冲层14的顶部上形成沟道层12。根据本公开的一个实施方案，可使用MOCVD工艺在缓冲层14上取向生长出沟道层12。
图4C示出在沟道层12上形成FET 19。例如，可在沟道层12的顶部上生长出阻挡层18，然后在FET 19的沟道区上方的一部分阻挡层18中形成薄的栅绝缘层20。然后可在栅绝缘层20的顶部上形成栅电极层22。源电极24和漏电极26可穿过阻挡层18而被形成并接触沟道层12，该源电极和漏电极分别在该FET的沟道区的一侧。根据一个实施方案，阻挡层18可为AlGaN层。
图4D示出形成FET 19的又一步骤，在栅场板层28在栅电极层22的顶部上形成之后并且在介电层30在HEMT 19上方形成之后介电层30可包括在栅场板层28之前形成的第一亚层和在栅场板层28的顶部上形成的第二亚层。图4D示意性示出了介电层30的顶部表面可适形于FET 19的起伏，从而不是平坦的。根据本公开的一个实施方案。
图4E示出在介电层30的顶部上形成金属层38后的图4D的FET 19。金属层38可为金层或者另一种导电材料的层。根据本公开的一个实施方案，将金属层38的顶部表面平面化。根据本公开的一个实施方案，例如通过至少一个穿过介电层30而被形成的通道44使金属层38连接到源电极24。根据本公开的一个实施方案，提供通道44以与源电极24具有大的接触表面和与金属层38具有大的接触表面。根据本公开的一个实施方案，金属层38具有与FET19的最大高度相等的最小高度。根据本公开的一个实施方案，金属层38具有4µm的最小高度。根据本公开的一个实施方案，金属层38可具有30µm的最小高度，以便使用化学机械抛光对金属层38的顶部表面进行平面化。
根据本公开的一个实施方案，通道44与源电极24的接触表面小于通道44与金属层38的接触表面。
图4F示出在将操作基材40附接到金属层38的顶部表面之后的图4E的FET 19。根据本公开的一个实施方案，在操作基材40的底部表面上形成金属层42，然后再将金属层38和42装配在一起，例如通过热压力接合来装配。可以使用其他接合方法，如环氧树脂接合、共晶接合、焊接合。
图4G示出去除生长基材16之后的图4F的FET 19。根据本公开的一个实施方案，可首先以机械方式去除生长基材16的底部部分，然后以化学方式去除生长基材16的保持附接到GaN缓冲层14的底部的那部分。
根据本公开的一个实施方案，然后在GaN缓冲层14的底部上形成介电层35。根据本公开的一个实施方案，介电层35的介电材料可为Al2O3、AlN、SiN、SiO2、HfO2或这些材料的组合。根据本公开的一个实施方案，可使用至少一个通道50，将栅场板28连接到在介电层35的底部上形成的栅接触焊点48。根据本公开的一个实施方案，可使用至少一个通道54，将漏电极26连接到在介电层35的底部上形成的漏极接触焊点52。
图5代表图4G的FET 19的顶视图，该顶视图是沿着与基材的表面平行的平面A-A切过介电层30得到的。如图5中所示，可使用多个通道44将源电极24连接到金属层38。通道44被示出为具有基本上圆形的截面，但根据本公开的一个实施方案，通道44可具有伸长的截面，以与源电极24和金属板38具有更大的接触表面。任选地，可使用超过一个通道50将栅场板28（或者直接将栅电极22）连接到栅接触焊点48。任选地，可使用超过一个通道54将漏电极连接到漏极接触焊点52。
本发明人已发现，根据本公开的FET如HEMT 19（例如在图4G中所示）较之具有相同尺寸和材料但根据已知工艺制作的FET（如图2中所示）具有优良的电学特性，具体而言优良的击穿电压。这种优良的电学特性是通过以下方面的组合效应得到的：
-由于将源电极24连接到金属板38，降低了与FET的源的电连接的电阻系数；
-增加了源电极24中积聚的热量的散发；及
-提高了缓冲层14的击穿电压。
根据本公开的一个实施方案，缓冲层14可具有比根据公知工艺得到的缓冲层14小的厚度。在这个实施方案中，根据本公开的FET达到了优良的电学特性，如击穿电压提高，这主要是由于降低了与FET的源的电连接的电阻系数并且增加了源电极24中积聚的热量的散发，增加热量的散发是由于将源电极24连接到金属板38。另一方面，因为缓冲层14的厚度减少，在缓冲层14上生长的沟道层12的由于晶格失配所致的缺陷水平与根据公知工艺在缓冲层14上生长的沟道层12相比降低。因此，根据本公开的这种实施方案的具有厚度减少的缓冲层14的FET，与根据公知工艺制作的具有相同尺寸和材料的FET相比，具有优良的电学特性并且制作缺陷水平降低。
例如，本发明人已证实，图4G中所示的FET如HEMT 19与图2的具有相同尺寸和材料的HEMT 19相比可具有更高的击穿电压，图4G中所示的FET的GaN缓冲层14的厚度为图2的GaN缓冲层14的厚度的一半。
如上所详述，本发明的实施方案可包括第一III-V族材料（如GaN）层14和第二III-V族材料（如GaN）层12，该第二层12在该第一层14的顶部表面上形成。但是，本公开并不限于III-V族材料为GaN。其他可能的III-V族材料包括例如GaAs、InP、SiC。
已描述了包括两个III-V族材料层12和14的本发明实施方案。生长两个III-V族材料层的做法，允许通过如下方式在生长基材上生长出具有期望特性的III-V族材料层12：在生长基材16上生长出具有较差特性的第一III-V族材料层14，然后在所述第一III-V族材料层14上生长出具有期望的特性的第二III-V族材料层12。具有较差特性的第一III-V族材料层14的生长可在较低的温度下进行，而具有期望特性的第二III-V族材料层12的生长可在较高温度下进行。
但是，本发明的实施方案还包括仅具有一层III-V族材料的半导体结构，如果具有期望特性的III-V族材料层可直接在生长基材上生长的话。将图3和4B-4G中的层14和层12视为单个材料层，即示出这种实施方案。
图6示出本公开的一个实施方案，其中源电极24和金属板38之间的至少一个通道44被布置成使得它与金属板38的接触表面大于它与源电极24的接触表面。本发明人已注意到，这种布置方式使得可以在操作FET 19时在金属板38中实现更加均匀的电场分布，从而进一步改进FET 19的电学特性。应指出的是，图6示出的情况是通道44具有构成线性锥形(linear cone)的壁，但是根据本公开的一个实施方案，通道44还可具有构成指数锥形(exponential cone)的壁。
应指出的是，图3-6示出了本公开的包括HEMT FET 19的实施方案。但是，应指出的是，本公开的实施方案可不包括HEMT，而是包括如2013年9月10日授权的第8,530,978号美国专利（该专利以引用方式并入本文）中描述的FET。
现已根据专利法规的要求描述了本发明，但是本领域技术人员会知道如何针对本发明作出变化和修改以满足他们的特定要求或条件。可在不偏离本文所公开的本发明范围和精神的前提下作出这些变化和修改。
前文“具体实施方式”中的示例性和优选的实施方案，是根据法律的要求出于举例说明和公开的目的给出的。它们并不意在穷举，也不意在使本发明限制于所描述的确切形式，而是仅为了使本领域的技术人员能够了解如何可以使本发明适合特定的用途或实施。修改和变化的可能性对于本领域技术人员而言将是显而易见的。示例性实施方案的描述中可能包括了公差、特征尺寸、特定操作条件、工程规格等，并且在各种实施之间可能存在不同或者对现有技术作出了改变，但所述描述并不意在限制本发明，并且不应从所述描述中推断出限制。
本申请人已针对现有技术作出了本公开，但也设想到进步，并且未来的改编可将这些进步考虑在内，也就是说根据那时的现有技术来进行改编。意图的是，本发明的范围由适用的书面权利要求和等同权利要求限定。提到单数形式的权利要求要素时，并不意在指“一个并且仅仅一个”，除非如此明确规定。此外，本公开的任何要素、组件或者方法或工艺步骤都不旨在捐献给公众，不管该要素、组件或步骤是否在权利要求书中明确地陈述。本文的任何权利要求要素都不能按美国法典第35篇第112条第6项的规定进行解释，除非使用“用于……的装置”的词语明确地陈述该要素，而且本文的任何方法或工艺步骤都不能按上述规定进行解释，除非使用“包括……的步骤”的词语明确地陈述该一个或多个步骤。
本文描述的所有要素、部件和步骤都优选被包括在内。应认识到，这些要素、部件和步骤中的任何一个都可被其他要素、步骤和步骤替代，或者完全删除，这对于本领域技术人员将是显而易见的。

Claims (24)

1.一种半导体电路，所述半导体电路包括通过金属层附接到操作基材的III-V族材料结构，其中
所述III-V族材料结构包括：
第一III-V族材料层，所述第一层具有底部表面和顶部表面；
第二III-V族材料层，所述第二III-V族材料层在所述第一III-V族材料层的所述顶部表面上形成；
第一介电层，所述第一介电层在所述第一III-V族材料层的所述底部表面上形成；及
FET晶体管，所述FET晶体管具有与所述第二III-V族材料层的顶部表面接触的源电极和漏电极；所述FET晶体管被第二介电层覆盖；并且所述第二介电层被所述金属层覆盖；并且
其中所述金属层被连接到所述源电极。
2.根据权利要求1所述的半导体电路，其中所述III-V族材料是GaN。
3.根据权利要求1所述的半导体电路，其中所述金属层包括第一金属亚层和第二金属亚层，所述第一金属亚层被沉积在所述第二介电层的顶部上然后被平面化，所述第二金属亚层被沉积在所述操作基材的底部表面上；所述第一和第二金属亚层被接合在一起。
4.根据权利要求3所述的半导体电路，其中所述金属层是金。
5.根据权利要求1所述的半导体电路，其中所述晶体管的所述漏电极被连接到横贯至少所述第一和第二III-V族材料层的通道。
6.根据权利要求1所述的半导体电路，所述半导体电路包括在所述第二III-V族材料层上形成的阻挡层，至少是在位于所述晶体管的所述源电极和漏电极之间的区域上形成。
7.根据权利要求6所述的半导体电路，其中所述阻挡层是AlGaN层。
8.根据权利要求6所述的半导体电路，其中所述晶体管包括在栅介电层上方形成的栅电极，而所述栅介电层在所述阻挡层的一部分上方形成。
9.根据权利要求8所述的半导体电路，其中所述晶体管的所述栅电极被连接到横贯至少所述第一和第二III-V族材料层的通道。
10.根据权利要求1所述的半导体电路，其中所述金属层通过通道被连接到所述源电极，所述通道与所述金属层的接触面积大于与所述源电极的接触面积。
11.根据权利要求1所述的半导体电路，其中所述金属层通过多个通道被连接到所述源电极。
12.一种制造III-V族半导体电路的方法，所述方法包括：
在生长基材上形成第一III-V族材料层；
在所述第一III-V族材料层上形成第二III-V族材料层；
形成具有与所述第二III-V族材料层的顶部表面接触的源电极和漏电极的FET晶体管；
在所述FET晶体管的上方形成顶部介电层；
在所述顶部介电层的上方形成金属层，其中所述金属层被连接到所述源电极；
将操作基材附接到所述金属层的顶部表面；
从所述第一III-V族材料层的所述底部去除所述生长基材；
并且
在所述第一III-V族材料层的所述底部上形成底部介电层。
13.根据权利要求12所述的方法，其中所述III-V族材料是GaN。
14.根据权利要求12所述的方法，其中所述生长基材是Si基材。
15.根据权利要求12所述的方法，其中将操作基材附接到所述金属层的顶部表面包括：
使所述金属层的所述顶部表面平面化；
在所述操作基材的底部表面上形成另一金属层；并且
将所述金属层的经平面化的所述顶部表面热接合到所述另一金属层。
16.根据权利要求15所述的方法，其中所述金属层是金。
17.根据权利要求12所述的方法，所述方法包括将所述晶体管的所述漏电极连接到横贯至少所述第一和第二III-V族材料层的通道。
18.根据权利要求12所述的方法，所述方法包括在所述第二III-V族材料层的顶部表面上形成的阻挡层，至少是在位于所述晶体管的所述源电极和漏电极之间的区域上形成。
19.根据权利要求18所述的方法，其中所述阻挡层是AlGaN层。
20.根据权利要求18所述的方法，所述方法包括在所述阻挡层的一部分的上方形成栅介电层，并且在所述栅介电层的上方形成所述晶体管的栅电极。
21.根据权利要求20所述的方法，所述方法包括将所述晶体管的所述栅电极连接到横贯至少所述第一和第二III-V族材料层的通道。
22.根据权利要求12所述的方法，所述方法包括通过通道将所述金属层连接到所述源电极，所述通道与所述金属层的接触面积大于与所述源电极的接触面积。
23.根据权利要求12所述的方法，所述方法包括通过多个通道将所述金属层连接到所述源电极。
24.根据权利要求12所述的方法，其中从所述第一III-V族材料层的所述底部去除所述生长基材包括：
以机械方式去除所述生长基材的第一部分；并且
以化学方式去除所述生长基材的保持附接到所述第一III-V族材料层的所述底部的那部分。
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