JP7368107B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体装置において、安定した動作が望まれる。
特許第６２６８３６６号公報
実施形態は、安定した動作を得ることができる半導体装置を提供する。
１つの実施形態によれば、半導体装置は、第１電極、第２電極、第３電極、第１半導体層、第２半導体層、第１導電部、第１絶縁層及び第２絶縁層を含む。前記第３電極は、第１部分と、前記第１部分と連続する第２部分を含む。前記第１電極から前記第２電極への第１方向における前記第１部分の位置は、前記第１方向における前記第１電極の位置と、前記第１方向における前記第２電極の位置との間にある。前記第１方向における前記第２部分の位置は、前記第１方向における前記第１部分の前記位置と、前記第１方向における前記第２電極の前記位置との間にある。前記第１半導体層は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。前記第１半導体層は、第１部分領域、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含む。前記第１部分領域から前記第１電極への第２方向は、前記第１方向と交差する。前記第２部分領域から前記第２電極への方向は、前記第２方向に沿う。前記第３部分領域から前記第１部分への方向は、前記第２方向に沿う。前記第３部分領域は、前記第１方向において前記第１部分領域と前記第２部分領域との間にある。前記第４部分領域は、前記第１方向において、前記第１部分領域と前記第３部分領域との間にある。前記第５部分領域は、前記第１方向において、前記第３部分領域と前記第２部分領域との間にある。前記第２半導体層は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む。前記第２半導体層は、第１半導体領域及び第２半導体領域を含む。前記第４部分領域から前記第１半導体領域への方向は、前記第２方向に沿う。前記第５部分領域から前記第２半導体領域への方向は、前記第２方向に沿う。前記第１導電部は、前記第１電極と電気的に接続される。前記第１導電部の少なくとも一部は、前記第２方向において、前記第２半導体領域の少なくとも一部と、前記第２部分と、の間にある。前記第１絶縁層は、第１絶縁部分を含む。前記第１絶縁部分は、前記第２方向において、前記第２半導体領域の前記少なくとも一部と、前記第１導電部の前記少なくとも一部と、の間にある。前記第２絶縁層は、第１絶縁領域及び第２絶縁領域を含む。前記第１絶縁領域は、前記第２方向において、前記第１導電部の前記少なくとも一部と、前記第２部分と、の間にある。前記第２絶縁領域は、前記第１方向において前記第１部分と前記第１導電部との間にある。前記第２半導体領域は、前記第２絶縁領域に対向する端部を含む。前記第１導電部は、前記第２絶縁領域に対向する端部を含む。前記第２半導体領域の前記端部の前記第１方向における位置と、前記第１導電部の前記端部の前記第１方向における位置と、の間の前記第１方向に沿う第１距離は、前記第２絶縁領域の前記第１方向に沿う第２絶縁領域厚さよりも短い。
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３（ａ）～図３（ｆ）は、第１実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図５（ａ）及び図５（ｂ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図６は、第２実施形態に係る半導体装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１（ｂ）は、図１（ａ）の一部を拡大して示している。
図１（ａ）に示すように、実施形態に係る半導体装置１１０は、第１電極５１、第２電極５２、第３電極５３、第１半導体層１１、第２半導体層１２、第１導電部６１、第１絶縁層４１及び第２絶縁層４２を含む。
第１電極５１から第２電極５２への第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。
１の例において、第１～第３電極５１～５３は、Ｙ軸方向に沿って延びる。
第３電極５３は、第１部分５３ａ及び第２部分５３ｂを含む。第２部分５３ｂは、第１部分５３ａと連続する。第１方向（例えば、Ｘ軸方向）における第１部分５３ａの位置は、第１方向における第１電極５１の位置と、第１方向における第２電極５２の位置との間にある。第１方向における第２部分５３ｂの位置は、第１方向における第１部分５３ａの位置と、第１方向における第２電極５２の位置との間にある。
第２部分５３ｂは、例えば、第３電極５３の１つの突出部分である。この突出部分は、第１部分５３ａから第２電極５２に向かって突出する。
第１半導体層１１は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。１つの例において、第１半導体層１１は、ＧａＮである。
第１半導体層１１は、第１部分領域１１ａ、第２部分領域１１ｂ、第３部分領域１１ｃ、第４部分領域１１ｄ及び第５部分領域１１ｅを含む。第１部分領域１１ａから第１電極５１への第２方向は、第１方向と交差する。第２方向は、例えば、Ｚ軸方向である。
第２部分領域１１ｂから第２電極５２への方向は、第２方向（例えばＺ軸方向）に沿う。第３部分領域１１ｃから第１部分５３ａへの方向は、第２方向（例えばＺ軸方向）に沿う。第３部分領域１１ｃは、第１方向（Ｘ軸方向）において、第１部分領域１１ａと第２部分領域１１ｂとの間にある。第４部分領域１１ｄは、第１方向（Ｘ軸方向）において、第１部分領域１１ａと第３部分領域１１ｃとの間にある。第５部分領域１１ｅは、第１方向（Ｘ軸方向）において、第３部分領域１１ｃと第２部分領域１１ｂとの間にある。第１～第５部分領域１１ａ～１１ｅは、互いに連続している。
第２半導体層１２は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む。
図１（ｂ）に示すように、第２半導体層１２は、第１半導体領域ｓｒ１及び第２半導体領域ｓｒ２を含む。第４部分領域１１ｄから第１半導体領域ｓｒ１への方向は、第２方向（例えばＺ軸方向）に沿う。第５部分領域１１ｅから第２半導体領域ｓｒ２への方向は、第２方向（例えばＺ軸方向）に沿う。
図１（ａ）に示すように、第１導電部６１は、第１電極５１と電気的に接続される。図１（ａ）に示すように、この例では、第１導電部６１は、配線７１（例えば導電部材）により、第１電極５１と電気的に接続される。配線７１は、図１（ａ）に例示する断面の位置ではなく、別の位置に設けられても良い。図１（ａ）は、配線７１の接続関係を例示しており、配線７１の空間的な位置は、図１（ａ）と異なっても良い。
図１（ｂ）に示すように、第１導電部６１の少なくとも一部は、第２方向（例えば、Ｚ軸方向）において、第２半導体領域ｓｒ２の少なくとも一部と、第２部分５３ｂと、の間にある。
図１（ｂ）に示すように、第１絶縁層４１は、第１絶縁部分ｉｐ１を含む。第１絶縁部分ｉｐ１は、第２方向（例えばＺ軸方向）において、第２半導体領域ｓｒ２の上記の少なくとも一部と、第１導電部６１の上記の少なくとも一部と、の間にある。
図１（ｂ）に示すように、第２絶縁層４２は、第１絶縁領域ｉｒ１及び第２絶縁領域ｉｒ２を含む。第１絶縁領域ｉｒ１は、第２方向（例えば、Ｚ軸方向）において、第１導電部６１の上記の少なくとも一部と、第２部分５３ｂと、の間にある。第２絶縁領域ｉｒ２は、第１方向（Ｘ軸方向）において、第１部分５３ａと第１導電部６１と、の間にある。例えば、第２絶縁領域ｉｒ２は、第１方向において、第１部分５３ａと第１絶縁部分ｉｐ１との間にある。例えば、第２絶縁領域ｉｒ２は、第１方向において、第１部分５３ａと第２半導体領域ｓｒ２との間にある。
図１（ａ）に示すように、第１電極５１は、第１部分領域１１ａと電気的に接続される。第２電極５２は、第２部分領域１１ｂと電気的に接続される。この例では、第１電極５１と第１部分領域１１ａとの間に、第１コンタクト領域５１Ｒが設けられている。第２電極５２と第２部分領域１１ｂとの間に、第２コンタクト領域５２Ｒが設けられている。第１コンタクト領域５１Ｒにおける不純物濃度は、第１部分領域１１ａにおける不純物濃度よりも高い。第２コンタクト領域５２Ｒにおける不純物濃度は、第２部分領域１１ｂにおける不純物濃度よりも高い。不純物は、例えば、シリコンなどである。これらのコンタクト領域は、必要に応じて設けられ、省略されてもよい。
この例では、基体１５及び中間層１４が設けられている。基体１５は、例えば、シリコン基板である。基体１５と第２半導体層１２との間に第１半導体層１１が設けられる。基体１５と第１半導体層１１との間に中間層１４が設けられる。中間層１４は、例えば、バッファ層である。中間層１４は、例えば、積層された複数のＡｌＧａＮ層（ＡｌＮ層またはＧａＮ層を含む）などを含む。第１半導体層１１及び第２半導体層１２は、例えば、半導体部材１０に含まれる。中間層１４が半導体部材１０に含まれても良い。
第１電極５１と第３電極５３との間のＸ軸方向に沿う距離は、第３電極５３と第２電極５２との間のＸ軸方向に沿う距離よりも短い。
第１電極５１は、例えば、ソース電極である。第２電極５２は、例えば、ドレイン電極である。第３電極５３は、例えば、ゲート電極である。第３電極５３に印加される電圧により、第１電極５１と第２電極５２との間に流れる電流が制御できる。
図１（ａ）及び図１（ｂ）に示すように、例えば、第１半導体層１１の第２半導体層１２に近い領域に、キャリア領域１０Ｅが形成される。キャリア領域１０Ｅは、例えば、２次元電子ガスである。半導体装置１１０は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）である。
第３電極５３と第２電極５２との間の領域において、キャリア領域１０Ｅは、実質的に第２電極５２と電気的に接続される。第３電極５３の第２部分５３ｂ（突出部分）と、キャリア領域１０Ｅとの間に、大きな電気容量が形成される。その結果、例えば、ゲート－ソース間の容量Ｃｇｓに対するゲート－ドレイン間の容量Ｃｇｄの比（Ｃｇｄ／Ｃｇｓ）が高い。この場合、セルフターンオンが生じやすくなる。
実施形態においては、第１電極５１と電気的に接続された第１導電部６１が設けられている。第２電極５２（例えばドレイン電極）と接続されているキャリア領域１０Ｅと、第３電極５３（例えばゲート電極）と、の間に、第１電極５１（例えばソース電極）に接続されている第１導電部６１が存在する。このため、電界が遮蔽され、例えば、第３電極５３と第２電極５２との間の電気容量（例えば、ゲート－ドレイン間の容量Ｃｇｄ）を小さくできる。例えば、比（Ｃｇｄ／Ｃｇｓ）を低くできる。これにより、例えば、セルフターンオンが抑制できる。実施形態によれば、安定した動作を得ることができる半導体装置を提供できる。
図１（ｂ）に示すように、実施形態においては、第１導電部６１の第２絶縁領域ｉｒ２の側の端の位置（Ｘ軸方向における位置）は、第２半導体領域ｓｒ２の第２絶縁領域ｉｒ２の側の端の位置（Ｘ軸方向における位置）と実質的に同じである。例えば、第１導電部６１は、第２絶縁領域ｉｒ２と接している。第２半導体領域ｓｒ２は、第２絶縁領域ｉｒ２と接している。このため、キャリア領域１０Ｅの生成が抑制されている領域は、第２絶縁領域ｉｒ２に接する。例えば、小さなドレイン電圧で、第２絶縁領域ｉｒ２に接する領域のキャリア領域の生成が抑制される。第３電極５３に近い領域において、キャリア領域１０Ｅが確実に抑制できる。
一方、第２半導体領域ｓｒ２が第２絶縁領域ｉｒ２と接しており、第１導電部６１が第２絶縁領域ｉｒ２から離れている第１参考例が考えられる。第１参考例においては、第１導電部６１が第２絶縁領域ｉｒ２から離れている領域において、キャリア領域１０Ｅが生じる。このため、キャリア領域１０Ｅの抑制が不十分である。比（Ｃｇｄ／Ｃｇｓ）を十分に低くすることが困難である。
第２半導体領域ｓｒ２が、第３電極５３の第１部分５３ａに接し、第１導電部６１と第１部分５３ａとの間に絶縁層が設けられる第２参考例が考えられる。第２参考例においても、第１導電部６１と第１部分５３ａとの間の領域において、キャリア領域１０Ｅが生じる。このため、キャリア領域１０Ｅの抑制が不十分である。その結果、比（Ｃｇｄ／Ｃｇｓ）を十分に低くすることが困難である。
実施形態においては、例えば、第１導電部６１の第２絶縁領域ｉｒ２の側の端の位置が、第２半導体領域ｓｒ２の第２絶縁領域ｉｒ２の側の端の位置と実質的に同じである。これにより、第３電極５３の近傍において、キャリア領域１０Ｅを確実に抑制できる。比（Ｃｇｄ／Ｃｇｓ）を確実に低くできる。例えば、セルフターンオンが抑制できる。安定した動作が得られる。
例えば、図１（ｂ）に示すように、第２半導体領域ｓｒ２は、第２絶縁領域ｉｒ２に対向する端部ｓｒｅ２を含む。第１導電部６１は、第２絶縁領域ｉｒ２に対向する端部６１ｅを含む。端部ｓｒｅ２の第１方向（Ｘ軸方向）における位置は、端部６１ｅの第１方向における位置と、実質的に同じである。図１（ｂ）に示す例では、これらの位置の間の第１方向における距離は、実質的に０である。
図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図２に示すように、実施形態に係る半導体装置１１１においては、第３電極５３の第１部分５３ａの側面は、Ｘ－Ｙ平面に対して傾斜している。半導体装置１１１におけるこれ以外の構成は、半導体装置１１０と同様である。
後述するように、例えば、第１半導体層１１及び第２半導体層１２を含む半導体部材１０に凹部（例えばトレンチ）が形成され、このトレンチに絶縁膜及び導電部材が形成されることで、第３電極５３が形成される。この凹部の側面が傾斜すると、半導体装置１１１が形成される。凹部の側面がＸ－Ｙ平面に対して実質的に垂直であると、半導体装置１１０が形成される。
凹部の側面の傾斜に伴って、端部ｓｒｅ２の第１方向（Ｘ軸方向）における位置が、端部６１ｅの第１方向における位置からシフトしても良い。このシフト量は、非常に小さく、実用的には無視できる。
図２に示すように、例えば、第２半導体領域ｓｒ２の端部ｓｒｅ２の第１方向（Ｘ軸方向）における位置と、第１導電部６１の端部６１ｅの第１方向における位置と、の間の第１方向に沿う距離を第１距離ｄ１とする。第１距離ｄ１は、例えば、第２絶縁領域ｉｒ２の第１方向（Ｘ軸方向）に沿う第２絶縁領域厚さｔｉｒ２よりも短い。これにより、キャリア領域１０Ｅが実用的に抑制できる。比（Ｃｇｄ／Ｃｇｓ）を実用的に低くできる。実用的に安定した動作が得られる。
例えば、第１距離ｄ１は、第２絶縁領域厚さｔｉｒ２の１／２以下であることが好ましい。これにより、キャリア領域１０Ｅをより確実に抑制できる。比（Ｃｇｄ／Ｃｇｓ）をより確実に低くできる。
図１（ｂ）に示す例（半導体装置１１０）においては、第１距離ｄ１は０である。
図１（ｂ）及び図２に示すように、第１部分５３ａと第２半導体領域ｓｒ２との間の第１方向に沿う距離を距離ｄｓｒ２とする。第１部分５３ａと第１導電部６１との間の第１方向に沿う距離を距離ｄ６１とする。距離ｄｓｒ２は、距離ｄ６１と実質的に同じである。例えば、距離ｄｓｒ２と距離ｄ６１との差は、第２絶縁領域厚さｔｉｒ２の１／２以下であることが好ましい。この差は、第２絶縁領域厚さｔｉｒ２の１／４以下でも良い。
図１（ａ）及び図１（ｂ）に示すように、半導体装置１１０は、第２導電部６２をさらに含む。第２導電部６２は、第１電極５１と電気的に接続される。図１（ａ）に示すように、この例では、第２導電部６２は、配線７２（例えば導電部材）により、第１電極５１と電気的に接続される。配線７２は、図１（ａ）に例示する断面の位置ではなく、別の位置に設けられても良い。図１（ａ）は、配線７２の接続関係を例示しており、配線７２の空間的な位置は、図１（ａ）と異なっても良い。
図１（ｂ）及び図２に示すように、第３電極５３は、第３部分５３ｃをさらに含む。第３部分５３ｃは、第１部分５３ａと連続する。第１方向（Ｘ軸方向）における第３部分５３ｃの位置は、第１方向における第１電極５１の位置と、第１方向における第１部分５３ａの位置との間にある。第１部分５３ａのＸ軸方向における位置は、第３部分５３ｃのＸ軸方向における位置と、第２部分５３ｂのＸ軸方向における位置と、の間にある。
第３部分５３ｃは、例えば、第３電極５３の別の突出部分である。この突出部分は、第１部分５３ａから第１電極５１に向かって突出する。
図１（ｂ）及び図２に示すように、第２導電部６２の少なくとも一部は、第２方向（例えばＺ軸方向）において、第１半導体領域ｓｒ１の少なくとも一部と、第３部分５３ｃと、の間にある。第２導電部６２の少なくとも一部は、第２方向（例えばＺ軸方向）において、第１半導体領域ｓｒ１の少なくとも一部、及び、第３部分５３ｃと重なる。
第１絶縁層４１は、第２絶縁部分ｉｐ２を含む。第２絶縁部分ｉｐ２は、第２方向（例えばＺ軸方向）において、第１半導体領域ｓｒ１の上記の少なくとも一部と、第２導電部６２の上記の少なくとも一部と、の間にある。
第２絶縁層４２は、第３絶縁領域ｉｒ３及び第４絶縁領域ｉｒ４を含む。第３絶縁領域ｉｒ３は、第２方向（例えばＺ軸方向）において、第２導電部６２の上記の少なくとも一部と、第３部分５３ｃと、の間にある。
第４絶縁領域ｉｒ４は、第１方向（Ｘ軸方向）において、第１部分５３ａと第２導電部６２との間にある。例えば、第４絶縁領域ｉｒ４は、第１方向において、第１部分５３ａと第２絶縁部分ｉｐ２との間にある。例えば、第４絶縁領域ｉｒ４は、第１方向において、第１部分５３ａと第１半導体領域ｓｒ１との間にある。
第２導電部６２により、例えば、ゲート－ソース間の容量Ｃｇｓが大きくなる。例えば、比（Ｃｇｄ／Ｃｇｓ）が低くできる。セルフターンオンが抑制できる。
図１（ｂ）及び図２に示すように、第１半導体領域ｓｒ１は、第４絶縁領域ｉｒ４に対向する端部ｓｒｅ１を含む。第２導電部６２は、第４絶縁領域ｉｒ４に対向する端部６２ｅを含む。第１半導体領域ｓｒ１の端部ｓｒｅ１の第１方向（Ｘ軸方向）における位置と、第２導電部６２の端部６２ｅの第１方向における位置と、の間の第１方向に沿う距離を第２距離ｄ２とする。第２距離ｄ２は、例えば、実質的に０でも良い。第２距離ｄ２は、例えば、第４絶縁領域ｉｒ４の第１方向に沿う第４絶縁領域厚さｔｉｒ４さよりも短い。
例えば、第１電極５１と第３電極５３との間の領域（第３電極５３に近い領域）において、キャリア領域１０Ｅを抑制し易い。
例えば、第２距離ｄ２は、第４絶縁領域厚さｔｉｒ４の１／２以下であることが好ましい。キャリア領域１０Ｅを抑制し易くなる。
例えば、第１部分５３ａと第１半導体領域ｓｒ１との間の第１方向（Ｘ軸方向）に沿う距離を距離ｄｓｒ１とする。第１部分５３ａと第２導電部６２との間の第１方向に沿う距離を距離ｄ６２とする。距離ｄｓｒ１は、距離ｄ６２と実質的に同じである。例えば、距離ｄｓｒ１と距離ｄ６２との差は、第４絶縁領域厚さｔｉｒ４の１／２以下であることが好ましい。この差は、第４絶縁領域厚さｔｉｒ４の１／４以下でも良い。キャリア領域１０Ｅを抑制し易くなる。
図１（ｂ）及び図２に示すように、第２絶縁層４２は、部分４２ａを含む。部分４２ａは、第３部分領域１１ｃと第１部分５３ａとの間に設けられる。第２絶縁層４２の部分４２ａは、例えば、ゲート絶縁膜として機能する。これにより、例えば、しきい値電圧を高くできる。例えば、ノーマリオフ動作が安定して得られる。
第２絶縁層４２の部分４２ａは、第１方向（Ｘ軸方向）において、第１半導体層１１に対向しても良い。第３電極５３の第１部分５３ａの一部から第２半導体層１２への方向は、第１方向（Ｘ軸方向）に沿う。第１部分５３ａの一部から第１半導体層１１の一部への方向が、第１方向に沿っても良い。
第２絶縁層４２は、第５絶縁領域ｉｒ５及び第６絶縁領域ｉｒ６を含んでも良い。第１導電部６１は、第１方向（Ｘ軸方向）において、第２絶縁領域ｉｒ２と第５絶縁領域ｉｒ５との間にある。第２導電部６２は、第１方向（Ｘ軸方向）において、第４絶縁領域ｉｒ４と第６絶縁領域ｉｒ６との間にある。第２方向（Ｚ軸方向）において、第１絶縁層４１の第１絶縁部分ｉｐ１は、第２半導体領域ｓｒ２と第５絶縁領域ｉｒ５との間にある。第２方向において、第１絶縁層４１の第２絶縁部分ｉｐ２は、第１半導体領域ｓｒ１と第６絶縁領域ｉｒ６との間にある。
第１絶縁層４１は、例えば、シリコン及び窒素を含む。第２絶縁層４２は、例えば、シリコン及び酸素を含む。第１絶縁層４１における窒素の濃度は、第２絶縁層４２における窒素の濃度よりも高い。第２絶縁層４２における酸素の濃度は、第１絶縁層４１における酸素の濃度よりも高い。
図１（ａ）及び図２に示すように、半導体装置１１０及び１１１は、第３導電部６３を含んでも良い。第３導電部６３は、第１電極５１と電気的に接続される。この例では、導電部材５１Ｌａ～５１Ｌｃ（例えば、配線）が設けられている。これらの導電部材は、第１電極５１及び第３導電部６３と電気的に接続されている。第２方向（Ｚ軸方向）において、第１電極５１は、第１部分領域１１ａと導電部材５１Ｌａとの間にある。第２方向において、第３導電部６３は、第１半導体層１１と導電部材５１Ｌｃとの間にある。導電部材５１Ｌｂは、導電部材５１Ｌａを導電部材５１Ｌｃと接続する。第２方向（Ｚ軸方向）において、第３電極５３は、第３部分領域１１ｃと導電部材５１Ｌｂとの間にある。
この例では、導電部材５３Ｌ（例えば、配線）が設けられている。導電部材５３Ｌは、第３電極５３と電気的に接続される。Ｚ軸方向において、第１半導体層１１と、導電部材５３Ｌの少なくとも一部と、の間に、第３電極５３がある。Ｚ軸方向において、第３電極５３と導電部材５１Ｌｂとの間に、導電部材５３Ｌがある。
例えば、第２方向（例えばＺ軸方向）における第１導電部６１の位置は、第２方向における第１半導体層１１（例えば第５部分領域１１ｅ）の位置と、第２方向における第３導電部６３の位置と、の間にある。
第３導電部６３により、電界の集中が抑制される。第３導電部６３は、例えば、フィールドプレートとして機能する。
この例では、第１導電部６１の少なくとも一部は、第２方向（Ｚ軸方向）において、第１半導体層１１（例えば第５部分領域１１ｅ）と第３導電部６３と、の間にある。例えば、第１導電部６１の少なくとも一部は、第２方向（Ｚ軸方向）において、第１半導体層１１（例えば第５部分領域１１ｅ）及び第３導電部６３と重なる。例えば、第１導電部６１の一部は、Ｚ軸方向において、第３電極５３の第２部分５３ｂと重なる。例えば、第１導電部６１の別の一部は、Ｚ軸方向において、第３導電部６３と重なる。この例では、第２部分５３ｂから第３導電部６３への方向は、第１方向（Ｘ軸方向）に沿う。このような構成により、例えば、第２電極５２（例えばドレイン電極）に高電圧を印加した時に、第１導電部６１での電界集中が緩和できる。これにより、例えば、耐圧が向上する。
図１（ａ）及び図２に示すように、半導体装置１１０及び１１１は、絶縁部材８０を含む。図１（ａ）に示すように、絶縁部材８０は、第１～第３層部分８１～８３を含んでも良い。例えば、第１～第３層部分８１～８３は、互いに連続している。第１～第３層部分８１～８３の間の境界は、明確でも良く、不明確でも良い。絶縁部材８０は、シリコン酸化物、シリコン窒化物及びアルミニウム酸化物よりなる群から選択された少なくとも１つを含む。
例えば、第１絶縁層４１と第３層部分８３との間に、第２絶縁層４２がある。第２絶縁層４２と第３層部分８３との間に、第１層部分８１がある。第１層部分８１と第３層部分８３との間に、第２層部分８２がある。例えば、Ｚ軸方向において、第１層部分８１の一部と、第２絶縁層４２の第２絶縁領域ｉｒ２と、の間に、第３電極５３の第２部分５３ｂがある。Ｚ軸方向において、第２層部分８２の一部は、第１層部分８１と導電部材５１Ｌｂとの間にある。導電部材５１Ｌｂは、第２層部分８２と第３層部分８３との間にある。絶縁部材８０により、導電性の複数の部分が、互いに絶縁される。絶縁部材８０により、導電性の部分が保護される。
半導体装置１１０及び１１１において、第１導電部６１が省略され、第２導電部６２が設けられても良い。この場合、例えば、ゲート－ソース間の容量Ｃｇｓを大きくできる。比（Ｃｇｄ／Ｃｇｓ）を低くできる。例えば、セルフターンオンが抑制できる。安定した動作が得られる。
以下、半導体装置１１０の製造方法の例について、説明する。
図３（ａ）～図３（ｆ）は、第１実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
これらの図においては、基体１５及び中間層１４は省略されている。
図３（ａ）に示すように、第１半導体層１１となる第１半導体膜１１ｆの上に、第２半導体層１２となる第２半導体膜１２ｆが設けられている。この例では、第１コンタクト領域５１Ｒ及び第２コンタクト領域５２Ｒが設けられている。第２半導体膜１２ｆの上、及び、これらのコンタクト領域の上に、第１絶縁層４１となる絶縁膜４１ｆが形成される。絶縁膜４１ｆは、例えば、ＳｉＮ膜である。この上に、導電膜６０ｆが形成される。後述するように、導電膜６０ｆは、第１導電部６１及び第２導電部６２となる。
図３（ｂ）に示すように、導電膜６０ｆの上に、開口部を有するマスク層７５（例えばレジスト層）を形成し、開口部を介して、導電膜６０ｆの一部を除去する。これにより、第１導電部６１及び第２導電部６２が形成される。
図３（ｃ）に示すように、マスク層７５をマスクとして用いて、絶縁膜４１ｆの一部、第２半導体膜１２ｆの一部、及び、第１半導体膜１１ｆの一部を除去する。孔７５ｈ（例えばトレンチ）が形成される。孔７５ｈの底部において、第１半導体膜１１ｆが露出する。第１半導体層１１及び第２半導体層１２が形成される。
図３（ｄ）に示すように、第２絶縁層４２となる絶縁膜４２ｆを形成する。絶縁膜４２ｆは、例えば、ＳｉＯ２膜である。
図３（ｅ）に示すように、孔７５ｈの残りの空間、及び、絶縁膜４２ｆの上に、導電膜を形成し、その導電膜の上に、開口部を有するマスク層７６（例えばレジスト層）を形成し、マスク層７６をマスクとして用いて、その導電膜を加工する。これにより、第３電極５３が形成される。
図３（ｆ）に示すように、マスク層７６を除去する。この後、絶縁膜４１ｆ及び絶縁膜４２ｆの一部を除去し、第１電極５１及び第２電極５２を形成する。その後、絶縁部材８０及び第３導電部６３などを形成することで、半導体装置１１０が形成される。
上記の孔７５ｈの形成において、孔７５ｈの側面を傾斜させることで、半導体装置１１１が形成できる。
上記の製造方法においては、第１導電部６１（及び第２導電部６２）の形成の後に、第３電極５３が形成される。第３電極５３の特性を安定化させるために、熱処理が行われる。この熱処理により、第１導電部６１（及び第２導電部６２）の特性が劣化しにくいことが好ましい。
例えば、第１導電部６１及び第２導電部６２の少なくともいずれかは、ポリシリコン、ＷＮ及びＴｉＮよりなる群から選択された少なくとも１つを含むことが好ましい。これらの材料の耐熱性は高い。熱処理による劣化が抑制できる。
第３電極５３は、例えば、Ｔｉ、Ｗ、ＷＮ及びＴｉＮよりなる群から選択された少なくとも１つを含むことが好ましい。これらの材料は、耐熱性が高い。安定した特性が得やすい。
導電部材５３Ｌ（図１（ａ）参照）は、例えば、Ａｌ、Ｃｕ、ＴｉＮ及びＴｉよりなる群から選択された少なくとも１つを含むことが好ましい。低い電気抵抗が得られる。
第３導電部６３（図１（ａ）参照）は、例えば、Ａｌ、Ｃｕ、ＴｉＮ及びＴｉよりなる群から選択された少なくとも１つを含むことが好ましい。低い電気抵抗が得られる。
導電部材５１Ｌａ～５１Ｌｃ（図１（ａ）参照）は、Ｃｕ、Ａｌ、ＴｉＮ及びＴｉよりなる群から選択された少なくとも１つを含むことが好ましい。低い電気抵抗が得られる。
第１電極５１及び第２電極５２（図１（ａ）参照）は、例えば、Ａｌ及びＴｉよりなる群から選択された少なくとも１つを含むことが好ましい。これにより、例えば、接触抵抗を低くすることができる。
図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図４に示すように、実施形態に係る半導体装置１１２においては、第３導電部６３のＺ軸方向における位置が、半導体装置１１０におけるそれとは異なる。半導体装置１１２におけるそれ以外の構成は、半導体装置１１０と同様である。
半導体装置１１２においては、第２方向（Ｚ軸方向）における第２部分５３ｂの位置は、第２方向における第１半導体層１１（例えば第５部分領域１１ｅ）の位置と、第２方向における第３導電部６３の位置と、の間にある。例えば、導電部材５３Ｌから第３導電部６３への方向は、第１方向（Ｘ軸方向）に沿う。このように、第３導電部６３の位置は、変更が可能である。
半導体装置１１２においても、比（Ｃｇｄ／Ｃｇｓ）を低くできる。例えば、セルフターンオンが抑制できる。安定した動作が得られる。半導体装置１１２において、第３電極５３の側面が、Ｘ－Ｙ平面に対して傾斜しても良い。
（第２実施形態）
図５（ａ）及び図５（ｂ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図５（ｂ）は、図５（ａ）の一部を拡大して示している。
図５（ａ）に示すように、実施形態に係る半導体装置１２０は、第１電極５１、第２電極５２、第３電極５３、第１半導体層１１、第２半導体層１２、第１導電部６１、第１絶縁層４１及び第２絶縁層４２を含む。半導体装置１２０において、第１導電部６１の形状が、半導体装置１１０におけるそれとは異なる。半導体装置１２０におけるそれ以外の構成は、半導体装置１１０と同様である。
図５（ｂ）に示すように、半導体装置１２０において、第１導電部６１は、第１導電部分６１ａ、第２導電部分６１ｂ及び第３導電部分６１ｃを含む。第２導電部分６１ｂは、第２方向（例えばＺ軸方向）において、第１絶縁部分ｉｐ１と第１導電部分６１ａとの間にある。第３導電部分６１ｃから第１導電部分６１ａへの方向は、第１方向（Ｘ軸方向）に沿う。
第２導電部分６１ｂと第１半導体層１１（例えば第５部分領域１１ｅ）との間の第２方向（例えばＺ軸方向）に沿う距離は、第３導電部分６１ｃと第１半導体層１１（例えば第５部分領域１１ｅ）との間の第２方向（例えばＺ軸方向）に沿う距離よりも短い。
第２導電部分６１ｂは、第１導電部６１の突出部である。この突出部は、第１半導体層１１に向かって、他の部分から突出する。
このような第１導電部６１により、比（Ｃｇｄ／Ｃｇｓ）をより低くできる。例えば、セルフターンオンをより抑制できる。安定した動作が得られる。
図５（ｂ）に示すように、この例では、第１導電部６１は、第４導電部分６１ｄをさらに含む。第１導電部分６１ａは、第１方向（Ｘ軸方向）において、第３導電部分６１ｃと第４導電部分６１ｄとの間にある。第２導電部分６１ｂの第１方向（Ｘ軸方向）における位置は、第３導電部分６１ｃの第１方向における位置と、第４導電部分６１ｄの第１方向における位置と、の間にある。第２導電部分６１ｂと第１半導体層１１（例えば第５部分領域１１ｅ）との間の第２方向（Ｚ軸方向）に沿う距離は、第４導電部分６１ｄと第１半導体層１１（例えば第５部分領域１１ｅ）との間の第２方向に沿う距離よりも短い。例えば、第１導電部６１の突出部（第２導電部分６１ｂ）を安定した形状で形成し易くなる。例えば、比（Ｃｇｄ／Ｃｇｓ）を安定して低くできる。例えば、セルフターンオンを安定して抑制できる。安定した動作が得易くなる。
この例では、第２絶縁層４２は、第５絶縁領域ｉｒ５を含む（図５（ｂ）参照）。第１導電部分６１ａは、第１方向（Ｘ軸方向）において、第２絶縁領域ｉｒ２と第５絶縁領域ｉｒ５との間にある。第２導電部分６１ｂは、第１方向において、第１絶縁層４１と対向する。例えば、突出部（第２導電部分６１ｂ）は、第１絶縁層４１に埋め込まれている。
第１絶縁部分ｉｐ１は、第２方向（Ｚ軸方向）において第２導電部分６１ｂに対向する。第１絶縁部分ｉｐ１の一部ｉｐｐ１は、第１方向（Ｘ軸方向）において、第２半導体層１２の一部に対向する。第１絶縁部分ｉｐ１の一部ｉｐｐ１は、第１絶縁層４１の下方向への突出部である。
このような形状は、例えば、第１絶縁層４１に凹部（例えばトレンチ）を形成し、その凹部の中、及び、第１絶縁層４１の上に、第１導電部６１となる導電膜６０ｆ（例えば、図３（ａ）参照）を形成することで得られる。
図６は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図６に示すように、実施形態に係る半導体装置１２１においては、第３導電部６３のＺ軸方向における位置が、半導体装置１２０におけるそれとは異なる。半導体装置１２１におけるそれ以外の構成は、半導体装置１２０と同様である。
半導体装置１２１においては、第２方向（Ｚ軸方向）における第２部分５３ｂの位置は、第２方向における第１半導体層１１（例えば第５部分領域１１ｅ）の位置と、第２方向における第３導電部６３の位置と、の間にある。例えば、導電部材５３Ｌから第３導電部６３への方向は、第１方向（Ｘ軸方向）に沿う。このように、第３導電部６３の位置は、変更が可能である。
半導体装置１２１においても、比（Ｃｇｄ／Ｃｇｓ）を低くできる。例えば、セルフターンオンが抑制できる。安定した動作が得られる。
半導体装置１２０及び１２１において、第３電極５３の側面が、Ｘ－Ｙ平面に対して傾斜しても良い。
半導体装置１２０及び１２１においては、第２導電部６２が設けられている。半導体装置１２０及び１２１においては、第２導電部６２が省略されても良い。
実施形態によれば、安定した動作を得ることができる半導体装置を提供することができる。
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体層、電極、導電部及び絶縁層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体部材、 １０Ｅ…キャリア領域、 １１…第１半導体層、 １１ａ～１１ｅ…第１～第５部分領域、 １１ｆ…第１半導体膜、 １２…第２半導体層、 １２ｆ…第２半導体膜、 １４…中間層、 １５…基体、 ４１、４２…第１、第２絶縁層、 ４１ｆ、４２ｆ…絶縁膜、 ４２ａ…部分、 ５１～５３…第１～第３電極、 ５１Ｌａ～５１Ｌｃ…導電部材、 ５１Ｒ、５２Ｒ…第１、第２コンタクト領域、 ５３Ｌ…導電部材、 ５３ａ～５３ｃ…第１～第３部分、 ６０ｆ…導電膜、 ６１～６３…第１～第３導電部、 ６１ａ～６１ｄ…第１～第４導電部分、 ６１ｅ、６２ｅ…端部、 ７１、７２…配線、 ７５、７６…マスク層、 ７５ｈ…孔、 ８０…絶縁部材、 ８１～８３…第１～第３層部分、 １１０、１１１、１１２、１２０、１２１…半導体装置、 ｄ１、ｄ２…第１、第２距離、 ｄ６１、ｄ６２…距離、 ｄｓｒ１、ｄｓｒ２…距離、 ｉｐ１、ｉｐ２…第１、第２絶縁部分、 ｉｒ１～ｉｒ６…第１～第６絶縁領域、 ｓｒ１、ｓｒ２…第１、第２半導体領域、 ｓｒｅ１、ｓｒｅ２…端部、 ｔｉｒ２…第２絶縁領域厚さ、 ｔｉｒ４…第４絶縁領域厚さ

Claims (13)

  1. 第１電極と、
    第２電極と、
    第３電極であって、前記第３電極は、第１部分と、前記第１部分と連続する第２部分を含み、前記第１電極から前記第２電極への第１方向における前記第１部分の位置は、前記第１方向における前記第１電極の位置と、前記第１方向における前記第２電極の位置との間にあり、前記第１方向における前記第２部分の位置は、前記第１方向における前記第１部分の前記位置と、前記第１方向における前記第２電極の前記位置との間にある、前記第３電極と、
    Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層であって、前記第１半導体層は、第１部分領域、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含み、前記第１部分領域から前記第１電極への第２方向は、前記第１方向と交差し、前記第２部分領域から前記第２電極への方向は、前記第２方向に沿い、前記第３部分領域から前記第１部分への方向は、前記第２方向に沿い、前記第３部分領域は、前記第１方向において前記第１部分領域と前記第２部分領域との間にあり、前記第４部分領域は、前記第１方向において、前記第１部分領域と前記第３部分領域との間にあり、前記第５部分領域は、前記第１方向において、前記第３部分領域と前記第２部分領域との間にある、前記第１半導体層と、
    Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層であって、前記第２半導体層は、第１半導体領域及び第２半導体領域を含み、前記第４部分領域から前記第１半導体領域への方向は、前記第２方向に沿い、前記第５部分領域から前記第２半導体領域への方向は、前記第２方向に沿う、前記第２半導体層と、
    前記第１電極と電気的に接続された第１導電部であって、前記第１導電部の少なくとも一部は、前記第２方向において、前記第２半導体領域の少なくとも一部と、前記第２部分と、の間にある、前記第１導電部と、
    第１絶縁部分を含む第１絶縁層であって、前記第１絶縁部分は、前記第２方向において、前記第２半導体領域の前記少なくとも一部と、前記第１導電部の前記少なくとも一部と、の間にある、前記第１絶縁層と、
    第１絶縁領域及び第２絶縁領域を含む第２絶縁層であって、前記第１絶縁領域は、前記第２方向において、前記第１導電部の前記少なくとも一部と、前記第２部分と、の間にあり、前記第２絶縁領域は、前記第１方向において前記第１部分と前記第１導電部との間にある、前記第２絶縁層と、
    第２導電部と、
    を備え、
    前記第２半導体領域は、前記第２絶縁領域に対向する端部を含み、
    前記第１導電部は、前記第２絶縁領域に対向する端部を含み、
    前記第２半導体領域の前記端部の前記第１方向における位置と、前記第１導電部の前記端部の前記第１方向における位置と、の間の前記第１方向に沿う第１距離は、前記第２絶縁領域の前記第１方向に沿う第２絶縁領域厚さよりも短く、
    前記第２導電部は、前記第１電極と電気的に接続され、
    前記第３電極は、前記第１部分と連続する第３部分をさらに含み、
    前記第１方向における前記第３部分の位置は、前記第１方向における前記第１電極の前記位置と、前記第１方向における前記第１部分の前記位置との間にあり、
    前記第２導電部の少なくとも一部は、前記第２方向において、前記第１半導体領域の少なくとも一部と、前記第３部分と、の間にあり、
    前記第１絶縁層は、第２絶縁部分を含み、
    前記第２絶縁部分は、前記第２方向において、前記第１半導体領域の前記少なくとも一部と、前記第２導電部の前記少なくとも一部と、の間にあり、
    前記第２絶縁層は、第３絶縁領域及び第４絶縁領域を含み、
    前記第３絶縁領域は、前記第２方向において、前記第２導電部の前記少なくとも一部と、前記第３部分と、の間にあり、
    前記第４絶縁領域は、前記第１方向において前記第１部分と前記第２導電部との間にある、半導体装置。
  2. 前記第１半導体領域は、前記第４絶縁領域に対向する端部を含み、
    前記第２導電部は、前記第４絶縁領域に対向する端部を含み、
    前記第１半導体領域の前記端部の前記第１方向における位置と、前記第２導電部の前記端部の前記第１方向における位置と、の間の前記第１方向に沿う第２距離は、前記第４絶縁領域の前記第１方向に沿う第４絶縁領域厚さよりも短い、請求項１記載の半導体装置。
  3. 前記第２距離は、前記第４絶縁領域厚さの１／２以下である、請求項２記載の半導体装置。
  4. 前記第１部分と前記第１半導体領域との間の前記第１方向に沿う距離と、前記第１部分と前記第２導電部との間の前記第１方向に沿う距離と、の差は、前記第４絶縁領域厚さの１／２以下である、請求項２または３に記載の半導体装置。
  5. 前記第１距離は、前記第２絶縁領域厚さの１／２以下である、請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第１部分と前記第２半導体領域との間の前記第１方向に沿う距離と、前記第１部分と前記第１導電部との間の前記第１方向に沿う距離と、の差は、前記第２絶縁領域厚さの１／２以下である、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１導電部は、第１導電部分、第２導電部分及び第３導電部分を含み、
    前記第２導電部分は、前記第２方向において前記第１絶縁部分と前記第１導電部分との間にあり、
    前記第３導電部分から前記第１導電部分への方向は、前記第１方向に沿い、
    前記第２導電部分と前記第１半導体層との間の前記第２方向に沿う距離は、前記第３導電部分と前記第１半導体層との間の前記第２方向に沿う距離よりも短い、請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第１導電部は、第４導電部分をさらに含み、
    前記第１導電部分は、前記第１方向において、前記第３導電部分と前記第４導電部分との間にあり、
    前記第２導電部分の前記第１方向における位置は、前記第３導電部分の前記第１方向における位置と、前記第４導電部分の前記第１方向における位置と、の間にあり、
    前記第２導電部分と前記第１半導体層との間の前記第２方向に沿う前記距離は、前記第４導電部分と前記第１半導体層との間の前記第２方向に沿う距離よりも短い、請求項７記載の半導体装置。
  9. 前記第２絶縁層は、第５絶縁領域をさらに含み、
    前記第１導電部分は、前記第１方向において前記第２絶縁領域と前記第５絶縁領域との間にあり、
    前記第２導電部分は、前記第１方向において、前記第１絶縁層と対向する、請求項７または８に記載の半導体装置。
  10. 前記第１絶縁部分は、前記第２方向において前記第２導電部分に対向し、
    前記第１絶縁部分の一部は、前記第１方向において前記第２半導体層の一部に対向する、請求項７～９のいずれか１つに記載の半導体装置。
  11. 前記第１導電部は、ポリシリコン、ＷＮ及びＴｉＮよりなる群から選択された少なくとも１つを含む、請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記第２絶縁層は、前記第３部分領域と前記第１部分との間に設けられた部分をさらに含む、請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第１電極は、前記第１部分領域と電気的に接続され、
    前記第２電極は、前記第２部分領域と電気的に接続された、請求項１～１２のいずれか１つに記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7450446B2 (ja) * 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006132418A1 (ja) 2005-06-10 2006-12-14 Nec Corporation 電界効果トランジスタ
JP2008124440A (ja) 2006-11-13 2008-05-29 Cree Inc 埋設フィールドプレートを有するＧａＮベースのＨＥＭＴ
WO2012043334A1 (ja) 2010-10-01 2012-04-05 シャープ株式会社 窒化物半導体装置
JP2012178464A (ja) 2011-02-25 2012-09-13 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2013157407A (ja) 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
WO2014050054A1 (ja) 2012-09-28 2014-04-03 パナソニック株式会社 半導体装置
JP2017073499A (ja) 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法
US20180158917A1 (en) 2016-12-06 2018-06-07 QROMIS, Inc. Lateral high electron mobility transistor with integrated clamp diode
JP2018157008A (ja) 2017-03-16 2018-10-04 サンケン電気株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120120829A (ko) 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
JP6270572B2 (ja) 2014-03-19 2018-01-31 株式会社東芝 半導体装置及びその製造方法
JP2017050434A (ja) 2015-09-03 2017-03-09 株式会社東芝 半導体装置
WO2019142529A1 (ja) * 2018-01-19 2019-07-25 ローム株式会社 半導体装置およびその製造方法
JP6811737B2 (ja) 2018-03-13 2021-01-13 株式会社東芝 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006132418A1 (ja) 2005-06-10 2006-12-14 Nec Corporation 電界効果トランジスタ
JP2008124440A (ja) 2006-11-13 2008-05-29 Cree Inc 埋設フィールドプレートを有するＧａＮベースのＨＥＭＴ
WO2012043334A1 (ja) 2010-10-01 2012-04-05 シャープ株式会社 窒化物半導体装置
JP2012178464A (ja) 2011-02-25 2012-09-13 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2013157407A (ja) 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
WO2014050054A1 (ja) 2012-09-28 2014-04-03 パナソニック株式会社 半導体装置
JP2017073499A (ja) 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法
US20180158917A1 (en) 2016-12-06 2018-06-07 QROMIS, Inc. Lateral high electron mobility transistor with integrated clamp diode
JP2018157008A (ja) 2017-03-16 2018-10-04 サンケン電気株式会社 半導体装置

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