JP6836545B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体装置において、特性の向上が望まれる。
特開２０１６−０４６２７３号公報
本発明の実施形態は、特性を向上できる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、ＳｉＣを含む半導体部と、ゲート電極と、ソース電極と、第１構造体と、第１絶縁部と、を含む。前記半導体部は、第１〜第３半導体領域を含む。前記第１半導体領域は、第１導電形であり、第１〜第３部分領域を含む。前記第２半導体領域は、前記第１導電形であり、前記第２部分領域から前記第２半導体領域への第１方向は、前記第２部分領域から前記第１部分領域への第２方向と交差する。前記第２部分領域は、前記第２方向において、前記第３部分領域と前記第１部分領域との間に設けられる。前記第３半導体領域は、第２導電形であり、前記第１方向において、前記第２部分領域と前記第２半導体領域との間に設けられる。前記第１部分領域から前記ゲート電極への方向は、前記第１方向に沿う。前記ソース電極は、前記第２半導体領域と電気的に接続される。前記第３部分領域から前記ソース電極への方向は、前記第１方向に沿う。前記第１構造体の前記第２方向における位置は、前記ソース電極の前記第２方向における位置と、前記ゲート電極の前記第２方向における位置と、の間である。前記第１絶縁部は、第１絶縁領域及び第２絶縁領域を含む。前記第１絶縁領域は、前記第１方向において、前記第１部分領域とゲート電極との間に設けられる。前記第２絶縁領域は、前記第１方向において、前記第２半導体領域と前記第１構造体との間に設けられる。前記第２絶縁領域から前記第１絶縁領域への方向は、前記第２方向に沿う。前記第１構造体は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
第１実施形態に係る半導体装置を例示する模式的断面図である。 第１実施形態の変形例に係る半導体装置を例示する模式的断面図である。 第２実施形態に係る半導体装置を例示する模式的断面図である。 第２実施形態の変形例に係る半導体装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、半導体部１０ｓ、ソース電極６１、ゲート電極６２、ドレイン電極６３、第１構造体５０、及び第１絶縁部３１を含む。半導体部１０ｓは、炭化珪素（ＳｉＣ）を含む。
半導体部１０ｓは、第１〜第３半導体領域１１〜１３を含む。
第１半導体領域１１及び第２半導体領域１２は、第１導電形である。第３半導体領域１３は、第２導電形である。
例えば、第１導電形はｎ形であり、第２導電形はｐ形である。第１導電形がｐ形であり、第２導電形がｎ形でも良い。以下の例では、第１導電形はｎ形であり、第２導電形はｐ形である。
ｎ形の不純物は、例えば、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含む。ｐ形の不純物は、例えば、Ｂ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかを含む。
第１半導体領域１１は、第１〜第３部分領域１１ａ〜１１ｃを含む。第２部分領域１１ｂから第２半導体領域１２への第１方向は、第２部分領域１１ｂから第１部分領域１１ａへの第２方向と交差する。第２部分領域１１ｂは、第２方向において、第３部分領域１１ｃと第１部分領域１１ａとの間に設けられる。
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。第２方向は、第１方向（Ｚ軸方向）と交差する。第２方向は、例えば、Ｘ軸方向である。
第２半導体領域１２から第１部分領域１１ａへの方向は、第２方向（Ｘ軸方向）に沿う。
第３半導体領域１３は、第１方向（Ｚ軸方向）において、第２部分領域１１ｂと第２半導体領域１２との間に設けられる。第３半導体領域１３から第１部分領域１１ａへの方向は、第２方向（Ｘ軸方向）に沿う。この例では、第３半導体領域１３の一部は、第２方向（Ｘ軸方向）において、第２半導体領域１２と第１部分領域１１ａとの間に位置する。
ソース電極６１は、第２半導体領域１２と電気的に接続される。ソース電極６１は、第３部分領域１１ｃの上に設けられる。第３部分領域１１ｃからソース電極６１への方向は、第１方向（Ｚ軸方向）に沿う。この例では、第１方向（Ｚ軸方向）において、第３半導体領域１３の一部は、第３部分領域１１ｃとソース電極６１との間に位置する。
第２半導体領域１２は、例えば、第２方向（Ｘ軸方向）において、ソース電極６１と第１部分領域１１ａとの間に位置する。第３半導体領域１３は、例えば、第２方向（Ｘ軸方向）において、ソース電極６１と第１部分領域１１ａとの間に位置する。ソース電極６１は、例えば、ＮｉＳｉを含む。
ゲート電極６２は、第１部分領域１１ａの上に設けられる。第１部分領域１１ａからゲート電極６２への方向は、第１方向（Ｚ軸方向）に沿う。ゲート電極６２は、例えば、ポリシリコンを含む。
ドレイン電極６３は、第１半導体領域１１と電気的に接続される。ドレイン電極６３は、第１半導体領域１１の下に設けられる。この例では、第１部分領域１１ａは、第１方向（Ｚ軸方向）において、ドレイン電極６３とゲート電極６２との間に位置する。第２部分領域１１ｂは、第１方向（Ｚ軸方向）において、ドレイン電極６３と第３半導体領域１３との間に位置する。第３部分領域１１ｃは、第１方向（Ｚ軸方向）において、ドレイン電極６３とソース電極６１との間に位置する。
第１構造体５０は、第２半導体領域１２の上に設けられる。第２半導体領域１２から第１構造体５０への方向は、第１方向（Ｚ軸方向）に沿う。第１構造体５０は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
第１構造体５０の第２方向（Ｘ軸方向）における位置は、ソース電極６１の第２方向（Ｘ軸方向）における位置と、ゲート電極６２の第２方向（Ｘ軸方向）における位置と、の間である。例えば、第１構造体５０からゲート電極６２への方向は、第２方向（Ｘ軸方向）に沿う。ゲート電極６２は、第２方向（Ｘ軸方向）において、第１構造体５０から離れる。
第１絶縁部３１は、第１絶縁領域３１ａ及び第２絶縁領域３１ｂを含む。第１絶縁領域３１ａは、第１方向（Ｚ軸方向）において、第１部分領域１１ａとゲート電極６２との間に設けられる。第２絶縁領域３１ｂは、第１方向（Ｚ軸方向）において、第２半導体領域１２と第１構造体５０との間に設けられる。例えば、第１構造体５０は、第２絶縁領域３１ｂと接する。第２絶縁領域３１ｂから第１絶縁領域３１ａへの方向は、第２方向（Ｘ軸方向）に沿う。第１絶縁部３１は、例えば、酸化ケイ素を含む。
例えば、ドレイン電極６３の上に、第１〜第３部分領域１１ａ〜１１ｃが設けられる。第１部分領域１１ａの上に、第１絶縁領域３１ａが設けられる。第１絶縁領域３１ａの上に、ゲート電極６２が設けられる。第２部分領域１１ｂの上に、第３半導体領域１３が設けられる。第３半導体領域１３の上に、第２半導体領域１２が設けられる。第２半導体領域１２の上に、第２絶縁領域３１ｂが設けられる。第２絶縁領域３１ｂの上に、第１構造体５０が設けられる。第３部分領域１１ｃの上に、ソース電極６１が設けられる。この例では、ソース電極６１の一部は、第２半導体領域１２の横に位置する。ソース電極６１の一部は、第２絶縁領域３１ｂの横に位置する。
図１に示すように、この例では、第１導電部７１、第２導電部７２、及び第２〜第４絶縁部３２〜３４がさらに設けられる。
第１導電部７１は、ソース電極６１と電気的に接続される。第１導電部７１は、第１〜第３導電領域７１ａ〜７１ｃを含む。第２導電領域７１ｂは、第２方向（Ｘ軸方向）において、第１導電領域７１ａと第３導電領域７１ｃとの間に位置する。ソース電極６１から第１導電領域７１ａへの方向は、第１方向（Ｚ軸方向）に沿う。ゲート電極６２から第３導電領域７１ｃへの方向は、第１方向（Ｚ軸方向）に沿う。第２導電領域７１ｂの一部は、例えば、第２方向（Ｘ軸方向）において、第１構造体５０とゲート電極６２との間に位置する。第１導電部７１は、例えば、Ａｌなどの金属を含む。
第２導電部７２は、第２絶縁部３２と第１導電部７１との間に設けられる。第２導電部７２は、例えば、Ｔｉなどの金属を含む。
第２絶縁部３２は、ゲート電極６２の上、第１構造体５０の上、及び第１絶縁部３１の上に設けられる。第２絶縁部３２の一部は、ゲート電極６２と第１導電部７１との間に設けられる。第２絶縁部３２の一部は、ゲート電極６２と第１導電部７１とを絶縁する。第２絶縁部３２の別の一部は、第１構造体５０と第１導電部７１との間に設けられる。第２絶縁部３２の別の一部は、第１構造体５０と第１導電部７１とを絶縁する。第２絶縁部３２は、例えば、酸化ケイ素を含む。
第１構造体５０は、第２絶縁領域３１ｂと第２絶縁部３２との間に位置する。例えば、第２絶縁部３２は、第２絶縁領域３１ｂの上に設けられた第１構造体５０を覆う。ゲート電極６２は、第１絶縁領域３１ａと第２絶縁部３２との間に位置する。例えば、第２絶縁部３２は、第１絶縁領域３１ａの上に設けられたゲート電極６２を覆う。
この例では、第２絶縁部３２のさらに別の一部は、第２方向（Ｘ軸方向）において、第１構造体５０とゲート電極６２との間に位置する。第２絶縁部３２のさらに別の一部は、第１方向（Ｚ軸方向）において、第１絶縁部３１と第１導電部７１の第２導電領域７１ｂとの間に位置する。
第３絶縁部３３は、ゲート電極６２の上に設けられる。ゲート電極６２から第３絶縁部３３への方向は、第１方向（Ｚ軸方向）に沿う。ゲート電極６２は、第１方向（Ｚ軸方向）において、第１絶縁領域３１ａと第３絶縁部３３との間に位置する。第３絶縁部３３は、例えば、酸化ケイ素を含む。
第４絶縁部３４は、第１構造体５０の上に設けられる。第１構造体５０から第４絶縁部３４への方向は、第１方向（Ｚ軸方向）に沿う。第１構造体５０は、第１方向（Ｚ軸方向）において、第２絶縁領域３１ｂと第４絶縁部３４との間に位置する。第４絶縁部３４は、例えば、酸化ケイ素を含む。
半導体装置１１０は、例えば、トランジスタである。第１絶縁部３１は、例えば、ゲート絶縁膜として機能する。第２〜第４絶縁部３２〜３４は、例えば、層間絶縁膜として機能する。第１導電部７１は、例えば、配線電極として機能する。第２導電部７２は、例えば、バリアメタルとして機能する。
第１半導体領域１１は、例えば、ドリフト領域として機能する。第２半導体領域１２及び第３半導体領域１３を含む領域は、例えば、チャネル領域として機能する。第２半導体領域１２は、ソース電極６１とのコンタクト領域として機能する。
この例では、半導体装置１１０は、半導体層１０Ｌをさらに含む。半導体層１０Ｌは、第１方向（Ｚ軸方向）において、ドレイン電極６３と第１部分領域１１ａとの間、ドレイン電極６３と第２部分領域１１ｂとの間、及び、ドレイン電極６３と第３部分領域１１ｃとの間、に位置する。半導体層１０Ｌは、第１導電形または第２導電形である。半導体層１０Ｌが第１導電形である場合、半導体装置１１０は、ＭＯＳ型トランジスタとして機能する。半導体層１０Ｌが第２導電形である場合、半導体装置１１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能する。
ゲート電極６２は、第１方向（Ｚ軸方向）において、第２半導体領域１２と重なる。例えば、第１絶縁部３１の第１絶縁領域３１ａの一部は、第１方向（Ｚ軸方向）において、第２半導体領域１２とゲート電極６２との間に位置する。
例えば、プレーナ構造のＳｉＣパワーデバイスなどにおいて、Ｎｉを含むソース電極６１が用いられる場合がある。オン抵抗を低減するためにデバイスを微細化すると、ソース電極６１とゲート電極６２との間の距離が短くなる。このようなデバイスにおいては、ソース電極６１から遊離したＮｉがゲート電極６２に到達し、ソース電極６１とゲート電極６２との間のリーク電流が増大する場合がある。
実施形態においては、ポリシリコン及びＴｉＮの少なくともいずれかを含む第１構造体５０を、ソース電極６１とゲート電極６２との間に設けることで、例えば、ソース電極６１から遊離したＮｉがゲート電極６２に到達することを抑制できる。これにより、ソース電極６１とゲート電極６２との間のリーク電流の増大を抑制できる。例えば、デバイスの信頼性を向上できる。
実施形態において、ポリシリコン及びＴｉＮの少なくともいずれかを含む第１構造体５０は、例えば、Ｎｉを吸収または遮断する。例えば、第１構造体５０がポリシリコンを含む場合、ソース電極６１から遊離したＮｉは、第１構造体５０に含まれるポリシリコンと結合し、第１構造体５０に吸着しやすい。例えば、第１構造体５０がＴｉＮを含む場合、ソース電極６１から遊離したＮｉは、第１構造体５０を通過しにくい。これらにより、ソース電極６１から遊離したＮｉがゲート電極６２に到達することを抑制できる。
この例では、第１構造体５０の第１方向（Ｚ軸方向）の長さｈ１は、例えば、ゲート電極６２の第１方向（Ｚ軸方向）の長さｈ２と実質的に同じである。長さｈ１は、長さｈ２よりも長くても良い。長さｈ１は、長さｈ２よりも短くても良い。長さｈ１が長さｈ２よりも長いと、ソース電極６１とゲート電極６２との間のリーク電流の増大が抑制されやすい。
この例では、第１構造体５０とソース電極６１との間の第２方向（Ｘ軸方向）における距離ｄ１は、第１構造体５０とゲート電極６２との間の第２方向（Ｘ軸方向）における距離ｄ２よりも短い。距離ｄ１は、距離ｄ２と実質的に同じでも良い。距離ｄ１は、距離ｄ２よりも長くても良い。距離ｄ１が距離ｄ２よりも短いと、ソース電極６１とゲート電極６２との間のリーク電流の増大が抑制されやすい。
図１に示すように、半導体装置１１０は、第４半導体領域１４、第５半導体領域１５、別のソース電極６１Ａ、及び第２構造体５２をさらに含んでも良い。第１半導体領域１１は、第４部分領域１１ｄ及び第５部分領域１１ｅをさらに含んでも良い。第１絶縁部３１は、第３絶縁領域３１ｃをさらに含んでも良い。
第４部分領域１１ｄは、第２方向（Ｘ軸方向）において、第１部分領域１１ａと第５部分領域１１ｅとの間に設けられる。第４部分領域１１ｄから第４半導体領域１４への方向は、第１方向（Ｚ軸方向）に沿う。
第４半導体領域１４は、第１導電形である。第１部分領域１１ａから第４半導体領域１４への方向は、第２方向（Ｘ軸方向）に沿う。ゲート電極６２は、第１方向（Ｚ軸方向）において、第４半導体領域１４と重なる。例えば、第１絶縁部３１の第１絶縁領域３１ａの一部は、第１方向（Ｚ軸方向）において、第４半導体領域１４とゲート電極６２との間に設けられる。
第５半導体領域１５は、第２導電形である。第５半導体領域１５は、第１方向（Ｚ軸方向）において、第４部分領域１１ｄと第４半導体領域１４との間に設けられる。第１部分領域１１ａから第５半導体領域１５への方向は、第２方向（Ｘ軸方向）に沿う。この例では、第５半導体領域１５の一部は、第２方向（Ｘ軸方向）において、第１部分領域１１ａと第４半導体領域１４との間に位置する。
第４半導体領域１４及び第５半導体領域１５を含む領域は、例えば、チャネル領域として機能する。第４半導体領域１４は、別のソース電極６１Ａとのコンタクト領域として機能する。
別のソース電極６１Ａは、第４半導体領域１４と電気的に接続される。別のソース電極６１Ａは、第５部分領域１１ｅの上に設けられる。第５部分領域１１ｅから別のソース電極６１Ａへの方向は、第１方向（Ｚ軸方向）に沿う。この例では、第１方向（Ｚ軸方向）において、第５半導体領域１５の一部は、第５部分領域１１ｅと別のソース電極６１Ａとの間に位置する。
第４半導体領域１４は、例えば、第２方向（Ｘ軸方向）において、第１部分領域１１ａと別のソース電極６１Ａとの間に位置する。第５半導体領域１５は、例えば、第２方向（Ｘ軸方向）において、第１部分領域１１ａと別のソース電極６１Ａとの間に位置する。別のソース電極６１Ａは、例えば、ＮｉＳｉを含む。
第２構造体５２は、第４半導体領域１４の上に設けられる。第４半導体領域１４から第２構造体５２への方向は、第１方向（Ｚ軸方向）に沿う。第２構造体５２は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。第２構造体５２の構成は、例えば、第１構造体５０の構成と同じである。
第２構造体５２の第２方向（Ｘ軸方向）における位置は、ゲート電極６２の第２方向（Ｘ軸方向）における位置と、別のソース電極６１Ａの第２方向（Ｘ軸方向）における位置と、の間である。例えば、ゲート電極６２から第２構造体５２への方向は、第２方向（Ｘ軸方向）に沿う。ゲート電極６２は、第２方向（Ｘ軸方向）において、第２構造体５２から離れる。
第３絶縁領域３１ｃは、第１方向（Ｚ軸方向）において、第４半導体領域１４と第２構造体５２との間に設けられる。例えば、第２構造体５２は、第３絶縁領域３１ｃと接する。第１絶縁領域３１ａから第３絶縁領域３１ｃへの方向は、第２方向（Ｘ軸方向）に沿う。第１絶縁領域３１ａは、第２方向（Ｘ軸方向）において、第２絶縁領域３１ｂと第３絶縁領域３１ｃとの間に位置する。
例えば、ドレイン電極６３の上に、第４部分領域１１ｄ及び第５部分領域１１ｅが設けられる。第４部分領域１１ｄの上に、第５半導体領域１５が設けられる。第５半導体領域１５の上に、第４半導体領域１４が設けられる。第４半導体領域１４の上に、第３絶縁領域３１ｃが設けられる。第３絶縁領域３１ｃの上に、第２構造体５２が設けられる。第５部分領域１１ｅの上に、別のソース電極６１Ａが設けられる。この例では、別のソース電極６１Ａの一部は、第４半導体領域１４の横に位置する。別のソース電極６１Ａの一部は、第３絶縁領域３１ｃの横に位置する。
図１に示すように、第５絶縁部３５がさらに設けられても良い。第５絶縁部３５は、第２構造体５２の上に設けられる。第２構造体５２から第５絶縁部３５への方向は、第１方向（Ｚ軸方向）に沿う。第２構造体５２は、第１方向（Ｚ軸方向）において、第３絶縁領域３１ｃと第５絶縁部３５との間に位置する。第５絶縁部３５は、例えば、酸化ケイ素を含む。第５絶縁部３５は、例えば、層間絶縁膜として機能する。
この例では、第１導電部７１は、別のソース電極６１Ａと電気的に接続される。第１導電部７１は、第４導電領域７１ｄ及び第５導電領域７１ｅをさらに含む。第４導電領域７１ｄは、第２方向（Ｘ軸方向）において、第３導電領域７１ｃと第５導電領域７１ｅとの間に位置する。別のソース電極６１Ａから第５導電領域７１ｅへの方向は、第１方向（Ｚ軸方向）に沿う。第４導電領域７１ｄは、例えば、第２方向（Ｘ軸方向）において、ゲート電極６２と第２構造体５２との間に位置する。
この例では、第２構造体５２と第１導電部７１との間に、第２絶縁部３２が設けられている。第２構造体５２は、第３絶縁領域３１ｃと第２絶縁部３２との間に位置する。例えば、第２絶縁部３２は、第３絶縁領域３１ｃの上に設けられた第２構造体５２を覆う。
この例では、第２絶縁部３２の一部は、第２方向（Ｘ軸方向）において、ゲート電極６２と第２構造体５２との間に位置する。第２絶縁部３２の一部は、第１方向（Ｚ軸方向）において、第１絶縁部３１と第１導電部７１の第４導電領域７１ｄとの間に位置する。
ポリシリコン及びＴｉＮの少なくともいずれかを含む第２構造体５２を、別のソース電極６１Ａとゲート電極６２との間に設けることで、例えば、別のソース電極６１Ａから遊離したＮｉがゲート電極６２に到達することを抑制できる。これにより、別のソース電極６１Ａとゲート電極６２との間のリーク電流の増大を抑制できる。例えば、デバイスの信頼性を向上できる。
図２は、第１実施形態の変形例に係る半導体装置を例示する模式的断面図である。
図２に示すように、第１実施形態の変形例に係る半導体装置１１１は、半導体部１０ｓ、ソース電極６１、ゲート電極６２、ドレイン電極６３、第１構造体５０、及び第１絶縁部３１を含む。半導体部１０ｓは、炭化珪素（ＳｉＣ）を含む。半導体部１０ｓは、第１〜第３半導体領域１１〜１３を含む。第１絶縁部３１は、第１〜第３絶縁領域３１ａ〜３１ｃを含む。
この例では、第１半導体領域１１は、第２導電形（例えば、ｐ形）である。第２半導体領域１２及び第３半導体領域１３は、第１導電形（例えば、ｎ形）である。
第２半導体領域１２から第１半導体領域１１への方向は、第２方向（Ｘ軸方向）に沿う。第１半導体領域１１から第３半導体領域１３への方向は、第２方向（Ｘ軸方向）に沿う。第１半導体領域１１は、第２方向（Ｘ軸方向）において、第２半導体領域１２と第３半導体領域１３との間に位置する。
第１〜第３半導体領域１１〜１３は、第２方向（Ｘ軸方向）において、ソース電極６１とドレイン電極６３との間に位置する。第２半導体領域１２は、第２方向（Ｘ軸方向）において、ソース電極６１と第１半導体領域１１との間に位置する。第３半導体領域１３は、第２方向（Ｘ軸方向）において、第１半導体領域１１とドレイン電極６３との間に位置する。
ソース電極６１は、第２半導体領域１２と電気的に接続される。
ゲート電極６２は、第１半導体領域１１の上に設けられる。第１半導体領域１１からゲート電極６２への方向は、第１方向（Ｚ軸方向）に沿う。
ドレイン電極６３は、第３半導体領域１３と電気的に接続される。
第１構造体５０は、第２半導体領域１２の上に設けられる。第２半導体領域１２から第１構造体５０への方向は、第１方向（Ｚ軸方向）に沿う。第１構造体５０は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
例えば、第１半導体領域１１の上に、第１絶縁領域３１ａが設けられる。第２半導体領域１２の上に、第２絶縁領域３１ｂが設けられる。第３半導体領域１３の上に、第３絶縁領域３１ｃが設けられる。第１絶縁領域３１ａの上に、ゲート電極６２が設けられる。第２絶縁領域３１ｂの上に、第１構造体５０が設けられる。第２半導体領域１２の横に、ソース電極６１が設けられる。この例では、ソース電極６１の一部は、第２絶縁領域３１ｂの横に位置する。第３半導体領域１３の横に、ドレイン電極６３が設けられる。この例では、ドレイン電極６３の一部は、第３絶縁領域３１ｃの横に位置する。
図２に示すように、この例では、第１〜第４導電部７１〜７４及び第２〜第４絶縁部３２〜３４がさらに設けられる。
第１導電部７１は、ソース電極６１と電気的に接続される。第１導電部７１は、第１導電領域７１ａ及び第２導電領域７１ｂを含む。ソース電極６１から第１導電領域７１ａへの方向は、第１方向（Ｚ軸方向）に沿う。第２導電領域７１ｂは、例えば、第２方向（Ｘ軸方向）において、第１構造体５０とゲート電極６２との間に位置する。第１導電部７１は、例えば、Ａｌなどの金属を含む。
第２導電部７２は、第２絶縁部３２と第１導電部７１との間に設けられる。第２導電部７２は、例えば、Ｔｉなどの金属を含む。
第３導電部７３は、ドレイン電極６３と電気的に接続される。ドレイン電極６３から第３導電部７３への方向は、第１方向（Ｚ軸方向）に沿う。第１導電部７１から第３導電部７３への方向は、第２方向（Ｘ軸方向）に沿う。第３導電部７３は、例えば、Ａｌなどの金属を含む。
第４導電部７４は、第２絶縁部３２と第３導電部７３との間に設けられる。第４導電部７４は、例えば、Ｔｉなどの金属を含む。
第２絶縁部３２は、ゲート電極６２の上、第１構造体５０の上、及び第１絶縁部３１の上に設けられる。第２絶縁部３２の一部は、ゲート電極６２と第１導電部７１との間に設けられる。第２絶縁部３２の一部は、ゲート電極６２と第１導電部７１とを絶縁する。第２絶縁部３２の別の一部は、第１構造体５０と第１導電部７１との間に設けられる。第２絶縁部３２の別の一部は、第１構造体５０と第１導電部７１とを絶縁する。第２絶縁部３２は、例えば、酸化ケイ素を含む。
第１構造体５０は、第２絶縁領域３１ｂと第２絶縁部３２との間に位置する。例えば、第２絶縁部３２は、第２絶縁領域３１ｂの上に設けられた第１構造体５０を覆う。ゲート電極６２は、第１絶縁領域３１ａと第２絶縁部３２との間に位置する。例えば、第２絶縁部３２は、第１絶縁領域３１ａの上に設けられたゲート電極６２を覆う。
この例では、第２絶縁部３２のさらに別の一部は、第２方向（Ｘ軸方向）において、第１構造体５０とゲート電極６２との間に位置する。第２絶縁部３２のさらに別の一部は、第１方向（Ｚ軸方向）において、第１絶縁部３１と第１導電部７１の第２導電領域７１ｂとの間に位置する。
第３絶縁部３３は、ゲート電極６２の上に設けられる。ゲート電極６２から第３絶縁部３３への方向は、第１方向（Ｚ軸方向）に沿う。ゲート電極６２は、第１方向（Ｚ軸方向）において、第１絶縁領域３１ａと第３絶縁部３３との間に位置する。第３絶縁部３３は、例えば、酸化ケイ素を含む。
第４絶縁部３４は、第１構造体５０の上に設けられる。第１構造体５０から第４絶縁部３４への方向は、第１方向（Ｚ軸方向）に沿う。第１構造体５０は、第１方向（Ｚ軸方向）において、第２絶縁領域３１ｂと第４絶縁部３４との間に位置する。第４絶縁部３４は、例えば、酸化ケイ素を含む。
半導体装置１１１は、例えば、トランジスタである。第１絶縁部３１は、例えば、ゲート絶縁膜として機能する。第２〜第４絶縁部３２〜３４は、例えば、層間絶縁膜として機能する。第１導電部７１及び第３導電部７３は、例えば、配線電極として機能する。第２導電部７２及び第４導電部７４は、例えば、バリアメタルとして機能する。
第１半導体領域１１及び第２半導体領域１２を含む領域は、例えば、チャネル領域として機能する。第３半導体領域１３は、例えば、ドリフト領域として機能する。第２半導体領域１２は、ソース電極６１とのコンタクト領域として機能する。
ゲート電極６２は、第１方向（Ｚ軸方向）において、第２半導体領域１２と重なる。例えば、第１絶縁部３１の第１絶縁領域３１ａの一部は、第１方向（Ｚ軸方向）において、第２半導体領域１２とゲート電極６２との間に位置する。
ゲート電極６２は、第１方向（Ｚ軸方向）において、第３半導体領域１３と重なる。例えば、第１絶縁部３１の第１絶縁領域３１ａ別の一部は、第１方向（Ｚ軸方向）において、第３半導体領域１３とゲート電極６２との間に位置する。
この変形例においても、ポリシリコン及びＴｉＮの少なくともいずれかを含む第１構造体５０を、ソース電極６１とゲート電極６２との間に設けることで、例えば、ソース電極６１から遊離したＮｉがゲート電極６２に到達することを抑制できる。これにより、ソース電極６１とゲート電極６２との間のリーク電流の増大を抑制できる。例えば、デバイスの信頼性を向上できる。
（第２実施形態）
図３は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図３に示すように、実施形態に係る半導体装置１２０は、半導体部１０ｓ、半導体層１０Ｌ、ソース電極６１、ゲート電極６２、ドレイン電極６３、第１構造体５０Ａ、及び第１絶縁部３１を含む。半導体装置１２０の構成は、例えば、第１構造体５０Ａ以外は、半導体装置１１０の構成と実質的に同じである。
第１構造体５０Ａは、第１部分ｐ１を含む。第１部分ｐ１は、ソース電極６１と第２絶縁領域３１ｂとの間に位置する。第１部分ｐ１は、例えば、第２方向（Ｘ軸方向）において、ソース電極６１と第２絶縁領域３１ｂとの間に位置する。第１部分ｐ１は、例えば、第２半導体領域１２と接する。第１部分ｐ１は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
例えば、ドレイン電極６３の上に、第１〜第３部分領域１１ａ〜１１ｃが設けられる。第１部分領域１１ａの上に、第１絶縁領域３１ａが設けられる。第１絶縁領域３１ａの上に、ゲート電極６２が設けられる。第２部分領域１１ｂの上に、第３半導体領域１３が設けられる。第３半導体領域１３の上に、第２半導体領域１２が設けられる。第２半導体領域１２の上に、第２絶縁領域３１ｂが設けられる。第２絶縁領域３１ｂの横に、第１構造体５０Ａが設けられる。第１構造体５０Ａの第１部分ｐ１は、第２絶縁領域３１ｂの横に位置する。第３部分領域１１ｃの上に、ソース電極６１が設けられる。この例では、ソース電極６１の一部は、第２半導体領域１２の横に位置する。ソース電極６１の一部は、第２絶縁領域３１ｂの横に位置する。
図３に示すように、この例では、第１導電部７１、第２導電部７２、第２絶縁部３２、及び第３絶縁部３３がさらに設けられる。半導体装置１２０における第１導電部７１、第２導電部７２、第２絶縁部３２、及び第３絶縁部３３の構成は、例えば、半導体装置１１０における第１導電部７１、第２導電部７２、第２絶縁部３２、及び第３絶縁部３３の構成と実質的に同じである。
実施形態において、第１構造体５０Ａは、第２部分ｐ２をさらに含んでも良い。第２部分ｐ２は、ソース電極６１と第２絶縁部３２との間に位置する。第２部分ｐ２は、例えば、第２方向（Ｘ軸方向）において、第１導電領域７１ａと第２絶縁部３２との間に位置する。例えば、第１部分ｐ１と第２部分ｐ２とは連続する。第２部分ｐ２は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
実施形態において、第１構造体５０Ａは、第３部分ｐ３をさらに含んでも良い。第３部分ｐ３は、第１方向（Ｚ軸方向）において、第２絶縁領域３１ｂと第１導電部７１との間に設けられる。第３部分ｐ３は、第１方向（Ｚ軸方向）において、第２絶縁部３２と第１導電部７１との間に設けられても良い。例えば、第２部分ｐ２と第３部分ｐ３とは連続する。第３部分ｐ３は、ポリシリコン及びＴｉＮの少なくともいずれかを含んでも良い。
この例では、第２導電部７２の一部は、第２絶縁部３２と第１導電部７１との間に設けられる。第２導電部７２の別の一部は、第１構造体５０Ａと第１導電部７１との間に設けられる。第２導電部７２の別の一部は、例えば、第１構造体５０Ａの第２部分ｐ２と第１導電部７１との間、及び、第１構造体５０Ａの第３部分ｐ３と第１導電部７１との間に設けられる。
実施形態においては、ポリシリコン及びＴｉＮの少なくともいずれかを含む第１部分ｐ１を、ソース電極６１と第１絶縁部３１との間に設けることで、例えば、ソース電極６１から遊離したＮｉが第１絶縁部３１に到達することを抑制できる。ポリシリコン及びＴｉＮの少なくともいずれかを含む第２部分ｐ２を、ソース電極６１と第２絶縁部３２との間に設けることで、例えば、ソース電極６１から遊離したＮｉが第２絶縁部３２に到達することを抑制できる。これにより、Ｎｉがゲート電極６２に到達することを抑制し、ソース電極６１とゲート電極６２との間のリーク電流の増大を抑制できる。例えば、デバイスの信頼性を向上できる。
実施形態において、ポリシリコン及びＴｉＮの少なくともいずれかを含む第１構造体５０の第１部分ｐ１及び第２部分ｐ２は、例えば、Ｎｉを吸収または遮断する。例えば、第１部分ｐ１及び第２部分ｐ２がポリシリコンを含む場合、ソース電極６１から遊離したＮｉは、第１部分ｐ１及び第２部分ｐ２に含まれるポリシリコンと結合し、第１部分ｐ１及び第２部分ｐ２に吸着しやすい。例えば、第１部分ｐ１及び第２部分ｐ２がＴｉＮを含む場合、ソース電極６１から遊離したＮｉは、第１部分ｐ１及び第２部分ｐ２を通過しにくい。これらにより、ソース電極６１から遊離したＮｉがゲート電極６２に到達することを抑制できる。
実施形態において、構造体５０Ａは、第１部分ｐ１及び第２部分ｐ２の少なくともいずれかを含む。第１部分ｐ１及び第２部分ｐ２の少なくともいずれかは、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
実施形態において、第１構造体５０Ａは、第１部分ｐ１を含み、第２部分ｐ２を含まなくても良い。この場合、第１部分ｐ１は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。実施形態において、第１構造体５０Ａは、第１部分ｐ１及び第２部分ｐ２を含み、第２部分ｐ２は、ポリシリコン及びＴｉＮを含まなくても良い。この場合、第１部分ｐ１は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
実施形態において、第１構造体５０Ａは、第２部分ｐ２を含み、第１部分ｐ１を含まなくても良い。この場合、第２部分ｐ２は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。実施形態において、第１構造体５０Ａは、第１部分ｐ１及び第２部分ｐ２を含み、第１部分ｐ１は、ポリシリコン及びＴｉＮを含まなくても良い。この場合、第２部分ｐ２は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
図３に示すように、半導体装置１２０は、第４半導体領域１４、第５半導体領域１５、別のソース電極６１Ａ、及び第２構造体５２Ａをさらに含んでも良い。第１半導体領域１１は、第４部分領域１１ｄ及び第５部分領域１１ｅをさらに含んでも良い。第１絶縁部３１は、第３絶縁領域３１ｃをさらに含んでも良い。半導体装置１２０における第４半導体領域１４、第５半導体領域１５、及び別のソース電極６１Ａの構成は、例えば、半導体装置１１０における第４半導体領域１４、第５半導体領域１５、及び別のソース電極６１Ａの構成と実質的に同じである。
第２構造体５２Ａは、第３絶縁領域３１ｃの横に設けられる。第２構造体５２Ａは、第４部分ｐ４を含む。第４部分ｐ４は、第３絶縁領域３１ｃと別のソース電極６１Ａとの間に位置する。第４部分ｐ４は、例えば、第２方向（Ｘ軸方向）において、第３絶縁領域３１ｃと別のソース電極６１Ａとの間に位置する。第４部分ｐ４は、例えば、第４半導体領域１４と接する。第４部分ｐ４は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
第２構造体５２Ａは、第５部分ｐ５をさらに含んでも良い。第５部分ｐ５は、第２絶縁部３２と別のソース電極６１Ａとの間に位置する。第５部分ｐ５は、例えば、第２方向（Ｘ軸方向）において、第２絶縁部３２と第５導電領域７１ｅとの間に位置する。例えば、第４部分ｐ４と第５部分ｐ５とは連続する。第５部分ｐ５は、ポリシリコン及びＴｉＮの少なくともいずれかを含む。
第２構造体５２Ａは、第６部分ｐ６をさらに含んでも良い。第６部分ｐ６は、第１方向（Ｚ軸方向）において、第３絶縁領域３１ｃと第１導電部７１との間に設けられる。第６部分ｐ６は、第１方向（Ｚ軸方向）において、第２絶縁部３２と第１導電部７１との間に設けられても良い。例えば、第５部分ｐ５と第６部分ｐ６とは連続する。第６部分ｐ６は、ポリシリコン及びＴｉＮの少なくともいずれかを含んでも良い。
図４は、第２実施形態の変形例に係る半導体装置を例示する模式的断面図である。
図４に示すように、実施形態に係る半導体装置１２１は、半導体部１０ｓ、ソース電極６１、ゲート電極６２、ドレイン電極６３、第１構造体５０Ａ、及び第１絶縁部３１を含む。半導体装置１２１の構成は、例えば、第１構造体５０Ａ以外は、半導体装置１１１の構成と実質的に同じである。
半導体装置１２１における第１構造体５０Ａの構成は、例えば、半導体装置１２０における第１構造体５０Ａの構成と実質的に同じである。
例えば、第１半導体領域１１の上に、第１絶縁領域３１ａが設けられる。第２半導体領域１２の上に、第２絶縁領域３１ｂが設けられる。第３半導体領域１３の上に、第３絶縁領域３１ｃが設けられる。第１絶縁領域３１ａの上に、ゲート電極６２が設けられる。第２絶縁領域３１ｂの横に、第１構造体５０Ａが設けられる。第１構造体５０Ａの第１部分ｐ１は、第２絶縁領域３１ｂの横に位置する。第２半導体領域１２の横に、ソース電極６１が設けられる。この例では、ソース電極６１の一部は、第１部分ｐ１の横に位置する。第３半導体領域１３の横に、ドレイン電極６３が設けられる。この例では、ドレイン電極６３の一部は、第３絶縁領域３１ｃの横に位置する。
この変形例においても、ポリシリコン及びＴｉＮの少なくともいずれかを含む第１部分ｐ１を、ソース電極６１と第１絶縁部３１との間に設けることで、例えば、ソース電極６１から遊離したＮｉが第１絶縁部３１に到達することを抑制できる。ポリシリコン及びＴｉＮの少なくともいずれかを含む第２部分ｐ２を、ソース電極６１と第２絶縁部３２との間に設けることで、例えば、ソース電極６１から遊離したＮｉが第２絶縁部３２に到達することを抑制できる。これにより、Ｎｉがゲート電極６２に到達することを抑制し、ソース電極６１とゲート電極６２との間のリーク電流の増大を抑制できる。例えば、デバイスの信頼性を向上できる。
実施形態によれば、特性を向上できる半導体装置を提供することができる。
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、半導体部、絶縁部、電極、及び導電部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０Ｌ…半導体層、 １０ｓ…半導体部、 １１〜１５…第１〜第５半導体領域、 １１ａ〜１１ｅ…第１〜第５部分領域、 ３１〜３５…第１〜第５絶縁部、 ３１ａ〜３１ｃ…第１〜第３絶縁領域、 ５０、５０Ａ…第１構造体、 ５２、５２Ａ…第２構造体、 ６１、６１Ａ…ソース電極、 ６２…ゲート電極、 ６３…ドレイン電極、 ７１〜７４…第１〜第４導電部、 ７１ａ〜７１ｅ…第１〜第５導電領域、 １１０、１１１、１２０、１２１…半導体装置、 ｄ１、ｄ２…距離、 ｈ１、ｈ２…長さ、 ｐ１〜ｐ６…第１〜第６部分

Claims (10)

  1. ＳｉＣを含む半導体部であって、第１〜第３半導体領域を含み、
    前記第１半導体領域は、第１導電形であり、第１〜第３部分領域を含み、
    前記第２半導体領域は、前記第１導電形であり、前記第２部分領域から前記第２半導体領域への第１方向は、前記第２部分領域から前記第１部分領域への第２方向と交差し、
    前記第２部分領域は、前記第２方向において、前記第３部分領域と前記第１部分領域との間に設けられ、
    前記第３半導体領域は、第２導電形であり、前記第１方向において、前記第２部分領域と前記第２半導体領域との間に設けられた、前記半導体部と、
    ゲート電極であって、前記第１部分領域から前記ゲート電極への方向は、前記第１方向に沿う、前記ゲート電極と、
    ソース電極であって、前記第２半導体領域と電気的に接続され、前記第３部分領域から前記ソース電極への方向は、前記第１方向に沿う、前記ソース電極と、
    第１構造体であって、前記第１構造体の前記第２方向における位置は、前記ソース電極の前記第２方向における位置と、前記ゲート電極の前記第２方向における位置と、の間である、前記第１構造体と、
    第１絶縁部であって、第１絶縁領域及び第２絶縁領域を含み、
    前記第１絶縁領域は、前記第１方向において、前記第１部分領域と前記ゲート電極との間に設けられ、
    前記第２絶縁領域は、前記第１方向において、前記第２半導体領域と前記第１構造体との間に設けられ、
    前記第２絶縁領域から前記第１絶縁領域への方向は、前記第２方向に沿う、前記第１絶縁部と、
    を備え、
    前記第１構造体は、ポリシリコン及びＴｉＮの少なくともいずれかを含む、半導体装置。
  2. 前記ソース電極と電気的に接続された第１導電部をさらに備え、
    前記第１導電部は、第１導電領域を含み、
    前記ソース電極から前記第１導電領域への方向は、前記第１方向に沿う、請求項１記載の半導体装置。
  3. 前記第１導電部は、第２導電領域をさらに含み、
    前記第２導電領域は、前記第２方向において、前記第１構造体と前記ゲート電極との間に位置する、請求項２記載の半導体装置。
  4. 第２絶縁部をさらに備え、
    前記第２絶縁部は、前記第１構造体と前記第１導電部との間、及び、前記ゲート電極と前記第１導電部との間に設けられた、請求項２または３に記載の半導体装置。
  5. 第２導電部をさらに備え、
    前記第２導電部は、前記第２絶縁部と前記第１導電部との間に設けられた、請求項４記載の半導体装置。
  6. 第３絶縁部をさらに備え、
    前記ゲート電極は、前記第１方向において、前記第１絶縁領域と前記第３絶縁部との間に位置する、請求項１〜５のいずれか１つに記載の半導体装置。
  7. 第４絶縁部をさらに備え、
    前記第１構造体は、前記第１方向において、前記第２絶縁領域と前記第４絶縁部との間に位置する、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１構造体は、前記第２絶縁領域と接する、請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第２半導体領域は、前記第２方向において、前記ソース電極と前記第１部分領域との間に位置し、
    前記第３半導体領域は、前記第２方向において、前記ソース電極と前記第１部分領域との間に位置する、請求項１〜８のいずれか１つに記載の半導体装置。
  10. ＳｉＣを含む半導体部であって、第１半導体領域及び第２半導体領域を含む、前記半導体部と、
    ゲート電極であって、前記第１半導体領域から前記ゲート電極への第１方向は、前記第２半導体領域から前記第１半導体領域への第２方向と交差した、前記ゲート電極と、
    前記第２半導体領域と電気的に接続されたソース電極と、
    第１構造体であって、前記第１構造体の前記第２方向における位置は、前記ソース電極の前記第２方向における位置と、前記ゲート電極の前記第２方向における位置と、の間である、前記第１構造体と、
    第１絶縁部であって、第１絶縁領域及び第２絶縁領域を含み、
    前記第１絶縁領域は、前記第１方向において、前記第１半導体領域と前記ゲート電極との間に設けられ、
    前記第２絶縁領域は、前記第１方向において、前記第２半導体領域と前記第１構造体との間に設けられ、
    前記第２絶縁領域から前記第１絶縁領域への方向は、前記第２方向に沿う、前記第１絶縁部と、
    を備え、
    前記第１構造体は、ポリシリコン及びＴｉＮの少なくともいずれかを含む、半導体装置。
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US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6347442B2 (ja) * 2014-08-19 2018-06-27 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
WO2016132987A1 (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置

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