WO2014156791A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

　ＳｉＣ基板（１）のおもて面上にｎ-エピタキシャル層（２）を堆積してなるエピタキシャル基板のおもて面側に、ｐベース領域（３）、ｐエピタキシャル層（４）、ｎ++ソース領域（５）、ｐ+コンタクト領域（６）、ｎ打ち返し領域（７）、ゲート絶縁膜（８）およびゲート電極（９）からなるＭＯＳゲート構造と、おもて面電極（１３）とが設けられている。おもて面電極（１３）の表面上には、おもて面電極（１３）の表面の１０％以上の領域、好ましくは６０％以上９０％以下の領域に、第１金属膜（２１）が設けられている。このようなＳｉＣ－ＭＯＳＦＥＴは、裏面電極（１５）の形成後、おもて面電極（１３）の表面に第１金属膜（２１）を形成し、Ｎ2雰囲気のアニールを行うことで作製される。このようにすることで、ＳｉＣ半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、炭化珪素（ＳｉＣ）半導体を用いた半導体装置として、絶縁ゲート型電界効果トランジスタ（以下、ＳｉＣ－ＭＯＳＦＥＴとする）が公知である。ＳｉＣ－ＭＯＳＦＥＴのおもて面素子構造は、ＳｉＣ基板のおもて面側に、ゲート絶縁膜として二酸化珪素（ＳｉＯ2）膜を形成したＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造と、層間絶縁膜であるＰＳＧ（Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）と、おもて面電極であるアルミニウム（Ａｌ）電極とを備えた構造が代表的である。
　従来のＳｉＣ－ＭＯＳＦＥＴの構成について、図１６を参照しながら説明する。図１６は、従来のＳｉＣ－ＭＯＳＦＥＴの構成を示す断面図である。図１６に示すように、従来のＳｉＣ－ＭＯＳＦＥＴは、ＳｉＣ基板１０１のおもて面上にｎ-エピタキシャル層１０２を堆積してなるエピタキシャル基板のおもて面側に、ｐベース領域１０３、ｎ++ソース領域１０５、ｐ+コンタクト領域１０６、ゲート酸化膜１０８およびゲート電極１０９からなるＭＯＳゲート構造と、層間絶縁膜１１０と、アルミニウム－シリコン（Ａｌ－Ｓｉ）電極１１３と、を備える。
　層間絶縁膜１１０は、ｎ++ソース領域１０５およびｐ+コンタクト領域１０６を選択的に露出するソースコンタクトホールを有する。Ａｌ－Ｓｉ電極１１３は、活性領域における基板おもて面を覆うように設けられ、層間絶縁膜１１０のソースコンタクトホールに露出されたｎ++ソース領域１０５およびｐ+コンタクト領域１０６に電気的に接続される。また、Ａｌ－Ｓｉ電極１１３は、層間絶縁膜１１０によってゲート電極１０９と電気的に絶縁されている。符号１０４はｐエピタキシャル層であり、符号１０７はｎ打ち返し領域である。また、符号１１１は窒化チタン（ＴｉＮ）膜であり、符号１１２はニッケル（Ｎｉ）膜である。
　エピタキシャル基板の裏面、すなわちＳｉＣ基板１０１の裏面には、コンタクト金属膜１１４および裏面電極１１５が順に積層されている。このようなＳｉＣ－ＭＯＳＦＥＴは、パッケージに実装され、おもて面電極であるＡｌ－Ｓｉ電極１１３にアルミニウムからなるボンディングワイヤ（不図示）が超音波振動によって外部接続用端子に電気的に接続される。Ａｌ－Ｓｉ電極１１３のボンディングワイヤが接合される部分の表面上に金属膜を成膜することで、Ａｌ－Ｓｉ電極１１３に代えて銅（Ｃｕ）を母材としたリードフレーム等とはんだとを密着させる技術が公知である。
　おもて面電極の表面に金属膜を成膜する方法として、被めっき材を、金イオンを除去した無電解金めっき液に接触させる工程と、金イオンを含む無電解金めっき液に接触させる工程とを連続して行う方法が提案されている（例えば、下記特許文献１参照。）。また、別の方法として、基板素体の表面に形成された導電部にめっき処理を施し、Ｎｉを主成分とするＮｉ被膜および金（Ａｕ）を主成分とするＡｕ被膜を順次形成し、その後、Ａｕ被膜の表面に付着しているＮｉ化合物を除去する後処理を行なう方法が提案されている（例えば、下記特許文献２参照。）。
　また、別の方法として、金属膜上にＮｉ－Ｐ（リン）からなる第１の金属被膜をめっき形成し、その後、第１の金属被膜上にＡｕを主成分とする第２の金属被膜をめっき形成するめっき方法において、第１の金属被膜中のＰ含有率が３重量％以上６重量％以下となるような第１のＮｉめっき液を作製するとともに、第１の金属被膜中のＰ含有率が６重量％を超え９重量％以下となるような第２のＮｉめっき液を作製し、第１のＮｉめっき液を使用して金属膜の表面に第１層の第１の金属被膜を形成し、次いで第２のめっき液を使用して第２層の第１の金属被膜を形成する方法が提案されている（例えば、下記特許文献３参照。）。
特開２０００－２２３４４２号公報 特開２００４－１０７７３４号公報 特開２００６－１３１９４９号公報
　しかしながら、従来のＳｉＣ－ＭＯＳＦＥＴでは、ゲート電極にマイナス電圧が印加された場合に、ゲートしきい値電圧Ｖｔｈが所望の設定値から大きく低下するという問題がある。ゲート電極にマイナス電圧が印加された場合とは、例えば、確実にオフするためにゲート電位をソース電位に対してマイナスにする場合などである。発明者らの鋭意研究により、例えばバイアス温度（Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ、以下、ＢＴ温度とする）を２００℃とし、ゲート電極への印加電圧を－２０Ｖとし、処理時間を１０分間としたバイアス温度ストレス試験（以下、ＢＴ試験とする）により、ゲートしきい値電圧Ｖｔｈがマイナス電圧印加前（ＢＴ試験前）よりも８Ｖ程度低くなることが確認されている。ゲートしきい値電圧Ｖｔｈが低下した場合、ゲート電極にプラス電圧が印加されていないときにソース・ドレイン間が導通状態（以下、ノーマリオンとする）になるなど、通常のＭＯＳＦＥＴとして動作しなくなる。このため、シリコン（Ｓｉ）半導体を用いた通常の半導体装置等で要求される信頼性が得られないという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、炭化珪素半導体を用いた半導体装置において、ゲートしきい値電圧の低下を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面にゲート絶縁膜およびゲート電極からなる絶縁ゲート構造を形成する第１工程を行う。次に、前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極を形成する第２工程を行う。次に、前記おもて面電極の表面に、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜を形成する第３工程を行う。前記第３工程後、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第４工程を行う。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程後、前記第３工程前に、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第５工程をさらに含むことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程のアニール温度は、前記第４工程のアニール温度よりも高いことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程のアニール温度は、３５０℃以上であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程のアニール温度は、１５０℃以上４５０℃以下であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程のアニール温度は、３００℃以上４２０℃以下であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記おもて面電極の表面の６０％以上９０％以下の範囲を覆う前記金属膜または前記金属積層膜を形成することを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。炭化珪素基板のおもて面に、ゲート絶縁膜およびゲート電極からなる絶縁ゲート構造が設けられている。前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁されたおもて面電極が設けられている。前記おもて面電極は、アルミニウムまたはアルミニウム合金からなる。前記おもて面電極の表面には、前記おもて面電極の表面の６０％以上の範囲を覆うように、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜が設けられている。
　また、この発明にかかる半導体装置は、上述した発明において、前記おもて面電極の表面の９０％以下の範囲は、前記金属膜または前記金属積層膜によって覆われていることを特徴とする。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、おもて面電極の表面に金属膜を形成し、窒素雰囲気などのアニールを行うことにより、ゲート電極へのマイナス電圧印加によってゲートしきい値電圧が低下することを抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施例１にかかる半導体装置のゲートしきい値電圧について示す特性図である。 実施例２にかかる半導体装置の第１金属膜の膜厚とゲートしきい値電圧低下量との関係を示す特性図である。 実施例３の無電解ＮｉＰめっき処理条件を示す図表である。 実施例３にかかる半導体装置の第１金属膜におけるめっき前処理とゲートしきい値電圧低下量との関係を示す特性図である。 実施例４の無電解Ｃｕめっき処理条件を示す図表である。 実施例４にかかる半導体装置の第１金属膜の構成材料とゲートしきい値電圧との関係を示す特性図である。 実施例５，９にかかる半導体装置の第１金属膜の面積比率とゲートしきい値電圧低下量との関係を示す特性図である。 実施例５にかかる半導体装置の第１金属膜の配置を示す平面図である。 実施例６にかかる半導体装置のアニールの雰囲気とゲートしきい値電圧低下量との関係を示す特性図である。 実施例７－１にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。 実施例７－２にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。 実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施例８にかかる半導体装置のゲートしきい値電圧低下量について示す特性図である。 従来のＳｉＣ－ＭＯＳＦＥＴの構成を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、ｎドレイン領域となるＳｉＣ基板１のおもて面上にｎ-ドリフト層となるｎ-エピタキシャル層２を堆積してなるエピタキシャル基板を用いて作製（製造）されたＳｉＣ－ＭＯＳＦＥＴである。エピタキシャル基板のおもて面側（ｎ-エピタキシャル層２側）の表面層には、ｐベース領域３が選択的に設けられている。また、エピタキシャル基板のおもて面上には、ｎ-エピタキシャル層２の、隣り合うｐベース領域３に挟まれた部分からｐベース領域３にわたってｐエピタキシャル層４が堆積されている。
　ｐエピタキシャル層４の内部には、ｎ++ソース領域５、ｐ+コンタクト領域６およびｎ打ち返し領域７がそれぞれ選択的に設けられている。ｎ++ソース領域５およびｐ+コンタクト領域６は、ｐエピタキシャル層４のｐベース領域３に対向する部分に配置され、深さ方向にｐエピタキシャル層４を貫通し、ｐベース領域３に達する。ｎ打ち返し領域７は、ｐエピタキシャル層４のｐベース領域３に対向していない部分に配置され、深さ方向にｐエピタキシャル層４を貫通し、隣り合うｐベース領域３に挟まれた部分におけるｎ-エピタキシャル層２に達する。また、ｎ打ち返し領域７は、ｎ++ソース領域５のｐ+コンタクト領域６側に対して反対側に、ｎ++ソース領域５と離れて配置されている。
　ｐエピタキシャル層４の、ｎ++ソース領域５とｎ打ち返し領域７とに挟まれた部分の表面からｎ打ち返し領域７の表面上にわたって、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート絶縁膜８は、例えば二酸化珪素（ＳｉＯ2）や亜酸化窒素（Ｎ2Ｏ）からなる。ゲート電極９は、例えばポリシリコン（ｐｏｌｙ－Ｓｉ）からなる。このようにエピタキシャル基板のおもて面側には、ｐベース領域３、ｐエピタキシャル層４、ｎ++ソース領域５、ｐ+コンタクト領域６、ｎ打ち返し領域７、ゲート絶縁膜８およびゲート電極９からなるＭＯＳゲート構造が設けられている。ゲート電極９は、ＰＳＧなどの層間絶縁膜１０で覆われている。層間絶縁膜１０は、ｎ++ソース領域５およびｐ+コンタクト領域６を選択的に露出するソースコンタクトホールを有する。
　層間絶縁膜１０の表面上には、窒化チタン（ＴｉＮ）膜１１が設けられている。ＴｉＮ膜１１の端部は、層間絶縁膜１０のソースコンタクトホールに露出されたｎ++ソース領域５の表面上に延在する。層間絶縁膜１０のソースコンタクトホールに露出されたｎ++ソース領域５およびｐ+コンタクト領域６の表面上には、ニッケル（Ｎｉ）膜１２が設けられている。Ｎｉ膜１２の端部は、ＴｉＮ膜１１の、層間絶縁膜１０を覆っている部分の表面上に延在する。ＴｉＮ膜１１およびＮｉ膜１２の表面上には、活性領域においてエピタキシャル基板のおもて面全面を覆うようにソース電極であるおもて面電極１３が設けられている。活性領域とは、オン状態のときに電流が流れる領域である。
　おもて面電極１３は、層間絶縁膜１０のソースコンタクトホール内に埋め込まれるように設けられており、Ｎｉ膜１２を介してｎ++ソース領域５およびｐ+コンタクト領域６に電気的に接続される。活性領域においてエピタキシャル基板のおもて面には、ゲートパッド（不図示）が選択的に設けられており、おもて面電極１３は、ゲートパッドと離れて、かつ活性領域におけるエピタキシャル基板のおもて面のゲートパッド以外の部分をほぼ覆うように配置される。おもて面電極１３は、例えば、アルミニウム（Ａｌ）、または、シリコンを１％含有するアルミニウム（Ａｌ－１％Ｓｉ）や、銅（Ｃｕ）を０．５％含有するアルミニウム（Ａｌ－０．５％Ｃｕ）などのＡｌ合金からなる。
　おもて面電極１３の表面の１０％以上の領域に、第１金属膜２１が設けられている。すなわち、第１金属膜２１は、おもて面電極１３のＳｉＣ基板側に対して反対側の表面における表面積（以下、単に表面積とする）Ｓ１の１０％以上の領域を覆う。これにより、ゲートしきい値電圧Ｖｔｈが低下することを抑制するとともに、ゲート電極９にプラス電圧が印加されていないときにソース・ドレイン間が導通されない状態（以下、ノーマリオフ）を維持することができる。おもて面電極１３の表面積Ｓ１に対する第１金属膜２１の表面積（すなわちおもて面電極１３との接触面積）Ｓ２の割合（＝Ｓ２／Ｓ１、以下、第１金属膜２１の面積比率とする）が大きいほど、ゲートしきい値電圧Ｖｔｈの低減を抑制する効果が高くなるため、好ましい。
　具体的には、第１金属膜２１の面積比率は、例えば６０％以上９０％以下の範囲内であるのがよい。第１金属膜２１の面積比率を６０％以上とすることで、製品として機能上さしつかえない程度に動作しうる許容範囲内の性能を備えた半導体装置とすることができる。また、第１金属膜２１の面積比率を９０％より大きくした場合、第１金属膜２１がゲートパッドに接触する虞があるが、第１金属膜２１の面積比率を９０％以下とすることで第１金属膜２１がゲートパッドに接触しない。このため、第１金属膜２１を介してゲートパッドとおもて面電極１３とが短絡することを防止することができる。
　また、第１金属膜２１は、電解めっき処理や無電解めっき処理により形成された金属めっき膜であってもよいし、スパッタリング法や蒸着法により形成された金属膜であってもよい。具体的には、第１金属膜２１は、例えば、Ｎｉ膜、Ｎｉ合金（ニッケル－リン（ＮｉＰ）やニッケル－ボロン（ＮｉＢ）など）膜、Ｃｕ膜、パラジウム（Ｐｄ）膜、チタン（Ｔｉ）膜、白金（Ｐｔ）膜、金（Ａｕ）膜または銀（Ａｇ）膜であってもよく、これらの金属膜を２層以上積層してなる金属積層膜であってもよい。
　好ましくは、第１金属膜２１は、Ｎｉ膜、Ｎｉ合金膜、Ｃｕ膜、またはＴｉ膜、もしくはこれらの金属膜を２層以上積層してなる金属積層膜であるのがよい。その理由は、例えば次のとおりである。パッケージへの実装時、第１金属膜２１には例えば銅を母材としたリードフレーム（不図示）などがはんだ付けされる。このとき、溶融したはんだ内に第１金属膜２１が溶け出すこと（はんだ食われ）によって、第１金属膜２１の厚さが薄くなる、または、はんだとおもて面電極１３とが接触し、銅を母材としたリードフレームとの密着力が低下する虞がある。このため、はんだ食われが生じることを考慮して、第１金属膜２１の厚さを例えば２μｍ程度以上と厚くするのが好ましい。このように厚い第１金属膜２１を形成するにあたって、短時間または低コストで第１金属膜２１を形成することができるからである。第１金属膜２１の表面上に、例えば金（Ａｕ）膜などの第２金属膜２２が設けられていてもよい。
　エピタキシャル基板のおもて面のゲートパッドおよび第１金属膜２１（第２金属膜２２を設けた場合は第２金属膜２２）以外の部分、具体的にはゲートパッドと第１金属膜２１との間の領域や耐圧構造部（不図示）は、ポリイミド膜などのパッシベーション膜で保護されている。耐圧構造部は、活性領域を囲むように配置され、活性領域の電界を緩和して耐圧を保持する領域である。エピタキシャル基板の裏面、すなわちＳｉＣ基板１の裏面には、例えばＮｉ膜およびＴｉ膜が順に積層されてなるコンタクト金属膜１４が設けられ、ｎドレイン領域となるＳｉＣ基板１とのオーミックコンタクトが形成されている。コンタクト金属膜１４の表面上には、例えばＴｉ膜、Ｎｉ膜およびＡｕ膜が順に積層されてなる裏面電極１５が設けられている。
　次に、実施の形態１にかかる半導体装置の製造方法について、めっき処理により第１金属膜２１を形成する場合を例に説明する。図２は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。
　まず、ＭＯＳゲート構造や層間絶縁膜１０からコンタクト金属膜１４まで形成されたＳｉＣ－ＭＯＳＦＥＴについて、フォトリソグラフィによりＡｌ層を所定の形状にパターニングすることにより、おもて面電極１３およびゲートパッドを形成する（ステップＳ１３）。次に、エピタキシャル基板のおもて面にポリイミドなどのパッシベーション膜（不図示）を堆積（形成）し（ステップＳ１４）、おもて面電極１３の表面を選択的に露出させるソースパッドコンタクトホールと、ゲートパッドの表面を露出させるゲートパッドコンタクトホールとを形成する。ソースパッドコンタクトホールは、例えば、後の工程で形成される第１金属膜２１の面積比率（おもて面電極１３の表面積Ｓ１に対する第１金属膜２１の表面積Ｓ２の割合＝Ｓ２／Ｓ１）に対応する表面積Ｓ１だけおもて面電極１３を露出させる。次に、パッシベーション膜の強度を向上させるための熱処理（キュア）を例えば３５０℃の温度で１時間行う（ステップＳ１５）。
　次に、コンタクト金属膜１４の表面に、例えば、スパッタリング法や蒸着法によりＴｉ膜、Ｎｉ膜およびＡｕ膜が順に積層されてなる裏面電極１５を形成する（ステップＳ１６）。次に、パッシベーション膜のソースパッドコンタクトホールに露出するおもて面電極１３の表面に、無電解めっき処理により第１金属膜２１として例えばＮｉめっき膜を形成する（ステップＳ１７）。無電解めっき処理によって第１金属膜２１を形成する場合、ステップＳ１６の工程後、ステップＳ１７の工程前に、一般的な方法によりめっき前処理を行い、おもて面電極１３と第１金属膜２１との密着性を向上させてもよい。第１金属膜２１は、無電解めっき処理に限らず、電解めっき処理やスパッタリング法、蒸着法により形成してもよい。パッシベーション膜のソースパッドコンタクトホールは、ステップＳ１７の工程前までに形成されていればよい。
　次に、例えば窒素（Ｎ2）ガス雰囲気、Ｎ2を含む混合ガス雰囲気（例えばＮ2ガス＋アルゴン（Ａｒ）ガスなど）、真空雰囲気またはＡｒガス雰囲気のアニールを行う（ステップＳ１８）。これにより、ゲート電極９にマイナス電圧が印加されたときのゲートしきい値電圧Ｖｔｈの低下を抑制することができる。ステップＳ１８のアニール温度は、第１金属膜２１の組織が変化しない程度に低温であるのがよく、例えば１５０℃以上４５０℃以下であってもよい。好ましくは、ステップＳ１８のアニール温度は、ＢＴ試験条件にもよるが３００℃以上４２０℃以下であるのがよい。ステップＳ１８のアニール時間は、例えば０．５時間以上６時間以下であってもよい。好ましくは、ステップＳ１８のアニール時間は、ＢＴ試験条件にもよるが１時間以上３時間以下であるのがよい。このような範囲内でアニール温度およびアニール時間をそれぞれ設定することにより、ゲートしきい値電圧Ｖｔｈの低下を抑制する効果を高くすることができる。以上の工程によって、図１に示すＳｉＣ－ＭＯＳＦＥＴが完成する。
　また、上記ステップＳ１３～Ｓ１６の工程により形成される構成を備えた一般的なＳｉＣチップに対して、ステップＳ１７，Ｓ１８の工程を行ってもよい。一般的なＳｉＣチップでは、パッシベーション膜のソースパッドコンタクトホールに露出されているおもて面電極１３の露出面積はおもて面電極１３の表面積Ｓ１に対して４６％程度である。このため、第１金属膜２１の所望の面積比率を達成するために、ステップＳ１７の工程よりも前に、ソースパッドコンタクトホールの開口幅を調整して、おもて面電極１３の露出面積を増減させる。具体的には、おもて面電極１３を絶縁膜によって選択的に覆うことによりおもて面電極１３の露出面積を減らしたり、パッシベーション膜をパターニングしてソースパッドコンタクトホールの開口幅を広げることによりおもて面電極１３の露出面積を増やしてもよい。
（実施例１）
　次に、実施例１にかかる半導体装置のゲートしきい値電圧Ｖｔｈについて説明する。図３は、実施例１にかかる半導体装置のゲートしきい値電圧について示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがい、ＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例１とする）。実施例１は、ステップＳ１７の工程において無電解ＮｉＰめっき処理により第１金属膜２１としてＮｉＰめっき膜を形成し、ステップＳ１８の工程においてＮ2雰囲気のアニールを行っている（めっきあり・アニールあり）。第１金属膜２１の面積比率（＝Ｓ２／Ｓ１）を４６％とした。
　比較として、第１金属膜を形成した後にアニールを行っていないＳｉＣ－ＭＯＳＦＥＴを作製した（以下、比較例１とする）。比較例１では、実施の形態１にかかる半導体装置の製造方法のステップＳ１３～Ｓ１７の工程を実施例１と同様に行い、ステップＳ１８の工程を行っていない（めっきあり・アニールなし）。また、第１金属膜を備えないＳｉＣ－ＭＯＳＦＥＴを作製した（以下、比較例２とする）。比較例２では、実施の形態１にかかる半導体装置の製造方法のステップＳ１３～Ｓ１６の工程を実施例１と同様に行い、ステップＳ１７，Ｓ１８の工程を行っていない（めっきなし・アニールなし）。
　これら実施例１および比較例１，２について、バイアス温度ストレス試験（ＢＴ試験）によりゲート電極にマイナス電圧を印加した後、ゲートしきい値電圧Ｖｔｈを測定した。その結果を図３に示す。ＢＴ試験条件は、バイアス温度（以下、ＢＴ温度とする）を２００℃とし、ゲート電極への印加電圧を－２０Ｖとし、処理時間を１０分間とした。ゲートしきい値電圧Ｖｔｈの測定条件は、室温にてドレイン電流Ｉｄおよびドレイン－ソース間電圧Ｖｄｓをそれぞれ２５ｍＡおよび１０Ｖとした。図３には、実施例１および比較例１の第１金属膜形成前（すなわち比較例２の状態、以下、初期とする）と、実施例１および比較例１の第１金属膜形成後（以下、めっき後とする）と、実施例１のアニール後と、実施例１および比較例１，２のゲート電極へのマイナス電圧印加後（ＢＴ試験後）と、における各ゲートしきい値電圧Ｖｔｈを示す。
　図３に示す結果より、比較例１，２では、ゲート電極へのマイナス電圧印加後にゲートしきい値電圧Ｖｔｈが大きく低下して－４Ｖ以下となり、ノーマリオンとなってしまうことが確認された。一方、実施例１においては、比較例１，２よりもゲート電極へのマイナス電圧印加後におけるゲートしきい値電圧Ｖｔｈの低下が小さく、ノーマリオフの状態が維持されることが確認された。これにより、実施例１のようにステップＳ１７，Ｓ１８の工程を行うことにより、マイナス電圧印加後におけるゲートしきい値電圧Ｖｔｈの低下を抑制することができることが確認された。また、図示省略するが、発明者らによって、従来のＳｉＣ－ＭＯＳＦＥＴに対してステップＳ１７，Ｓ１８の工程を行った場合にも同様の効果が得られることも確認されている。
（実施例２）
　次に、第１金属膜２１の膜厚とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図４は、実施例２にかかる半導体装置の第１金属膜の膜厚とゲートしきい値電圧低下量との関係を示す特性図である。上述した実施の形態１にかかる半導体装置の製造方法にしたがい、第１金属膜２１の膜厚の異なる複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例２とする）。具体的には、実施例２として、第１金属膜２１の膜厚がそれぞれ１μｍ、４．５μｍおよび１０μｍの３つの試料を用意した。実施例２の第１金属膜２１の膜厚以外の構成は、実施例１と同様である。
　これらの実施例２について、ＢＴ試験前（ゲート電極へのマイナス電圧印加前）のゲートしきい値電圧ＶｔｈとＢＴ試験後（ゲート電極へのマイナス電圧印加後）のゲートしきい値電圧Ｖｔｈとの差分（以下、ゲートしきい値電圧低下量とする）ΔＶｔｈを算出した。その結果を図４に示す。ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図４には、比較として上記比較例２（めっきなし・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈを示す。
　図４に示す結果より、実施例２のゲートしきい値電圧低下量ΔＶｔｈは、第１金属膜２１の膜厚によらずほぼ等しく、かつ比較例２のゲートしきい値電圧低下量ΔＶｔｈよりも小さいことが確認された。したがって、本発明にかかる半導体装置のゲートしきい値電圧Ｖｔｈの変動（低下）は、第１金属膜２１の膜厚に依存しないことが確認された。
（実施例３）
　次に、めっき前処理とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図５は、実施例３の無電解ＮｉＰめっき処理条件を示す図表である。図６は、実施例３にかかる半導体装置の第１金属膜におけるめっき前処理とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがい、めっき前処理工程の一部の工程を省略した複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例３とする）。具体的には、実施例３として、めっき前処理を異なるタイミングで終了した後、ステップＳ１７の工程を行わずにステップＳ１８を行った３つの試料を用意した。　　　
　めっき前処理を終了するタイミングについて、めっき前処理を含む無電解ＮｉＰめっき処理工程を説明しながら具体的に説明する。まず、実施例１と同様にステップＳ１３～Ｓ１６までの工程を行った。次に、５０℃の温度で５分間の脱脂処理を行い、おもて面電極１３の表面に付着している油脂性の汚れや異物を除去して清浄した。次に、酸溶液を用いて室温（ＲＴ：例えば２０℃）にて２．５分間のエッチング処理を行い、おもて面電極１３の表面の自然酸化膜を除去した。１つ目の試料は、この段階（図５に矢印Ａで示し、図６にエッチング後（Ａ）と示す）でめっき前処理を終了し、その後ステップＳ１８のアニールを行うことによりすべての処理を終了した。
　次に、硝酸（ＨＮＯ3）溶液を用いて室温にて４０秒間の酸洗浄（デスマット処理）を行い、エッチング処理によって生じた付着物（スマット）を除去した。２つ目の試料は、この段階（図５に矢印Ｂで示し、図６に酸洗浄後（Ｂ）と示す）でめっき前処理を終了し、その後ステップＳ１８のアニールを行うことによりすべての処理を終了した。次に、室温にて４０秒間のジンケートを行い、おもて面電極１３の表面のＡｌを亜鉛（Ｚｎ）に置換し、おもて面電極１３の表面に所望の結晶粒径を有するＺｎ膜を生成した。３つ目の試料は、この段階（図５に矢印Ｃで示し、図６にジンケート後（Ｃ）と示す）までのめっき前処理をすべて行い、その後ステップＳ１８のアニールを行うことによりすべての処理を終了した。
　次に、８０℃の温度で２７分間の無電解ＮｉＰめっき処理を行い（ステップＳ１７）、Ｚｎ膜をＮｉに置換し、おもて面電極１３の表面にＮｉを継続的に析出させることにより、第１金属膜２１としてＮｉＰめっき膜を形成した。次に、置換Ａｕめっき処理により、第１金属膜２１の表面に第２金属膜２２を形成した。比較として、この段階（図５に矢印Ｄで示し、図６にめっき後（Ｄ）と示す）までのすべての処理を行い、その後ステップＳ１８のアニールを行って処理を終了した４つ目の試料を作製した。そして、これら４つの試料について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図６に示す。ステップＳ１８の工程の条件、ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図６には、上記比較例２（めっきなし・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈを示す。
　図６に示す結果より、めっき後（Ｄ）の試料は、実施例１と同程度に、ゲートしきい値電圧Ｖｔｈの低下を抑制する効果が得られることが確認された。一方、エッチング後（Ａ）、酸洗浄後（Ｂ）およびジンケート後（Ｃ）の試料のゲートしきい値電圧低下量ΔＶｔｈは、比較例２のゲートしきい値電圧低下量ΔＶｔｈと同程度に大きく、めっき後（Ｄ）の試料と同程度の効果が得られないことが確認された。これにより、本発明にかかる半導体装置のゲートしきい値電圧Ｖｔｈの変動は、めっき前処理に依存しないことが確認された。
（実施例４）
　次に、第１金属膜２１の構成材料とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図７は、実施例４の無電解Ｃｕめっき処理条件を示す図表である。図８は、実施例４にかかる半導体装置の第１金属膜の構成材料とゲートしきい値電圧との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがい、第１金属膜２１としてＣｕめっき膜を形成したＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例４とする）。
　具体的には、まず、実施例１と同様にステップＳ１３～Ｓ１６までの工程を行った。次に、実施例３と同様に、めっき前処理として清浄、エッチング、酸洗浄およびジンケート（以下、第１ジンケートとする）を行った。このときのエッチング条件を５０℃の温度で５０秒間とし、酸洗浄条件を２１℃の温度で３０秒間とした。さらに、再度、硝酸溶液を用いて２１℃の温度で６０秒間の酸洗浄を行い、おもて面電極１３の表面に形成されたＺｎ膜を除去した。次に、２１℃の温度で４５秒間の第２ジンケートを行い、再度おもて面電極１３の表面にＺｎ膜を生成した。
　次に、６０℃の温度で６０分間の無電解Ｃｕめっき処理を行い（ステップＳ１７）、Ｚｎ膜をＣｕに置換し、おもて面電極１３の表面にＣｕを継続的に析出させることにより、第１金属膜２１としてＣｕめっき膜を形成した。その後、ステップＳ１８のアニールを行うことにより実施例４を作製した。そして、この実施例４について、ＢＴ試験前後（ゲート電極へのマイナス電圧印加前後）のゲートしきい値電圧Ｖｔｈを測定した。その結果を図８に示す。ステップＳ１８の工程の条件、ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図８には、比較として、第１金属膜２１としてＮｉＰめっき膜を形成しためっき後（Ｄ）の実施例３のＢＴ試験前後のゲートしきい値電圧Ｖｔｈと、上記比較例２（めっきなし・アニールなし）のＢＴ試験前後のゲートしきい値電圧Ｖｔｈとを示す。
　図８に示す結果より、実施例４は、比較例２よりもゲートしきい値電圧低下量ΔＶｔｈが小さく、実施例３と同様にゲートしきい値電圧Ｖｔｈの低下を抑制する効果が得られることが確認された。これにより、本発明にかかる半導体装置のゲートしきい値電圧Ｖｔｈの変動は、第１金属膜２１の構成材料に依存しないことが確認された。
（実施例５）
　次に、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図９は、実施例５，９にかかる半導体装置の第１金属膜の面積比率とゲートしきい値電圧低下量との関係を示す特性図である。図１０は、実施例５にかかる半導体装置の第１金属膜の配置を示す平面図である。実施の形態１にかかる半導体装置の製造方法にしたがい、第１金属膜２１の面積比率を１０％以上とした複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例５とする）。具体的には、実施例５として、第１金属膜２１の面積比率を１０％、２０％、３０％、４６％、７４％および９０％とした各試料を用意した。
　これらの試料の作製方法について具体的に説明する。上記ステップＳ１３～Ｓ１６の工程により形成される構成を備えた複数のＳｉＣチップを用意した。図１０（ｂ）に示すように、このＳｉＣチップにおいて、パッシベーション膜２３のソースパッドコンタクトホール２３ａに露出されるおもて面電極１３の露出面積はおもて面電極１３の表面積Ｓ１に対して４６％である。符号２４はゲートパッド、符号３１は活性領域であり、符号３２は耐圧構造部である。このため、各ＳｉＣチップにおいて、第１金属膜２１の上記の面積比率を得るためにソースパッドコンタクトホール２３ａの開口幅をそれぞれ変更した。
　具体的には、例えば、図１０（ａ）に示すように、第１金属膜２１の面積比率が４６％未満、例えば２０％である場合、ソースパッドコンタクトホール２３ａに露出されたおもて面電極１３を絶縁膜２５で選択的に覆うことにより、おもて面電極１３の露出面積を狭くした。また、図１０（ｃ），１０（ｄ）に示すように、第１金属膜２１の面積比率が４６％より大きく、例えば７４％や９０％である場合、パッシベーション膜２３をパターニングしてソースパッドコンタクトホール２３ａの開口幅を広げた。このように作製した実施例５について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図９に示す。ステップＳ１７，Ｓ１８の工程の条件、ＢＴ試験条件およびゲートしきい値電圧Ｖｔｈ測定条件は実施例１と同様である。図９には、比較として、上記比較例２（めっきなし・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈを第１金属膜２１の面積比率０％として示す。
　図９に示す結果より、実施例５のゲートしきい値電圧低下量ΔＶｔｈは、比較例２のゲートしきい値電圧低下量ΔＶｔｈよりも小さく、かつ第１金属膜２１の面積比率を大きくするほどゲートしきい値電圧低下量ΔＶｔｈを小さくすることができることが確認された。例えば、実施例５において、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係は、第１金属膜２１の面積比率をｘとし、ゲートしきい値電圧低下量ΔＶｔｈをｙとしたときに、下記（１）であらわされる（図９において符号４１で示す曲線）。
　ｙ＝１．２５・ｌｎ（ｘ）－０．１０７　・・・（１）
（実施例６）
　次に、ステップＳ１８のアニールの雰囲気とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図１１は、実施例６にかかる半導体装置のアニールの雰囲気とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがって、ステップＳ１８のアニールの雰囲気を種々変更して複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例６とする）。具体的には、実施例６として、Ｎ2ガス雰囲気、真空雰囲気およびＡｒ雰囲気においてステップＳ１８のアニールを行った３つの試料を用意した。
　Ｎ2ガス雰囲気においてアニールを行った試料の構成は実施例１と同様である。真空雰囲気またはＡｒ雰囲気においてアニールを行った試料の、ステップＳ１８のアニールにおける雰囲気以外の構成は、実施例１と同様である。そして、これらの試料について、それぞれゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図１１に示す。図１１には、比較として、ステップＳ１８のアニールの雰囲気を水素（Ｈ2）雰囲気とした試料（以下、比較例３とする）のゲートしきい値電圧低下量ΔＶｔｈと、上記比較例１（めっきあり・アニールなし）のゲートしきい値電圧低下量ΔＶｔｈとを示す。
　図１１に示す結果より、比較例３のゲートしきい値電圧低下量ΔＶｔｈは、比較例１のゲートしきい値電圧低下量ΔＶｔｈと同程度に大きいことが確認された。これにより、Ｈ2雰囲気ではゲートしきい値電圧Ｖｔｈの低下を抑制する効果を得られないことが確認された。それに対して、実施例６のゲートしきい値電圧低下量ΔＶｔｈは、比較例１のゲートしきい値電圧低下量ΔＶｔｈよりも小さいことが確認された。これにより、Ｎ2ガス雰囲気、真空雰囲気およびＡｒ雰囲気においては、ゲートしきい値電圧Ｖｔｈの低下を抑制させる効果を得られることが確認された。
　また、Ｎ2ガス雰囲気においてアニールを行った試料は、ゲートしきい値電圧低下量ΔＶｔｈが最も小さいことがわかった。したがって、Ｎ2ガス雰囲気や、Ｎ2を含む混合ガス雰囲気においてステップＳ１８のアニールを行うのが好ましい。また、真空雰囲気またはＡｒガス雰囲気においてアニールを行った試料は、Ｎ2ガス雰囲気においてアニールを行った試料よりもゲートしきい値電圧低下量ΔＶｔｈが大きいが、真空雰囲気を用いることにより炉内の不純物を低減させることができ、Ａｒガス雰囲気においてアニールを行うより生産性を向上させることができるため、真空雰囲気やＡｒガス雰囲気においてステップＳ１８のアニールを行ってもよい。
（実施例７）
　次に、ステップＳ１８のアニール温度およびアニール時間とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。図１２は、実施例７－１にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。図１３は、実施例７－２にかかる半導体装置のアニール温度およびアニール時間とゲートしきい値電圧低下量との関係を示す特性図である。実施の形態１にかかる半導体装置の製造方法にしたがって、ステップＳ１８のアニール温度およびアニール時間を種々変更して複数のＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例７とする）。
　具体的には、実施例７－１として、ステップＳ１８のアニール温度を２８０℃以上４５０℃以下の範囲内とし、アニール時間を０．５時間以上６時間以内とした複数の試料を用意し、ゲートしきい値電圧低下量ΔＶｔｈを算出した。実施例７－１のＢＴ試験条件は実施例１と同様である。その結果を図１２に示す。また、実施例７－２として、ステップＳ１８のアニール温度を２８０℃以上３３０℃以下の範囲内とし、アニール時間を０．５時間以上６時間以下の範囲内とした複数の試料を用意し、ゲートしきい値電圧低下量ΔＶｔｈを算出した。実施例７－２のＢＴ試験条件はＢＴ温度を１５０℃とし、ゲート電極への印加電圧を－１０Ｖとし、処理時間を１０分間とした。その結果を図１３に示す。
　図１２，１３の空欄部分においては、同図内の他のアニール温度とアニール時間との組み合わせにおけるゲートしきい値電圧低下量ΔＶｔｈに基づいて、当該他の組み合わせと同程度のゲートしきい値電圧低下量ΔＶｔｈが得られることが明らかであるため、ゲートしきい値電圧低下量ΔＶｔｈを算出していない。実施例７－１，７－２のステップＳ１８のアニール温度およびアニール時間以外の構成は実施例１と同様である。
　図１２，１３に示す結果より、アニール温度を１５０℃以上４５０℃以下の範囲内とし、アニール時間を０．５時間以上６時間以下とすることにより、従来よりもゲートしきい値電圧Ｖｔｈの低下を抑制することができることが確認された。好ましくは、図１２に示す結果において、ゲートしきい値電圧低下量ΔＶｔｈが例えばノーマリオンとなる電圧値である－４Ｖより小さいのがよい。また、図１３に示す結果において、ゲートしきい値電圧低下量ΔＶｔｈが例えば－０．０３Ｖより小さいのがよい。すなわち、図１２，１３に太枠で囲むように、アニール温度を３００℃以上４２０℃以下の範囲内とし、アニール時間を１時間以上３時間以下の範囲内とするのが好ましい。これにより、ノーマリオフを維持可能な程度にゲートしきい値電圧低下量ΔＶｔｈを抑えることができる。
　以上、説明したように、実施の形態１によれば、ＳｉＣ基板にＭＯＳＦＥＴの素子構造を形成した後、おもて面電極の表面に第１金属膜を形成し、さらにＮ2雰囲気などのアニールを行うことにより、ゲート電極へのマイナス電圧印加によってゲートしきい値電圧が低下することを抑制することができる。これにより、ゲートしきい値電圧を所望の設定値に近い状態で維持することができるため、半導体装置の信頼性を向上させることができる。また、実施の形態１によれば、第１金属膜の面積比率を大きくするほど、ゲートしきい値電圧の低下を抑制する効果を高くすることができる。
　また、実施の形態１によれば、ＳｉＣ基板にＭＯＳＦＥＴの素子構造を形成した後に、おもて面電極の表面に第１金属膜を形成することによりゲートしきい値電圧の低下を抑制することができるため、例えばＭＯＳＦＥＴの素子構造が形成されたＳｉＣチップ（ＳｉＣ基板）を入手した場合においても、本発明を適用することによりゲートしきい値電圧の低下を抑制する効果が得られる。
　また、実施の形態１によれば、ソースパッドコンタクトホールの開口幅を広げたり、おもて面電極の表面を絶縁膜で覆うことによっておもて面電極の露出面積を増減させて、第１金属膜の面積比率を調整することができる。このため、例えばＭＯＳＦＥＴの素子構造が形成されたＳｉＣチップを入手した場合においても、第１金属膜を容易に所望の面積比率にすることができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１４は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、おもて面電極１３を形成した（ステップＳ１３）後、パッシベーション膜を形成する（ステップＳ１４）前に、第１アニール（ステップＳ１９）を行う点である。第１アニールのアニール温度は、ステップＳ１８のアニール（以下、第２アニールとする）のアニール温度よりも高く、例えば３５０℃以上であってもよい。第１アニールのアニール温度以外の条件は、第２アニールと同様であってもよい。
（実施例８）
　次に、実施例８にかかる半導体装置のゲートしきい値電圧低下量ΔＶｔｈについて説明する。図１５は、実施例８にかかる半導体装置のゲートしきい値電圧低下量について示す特性図である。実施の形態２にかかる半導体装置の製造方法にしたがい、ＳｉＣ－ＭＯＳＦＥＴを作製した（以下、実施例８とする）。実施例８は、ステップＳ１９の第１アニールを行う以外は実施例１と同様である。すなわち、実施例８においては、おもて面電極１３の形成後に第１アニールを行い、かつ第１金属膜２１の形成後に第２アニールを行っている。
　この実施例８について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図１５に示す。図１５には、第２アニールのみを行った実施例１のゲートしきい値電圧低下量ΔＶｔｈも示す。図１５に示す結果より、第１アニールと第２アニールとを両方行うことで、さらにゲート電極へのマイナス電圧印加後におけるゲートしきい値電圧低下量ΔＶｔｈをさらに小さくすることができることが確認された。
（実施例９）
　次に、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係について説明する。実施の形態２にかかる半導体装置の製造方法にしたがい、第１金属膜２１の面積比率を４６％以上とした複数の実施例９－１，９－２を作製した。具体的には、実施例９－１，９－２として、第１金属膜２１の面積比率を４６％、７４％および９０％とした各試料を用意した。第１アニールは、３５０℃の温度で１時間とした。第２アニールは、３００℃の温度で３時間とした。第１金属膜２１の面積比率の調整方法は実施例５と同様である。
　そして、この実施例９－１，９－２について、ゲートしきい値電圧低下量ΔＶｔｈを算出した。その結果を図９に示す。実施例９－１のＢＴ試験条件は、ＢＴ温度を２００℃とし、ゲート電極への印加電圧を－２０Ｖとした。実施例９－２のＢＴ試験条件は、ＢＴ温度を１７５℃とし、ゲート電極への印加電圧を－１０Ｖとした。ゲートしきい値電圧Ｖｔｈの測定条件は実施例１と同様である。
　図９に示す結果より、実施例９－１，９－２においても、実施例５と同様に、第１金属膜２１の面積比率を大きくするほどゲートしきい値電圧低下量ΔＶｔｈを小さくすることができることが確認された。例えば、実施例９－１において、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係は、第１金属膜２１の面積比率をｘとし、ゲートしきい値電圧低下量ΔＶｔｈをｙとしたときに、下記（２）であらわされる（図９において符号４２で示す曲線）。
　ｙ＝１．９５６・ｌｎ（ｘ）＋０．０９７３　・・・（２）
　また、実施例９－２において、第１金属膜２１の面積比率とゲートしきい値電圧低下量ΔＶｔｈとの関係は、第１金属膜２１の面積比率をｘとし、ゲートしきい値電圧低下量ΔＶｔｈをｙとしたときに、下記（３）であらわされる（図９において符号４３で示す曲線）。
　ｙ＝０．８００７・ｌｎ（ｘ）＋０．０６３４　・・・（３）
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ｎドレイン領域となるＳｉＣ基板を用いてＭＯＳＦＥＴが構成されているが、ｎ-ドリフト層となるＳｉＣ基板を用いてＭＯＳＦＥＴが構成されていてもよい。また、上述した実施の形態では、ＳｉＣ－ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、例えばＩＧＢＴなどのＭＯＳゲート構造を有するＭＯＳ型半導体装置に適用可能である。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、ＳｉＣ半導体を用いたＭＯＳ型半導体装置に有用である。
　１　ＳｉＣ基板
　２　ｎ-エピタキシャル層
　３　ｐベース領域
　４　ｐエピタキシャル層
　５　ｎ++ソース領域
　６　ｐ+コンタクト領域
　７　ｎ打ち返し領域
　８　ゲート絶縁膜
　９　ゲート電極
　１０　層間絶縁膜
　１１　ＴｉＮ膜
　１２　Ｎｉ膜
　１３　おもて面電極
　１４　コンタクト金属膜
　１５　裏面電極
　２１　第１金属膜
　２２　第２金属膜
　２３　パッシベーション膜
　２３ａ　ソースパッドコンタクトホール
　２５　絶縁膜
　Ｓ１　おもて面電極の表面積
　Ｓ２　第１金属膜の表面積

Claims (9)

  1. 　炭化珪素基板のおもて面にゲート絶縁膜およびゲート電極からなる絶縁ゲート構造を形成する第１工程と、
    　前記炭化珪素基板のおもて面に、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極を形成する第２工程と、
    　前記おもて面電極の表面に、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜を形成する第３工程と、
    　前記第３工程後、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第４工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　前記第２工程後、前記第３工程前に、窒素ガス雰囲気、窒素を含む混合ガス雰囲気、真空雰囲気またはアルゴンガス雰囲気のアニールを行う第５工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第５工程のアニール温度は、前記第４工程のアニール温度よりも高いことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第５工程のアニール温度は、３５０℃以上であることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 　前記第４工程のアニール温度は、１５０℃以上４５０℃以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第４工程のアニール温度は、３００℃以上４２０℃以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記第３工程では、前記おもて面電極の表面の６０％以上９０％以下の範囲を覆う前記金属膜または前記金属積層膜を形成することを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。
  8. 　炭化珪素基板のおもて面に設けられたゲート絶縁膜およびゲート電極からなる絶縁ゲート構造と、
    　前記炭化珪素基板のおもて面に設けられ、層間絶縁膜によって前記ゲート電極と絶縁された、アルミニウムまたはアルミニウム合金からなるおもて面電極と、
    　前記おもて面電極の表面に、前記おもて面電極の表面の６０％以上の範囲を覆うように設けられた、ニッケル、ニッケル合金、銅、パラジウム、チタン、白金、金または銀からなる金属膜、または、これらの金属からなる金属膜を２層以上積層してなる金属積層膜と、
    　を備えることを特徴とする半導体装置。
  9. 　前記おもて面電極の表面の９０％以下の範囲は、前記金属膜または前記金属積層膜によって覆われていることを特徴とする請求項８に記載の半導体装置。
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CN201480010591.9A CN105009295B (zh) 2013-03-29 2014-03-17 半导体装置及半导体装置的制造方法
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017108074A (ja) * 2015-12-11 2017-06-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019197854A (ja) * 2018-05-11 2019-11-14 株式会社東芝 半導体装置
US11456359B2 (en) * 2015-09-17 2022-09-27 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP7275407B1 (ja) * 2021-12-27 2023-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107408575B (zh) * 2015-09-17 2020-09-08 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6736902B2 (ja) 2016-02-12 2020-08-05 三菱電機株式会社 半導体装置の製造方法
JP6705231B2 (ja) 2016-03-16 2020-06-03 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN108093655B (zh) * 2016-09-21 2022-03-29 新电元工业株式会社 半导体装置
JPWO2019188718A1 (ja) 2018-03-28 2020-04-30 バンドー化学株式会社 表面形状監視装置、摩耗量測定システム及び表面形状監視システム
CN213071148U (zh) * 2018-04-11 2021-04-27 新电元工业株式会社 半导体装置
US11393911B2 (en) 2018-04-11 2022-07-19 Shindengen Electric Manufacturing Co., Ltd. Method of manufacturing semiconductor device and semiconductor device
WO2019208755A1 (ja) * 2018-04-27 2019-10-31 三菱電機株式会社 半導体装置および電力変換装置
CN110111712B (zh) * 2019-05-30 2021-12-17 合肥鑫晟光电科技有限公司 阈值电压漂移检测方法和阈值电压漂移检测装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349828A (ja) * 1993-06-04 1994-12-22 Nec Yamagata Ltd 集積回路装置の製造方法
JPH0786221A (ja) * 1993-09-14 1995-03-31 Sony Corp 半導体基板のダスト除去装置
JP2006152431A (ja) * 2004-10-21 2006-06-15 Alps Electric Co Ltd めっき基板、無電解めっき方法およびこの方法を用いた回路形成方法
JP2007019412A (ja) * 2005-07-11 2007-01-25 Denso Corp 半導体装置およびその製造方法
JP2009111188A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体装置
JP2010098139A (ja) * 2008-10-16 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2010182807A (ja) * 2009-02-04 2010-08-19 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2010251719A (ja) * 2009-03-23 2010-11-04 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2012064899A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置およびその製造方法
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260645A (ja) * 1996-03-19 1997-10-03 Sanyo Electric Co Ltd 半導体装置
US6046105A (en) * 1997-04-30 2000-04-04 Texas Instruments Incorporated Preferential lateral silicidation of gate with low source and drain silicon consumption
JP3484367B2 (ja) 1999-01-29 2004-01-06 三菱電機株式会社 無電解めっき方法およびその前処理方法
JP4096671B2 (ja) 2002-09-19 2008-06-04 株式会社村田製作所 電子部品のめっき方法、及び電子部品
TWI263704B (en) * 2003-03-18 2006-10-11 Ngk Spark Plug Co Wiring board
US7678680B2 (en) 2004-06-03 2010-03-16 International Rectifier Corporation Semiconductor device with reduced contact resistance
JP4650784B2 (ja) 2004-11-05 2011-03-16 株式会社村田製作所 電子部品、及びめっき方法
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法
US7663288B2 (en) * 2005-08-25 2010-02-16 Cornell Research Foundation, Inc. Betavoltaic cell
DE602007005822D1 (de) * 2006-09-22 2010-05-20 Univ Osaka Herstellungsverfahren für halbleiterbauelemente
JP5098294B2 (ja) * 2006-10-30 2012-12-12 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5098295B2 (ja) * 2006-10-30 2012-12-12 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4367508B2 (ja) * 2007-03-13 2009-11-18 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP4365894B2 (ja) * 2007-08-07 2009-11-18 パナソニック株式会社 炭化珪素半導体素子の製造方法
CN101842878B (zh) * 2007-10-24 2012-05-23 松下电器产业株式会社 半导体元件及其制造方法
US8791525B2 (en) * 2008-02-25 2014-07-29 International Rectifier Corporation Power semiconductor device including a double metal contact
JP2009267371A (ja) * 2008-03-31 2009-11-12 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
US8035112B1 (en) * 2008-04-23 2011-10-11 Purdue Research Foundation SIC power DMOSFET with self-aligned source contact
JP4531861B2 (ja) * 2008-07-09 2010-08-25 パナソニック株式会社 半導体素子およびその製造方法
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2010272711A (ja) 2009-05-22 2010-12-02 Mitsubishi Electric Corp 半導体デバイスとその製造方法
US8680809B2 (en) * 2010-06-18 2014-03-25 Nokia Corporation Battery charger
JP5694119B2 (ja) 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
JP6099298B2 (ja) * 2011-05-30 2017-03-22 富士電機株式会社 ＳｉＣ半導体デバイス及びその製造方法
US9064711B2 (en) * 2011-06-09 2015-06-23 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for fabricating semiconductor device
US8377756B1 (en) * 2011-07-26 2013-02-19 General Electric Company Silicon-carbide MOSFET cell structure and method for forming same
EP2793251B1 (en) * 2012-03-19 2019-05-08 Fuji Electric Co., Ltd. Production method for semiconductor device
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
US20130313570A1 (en) * 2012-05-24 2013-11-28 Microsemi Corporation Monolithically integrated sic mosfet and schottky barrier diode
US9257283B2 (en) * 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
DE112013006308B4 (de) * 2013-01-23 2024-04-18 Hitachi Power Semiconductor Device, Ltd. Siliziumcarbid - halbleitervorrichtung und verfahren zu ihrer herstellung
JP6297783B2 (ja) * 2013-03-08 2018-03-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6069059B2 (ja) * 2013-03-22 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置
EP3043376B1 (en) * 2013-09-05 2021-03-03 Fuji Electric Co., Ltd. Method for manufacturing silicon carbide semiconductor element

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349828A (ja) * 1993-06-04 1994-12-22 Nec Yamagata Ltd 集積回路装置の製造方法
JPH0786221A (ja) * 1993-09-14 1995-03-31 Sony Corp 半導体基板のダスト除去装置
JP2006152431A (ja) * 2004-10-21 2006-06-15 Alps Electric Co Ltd めっき基板、無電解めっき方法およびこの方法を用いた回路形成方法
JP2007019412A (ja) * 2005-07-11 2007-01-25 Denso Corp 半導体装置およびその製造方法
JP2009111188A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体装置
JP2010098139A (ja) * 2008-10-16 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2010182807A (ja) * 2009-02-04 2010-08-19 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2010251719A (ja) * 2009-03-23 2010-11-04 Fuji Electric Systems Co Ltd 半導体装置の製造方法
JP2012064899A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置およびその製造方法
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11456359B2 (en) * 2015-09-17 2022-09-27 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2017108074A (ja) * 2015-12-11 2017-06-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019197854A (ja) * 2018-05-11 2019-11-14 株式会社東芝 半導体装置
US10916635B2 (en) 2018-05-11 2021-02-09 Kabushiki Kaisha Toshiba Semiconductor device
JP7275407B1 (ja) * 2021-12-27 2023-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
WO2023127023A1 (ja) * 2021-12-27 2023-07-06 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

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