JP2017108074A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2017108074A
JP2017108074A JP2015242472A JP2015242472A JP2017108074A JP 2017108074 A JP2017108074 A JP 2017108074A JP 2015242472 A JP2015242472 A JP 2015242472A JP 2015242472 A JP2015242472 A JP 2015242472A JP 2017108074 A JP2017108074 A JP 2017108074A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
metal
hydrogen storage
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015242472A
Other languages
English (en)
Other versions
JP6617546B2 (ja
Inventor
秀直 栗林
Hidenao Kuribayashi
秀直 栗林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015242472A priority Critical patent/JP6617546B2/ja
Priority to CN201610940128.5A priority patent/CN107017288B/zh
Priority to US15/336,802 priority patent/US9735109B2/en
Publication of JP2017108074A publication Critical patent/JP2017108074A/ja
Application granted granted Critical
Publication of JP6617546B2 publication Critical patent/JP6617546B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/26—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device including materials for absorbing or reacting with moisture or other undesired substances, e.g. getters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0518—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体装置において、水素による特性劣化を抑制する。
【解決手段】半導体基板と、半導体基板の上面の上方に設けられ、水素吸蔵性を有する第１金属で形成された水素吸蔵層と、水素吸蔵層の上方に設けられ、第１金属の窒化物で形成された窒化物層と、窒化物層の上方に設けられ、アルミニウムと第２金属の合金で形成された合金層と、合金層の上方に設けられ、アルミニウムで形成された電極層とを備え、電極層と窒化物層の間には、第２金属の純金属層が設けられていない半導体装置を提供する。
【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、ソース電極等の電極をアルミニウムで形成し、半導体基板とアルミニウム電極との間にバリアメタルを設けた半導体装置が知られている（例えば特許文献１参照）。
特許文献１ 特開２０１２−１２９５０３号公報
アルミニウムで形成した電極を高温環境に置くと、水素が生じる場合がある。例えば、アルミニウムと水分とが反応すると水素が発生する。水素がゲート絶縁膜と半導体層との界面近傍に入り込むと、当該界面に正電荷が発生して閾値電圧が変動してしまう。
これに対して、アルミニウム電極の下にチタン等の水素吸蔵金属層を形成することが考えられる。水素吸蔵金属が水素を吸蔵することで、水素がゲート絶縁膜の界面近傍に入り込むことを抑制できる。しかし、アルミニウムと水素吸蔵金属とが合金化すると、水素吸蔵機能が低下してしまう。
本発明の第１の態様においては、半導体装置と、水素吸蔵層と、窒化物層と、合金層と、電極層とを備える半導体装置を提供する。水素吸蔵層は、半導体基板の上面の上方に設けられ、水素吸蔵性を有する第１金属で形成されてよい。窒化物層は、水素吸蔵層の上方に設けられ、第１金属の窒化物で形成されてよい。合金層は、窒化物層の上方に設けられ、アルミニウムと第２金属の合金で形成されてよい。電極層は、合金層の上方に設けられ、アルミニウムで形成されてよい。電極層と窒化物層の間には、第２金属の純金属層が設けられていなくてよい。
第１金属は、チタンであってよい。第２金属は、チタン、モリブデン、タングステン、バナジウム、クロム、銅およびニッケルのうちのいずれかであってよい。第２金属は、チタンであってよい。
合金層の厚みは、１５ｎｍ以上であってよい。合金層の厚みは、０．５μｍ以下であってよい。電極層の厚みは３μｍ以下であってよい。電極層の厚みは１μｍ以上、２μｍ以下であってよい。
電極層の上方に半田層を更に備えてよい。合金層は、少なくとも半田層と対向する領域に形成されてよい。半導体装置は、半導体基板の上面の上方に設けられた層間絶縁膜を更に備えてよい。層間絶縁膜には、半導体基板の上面に形成されたソース領域を露出させる開口が形成されてよい。水素吸蔵層、窒化物層および合金層が、層間絶縁膜の開口の上方に形成されてよい。
水素吸蔵層、窒化物層および合金層は、層間絶縁膜の開口の側面に沿った領域にも形成されてよい。半導体基板は、炭化珪素基板であってよい。
本発明の第２の形態においては、半導体装置の製造方法であって、半導体基板の上面の上方に、水素吸蔵性を有する第１金属で形成された水素吸蔵層を積層する段階と、水素吸蔵層の上方に、第１金属の窒化物で形成された窒化物層を積層する段階と、窒化物層の上方に、第２金属で形成された前駆層を積層する段階と、前駆層の上にアルミニウムを積層することで、前駆層の全てをアルミニウムで合金化して合金層を形成するとともに、合金層の上にアルミニウムの電極層を形成する段階とを備える半導体装置の製造方法を提供する。
アルミニウムの積層温度は、２００度以上であってよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面の構造の一例を示す図である。 活性領域１２０における半導体装置１００の断面図である。 ソース領域２０の上方に設けられた各電極層を示す模式図である。 金属層を形成する工程を説明する図である。 金属層を形成する工程を説明する図である。 金属層を形成する工程を説明する図である。 金属層を形成する工程を説明する図である。 比較例に係る半導体装置２００の断面図である。 半導体装置１００の電極層５０の形状を示す模式図である。 半導体装置２００の電極層５０の形状を示す模式図である。 半導体装置２００における金属層の剥離を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の上面の構造の一例を示す図である。本例において半導体装置１００の上面と平行な面内において直交する２つの方向をｘ方向およびｙ方向とし、ｘ方向およびｙ方向と直交する方向をｚ方向とする。本明細書ではｚ方向を深さ方向と称する。また、ｚ方向における相対的な位置関係を、上または下と表現する場合がある。また、基板、各層、各領域等のｚ方向における上側の面を上面、下側の面を下面と称する。なお上および下は相対的な位置関係を示しており、重力方向における上および下とは必ずしも一致しない。
半導体装置１００は半導体基板１０を備える。一例として半導体基板１０は炭化珪素（ＳｉＣ）基板である。ただし半導体基板１０は、シリコン基板等の他の半導体基板であってもよい。半導体基板１０には、活性領域１２０、ゲートパッド１３０および耐圧構造部１１０が形成されている。活性領域１２０には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等の半導体素子が形成されている。
ゲートパッド１３０は、半導体基板１０に形成された配線により、活性領域１２０内の半導体素子等と電気的に接続される。また、ゲートパッド１３０は、ワイヤ等により、半導体装置１００の外部の回路と電気的に接続される。
また、活性領域１２０の上方には、ソース電極として機能する電極層が形成されるが、図１では省略している。当該電極層には、１以上のピンが半田等により接続される。電極層は、当該ピンにより、外部の回路と電気的に接続される。
耐圧構造部１１０は、活性領域１２０を囲むように、半導体基板１０の縁に沿って形成される。耐圧構造部１１０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。これにより、活性領域１２０の端部等における電界集中を緩和する。
図２は、活性領域１２０における半導体装置１００の断面図である。当該断面図は、ｘｚ面と平行な面である。当該断面には、縦型のＭＯＳＦＥＴが形成されている。本例の半導体基板１０は、Ｎ＋型基板である。
半導体基板１０の上には、半導体基板１０よりも低濃度のＮ−型のドリフト層１６が形成される。本例のドリフト層１６は、窒素等のＮ型不純物をドープしたＳｉＣエピタキシャル層である。
ドリフト層１６の上面側には、Ｐ−型のウェル領域１８が選択的に形成される。つまり、ドリフト層１６の上面側において、一部のドリフト層１６が残存するように、所定のパターンでウェル領域１８が形成される。ウェル領域１８は、例えばドリフト層１６の上面の所定の領域にＰ型不純物をイオン注入して形成する。
ウェル領域１８およびドリフト層１６の上には、Ｐ−型のベース層２２が形成される。本例のベース層２２は、アルミニウム等のＰ型不純物をドープしたＳｉＣエピタキシャル層である。ベース層２２のうち、ドリフト層１６と対向する領域には、Ｎ−型のドリフト領域２１が形成される。ドリフト領域２１は、ベース層２２の所定の領域に窒素等のＮ型の不純物をドープして形成される。
また、ベース層２２の一部の領域には、Ｎ＋型のソース領域２０が形成される。ソース領域２０は、ベース層２２の所定の領域にリン等のＮ型不純物をドープして形成される。また、ソース領域２０の一部の領域には、Ｐ＋型のコンタクト領域２４が形成される。コンタクト領域２４は、ソース領域２０の所定の領域に窒素等のＰ型不純物をイオン注入して形成する。
また、ソース領域２０およびコンタクト領域２４の上部には、シリサイド領域３６が形成される。シリサイド領域３６は、例えばニッケルシリサイドで形成される。これにより、ソース領域２０およびコンタクト領域２４と、上部の電極とをオーミック接触させることができる。
ベース層２２と対向する領域には、ゲート絶縁膜３０およびゲート電極３２が形成される。ゲート電極３２は、例えばポリシリコンで形成される。ゲート絶縁膜３０は、ゲート電極３２の下に設けられる。例えばゲート絶縁膜３０は、半導体層の上面を酸化して形成される。
ゲート絶縁膜３０およびゲート電極３２は、少なくともソース領域２０の端部と対向する位置から、ドリフト領域２１の端部と対向する位置まで形成される。これにより、ゲート電極３２に印加される電圧に応じて、ベース層２２にチャネルが形成される。
また、ゲート絶縁膜３０およびゲート電極３２を覆うように層間絶縁膜３４が形成される。ただし、ゲート絶縁膜３０、ゲート電極３２および層間絶縁膜３４は、コンタクト領域２４およびソース領域２０の少なくとも一部を覆わないように形成される。本例では、コンタクト領域２４およびソース領域２０の上部に形成されたシリサイド領域３６の少なくとも一部が、ゲート絶縁膜３０等に覆われずに露出している。
層間絶縁膜３４の上には、窒化チタン層４０（ＴｉＮ）が形成される。窒化チタン層４０は、層間絶縁膜３４の上面および側面の全体を覆う。層間絶縁膜３４の側面とは、ｘｙ面と平行な層間絶縁膜３４の上面と、ｘｙ面と平行な半導体層の上面との間の、層間絶縁膜３４の表面を指す。つまり層間絶縁膜３４の側面とは、層間絶縁膜３４の表面のうち、ｘｙ面と平行でない面を指す。窒化チタン層４０は、シリサイド領域３６（またはソース領域２０）の一部の領域上にも形成される。ただし窒化チタン層４０は、シリサイド領域３６の少なくとも一部を覆わないように形成される。
シリサイド領域３６の上には、ニッケル層４２が形成される。ニッケル層４２は、窒化チタン層４０の一部の領域上にも形成されてよい。ただしニッケル層４２は、窒化チタン層４０の少なくとも一部を覆わないように形成される。本例のニッケル層４２は、ゲート電極３２と対向する少なくとも一部の領域において、窒化チタン層４０を覆わない。
ニッケル層４２、および、ニッケル層４２に覆われない窒化チタン層４０の上には、水素吸蔵性を有する第１金属で形成された水素吸蔵層４４が形成される。本例において第１金属はチタンである。ただし第１金属は、金属吸蔵性を有し、且つ、電極として機能できればよく、チタンに限定されない。
水素吸蔵性とは、固体金属中に水素を取り込み可能な性質を指す。水素吸蔵性金属は、例えば金属原子間に水素が入り込み、または、金属原子が水素に置換されることで、水素を安定的に固体中に取り込む。水素吸蔵層４４を設けることで、水素吸蔵層４４よりも上方で発生した水素が、水素吸蔵層４４よりも下方のゲート絶縁膜３０および半導体層に移動することを抑制できる。このため、ゲート絶縁膜３０の劣化を抑制できる。また、半導体層とゲート絶縁膜３０との界面に正電荷が発生することを抑制でき、半導体装置１００の閾値変動を抑制できる。
水素吸蔵層４４の上方には、第１金属の窒化物で形成された窒化物層４６が設けられる。本例における窒化物層４６は、窒化チタン層である。窒化物層４６は、水素吸蔵層４４の上面全体を覆うように形成される。窒化物層４６は、水素吸蔵層４４が、上部の電極材料と合金化することを防ぐ。水素吸蔵層４４が合金化すると、水素吸蔵性が低減してしまうが、窒化物層４６を設けることで、水素吸蔵層４４の水素吸蔵性を維持することができる。
窒化物層４６の上方には、アルミニウムと第２金属の合金で形成された合金層４８が形成される。第２金属は、第１金属と同一の金属であってよく、異なる金属であってもよい。本例において第２金属はチタンである。ただし第２金属は、アルミニウムと合金化することで、アルミニウムよりも硬度の高い合金を形成でき、且つ、合金層４８が電極の一部として機能できる金属であればよく、チタンに限定されない。例えば第２金属は、チタン、モリブデン、タングステン、バナジウム、クロム、銅およびニッケルのうちのいずれかである。
合金層４８は、少なくとも層間絶縁膜３４の開口部分と対向する範囲に形成される。層間絶縁膜３４の開口部分とは、層間絶縁膜３４により覆われていない部分を指す。また、合金層４８は、層間絶縁膜３４の側面と対向する範囲にも形成されることが好ましい。本例において合金層４８は、窒化物層４６の上面全体に形成される。なお、層間絶縁膜３４の開口の上方には、水素吸蔵層４４および窒化物層４６も形成される。また、層間絶縁膜３４の開口の側面に沿った範囲にも、水素吸蔵層４４および窒化物層４６が形成される。
アルミニウムよりも硬度の高い合金層４８を設けることで、合金層４８よりも上側のアルミニウムで生じた応力が、合金層４８よりも下側に伝達することを抑制できる。このため、合金層４８よりも下側の金属層に歪が生じるのを抑制して、当該金属層が、半導体領域または層間絶縁膜３４から剥離することを抑制できる。
電極層５０は、合金層４８の上方に形成される。電極層５０は、アルミニウムで形成される。電極層５０は、合金層４８の上面全体に形成されてよい。電極層５０は、層間絶縁膜３４等による段差を吸収できる程度の厚みを有することが好ましい。電極層５０の上面における段差は、半導体層の上面における段差（すなわち、層間絶縁膜３４等による段差）よりも小さい。
電極層５０の上には、メッキ層５２が形成される。メッキ層５２は、例えばニッケルで形成される。メッキ層５２の上面には半田層５４によりピン５６が接続される。ピン５６は、半導体装置１００の外部回路と電気的に接続される。電極層５０には、ピン５６を介してソース電圧が印加される。
半田層５４は、例えば電極層５０の上面における窪みに形成される。この場合、半田層５４は、層間絶縁膜３４の開口と対向する位置に配置される。電極層５０の上面には、半田層５４を形成すべき領域に開口を有する保護膜が形成されてよい。メッキ層５２の上面に溶融した半田層５４を形成した後、半田層５４の温度は室温程度まで低下する。このとき、半田層５４と対向する電極層５０には、半田層５４と電極層５０との熱膨張係数の差による応力が生じる。
具体的には、半田層５４と対向する領域の電極層５０には、ｘｙ面内において収縮する方向に応力が生じる。これに対して半導体装置１００は、合金層４８を有するので、上述したように、当該応力が層間絶縁膜３４と接する金属層に伝達することを抑制できる。合金層４８は、少なくとも半田層５４と対向する領域に形成されることが好ましい。
また、電極層５０の上面の段差を低減するべく、電極層５０は高温のプロセスで積層されることが好ましい。例えば電極層５０の積層温度は２００度以上である。電極層５０の積層温度は３００度以上であってもよい。電極層５０の積層温度は、４００度以下であってよい。当該温度は、半導体装置１００を微細化するのに応じて高くなってよい。電極層５０は、高温リフロースパッタ法で形成されてよい。
電極層５０を高温で形成することで、電極層５０のカバレッジを向上させることができる。また、半導体装置１００は水素吸蔵層４４と電極層５０の間に窒化物層４６を有するので、電極層５０を高温で形成しても、水素吸蔵層４４と電極層５０とが合金化することを防ぐことができる。
なお、電極層５０と、窒化物層４６との間には、第２金属（本例ではチタン）の純金属層が設けられていない。本例においては、窒化物層４６に接して合金層４８が形成され、合金層４８に接して電極層５０が形成されている。
合金層４８は、窒化物層４６の上に形成した第２金属層と、電極層５０のアルミニウムとを合金化することで形成できる。電極層５０を高温で形成することで、窒化物層４６の上に形成した第２金属は、すべてがアルミニウムとの合金となる。
なお、本例において半導体基板１０の下面には、第１電極層１２および第２電極層１４が形成されている。第１電極層１２は、例えばニッケルとチタンとを積層した電極であり、半導体基板１０の下面に形成される。第２電極層１４は、例えばチタン、ニッケルおよび金を積層した電極であり、第１電極層１２の下面に形成される。本例の第１電極層１２および第２電極層１４はドレイン電極として機能する。
図３は、ソース領域２０の上方に設けられた各金属層を示す模式図である。本例において窒化チタン層４０の厚みは、５０ｎｍ以上、２００ｎｍ以下である。一例として窒化チタン層４０の厚みは１００ｎｍである。なお、図２に示した層間絶縁膜の厚みは、１μｍ程度であり、ゲート電極３２の厚みは５００ｎｍ程度である。
ニッケル層４２の厚みは、３０ｎｍ以上、１００ｎｍ以下である。ニッケル層４２は、窒化チタン層４０よりも薄くてよい。一例としてニッケル層４２の厚みは６０ｎｍである。
本例において水素吸蔵層４４の厚みは、５０ｎｍ以上、２００ｎｍ以下である。水素吸蔵層４４の厚みは、窒化チタン層４０と同程度であってよい。一例として水素吸蔵層４４の厚みは１００ｎｍである。
本例において窒化物層４６の厚みは、５０ｎｍ以上、２００ｎｍ以下である。窒化物層４６の厚みは、水素吸蔵層４４と同程度であってよい。また、窒化物層４６は、水素吸蔵層４４より薄くてもよい。窒化物層４６は、電極層５０の形成時に水素吸蔵層４４がアルミニウムと合金化することを防げればよい。一例として窒化物層４６の厚みは１００ｎｍである。
本例において合金層４８の厚みは、１５ｎｍ以上、０．５μｍ以下である。合金層４８の厚みが１５ｎｍより薄くなると、合金層４８の強度が弱くなり、半田応力により金属層の剥離が生じてしまう。また、合金層４８の厚みを０．５μｍより大きくしても、金属層の剥離抑制効果はそれほど向上せずに、半導体装置１００の厚みが増大してしまう。
合金層４８は、窒化物層４６よりも薄くてよい。また、合金層４８の厚みは、５０ｎｍ以上であってよく、１００ｎｍ以上であってもよい。なお、各金属層の厚みは、平坦な領域における平均厚みであってよい。各金属層の厚みとして、層間絶縁膜３４と重ならない領域での厚みを用いてもよい。
本例において電極層５０の厚みは、３μｍ以下である。半導体装置１００が窒化物層４６を有するので、電極層５０を高温のプロセスで形成することができる。このため、比較的に薄い電極層５０でも、カバレッジを向上させることができる。電極層５０の厚みは、２μｍ以下であってもよい。
ただし、電極層５０が薄くなりすぎると、製造バラつきにより、アルミニウムが全てチタン等の第２金属と合金化してしまい、純アルミニウムの電極層５０が形成できない場合も考えられる。この場合、メッキ層５２を形成することが困難となる。このため、電極層５０は、１μｍ以上の厚みを有することが好ましい。
なお、電極層５０の上面に形成されるメッキ層５２は、電極層５０よりも厚くてよい。本例においてメッキ層５２の厚みは、５μｍである。
図４Ａから図４Ｄは、それぞれの金属層を形成する工程を説明する図である。それぞれの金属層を形成するときの半導体基板１０の温度は、例えば２５０度である。図４Ａに示すように、半導体基板１０の上方に、窒化チタン層４０を選択的に形成する。窒化チタン層４０を形成した半導体基板１０の上方に、ニッケル層４２を形成する。また、図４Ｂに示すように、ニッケル層４２を形成した半導体基板１０の上方に、水素吸蔵層４４を形成する。また、水素吸蔵層４４の上方に窒化物層４６を形成する。
次に、図４Ｃに示すように、窒化物層４６の上方に、チタン等の第２金属で形成された前駆層４７を積層する。前駆層４７の厚みは、１０ｎｍ以上、０．２５μｍ以下であってよい。そして、前駆層４７の上に２５０度程度の高温のプロセスでアルミニウムを積層する。これにより、図４Ｄに示すように、カバレッジの高い電極層５０が形成される。また、前駆層４７は全てアルミニウムと合金化して、合金層４８となる。このような工程により、水素吸蔵層４４の水素吸蔵性を劣化させずに、カバレッジの高い電極層５０を形成することができる。また、合金層４８により、半田応力への耐性を高めることができる。
図５は、比較例に係る半導体装置２００の断面図である。半導体装置２００は、半導体装置１００の構成に対して、窒化物層４６および合金層４８を有さない。他の構成は、半導体装置１００と同一である。
図６Ａは、半導体装置１００の電極層５０の形状を示す模式図である。図６Ａにおいては、窒化チタン層４０、ニッケル層４２、水素吸蔵層４４、窒化物層４６および合金層４８をまとめて金属層６０としている。上述したように、半導体装置１００の電極層５０は高温プロセスで形成することができるので、カバレッジを向上させることができる。
図６Ｂは、半導体装置２００の電極層５０の形状を示す模式図である。図６Ｂにおいては、窒化チタン層４０、ニッケル層４２および水素吸蔵層４４をまとめて金属層７０としている。半導体装置２００は、窒化物層４６を有さないので、電極層５０を高温で形成することができない。このため、電極層５０のカバレッジが悪く、上面に大きな窪みが生じてしまう。当該窪みにメッキ液等が侵入すると、メッキ液に含まれるイオンの影響で、半導体装置１００の閾値等の特性が変動してしまう。
図７は、半導体装置２００における金属層の剥離を示す図である。上述したように、半田層５４と電極層５０との熱膨張係数差により、半田層５４と対向する電極層５０には、内側に収縮しようとする応力が生じる。このため、例えば層間絶縁膜３４の側面７６および半導体層の上面において、窒化チタン層４０等が剥離して空隙７４が生じてしまう。空隙７４に、保護用の樹脂またはメッキ液等が入り込むと、樹脂等に含まれるイオン等により、半導体装置１００の閾値等の特性が変動してしまう。これに対して半導体装置１００は、合金層４８を設けることで、窒化チタン層４０等の剥離を抑制することができる。
また、半導体装置２００に対して２００度の環境下で+３ＭＶ／ｃｍと、−３ＭＶ／ｃｍのゲート電圧を各１０分間印加して、閾値電圧の変動をそれぞれ測定した。+３ＭＶ／ｃｍのゲート電圧を印加した後は、閾値電圧のシフト量は０．１Ｖ以下であった。しかし、−３ＭＶ／ｃｍのゲート電圧を印加した後は、閾値電圧が負に大きくシフトしてしまった。
この結果は、高温雰囲気で大きな負のゲート電圧を印加することで、ゲート絶縁膜３０とＳｉＣ等の半導体層との界面近傍、または、ゲート絶縁膜３０中に正の固定電荷が発生したことを示す。当該固定電荷は、アルミニウムの電極層５０により生じたものと推定される。
一方で、半導体装置１００に対しても同様の試験を行った。+３ＭＶ／ｃｍのゲート電圧、−３ＭＶ／ｃｍのゲート電圧のいずれを印加した後も、閾値電圧の変動は０．１Ｖ以下であった。このように、半導体装置１００によれば、閾値電圧の変動を抑制することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・第１電極層、１４・・・第２電極層、１６・・・ドリフト層、１８・・・ウェル領域、２０・・・ソース領域、２１・・・ドリフト領域、２２・・・ベース層、２４・・・コンタクト領域、３０・・・ゲート絶縁膜、３２・・・ゲート電極、３４・・・層間絶縁膜、３６・・・シリサイド領域、４０・・・窒化チタン層、４２・・・ニッケル層、４４・・・水素吸蔵層、４６・・・窒化物層、４７・・・前駆層、４８・・・合金層、５０・・・電極層、５２・・・メッキ層、５４・・・半田層、５６・・・ピン、６０・・・金属層、７０・・・金属層、７４・・・空隙、７６・・・側面、１００・・・半導体装置、１１０・・・耐圧構造部、１２０・・・活性領域、１３０・・・ゲートパッド、２００・・・半導体装置

Claims (15)

  1. 半導体基板と、
    前記半導体基板の上面の上方に設けられ、水素吸蔵性を有する第１金属で形成された水素吸蔵層と、
    前記水素吸蔵層の上方に設けられ、前記第１金属の窒化物で形成された窒化物層と、
    前記窒化物層の上方に設けられ、アルミニウムと第２金属の合金で形成された合金層と、
    前記合金層の上方に設けられ、アルミニウムで形成された電極層と
    を備え、
    前記電極層と前記窒化物層の間には、前記第２金属の純金属層が設けられていない半導体装置。
  2. 前記第１金属は、チタンである
    請求項１に記載の半導体装置。
  3. 前記第２金属は、チタン、モリブデン、タングステン、バナジウム、クロム、銅およびニッケルのうちのいずれかである
    請求項１または２に記載の半導体装置。
  4. 前記第２金属は、チタンである
    請求項３に記載の半導体装置。
  5. 前記合金層の厚みが、１５ｎｍ以上である
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記合金層の厚みが、０．５μｍ以下である
    請求項５に記載の半導体装置。
  7. 前記電極層の厚みが３μｍ以下である
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記電極層の厚みが１μｍ以上、２μｍ以下である
    請求項７に記載の半導体装置。
  9. 前記電極層の上方に半田層を更に備える
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記合金層は、少なくとも前記半田層と対向する領域に形成される
    請求項９に記載の半導体装置。
  11. 前記半導体基板の上面の上方に設けられた層間絶縁膜を更に備え、
    前記層間絶縁膜には、前記半導体基板の上面に形成されたソース領域を露出させる開口が形成されており、
    前記水素吸蔵層、前記窒化物層および前記合金層が、前記層間絶縁膜の前記開口の上方に少なくとも形成される
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記水素吸蔵層、前記窒化物層および前記合金層は、前記層間絶縁膜の前記開口の側面に沿った領域にも形成される
    請求項１１に記載の半導体装置。
  13. 前記半導体基板は、炭化珪素基板である
    請求項１から１２のいずれか一項に記載の半導体装置。
  14. 半導体装置の製造方法であって、
    半導体基板の上面の上方に、水素吸蔵性を有する第１金属で形成された水素吸蔵層を積層する段階と、
    前記水素吸蔵層の上方に、前記第１金属の窒化物で形成された窒化物層を積層する段階と、
    前記窒化物層の上方に、第２金属で形成された前駆層を積層する段階と、
    前記前駆層上にアルミニウムを積層することで、前記前駆層の全てをアルミニウムで合金化して合金層を形成するとともに、前記合金層上にアルミニウムの電極層を形成する段階と
    を備える半導体装置の製造方法。
  15. 前記アルミニウムの積層温度が、２００度以上である
    請求項１４に記載の半導体装置の製造方法。
JP2015242472A 2015-12-11 2015-12-11 半導体装置および半導体装置の製造方法 Active JP6617546B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015242472A JP6617546B2 (ja) 2015-12-11 2015-12-11 半導体装置および半導体装置の製造方法
CN201610940128.5A CN107017288B (zh) 2015-12-11 2016-10-25 半导体装置及半导体装置的制造方法
US15/336,802 US9735109B2 (en) 2015-12-11 2016-10-28 Semiconductor device and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015242472A JP6617546B2 (ja) 2015-12-11 2015-12-11 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017108074A true JP2017108074A (ja) 2017-06-15
JP6617546B2 JP6617546B2 (ja) 2019-12-11

Family

ID=59020091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015242472A Active JP6617546B2 (ja) 2015-12-11 2015-12-11 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US9735109B2 (ja)
JP (1) JP6617546B2 (ja)
CN (1) CN107017288B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018135311A1 (ja) 2017-01-23 2018-07-26 Ｐｈｃホールディングス株式会社 収納装置
JP2019096643A (ja) * 2017-11-17 2019-06-20 株式会社 日立パワーデバイス 半導体チップおよびパワーモジュールならびにその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7472435B2 (ja) 2019-05-13 2024-04-23 富士電機株式会社 半導体モジュールの製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163706A (ja) * 1992-11-25 1994-06-10 Kawasaki Steel Corp 金属膜の形成方法
JPH06275555A (ja) * 1993-03-23 1994-09-30 Kawasaki Steel Corp 半導体装置の製造方法
JPH0837163A (ja) * 1994-07-23 1996-02-06 Sony Corp 半導体装置の製造方法
JPH09252131A (ja) * 1996-01-10 1997-09-22 Yamaha Corp 半導体装置の製法
JPH10150041A (ja) * 1996-11-13 1998-06-02 Applied Materials Inc 成膜方法
JP2003309124A (ja) * 2003-05-16 2003-10-31 Seiko Epson Corp 半導体装置
JP2005093887A (ja) * 2003-09-19 2005-04-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2005327799A (ja) * 2004-05-12 2005-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011233833A (ja) * 2010-04-30 2011-11-17 Elpida Memory Inc 半導体装置の製造方法
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2015053455A (ja) * 2013-09-09 2015-03-19 株式会社東芝 電力用半導体装置及びその製造方法
WO2015137420A1 (ja) * 2014-03-11 2015-09-17 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3360835B2 (ja) 1991-02-19 2003-01-07 ソニー株式会社 配線形成方法
JPH1126722A (ja) * 1997-07-02 1999-01-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2002075910A (ja) * 2000-08-24 2002-03-15 Sharp Corp 窒化物系ｉｉｉ−ｖ族化合物半導体装置用電極構造の作製方法
JP3913530B2 (ja) * 2001-11-09 2007-05-09 三洋電機株式会社 半導体装置の製造方法
JP4854675B2 (ja) * 2005-11-28 2012-01-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN101548387B (zh) * 2007-08-07 2012-03-21 松下电器产业株式会社 碳化硅半导体元件及其制造方法
WO2011040213A1 (en) * 2009-10-01 2011-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5694119B2 (ja) * 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
JP5628765B2 (ja) * 2011-08-19 2014-11-19 株式会社日立製作所 半導体装置
JP6007770B2 (ja) * 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
JP5885284B2 (ja) 2013-09-05 2016-03-15 富士電機株式会社 炭化珪素半導体素子および炭化珪素半導体素子の製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163706A (ja) * 1992-11-25 1994-06-10 Kawasaki Steel Corp 金属膜の形成方法
JPH06275555A (ja) * 1993-03-23 1994-09-30 Kawasaki Steel Corp 半導体装置の製造方法
JPH0837163A (ja) * 1994-07-23 1996-02-06 Sony Corp 半導体装置の製造方法
JPH09252131A (ja) * 1996-01-10 1997-09-22 Yamaha Corp 半導体装置の製法
JPH10150041A (ja) * 1996-11-13 1998-06-02 Applied Materials Inc 成膜方法
JP2003309124A (ja) * 2003-05-16 2003-10-31 Seiko Epson Corp 半導体装置
JP2005093887A (ja) * 2003-09-19 2005-04-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2005327799A (ja) * 2004-05-12 2005-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011233833A (ja) * 2010-04-30 2011-11-17 Elpida Memory Inc 半導体装置の製造方法
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2015053455A (ja) * 2013-09-09 2015-03-19 株式会社東芝 電力用半導体装置及びその製造方法
WO2015137420A1 (ja) * 2014-03-11 2015-09-17 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018135311A1 (ja) 2017-01-23 2018-07-26 Ｐｈｃホールディングス株式会社 収納装置
JP2019096643A (ja) * 2017-11-17 2019-06-20 株式会社 日立パワーデバイス 半導体チップおよびパワーモジュールならびにその製造方法

Also Published As

Publication number Publication date
US20170170126A1 (en) 2017-06-15
JP6617546B2 (ja) 2019-12-11
US9735109B2 (en) 2017-08-15
CN107017288A (zh) 2017-08-04
CN107017288B (zh) 2022-07-01

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
WO2016080269A1 (ja) 半導体装置および半導体装置の製造方法
JP6627359B2 (ja) 半導体装置および半導体装置の製造方法
JP6347309B2 (ja) 半導体装置および半導体装置の製造方法
CN106688104B (zh) 半导体装置
JP2018182234A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR20120065962A (ko) 반도체 장치
JP6617546B2 (ja) 半導体装置および半導体装置の製造方法
US11658093B2 (en) Semiconductor element with electrode having first section and second sections in contact with the first section, and semiconductor device
JP6295797B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5547022B2 (ja) 半導体装置
US11316013B2 (en) Nitride semiconductor device
JPWO2019198168A1 (ja) 半導体装置の製造方法および半導体装置
JP7243173B2 (ja) 半導体装置および半導体装置の製造方法
JP2017017145A (ja) 半導体装置
US9741805B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US11876062B2 (en) Semiconductor device
US10396161B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2016174031A (ja) 半導体装置
JP7400487B2 (ja) 半導体装置
JP7415413B2 (ja) 半導体装置
JP7103435B2 (ja) 半導体装置および半導体装置の製造方法
US20230215840A1 (en) Semiconductor device
JPWO2017047283A1 (ja) 半導体装置および半導体装置の製造方法
JP2020047672A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190815

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191015

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191028

R150 Certificate of patent or registration of utility model

Ref document number: 6617546

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250