JP6350760B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強くなり、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（下記、非特許文献１参照）。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる（例えば、下記非特許文献２参照）。
このような炭化珪素を用いた高耐圧半導体装置では発生損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。
また、おもて面電極の電位を外部に取り出す別の配線材として、ワイヤボンディング以外の板状導体部材を用いた技術がある（例えば、下記特許文献１参照）。
また、おもて面電極にピン状電極を半田で接合する従来の炭化珪素半導体装置がある。図３は、従来の炭化珪素半導体装置の構成を示す断面図である。ｎ+型炭化珪素基板１の表面にｎ型炭化珪素エピタキシャル層２が堆積され、ｎ型炭化珪素エピタキシャル層２の表面に複数のｐ+型領域１０が設けられる。ｐ+型領域１０の表面にｐ型炭化珪素エピタキシャル層１１が設けられる。ｐ+型領域１０が設けられていないｎ型炭化珪素エピタキシャル層２上のｐ型炭化珪素エピタキシャル層１１にｎ型ウェル領域１２が設けられる。ｐ型炭化珪素エピタキシャル層１１の表面には、ｎ+型ソース領域４とｐ++型コンタクト領域５が設けられる。
ｐ型炭化珪素エピタキシャル層１１の、ｎ+型ソース領域４とｎ型ウェル領域１２とに挟まれた表面にゲート絶縁膜６を介して、ゲート電極７が設けられ、ゲート電極７の上部には層間絶縁膜１３として、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１４が選択的に設けられている。ｎ+型ソース領域４とｐ++型コンタクト領域５との表面に、ソース電極８が設けられる。ソース電極８は、例えば、Ｔｉ膜２０とＡｌ−Ｓｉ膜２１の２層構造である。ソース電極８の上部には、保護膜１５が選択的に設けられ、保護膜１５が設けられていない部分にめっき膜１６が設けられる。
めっき膜１６と保護膜１５とが隣接する部分を覆うように第２の保護膜１７が設けられる。めっき膜１６の部分に外部信号と接続されるピン状電極１８を接続する半田１９が設けられる。ｎ+型炭化珪素基板１の裏面側にはドレイン電極９が設けられる。
図３の構造のＭＯＳＦＥＴにおいて、ソース電極８に対しドレイン電極９に正の電圧が印加された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、ｐ型炭化珪素エピタキシャル層１１とｎ型ウェル領域１２とのｐｎ接合が逆バイアスされた状態であり、活性領域の耐圧が確保されて電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧を印加するとゲート電極７直下のｐ型炭化珪素エピタキシャル層１１表面には反転層が形成されることにより電流が流れる。このように、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。
特開２０１４−９９４４４号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
しかしながら、従来構造では、層間絶縁膜１３の被覆性（ステップカバレッジ）が悪く層間絶縁膜１３の表面に下層の凹凸による段差が生じているため、ソース電極８にめっき膜１６を介してピン状電極１８を半田接合する際に、層間絶縁膜１３の段差の部分に応力が集中して掛かる。ここで、層間絶縁膜１３の段差とは、層間絶縁膜１３がゲート電極７を覆うことにより生じる、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せた炭化珪素半導体基体からの層間絶縁膜１３の高さである。また、ピン状電極１８の半田接合時や半導体装置のスイッチング時に、半田１９と周囲との温度差が大きくなるため、半田１９の端部付近、特にめっき膜１６と保護膜１５とソース電極８がお互いに接する３重点部分に熱膨張差により応力が集中する。このように応力が集中することにより、半導体装置の特性が劣化し、信頼性が低下する。最悪の場合、層間絶縁膜１３が割れてしまい、ゲート電極７とソース電極８とがショートし、半導体装置が不良になる。
この発明は、ピン状電極を半田で接合した半導体装置の信頼性を向上させる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。この発明にかかる半導体装置は、第１導電型ワイドバンドギャップ半導体基板と、第１導電型ワイドバンドギャップ半導体堆積層と、第２導電型半導体領域と、第２導電型ワイドバンドギャップ半導体層と、第１の第１導電型領域と、第２の第１導電型領域と、ゲート電極と、ソース電極と、層間絶縁膜と、ドレイン電極と、保護膜と、めっき膜と、ピン状電極と、を備える。第１導電型ワイドバンドギャップ半導体基板は、シリコンよりもバンドギャップが広い半導体からなる。第１導電型ワイドバンドギャップ半導体堆積層は、前記第１導電型ワイドバンドギャップ半導体基板のおもて面に堆積され、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度が低い。第２導電型半導体領域は、前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられている。第２導電型ワイドバンドギャップ半導体層は、前記第１導電型ワイドバンドギャップ半導体堆積層および前記第２導電型半導体領域の表面に設けられ、シリコンよりもバンドギャップが広い半導体からなる。第１の第１導電型領域は、前記第２導電型ワイドバンドギャップ半導体層内の前記第１導電型ワイドバンドギャップ半導体堆積層上に選択的に設けられている。第２の第１導電型領域は、前記第２導電型ワイドバンドギャップ半導体層内に選択的に設けられている。ゲート電極は、前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介して設けられている。ソース電極は、前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接する。層間絶縁膜は、前記ゲート電極を覆う。ドレイン電極は、前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられている。保護膜は、前記ソース電極上に、選択的に設けられている。めっき膜は、前記ソース電極上の、前記保護膜が設けられていない部分に、選択的に設けられている。ピン状電極は、前記めっき膜に半田を介して接続され、外部信号をとり出す。また、前記めっき膜と前記保護膜と前記ソース電極がお互いに接する３重点部分の直下にチャネルが設けられていない。
また、この発明にかかる半導体装置は、上述した発明において、前記３重点部分の直下に前記チャネルが設けられていないことは、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に前記第２導電型半導体領域が設けられ、前記第２導電型ワイドバンドギャップ半導体層内に、前記第１の第１導電型領域が設けられ、前記第２導電型ワイドバンドギャップ半導体層内に、前記第２の第１導電型領域が設けられていないことであることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板のおもて面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を形成する工程を含む。前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、第２導電型半導体領域を選択的に形成する工程を含む。前記第１導電型ワイドバンドギャップ半導体堆積層の表面に、シリコンよりもバンドギャップが広い半導体からなる、第２導電型ワイドバンドギャップ半導体層を形成する工程を含む。前記第２導電型ワイドバンドギャップ半導体層の内部の、前記第１導電型ワイドバンドギャップ半導体堆積層上に第１の第１導電型領域を選択的に形成する工程を含む。前記第２導電型ワイドバンドギャップ半導体層の内部に第２の第１導電型領域を選択的に形成する工程と、前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介してゲート電極を形成する工程を含む。前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接するソース電極を形成する工程を含む。前記ゲート電極を覆う層間絶縁膜を形成する工程を含む。前記第１導電型ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程を含む。前記ソース電極上に、選択的に保護膜を形成する工程を含む。前記ソース電極上の、前記保護膜が形成されていない部分に、選択的にめっき膜を形成する工程を含む。前記めっき膜に半田を介して接続された、外部信号をとり出すピン状電極を形成する工程を含む。そして、前記第２の第１導電型領域を選択的に形成する工程において、前記めっき膜と前記保護膜と前記ソース電極がお互いに接する３重点部分の直下にチャネルを形成しない。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２の第１導電型領域を選択的に形成する工程において、前記３重点部分の直下に前記チャネルを形成しないことは、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に前記第２導電型半導体領域を形成し、前記第２導電型ワイドバンドギャップ半導体層内に、前記第１の第１導電型領域を形成し、前記第２導電型ワイドバンドギャップ半導体層内に、前記第２の第１導電型領域を形成しないことであることを特徴とする。
上述した発明によれば、めっき膜と保護膜とソース電極がお互いに接する３重点部分の直下に、チャネルを形成しないことにより、応力が集中して掛かる部分に電流が流れることがなくなり、応力が集中して掛かる部分による半導体装置の特性劣化が抑制される。このため、半導体装置の信頼性の低下が抑制される。また、応力が集中して掛かる部分に電流が流れることがなくなるため、例え、３重点部分の直下の層間絶縁膜が割れてしまっても、ゲート電極とソース電極とがショートし半導体装置が不良になることを抑制できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、半導体装置の特性劣化が抑制され、良好な特性を有する半導体装置を提供することができるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 図２は、実施の形態にかかる炭化珪素半導体装置の要部を示す平面図である。 図３は、従来の炭化珪素半導体装置の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として、例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１には、活性領域の状態を図示する。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型ワイドバンドギャップ半導体基板）１の第１主面（おもて面）にｎ型炭化珪素エピタキシャル層（第１導電型ワイドバンドギャップ半導体堆積層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体とする。
炭化珪素半導体基体のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐベース層として機能するｐ+型領域（第２導電型半導体領域）１０が選択的に設けられている。
ｎ型炭化珪素エピタキシャル層２およびｐ+型領域１０の表面には、ｐ型炭化珪素エピタキシャル層１１（第２導電型ワイドバンドギャップ半導体層）が堆積されている。また、ｐ型炭化珪素エピタキシャル層１１の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐ型炭化珪素エピタキシャル層１１を貫通しｎ型炭化珪素エピタキシャル層２に達するｎ型ウェル領域１２（第１の第１導電型領域）が設けられている。ｎ型ウェル領域１２は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。
ｐ型炭化珪素エピタキシャル層１１の内部の、深さ方向にｐ+型領域１０に対向する部分に、ｎ型ウェル領域１２と離して、ｎ+型ソース領域４（第２の第１導電型領域）が選択的に設けられている。また、ｐ型炭化珪素エピタキシャル層１１内のｎ+型ソース領域４の間にｐ型炭化珪素エピタキシャル層１１より高不純物濃度のｐ++型コンタクト領域５（第２導電型領域）が選択的に設けられている。
ｐ型炭化珪素エピタキシャル層１１の、ｎ+型ソース領域４とｎ型ウェル領域１２とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ｎ型ウェル領域１２の表面に設けられていてもよい。
炭化珪素半導体基体のおもて面側の全面に、ゲート電極７を覆うように層間絶縁膜１３が設けられている。層間絶縁膜１３として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１００が積層されている。
層間絶縁膜１３に開口されたコンタクトホールを介して、ｎ+型ソース領域４およびｐ++型コンタクト領域５に接し、ｎ+型ソース領域４およびｐ++型コンタクト領域５と電気的に接続されるソース電極８が設けられている。ソース電極８は、例えば、Ｔｉ膜２０とＡｌ−Ｓｉ膜２１の２層構造とすることができる。Ａｌ−Ｓｉ膜２１は、例えば、１％割合でシリコンを含んだアルミニウム膜である。
また、炭化珪素半導体基体の裏面には、ドレイン電極９が設けられている。ソース電極８上に保護膜１５が選択的に設けられ、保護膜１５が設けられていないソース電極８上にめっき膜１６が設けられている。保護膜１５は、半導体装置のおもて面を保護する機能を有する。また、保護膜１５は、めっき膜１６を形成する際、めっき膜１６のめっきが外部に流れ出ないようにする機能を有する。また、保護膜１５は、活性領域の周囲を囲むエッジ終端構造部（不図示）を保護する機能を有する。ここで、活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。また、エッジ終端構造部とは、活性領域の周囲を囲むように設けられ、ドリフト領域の基板おもて面側の電界を緩和し耐圧を保持する領域である。
また、めっき膜１６と保護膜１５が接する部分を選択的に覆うように第２の保護膜１７が設けられている。第２の保護膜１７は、めっき膜１６と保護膜１５との隙間を覆い、例えば半田１９などが基体側へ侵入することを防止する機能を有する。第２の保護膜１７は、半田１９を形成する際のマスクとして機能する。また、第２の保護膜１７は、保護膜１５の全面を覆ってもよい。また、めっき膜１６部分に半田１９を介して接続された、ソース電極８の電位を外部に取り出す配線材であるピン状電極１８が設けられている。ピン状電極１８は、針状の形状を有し、ソース電極８に直立した状態で接合されている。
ソース電極８にピン状電極１８を半田接合する際の応力、および、熱膨張差による応力は、３重点部分の直下の段差に集中する。言い換えれば、３重点部分の直下から離れた領域にある段差には、応力は掛からない。このため、３重点部分の直下から離れた領域にある段差では、半導体装置の特性が劣化せず、信頼性が低下することがない。また、層間絶縁膜１３が割れてしまわず、ゲート電極７とソース電極８とがショートせず、半導体装置が不良になることもない。
このため、実施の形態では、めっき膜１６と保護膜１５とソース電極８がお互いに接する３重点部分の直下に、ＭＯＳ構造のチャネルを設けていない。また、３重点部分の直下とは、３重点部分から炭化珪素半導体基体側に垂直におろした直線とｐ型炭化珪素エピタキシャル層１１が交わる交点の近傍である。また、近傍とは、交点からセルの大きさの３倍程度の距離までの領域である。具体的に、セルの大きさが１０μｍ程度とすると、交点から３０μｍ程度の距離までの領域である。
図２は、実施の形態にかかる炭化珪素半導体装置の要部を示す平面図である。図２は、実施の形態にかかる炭化珪素半導体装置の表面構造がストライプ構造を有し、ＭＯＳ構造のチャネルが設けられていない箇所を示す。図２では、ｐ+型領域１０とめっき膜１６のみを図示する。めっき膜１６と保護膜１５とソース電極８とがお互いに接する３重点部分は、めっき膜１６と保護膜１５との境界部分となる。３重点部分は、図２では、ｐ+型領域１０の斜線が付けられた領域となり、この領域の表面には、ＭＯＳ構造のチャネルが設けられていない。
また、例えば、ｎ型炭化珪素エピタキシャル層２の表面層に、ｐ+型領域１０が設けられ、ｎ型ウェル領域１２とｐ++型コンタクト領域５との間にｎ+型ソース領域４が設けられないことにより、ＭＯＳ構造のチャネルが設けられていない。
ＭＯＳ構造のチャネルが設けられていないため、ゲート電極７に閾値以上の電圧が印加されても、電流は流れなくなる。例えば、ｎ型ウェル領域１２とｐ++型コンタクト領域５との間にｎ+型ソース領域４が設けられていない。このため、ゲート電極７に閾値以上の電圧が印加され、ｐ型炭化珪素エピタキシャル層１１に反転層が形成されても、コンタクト領域にｎ型の半導体層がないため、３重点部分の直下には、電流が流れなくなる。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、例えば、１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。まず、例えば２×１０19ｃｍ-3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、主面が例えば、＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。
次に、ｎ+型炭化珪素基板１の（０００−１）面上に、１．０×１０16ｃｍ-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２をエピタキシャル成長させる。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、ｐ+型領域１０が形成される。次に、ｐ+型領域１０を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｎ型炭化珪素エピタキシャル層２の表面上にに、ｐ型炭化珪素エピタキシャル層１１を、例えば０．５μｍの厚さでエピタキシャル成長させる。このとき、例えば、ｐ型炭化珪素エピタキシャル層１１の不純物濃度が２．０×１０16ｃｍ-3となるようにエピタキシャル成長させてもよい。
次に、ｐ型炭化珪素エピタキシャル層１１の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。ここで、後に形成されるめっき膜１６と保護膜１５とソース電極８がお互いに接する３重点部分の直下に開口部を有しないマスクを形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物、例えば窒素をイオン注入する。それによって、ｐ型炭化珪素エピタキシャル層１１の表面領域の一部に、ｎ+型ソース領域４が形成される。ここで、ｎ+型ソース領域４は、３重点部分の直下のｐ型炭化珪素エピタキシャル層１１上には形成されない。次に、ｎ+型ソース領域４を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型炭化珪素エピタキシャル層１１の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。ここで、後に形成されるめっき膜１６と保護膜１５とソース電極８がお互いに接する３重点部分の直下に開口部を有するマスクを利用する。そして、このレジストマスクをマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｐ型炭化珪素エピタキシャル層１１の表面領域の一部に、ｐ++型コンタクト領域５が形成される。次に、ｐ++型コンタクト領域５を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型炭化珪素エピタキシャル層１１の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物、例えば窒素をイオン注入する。それによって、ｐ型炭化珪素エピタキシャル層１１の表面領域の一部に、ｎ型ウェル領域１２が形成される。次に、ｎ型ウェル領域１２を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｎ+型ソース領域４、ｐ++型コンタクト領域５およびｎ型ウェル領域１２を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。
ｎ+型ソース領域４、ｐ++型コンタクト領域５およびｎ型ウェル領域１２を形成する順序は種々変更可能である。
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜６を１００ｎｍの厚さで形成する。この熱酸化は、酸素（Ｏ2）と水素（Ｈ2）の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型炭化珪素エピタキシャル層１１およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜６で覆われる。
次に、ゲート絶縁膜６上に、ゲート電極７として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型炭化珪素エピタキシャル層１１のｎ+型ソース領域４とｎ型ウェル領域１２に挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ウェル領域１２上に多結晶シリコン層を残してもよい。この残った多結晶シリコン層が、ゲート電極７となる。
次に、ゲート電極７を覆うように、層間絶縁膜１３として、ＢＰＳＧ膜１００を形成する。例えば、ボロンリンガラス（ＢＰＳＧ）を１．０μｍの厚さで成膜する。次に、ＢＰＳＧ膜１００の平担化を行うためにリフロー処理を行う。リフロー処理後、ＢＰＳＧ膜１００を選択的に除去して、コンタクトホールを形成する。
次に、ソース電極８として、Ｔｉ膜２０、Ａｌ−Ｓｉ膜２１を形成する。例えば、スパッタ法によりＴｉ膜２０を形成して、スパッタ法により、Ｔｉ膜２０上部へＡｌ−Ｓｉ膜２１を形成する。
次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、ドレイン電極９として、例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１とドレイン電極９とのオーミック接合を形成する。
次に、ニッケル膜の表面に、ドレイン電極９として例えばチタン、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。次に、炭化珪素半導体基体のおもて面側の、ソース電極８上に選択的に保護膜１５を形成する。
次に、保護膜１５をマスクとして用いて、ソース電極８上の保護膜１５がない部分に、選択的にめっき膜１６を形成する。これにより、めっき膜１６は、めっきがエッジ終端構造部に流れることなくソース電極８上に形成される。次に、例えば、高分子樹脂等を用いて、めっき膜１６と保護膜１５とが隣接する部分を覆うように第２の保護膜１７を選択的に形成する。
次に、保護膜１５および第２の保護膜１７を半田付け時のマスクとして用いて、めっき膜１６に半田１９を介してピン状電極１８を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態によれば、めっき膜と保護膜とソース電極とがお互いに接する３重点部分の直下にチャネルを形成しないことにより、応力が集中して掛かる部分に電流が流れることがなくなり、応力が集中して掛かる部分による半導体装置の特性劣化が抑制される。このため、半導体装置の信頼性の低下が抑制される。また、応力が集中して掛かる部分に電流が流れることがなくなるため、例え、３重点部分の直下の層間絶縁膜が割れてしまっても、ゲート電極とソース電極とがショートし半導体装置が不良になることを抑制できる。
本発明の実施の形態では、ＭＯＳＦＥＴを例に説明したが、これに限らず、ＩＧＢＴなどのＭＯＳ型半導体装置や、層間絶縁膜の段差により素子構造に応力集中が生じる構成の半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、おもて面電極の電位を外部に取り出す配線材としてピン状電極を用いた炭化珪素半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
４ ｎ+型ソース領域
５ ｐ++型コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ ｐ+型領域
１１ ｐ型炭化珪素エピタキシャル層
１２ ｎ型ウェル領域
１３ 層間絶縁膜
１４ ＰＳＧ膜
１５ 保護膜
１６ めっき膜
１７ 第２の保護膜
１８ ピン状電極
１９ 半田
２０ Ｔｉ膜
２１ Ａｌ−Ｓｉ膜
１００ ＢＰＳＧ膜

Claims (4)

  1. シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板と、
    前記第１導電型ワイドバンドギャップ半導体基板のおもて面に堆積された、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型半導体領域と、
    前記第１導電型ワイドバンドギャップ半導体堆積層および前記第２導電型半導体領域の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる第２導電型ワイドバンドギャップ半導体層と、
    前記第２導電型ワイドバンドギャップ半導体層内の前記第１導電型ワイドバンドギャップ半導体堆積層上に選択的に設けられた第１の第１導電型領域と、
    前記第２導電型ワイドバンドギャップ半導体層内に選択的に設けられた第２の第１導電型領域と、
    前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接するソース電極と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
    前記ソース電極上に、選択的に設けられた保護膜と、
    前記ソース電極上の、前記保護膜が設けられていない部分に、選択的に設けられためっき膜と、
    前記めっき膜に半田を介して接続された、外部信号をとり出すピン状電極と、
    を備え、
    前記めっき膜と前記保護膜と前記ソース電極がお互いに接する３重点部分の直下にチャネルが設けられていないことを特徴とする半導体装置。
  2. 前記３重点部分の直下に前記チャネルが設けられていないことは、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に前記第２導電型半導体領域が設けられ、
    前記第２導電型ワイドバンドギャップ半導体層内に、前記第１の第１導電型領域が設けられ、
    前記第２導電型ワイドバンドギャップ半導体層内に、前記第２の第１導電型領域が設けられていないことであることを特徴とする請求項１に記載の半導体装置。
  3. シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板のおもて面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、第２導電型半導体領域を選択的に形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面に、シリコンよりもバンドギャップが広い半導体からなる、第２導電型ワイドバンドギャップ半導体層を形成する工程と、
    前記第２導電型ワイドバンドギャップ半導体層の内部の、前記第１導電型ワイドバンドギャップ半導体堆積層上に第１の第１導電型領域を選択的に形成する工程と、
    前記第２導電型ワイドバンドギャップ半導体層の内部に第２の第１導電型領域を選択的に形成する工程と、
    前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接するソース電極を形成する工程と、
    前記ゲート電極を覆う層間絶縁膜を形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と、
    前記ソース電極上に、選択的に保護膜を形成する工程と、
    前記ソース電極上の、前記保護膜が形成されていない部分に、選択的にめっき膜を形成する工程と、
    前記めっき膜に半田を介して接続された、外部信号をとり出すピン状電極を形成する工程と、
    を含み、
    前記第２の第１導電型領域を選択的に形成する工程において、前記めっき膜と前記保護膜と前記ソース電極がお互いに接する３重点部分の直下にチャネルを形成しないことを特徴とする半導体装置の製造方法。
  4. 前記第２の第１導電型領域を選択的に形成する工程において
    前記３重点部分の直下に前記チャネルを形成しないことは、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に前記第２導電型半導体領域を形成し、
    前記第２導電型ワイドバンドギャップ半導体層内に、前記第１の第１導電型領域を形成し、
    前記第２導電型ワイドバンドギャップ半導体層内に、前記第２の第１導電型領域を形成しないことであることを特徴とする請求項３に記載の半導体装置の製造方法。
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