CN107408575B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

半导体装置具备：源电极(8)、设置在源电极(8)上的保护膜(15)、设置在源电极(8)上的未设置有保护膜(15)的部分的镀覆膜(16)，在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有沟道。此外，半导体装置在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有第二个第一导电型区(4)。由此，能够提高利用焊料接合销状电极的半导体装置的可靠性。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置及半导体装置的制造方法。
背景技术
以往，作为控制高电压和/或大电流的功率半导体装置的构成材料，使用硅(Si)。功率半导体装置具有双极型晶体管、IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor FieldEffect Transistor(金属氧化物半导体场效应晶体管)：绝缘栅型场效应晶体管)等多种，他们按照用途区分使用。
例如，双极型晶体管、IGBT与MOSFET相比，电流密度大、能够实现大电流化，但无法使其高速开关。具体地，双极型晶体管在数kHz程度的开关频率下的使用为极限，IGBT在数十kHz程度的开关频率下的使用为极限。另一方面，功率MOSFET与双极型晶体管、IGBT相比，电流密度小、难以实现大电流化，但能够进行达到数MHz程度的高速开关动作。
然而，市场上对兼具了大电流和高速性的功率半导体装置的要求变强，并致力于进行IGBT和/或功率MOSFET的改良，当前开发进展到了几乎接近材料极限的程度。从功率半导体装置的观点来看，正在探讨取代硅的半导体材料，作为能够制作(制造)低导通电压、高速特性、高温特性优异的新一代的功率半导体装置的半导体材料，碳化硅(SiC)受到瞩目(参照下述非专利文献1)。
碳化硅是化学上非常稳定的半导体材料，带隙宽为3eV，即使在高温下也能够作为半导体而极其稳定地进行使用。此外，就碳化硅而言，最大电场强度也比硅大一个数量级以上，因此作为能够充分减小导通电阻的半导体材料而受到期待。这样的碳化硅的优点对其他的作为带隙比硅宽的宽带隙半导体的例如氮化镓(GaN)也合适。因此，通过使用宽带隙半导体，能够实现半导体装置的高耐压化(例如，参照下述非专利文献2)。
在使用了这样的碳化硅的高耐压半导体装置中产生的损耗变少了，相应地，在使用于逆变器时，以载波频率比以往的使用了硅的半导体装置高一个数量级的频率来应用。如果以高频应用半导体装置，则芯片的发热温度变高，影响半导体装置的可靠性。特别地，在基板正面侧的正面电极，作为将正面电极的电位引出到外部的布线材料而接合有键合线，如果在高温下使用半导体装置，则正面电极与键合线的紧贴性劣化，对可靠性带来影响。
此外，有作为将正面电极的电位引出到外部的其他布线材料而使用引线键合以外的板状导体部件的技术(例如，参照下述专利文献1)。
此外，有利用焊料将销状电极接合于正面电极的以往的碳化硅半导体装置。图3是示出以往的碳化硅半导体装置的构成的剖视图。在n+型碳化硅基板1的表面沉积n型碳化硅外延层2，并在n型碳化硅外延层2的表面设置有多个p+型区10。在p+型区10的表面设置有p型碳化硅外延层11。在未设置p+型区10的、n型碳化硅外延层2上的p型碳化硅外延层11设置有n型阱区12。在p型碳化硅外延层11的内部设置有n+型源极区4和p++型接触区5。
在p型碳化硅外延层11的、被n+型源极区4与n型阱区12夹着的表面隔着栅极绝缘膜6设置有栅电极7，并在栅电极7的上部作为层间绝缘膜13而选择性地设置有PSG(PhosphoSilicate Glass：磷硅玻璃)膜14。在n+型源极区4和p++型接触区5的表面设置有源电极8。源电极8例如为Ti膜20与Al-Si膜21的双层结构。在源电极8的上部选择性地设置有保护膜15，并在未设置保护膜15的部分设置镀覆膜16。
以覆盖镀覆膜16与保护膜15邻接的部分的方式设置有第二保护膜17。在镀覆膜16的部分设置有用于连接与外部信号连接的销状电极18的焊料19。在n+型碳化硅基板1的背面侧设置有漏电极9。
在图3的结构的MOSFET中，在相对于源电极8将正电压施加于漏电极9的状态下将栅极阈值以下的电压施加于栅电极7的情况下，p型碳化硅外延层11与n型阱区12的pn结处于反向偏置的状态，有源区的耐压被确保，电流不流通。另一方面，如果将栅极阈值以上的电压施加于栅电极7，则在栅电极7正下方的p型碳化硅外延层11表面形成反转层，由此电流进行流通。这样，能够通过施加于栅电极7的电压来进行MOSFET的开关动作。
现有技术文献
专利文献
专利文献1：日本特开2014-99444号公报
非专利文献
非专利文献1：K.Shenal及另外两名，“Optimum Semiconductors for High-PowerElectronics”，IEEE Transactions on Electron Devices，1989年9月，第36卷，第9号，p.1811-1823
非专利文献2：B.Jayant Baliga著，“Silicon Carbide Power Divices”，美国，World Scientific Publishing Co.，2006年3月30日，p.61
发明内容
技术问题
然而，在以往的结构中，层间绝缘膜13的覆盖性(台阶覆盖性)差，在层间绝缘膜13的表面产生因下层的凹凸不平而引起的高低差，因此，在隔着镀覆膜16将销状电极18焊接到源电极8时，应力集中施加到层间绝缘膜13的高低差部分。这里，层间绝缘膜13的高低差是指由于层间绝缘膜13覆盖栅电极7而产生的从碳化硅半导体基体起算的层间绝缘膜13的高度，所述碳化硅半导体基体是将n+型碳化硅基板1和n型碳化硅外延层2合起来而成的基体。此外，在销状电极18的焊接时和/或半导体装置的开关时，由于焊料19与周围的温度差变大，所以在焊料19的端部附近，特别是镀覆膜16、保护膜15和源电极8彼此接触的三重点部分因热膨胀差异而使得应力集中。由于这样地应力集中，半导体装置的特性劣化，可靠性下降。最差的情况下，层间绝缘膜13会开裂，栅电极7和源电极8短路，半导体装置成为不良。
本发明的目的在于提供一种提高利用焊料接合销状电极的半导体装置的可靠性的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。本发明的半导体装置，其特征在于，具备：第一导电型宽带隙半导体基板、第一导电型宽带隙半导体沉积层、第二导电型半导体区、第二导电型宽带隙半导体层、第一个第一导电型区、第二个第一导电型区、栅电极、源电极、层间绝缘膜、漏电极、保护膜、镀覆膜和销状电极。第一导电型宽带隙半导体基板包括带隙比硅宽的半导体。第一导电型宽带隙半导体沉积层沉积于所述第一导电型宽带隙半导体基板的正面，且与所述第一导电型宽带隙半导体基板相比杂质浓度低。第二导电型半导体区选择性地设置在所述第一导电型宽带隙半导体沉积层的、与所述第一导电型宽带隙半导体基板侧相反一侧的表面层。第二导电型宽带隙半导体层设置在所述第一导电型宽带隙半导体沉积层和所述第二导电型半导体区的表面，且包括带隙比硅宽的半导体。第一个第一导电型区选择性地设置在所述第二导电型宽带隙半导体层内的、所述第一导电型宽带隙半导体沉积层上的部分。第二个第一导电型区选择性地设置在所述第二导电型宽带隙半导体层内。栅电极隔着栅极绝缘膜设置在所述第二个第一导电型区和所述第一个第一导电型区之上。源电极与所述第二导电型宽带隙半导体层和所述第二个第一导电型区接触。层间绝缘膜覆盖所述栅电极。漏电极设置在所述第一导电型宽带隙半导体基板的背面。保护膜选择性地设置在所述源电极上。镀覆膜选择性地设置在所述源电极上的未设置有所述保护膜的部分。销状电极介由焊料与所述镀覆膜连接，并将信号引出到外部。此外，在所述镀覆膜与所述保护膜与所述源电极相互接触的三重点部分的正下方未设置有沟道。
此外，本发明的半导体装置的特征在于，在上述发明中，在所述三重点部分的正下方未设置有所述沟道是指：在所述第一导电型宽带隙半导体沉积层的表面层设置有所述第二导电型半导体区，在所述第二导电型宽带隙半导体层内设置有所述第一个第一导电型区，在所述第二导电型宽带隙半导体层内未设置有所述第二个第一导电型区。
为了解决上述课题，实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。包括在包括带隙比硅宽的半导体的第一导电型宽带隙半导体基板的正面，形成与所述第一导电型宽带隙半导体基板相比杂质浓度低的第一导电型宽带隙半导体沉积层的工序。包括在所述第一导电型宽带隙半导体沉积层的表面层，选择性地形成第二导电型半导体区的工序。包括在所述第一导电型宽带隙半导体沉积层的表面，形成包括带隙比硅宽的半导体的第二导电型宽带隙半导体层的工序。包括在所述第二导电型宽带隙半导体层的内部的、所述第一导电型宽带隙半导体沉积层上的部分选择性地形成第一个第一导电型区的工序。包括在所述第二导电型宽带隙半导体层的内部选择性地形成第二个第一导电型区的工序和隔着栅极绝缘膜在所述第二个第一导电型区和所述第一个第一导电型区之上形成栅电极的工序。包括形成与所述第二导电型宽带隙半导体层和所述第二个第一导电型区接触的源电极的工序。包括形成覆盖所述栅电极的层间绝缘膜的工序。包括在所述第一导电型宽带隙半导体基板的背面形成漏电极的工序。包括在所述源电极上选择性地形成保护膜的工序。包括在所述源电极上的未形成有所述保护膜的部分选择性地形成镀覆膜的工序。包括形成介由焊料与所述镀覆膜连接并将信号引出到外部的销状电极的工序。并且，在选择性地形成所述第二个第一导电型区的工序中，在所述镀覆膜与所述保护膜与所述源电极相互接触的三重点部分的正下方不形成沟道。
此外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在选择性地形成所述第二个第一导电型区的工序中，在所述三重点部分的正下方不形成所述沟道是指：在所述第一导电型宽带隙半导体沉积层的表面层形成所述第二导电型半导体区，在所述第二导电型宽带隙半导体层内形成所述第一个第一导电型区，在所述第二导电型宽带隙半导体层内不形成所述第二个第一导电型区。
根据上述发明，通过在镀覆膜与保护膜与源电极相互接触的三重点部分的正下方不形成沟道，使得电流不在应力集中施加的部分流通，能够抑制由应力集中施加的部分引起的半导体装置的特性劣化。因此，能够抑制半导体装置的可靠性的下降。此外，由于电流不在应力集中施加的部分流通，所以即使三重点部分的正下方的层间绝缘膜开裂，也能够抑制栅电极和源电极短路，抑制半导体装置成为不良。
技术效果
根据本发明的半导体装置及半导体装置的制造方法，具有能够提供抑制半导体装置的特性劣化，并具有良好特性的半导体装置的效果。
附图说明
图1是示出实施方式的碳化硅半导体装置的构成的剖视图。
图2是示出实施方式的碳化硅半导体装置的主要部分的俯视图。
图3是示出以往的碳化硅半导体装置的构成的剖视图。
符号说明
1：n+型碳化硅基板
2：n型碳化硅外延层
4：n+型源极区
5：p++型接触区
6：栅极绝缘膜
7：栅电极
8：源电极
9：漏电极
10：p+型区
11：p型碳化硅外延层
12：n型阱区
13：层间绝缘膜
14：PSG膜
15：保护膜
16：镀覆膜
17：第二保护膜
18：销状电极
19：焊料
20：Ti膜
21：Al-Si膜
100：BPSG膜
具体实施方式
以下参照附图，对本发明的半导体装置及半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，标记有n或p的层或区域分别表示该层或区域中电子或空穴为多数载流子。此外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。含有+和-的n或p的标示相同的情况下表示浓度接近而不限于浓度相等。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。此外，在本说明书中，在密勒指数的标示中，“-”表示标记于紧随其后的指数的横线，通过在指数之前标记“-”来表示负的指数。
(实施方式)
本发明的半导体装置使用宽带隙半导体构成。在实施方式中，对于使用例如碳化硅(SiC)作为宽带隙半导体而制作的碳化硅半导体装置，以MOSFET为例进行说明。图1是示出实施方式的碳化硅半导体装置的构成的剖视图。在图1中图示有源区的状态。
如图1所示，实施方式的碳化硅半导体装置在n+型碳化硅基板(第一导电型宽带隙半导体基板)1的第一主面(正面)沉积n型碳化硅外延层(第一导电型宽带隙半导体沉积层)2。
n+型碳化硅基板1为掺杂有例如氮(N)的碳化硅单晶基板。n型碳化硅外延层2是以比n+型碳化硅基板1低的杂质浓度掺杂有例如氮的低浓度n型漂移层。以下，将n+型碳化硅基板1和n型碳化硅外延层2合称为碳化硅半导体基体。
在碳化硅半导体基体的正面侧形成有MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构(元件结构)。具体地，在n型碳化硅外延层2的与n+型碳化硅基板1相反一侧(碳化硅半导体基体的正面侧)的表面层选择性地设置有作为p基层发挥功能的p+型区(第二导电型半导体区)10。
在n型碳化硅外延层2和p+型区10的表面沉积有p型碳化硅外延层11(第二导电型宽带隙半导体层)。此外，在p型碳化硅外延层11内的、n型碳化硅外延层2上的部分设置有n型阱区12(第一个第一导电型区)，该n型阱区12沿深度方向贯通p型碳化硅外延层11而到达n型碳化硅外延层2。n型阱区12与n型碳化硅外延层2一同构成漂移区。
在p型碳化硅外延层11的内部的、沿深度方向与p+型区10相对的部分，与n型阱区12分离地选择性地设置有n+型源极区4(第二个第一导电型区)。此外，在p型碳化硅外延层11内的n+型源极区4之间选择性地设置有与p型碳化硅外延层11相比杂质浓度高的p++型接触区5(第二导电型区)。
在p型碳化硅外延层11的、被n+型源极区4与n型阱区12夹着的部分的表面，隔着栅极绝缘膜6设置有栅电极7。栅电极7也可以隔着栅极绝缘膜6设置在n型阱区12的表面。
在碳化硅半导体基体的正面侧的整个面以覆盖栅电极7的方式设置有层间绝缘膜13。作为层间绝缘膜13而层叠有例如BPSG(Boron Phospho SilicateGlass，硼磷硅玻璃)膜100。
设置有通过在层间绝缘膜13开口而得到的接触孔与n+型源极区4和p++型接触区5接触，并与n+型源极区4和p++型接触区5电连接的源电极8。源电极8例如可以采用Ti膜20和Al-Si膜21的双层结构。Al-Si膜21例如是以1％的比例含有硅的铝膜。
此外，在碳化硅半导体基体的背面，设置有漏电极9。在源电极8上选择性地设置有保护膜15，在未设置有保护膜15的源电极8上设置有镀覆膜16。保护膜15具有保护半导体装置的正面的功能。此外，保护膜15具有在形成镀覆膜16时，防止镀覆膜16的镀覆料向外部流出的功能。此外，保护膜15具有保护包围有源区的周围的边缘终端结构部(未图示)的功能。这里，有源区是指在半导体装置处于导通状态时电流所流通的区域。此外，边缘终端结构部是指以包围有源区的周围的方式设置，缓和漂移区的基板正面侧的电场并保持耐压的区域。
此外，以选择性地覆盖镀覆膜16与保护膜15相接触的部分的方式设置有第二保护膜17。第二保护膜17覆盖镀覆膜16与保护膜15的间隙，具有防止例如焊料19等侵入基体侧的功能。第二保护膜17作为形成焊料19时的掩模而发挥功能。此外，第二保护膜17也可以覆盖保护膜15的整个面。此外，设置有介由焊料19与镀覆膜16部分进行连接的作为将源电极8的电位引出到外部的布线材料的销状电极18。销状电极18具有销的形状，并以直立的状态接合于源电极8。
将销状电极18焊接于源电极8时的应力及由热膨胀差异引起的应力集中于三重点部分的正下方的高低差处。换言之，在位于远离三重点部分的正下方的区域的高低差处，不施加应力。因此，在位于远离三重点部分的正下方的区域的高低差处，半导体装置的特性不会劣化，可靠性不会下降。此外，层间绝缘膜13不会开裂，栅电极7和源电极8不会短路，半导体装置也不会成为不良。
因此，在实施方式中，在镀覆膜16与保护膜15与源电极8相互接触的三重点部分的正下方未设置有MOS结构的沟道。此外，三重点部分的正下方是指从三重点部分向碳化硅半导体基体侧垂直下降的直线与p型碳化硅外延层11交叉的交点的附近。此外，附近是指从交点起算到单元(cell)的大小的三倍左右的距离为止的区域。具体地，如果单元的大小设为10μm左右，则附近是指从交点起算到30μm左右的距离为止的区域。
图2是示出实施方式的碳化硅半导体装置的主要部分的俯视图。图2示出实施方式的碳化硅半导体装置的表面结构具有条纹结构，且未设置有MOS结构的沟道的位置。在图2中，仅图示p+型区10和镀覆膜16。镀覆膜16与保护膜15与源电极8相互接触的三重点部分成为镀覆膜16与保护膜15的边界部分。在图2中，三重点部分成为p+型区10的带有斜线的区域，在该区域的表面未设置有MOS结构的沟道。
此外，例如，通过在n型碳化硅外延层2的表面层设置p+型区10，在p型碳化硅外延层11内设置n型阱区12，且在n型阱区12与p++型接触区5之间不设置n+型源极区4，从而不设置MOS结构的沟道。
由于未设置有MOS结构的沟道，所以即使在栅电极7施加阈值以上的电压，电流也变得不流通。例如，在n型阱区12与p++型接触区5之间未设置有n+型源极区4。因此，即使在栅电极7施加阈值以上的电压，并在p型碳化硅外延层11形成反转层，也由于接触区中没有n型的半导体层，所以使得电流不在三重点部分的正下方流通。
(实施方式的碳化硅半导体装置的制造方法)
接下来，对于实施方式的碳化硅半导体装置的制造方法，以制作例如1200V的耐压等级的MOSFET的情况为例进行说明。首先，准备以例如2×1019cm-3左右的杂质浓度掺杂有氮的n+型碳化硅基板1。n+型碳化硅基板1的主面例如可以是在<11-20>方向上具有4度左右的偏离角的(000-1)面。
接下来，在n+型碳化硅基板1的(000-1)面上外延生长以1.0×1016cm-3的杂质浓度掺杂有氮的厚度为10μm的n型碳化硅外延层2。
接下来，在n型碳化硅外延层2的表面上通过光刻技术利用例如抗蚀剂形成具有期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法将p型杂质例如铝原子进行离子注入。由此，在n型碳化硅外延层2的表面区域的一部分形成p+型区10。接下来，去除在用于形成p+型区10的离子注入时所使用的掩模。
接下来，在n型碳化硅外延层2的表面上以例如0.5μm的厚度外延生长p型碳化硅外延层11。此时，例如可以以使p型碳化硅外延层11的杂质浓度成为2.0×1016cm-3的方式进行外延生长。
接下来，在p型碳化硅外延层11的表面上通过光刻技术利用例如抗蚀剂形成具有期望的开口部的掩模。这里，形成在之后要形成的镀覆膜16与保护膜15与源电极8相互接触的三重点部分的正下方不具有开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法将n型杂质例如氮进行离子注入。由此，在p型碳化硅外延层11的表面区域的一部分形成n+型源极区4。这里，n+型源极区4未形成在三重点部分的正下方的p型碳化硅外延层11上。接下来，去除在用于形成n+型源极区4的离子注入时所使用的掩模。
接下来，在p型碳化硅外延层11的表面上通过光刻技术利用例如抗蚀剂形成具有期望的开口部的掩模。这里，利用在之后要形成的镀覆膜16与保护膜15与源电极8相互接触的三重点部分的正下方具有开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法将p型杂质例如铝进行离子注入。由此，在p型碳化硅外延层11的表面区域的一部分形成p++型接触区5。接下来，去除在用于形成p++型接触区5的离子注入时所使用的掩模。
接下来，在p型碳化硅外延层11的表面上通过光刻技术利用例如抗蚀剂形成具有期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法将n型杂质例如氮进行离子注入。由此，在p型碳化硅外延层11的表面区域的一部分形成n型阱区12。接下来，去除在用于形成n型阱区12的离子注入时所使用的掩模。
接下来，进行用于使n+型源极区4、p++型接触区5和n型阱区12活化的热处理(退火)。此时的热处理温度和热处理时间可以分别为1620℃和2分钟。
形成n+型源极区4、p++型接触区5和n型阱区12的顺序可以进行各种变更。
接下来，对碳化硅半导体基体的正面侧进行热氧化，并以100nm的厚度形成栅极绝缘膜6。该热氧化可以在氧(O2)和氢(H2)的混合气氛中，通过1000℃左右的温度的热处理来进行。由此，形成在p型碳化硅外延层11和n型碳化硅外延层2的表面的各区域被栅极绝缘膜6所覆盖。
接下来，在栅极绝缘膜6上，作为栅电极7而形成掺杂有例如磷(P)的多晶硅层。接下来，将多晶硅层图案化并选择性地去除，将多晶硅层残留在p型碳化硅外延层11的、被n+型源极区4与n型阱区12夹着的部分上。此时，也可以将多晶硅层残留在n型阱区12上。该残留的多晶硅层成为栅电极7。
接下来，以覆盖栅电极7的方式形成BPSG膜100来作为层间绝缘膜13。例如，将硼磷玻璃(BPSG)以1.0μm的厚度成膜。接下来，为了进行BPSG膜100的平坦化而进行回流处理。回流处理后，将BPSG膜100选择性地去除，形成接触孔。
接下来，作为源电极8而形成Ti膜20、Al-Si膜21。例如，通过溅射法形成Ti膜20，并通过溅射法向Ti膜20上部形成Al-Si膜21。
接下来，在n+型碳化硅基板1的表面(碳化硅半导体基体的背面)作为漏电极9而形成例如镍膜。然后，在例如970℃的温度下进行热处理，形成n+型碳化硅基板1与漏电极9的欧姆接合。
接下来，在镍膜的表面作为漏电极9依次将例如钛、镍(Ni)和金(Au)成膜。接下来，在碳化硅半导体基体的正面侧的源电极8上选择性地形成保护膜15。
接下来，将保护膜15用作掩模，在源电极8上的没有保护膜15的部分选择性地形成镀覆膜16。由此，镀覆膜16以镀覆料不流入边缘终端结构部的方式形成在源电极8上。接下来，使用例如高分子树脂等，以覆盖镀覆膜16与保护膜15邻接的部分的方式选择性地形成第二保护膜17。
接下来，将保护膜15和第二保护膜17用作焊接时的掩模，隔着焊料19在镀覆膜16形成销状电极18。由此，完成图1所示的MOSFET。
如以上所说明，根据实施方式，通过在镀覆膜与保护膜与源电极相互接触的三重点部分的正下方不形成沟道，使电流不在应力集中施加的部分流通，能够抑制由应力集中施加的部分引起的半导体装置的特性劣化。因此，能够抑制半导体装置的可靠性的下降。此外，由于电流不在应力集中施加的部分流通，所以即使三重点部分的正下方的层间绝缘膜开裂，也能够抑制栅电极和源电极短路，抑制半导体装置成为不良。
在本发明的实施方式中，以MOSFET为例进行了说明，但并不限于此，可适用于IGBT等MOS型半导体装置和/或由于层间绝缘膜的高低差而在元件结构产生应力集中的构成的半导体装置等各种构成的半导体装置。此外，在上述的各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但在使用氮化镓(GaN)等碳化硅以外的宽带隙半导体的情况下也能够得到同样的效果。此外，在各实施方式中将第一导电型设为n型，将第二导电型设为p型，但即使将第一导电型设为p型，将第二导电型设为n型，本发明也同样成立。
工业上的可利用性
如上所述，本发明的半导体装置对使用于电力变换装置和/或各种工业用机械等的电源装置等的高耐压半导体装置有用，特别地适用于将销状电极用作将正面电极的电位引出到外部的布线材料的碳化硅半导体装置。

Claims (4)

1.一种半导体装置，其特征在于，具备：
第一导电型宽带隙半导体基板，包括带隙比硅宽的半导体；
第一导电型宽带隙半导体沉积层，沉积于所述第一导电型宽带隙半导体基板的正面，且与所述第一导电型宽带隙半导体基板相比杂质浓度低；
第二导电型半导体区，选择性地设置在所述第一导电型宽带隙半导体沉积层的、与所述第一导电型宽带隙半导体基板侧相反一侧的表面层；
第二导电型宽带隙半导体层，设置在所述第一导电型宽带隙半导体沉积层和所述第二导电型半导体区的表面，且包括带隙比硅宽的半导体；
第一个第一导电型区，选择性地设置在所述第二导电型宽带隙半导体层内的、所述第一导电型宽带隙半导体沉积层上的部分；
第二个第一导电型区，选择性地设置在所述第二导电型宽带隙半导体层内；
栅电极，隔着栅极绝缘膜设置在所述第二个第一导电型区和所述第一个第一导电型区之上；
源电极，与所述第二导电型宽带隙半导体层和所述第二个第一导电型区接触；
层间绝缘膜，覆盖所述栅电极；
漏电极，设置在所述第一导电型宽带隙半导体基板的背面；
保护膜，选择性地设置在所述源电极上；
镀覆膜，选择性地设置在所述源电极上的未设置有所述保护膜的部分；以及
销状电极，隔着焊料与所述镀覆膜连接，并将信号引出到外部，
其中，在所述镀覆膜与所述保护膜与所述源电极相互接触的三重点部分的正下方未设置有沟道。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述三重点部分的正下方未设置有所述沟道是指：在所述第一导电型宽带隙半导体沉积层的表面层设置有所述第二导电型半导体区，在所述第二导电型宽带隙半导体层内设置有所述第一个第一导电型区，在所述第二导电型宽带隙半导体层内未设置有所述第二个第一导电型区。
3.一种半导体装置的制造方法，其特征在于，包括：
在包括带隙比硅宽的半导体的第一导电型宽带隙半导体基板的正面，形成与所述第一导电型宽带隙半导体基板相比杂质浓度低的第一导电型宽带隙半导体沉积层的工序；
在所述第一导电型宽带隙半导体沉积层的表面层，选择性地形成第二导电型半导体区的工序；
在所述第一导电型宽带隙半导体沉积层的表面，形成包括带隙比硅宽的半导体的第二导电型宽带隙半导体层的工序；
在所述第二导电型宽带隙半导体层的内部的、所述第一导电型宽带隙半导体沉积层上的部分选择性地形成第一个第一导电型区的工序；
在所述第二导电型宽带隙半导体层的内部选择性地形成第二个第一导电型区的工序；
隔着栅极绝缘膜在所述第二个第一导电型区和所述第一个第一导电型区之上形成栅电极的工序；
形成与所述第二导电型宽带隙半导体层和所述第二个第一导电型区接触的源电极的工序；
形成覆盖所述栅电极的层间绝缘膜的工序；
在所述第一导电型宽带隙半导体基板的背面形成漏电极的工序；
在所述源电极上选择性地形成保护膜的工序；
在所述源电极上的未形成有所述保护膜的部分选择性地形成镀覆膜的工序；以及
形成隔着焊料与所述镀覆膜连接并将信号引出到外部的销状电极的工序，
其中，在选择性地形成所述第二个第一导电型区的工序中，在所述镀覆膜与所述保护膜与所述源电极相互接触的三重点部分的正下方不形成沟道。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于，
在选择性地形成所述第二个第一导电型区的工序中，在所述三重点部分的正下方不形成所述沟道是指：在所述第一导电型宽带隙半导体沉积层的表面层形成所述第二导电型半导体区，在所述第二导电型宽带隙半导体层内形成所述第一个第一导电型区，在所述第二导电型宽带隙半导体层内不形成所述第二个第一导电型区。
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