CN106549045B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

提供抑制半导体装置的特性劣化并具有良好特性的半导体装置。半导体装置的源电极(8)具有由第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构，或者半导体装置的源电极(8)具有由第一TiN膜(20)、第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构。另外，半导体装置的第二保护膜(17)是聚酰胺膜。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
以往，使用了硅(Si)作为对高电压、大电流进行控制的功率半导体装置的构成材料。对功率半导体装置而言，存在双极型晶体管、IGBT(Insulated Gate BipolarTransistor：绝缘栅型双极型晶体管)、MOSFET(Metal Oxide Semiconductor FieldEffect Transistor(金属氧化物半导体场效应晶体管)：绝缘栅场效应晶体管)等多种，它们按照用途被适当地使用。
例如，双极型晶体管和IGBT与MOSFET相比，电流密度高且可以进行大电流化，但无法进行高速开关。具体而言，双极型晶体管在数kHz程度的开关频率下使用是极限，IGBT在数十kHz程度的开关频率下使用是极限。另一方面，虽然功率MOSFET与双极型晶体管、IGBT相比，电流密度低且难以进行大电流化，但是可以进行达到数MHz程度的高速开关工作。
但是，在市场上对兼具有大电流和高速性的功率半导体装置的要求强烈，对IGBT、功率MOSFET而言，在其改良方面投入努力，在现在开发到几乎接近材料极限。从功率半导体装置的观点，研究了取代硅的半导体材料，作为能够制作(制造)在低导通电压、高速特性、高温特性方面优异的下一代功率半导体装置的半导体材料，碳化硅(SiC)备受关注(参照下述非专利文献1)。
碳化硅是化学上非常稳定的半导体材料，带隙宽为3eV，即使在高温下也能够作为半导体而非常稳定地使用。另外，碳化硅的最大电场强度也比硅大一个数量级以上，因此作为能够充分降低通态电阻的半导体材料而受到期待。这样的碳化硅的特长对于其他的作为带隙比硅宽的宽禁带半导体，例如氮化镓(GaN)也完全适合。因此，通过使用宽禁带半导体，能够实现半导体装置的高耐压化(例如，参照下述非专利文献2)。
在使用了这样的碳化硅的高耐压半导体装置中产生损耗变少，相应地，使得在变换器中使用时，载波频率适用于比使用了以往的硅而成的半导体装置高一个数量级的频率。如果以高频率应用半导体装置，则对芯片的发热温度变高，影响对半导体装置的可靠性。特别是，在基板正面侧的正面电极，接合有键合引线作为将正面电极的电位引出到外部的布线材料，如果在高温下使用半导体装置，则正面电极与键合引线的密合减弱，对可靠性造成影响。
另外，作为将正面电极的电位引出到外部的其他布线材料，存在使用了除引线键合以外的板状导体部件的技术(例如，参照下述专利文献1)。
另外，存在利用焊锡将针电极接合到正面电极的以往的碳化硅半导体装置。图3是示出以往的碳化硅半导体装置的构成的截面图。在n+型碳化硅基板1的表面堆积有n型碳化硅外延层2，在n型碳化硅外延层2的表面设有多个p+型区10。在p+型区10的表面设有p型碳化硅外延层11。在未设有p+型区10的n型碳化硅外延层2上的p型碳化硅外延层11设有n型阱区12。在p型碳化硅外延层11的表面设有n+型源区4和p++型接触区5。
在p型碳化硅外延层11的位于n+型源区4与n型阱区12之间的表面隔着栅绝缘膜6设有栅电极7，在栅电极7的上部选择性地设有PSG(Phospho Silicate Glass：磷硅酸盐玻璃)膜14作为层间绝缘膜13。在n+型源区4和p++型接触区5的表面设有源电极8。源电极8是例如第一Ti膜21和Al-Si膜24的双层结构。在源电极8的上部，选择性地设有保护膜15并且在未设有保护膜15的部分设有镀膜16。
以覆盖镀膜16与保护膜15邻接的部分的方式设置第二保护膜17。在镀膜16部分设有焊锡19，该焊锡19将与外部信号连接的针状电极18连接。在n+型碳化硅基板1的背面侧设有漏电极9。
在图3的结构的MOSFET中，在对于源电极8向漏电极9施加有正电压的状态下向栅电极7施加有栅极阈值以下的电压时，p型碳化硅外延层11与n型阱区12的pn结是被反向偏置的状态，确保活性区的耐压而电流不流动。另一方面，如果将栅极阈值以上的电压施加到栅电极7，则通过在直接位于栅电极7下方的p型碳化硅外延层11表面形成反转层，使得电流流动，因此通过将电压施加于栅电极7能够进行MOSFET的开关工作。
现有技术文献
专利文献
专利文献1：日本特开2014-99444号公报
非专利文献
非专利文献1：K.西娜(K.Shenai)，共3名，用于高功率电子器件的最佳半导体(Optimum Semiconductors for High-Power Electronics)，IEEE电子器件汇刊(IEEETransactions on Electron Devices)，1989年9月，第36卷，第9号，p.1811-1823
非专利文献2：B.贾扬巴利加(B.Jayant Baliga)著，碳化硅功率器件(SiliconCarbide Power Divices)，(美国)，世界科学出版公司(World Scientific PublishingCo.)，2006年3月30日，p.61
发明内容
技术问题
但是，在以往结构中，将源电极8设为第一Ti膜21和Al-Si膜24的双层结构，因此钛与铝进行合金化，作为吸收氢(H)的金属的第一Ti膜21消失，可能会因来自外部的氢离子的恶劣影响导致阈值电压变动。
本发明的目的在于，提供能够抑制特性变动的半导体装置和半导体装置的制造方法。
技术方案
为了解决上述的问题，实现本发明的目的，本发明的半导体装置的特征在于，具备：第一导电型宽禁带半导体基板，包括带隙比硅宽的半导体；第一导电型宽禁带半导体堆积层，堆积在上述第一导电型宽禁带半导体基板的正面，并且杂质浓度比上述第一导电型宽禁带半导体基板低；第二导电型半导体区，选择性地设置在上述第一导电型宽禁带半导体堆积层的相对于上述第一导电型宽禁带半导体基板侧相反一侧的表面层；第二导电型宽禁带半导体层，设置在上述第一导电型宽禁带半导体堆积层和上述第二导电型半导体区的表面，并且包括带隙比硅宽的半导体；第一个第一导电型区，选择性地设置在上述第二导电型宽禁带半导体层内的上述第一导电型宽禁带半导体堆积层上；第二个第一导电型区，选择性地设置在上述第二导电型宽禁带半导体层内；第二导电型接触区，选择性地设置在上述第二导电型宽禁带半导体层内；栅电极，隔着栅绝缘膜而设置在上述第二个第一导电型区和上述第一个第一导电型区之上；源电极，与上述第二导电型接触区和上述第二个第一导电型区接触；层间绝缘膜，覆盖上述栅电极；漏电极，设置在上述第一导电型宽禁带半导体基板的背面；镀膜，选择性地设置在上述源电极上；以及针状电极，通过焊锡而连接到上述镀膜并且引出外部信号；上述源电极具有至少由Ti膜、TiN膜、Ti膜、含有铝的金属膜依次层叠而成的结构。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述源电极具有由TiN膜、Ti膜、TiN膜、Ti膜、含有铝的金属膜依次层叠而成的结构。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述含有铝的金属膜是Al-Si膜、Al-Cu膜或者Al-Si-Cu膜。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备第一保护膜，选择性地设置在上述源电极上；以及第二保护膜，覆盖上述镀膜与上述第一保护膜所接触的部分，上述第二保护膜是聚酰胺膜。
为了解决上述的问题，实现本发明的目的，本发明的半导体装置的制造方法的特征在于，在包括带隙比硅宽的半导体的第一导电型宽禁带半导体基板的正面，形成杂质浓度比上述第一导电型宽禁带半导体基板低的第一导电型宽禁带半导体堆积层；在上述第一导电型宽禁带半导体堆积层的表面层选择性地形成第二导电型半导体区；在上述第一导电型宽禁带半导体堆积层的表面形成第二导电型宽禁带半导体层，上述第二导电型宽禁带半导体层包括带隙比硅宽的半导体；在上述第二导电型宽禁带半导体层的内部的上述第一导电型宽禁带半导体堆积层上选择性地形成第一个第一导电型区；在上述第二导电型宽禁带半导体层的内部选择性地形成第二个第一导电型区；在所述第二导电型宽禁带半导体层的内部选择性地形成第二导电型接触区；在上述第二个第一导电型区和上述第一个第一导电型区之上隔着栅绝缘膜而形成栅电极；形成与上述第二导电型接触区和上述第二个第一导电型区接触的源电极；形成覆盖上述栅电极的层间绝缘膜；在上述第一导电型宽禁带半导体基板的背面形成漏电极；在上述源电极上选择性地形成镀膜；以及形成针状电极，上述针状电极通过焊锡连接到上述镀膜并且引出外部信号，形成上述源电极的工序中，依次层叠Ti膜、TiN膜、Ti膜、含有铝的金属膜。
根据上述的发明，通过在源电极中，将第二TiN膜设置在第一Ti膜与Al-Si膜之间，能够抑制第一Ti膜与Al-Si膜合金化而使第一Ti膜变薄，能够通过第一Ti膜抑制氢离子向层间绝缘膜的侵入。因此，能够防止半导体元件的阈值在低电流区域变动。另外，通过将第二Ti膜设置在第二TiN膜与Al-Si膜之间，能够提高源电极的密合性。
另外，在源电极，通过将第一TiN膜进一步层叠在碳化硅半导体基体与第一Ti膜之间，能够防止在热处理中镍扩散而进入层间绝缘膜。因此，能够防止半导体装置的阈值变动。
另外，通过将第二个保护膜设为聚酰胺膜，能够提高与镀膜(或者在镀膜与保护膜之间露出的源电极)的密合性，并抑制焊锡侵入到碳化硅半导体基体侧。因此，能够抑制半导体装置的特性劣化、可靠性降低。
发明效果
根据本发明的半导体装置和半导体装置的制造方法，具有能够提供特性变动被抑制且可靠性高的半导体装置的效果。
附图说明
图1是示出实施方式1的碳化硅半导体装置的构成的截面图。
图2是示出实施方式2的碳化硅半导体装置的构成的截面图。
图3是示出以往的碳化硅半导体装置的构成的截面图。
符号说明
1：n+型碳化硅基板
2：n型碳化硅外延层
4：n+型源区
5：p++型接触区
6：栅绝缘膜
7：栅电极
8：源电极
9：漏电极
10：p+型区
11：p型碳化硅外延层
12：n型阱区
13：层间绝缘膜
14：PSG膜
15：保护膜
16：镀膜
17：第二保护膜
18：针状电极
19：焊锡
20：第一TiN膜
21：第一Ti膜
22：第二TiN膜
23：第二Ti膜
24：Al-Si膜
100：BPSG膜
具体实施方式
以下参考附图，对本发明的半导体装置和半导体装置的制造方法的优选的实施方式进行详细说明。在本说明书以及附图中，前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，对标注于n或p的+和-分别表示杂质浓度比未标注有该符号的层或区域的杂质浓度更高和更低。包括了+和-的n或p标记在相同的情况下表示为接近的浓度且不限于同等浓度。需要说明的是，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号，并省略重复的说明。另外，在本说明书中，关于密勒指数的标记，“-”表示附加于紧随其后的指数的横线(bar)，通过在指数前标注“-”来表示负的指数。
(实施方式1)
本发明的半导体装置使用宽禁带半导体而构成。在实施方式1中，关于使用例如碳化硅(SiC)作为宽禁带半导体而制作的碳化硅半导体装置，以MOSFET为例进行说明。图1是示出实施方式1的碳化硅半导体装置的构成的截面图。在图1中，图示出活性区的状态。
如图1所示，实施方式1的碳化硅半导体装置在n+型碳化硅基板(第一导电型宽禁带半导体基板)1的第一主面(正面)堆积有n型碳化硅外延层(第一导电型宽禁带半导体堆积层)2。
n+型碳化硅基板1是掺杂有例如氮(N)的碳化硅单晶基板。n型碳化硅外延层2是以低于n+型碳化硅基板1的杂质浓度掺杂有例如氮的低浓度n型漂移层。以下，将n+型碳化硅基板1和n型碳化硅外延层2一起作为碳化硅半导体基体。
在碳化硅半导体基体的正面侧形成有MOS栅(包括金属-氧化膜-半导体的绝缘栅)结构(元件结构)。具体而言，在n型碳化硅外延层2的相对于n+型碳化硅基板1相反一侧(碳化硅半导体基体的正面侧)的表面层，选择性地设有用作p基极层的p+型区(第二导电型半导体区)10。
在n型碳化硅外延层2和p+型区10的表面，堆积有p型碳化硅外延层11(第二导电型宽禁带半导体层)。另外，在p型碳化硅外延层11的n型碳化硅外延层2上的部分设有沿深度方向贯通p型碳化硅外延层11且到达n型碳化硅外延层2的n型阱区12(第一个第一导电型区)。n型阱区12与n型碳化硅外延层2一起构成漂移区。
在p型碳化硅外延层11内部的在深度方向上与p+型区10相向的部分，以与n型阱区12分离的方式选择性地设有n+型源区4(第二个第一导电型区)。另外，在p型碳化硅外延层11内的n+型源区4之间选择性地设有杂质浓度比p型碳化硅外延层11高的p++型接触区5(第二导电型区)。
在p型碳化硅外延层11的被夹在n+型源区4与n型阱区12之间的部分的表面，隔着栅绝缘膜6而设有栅电极7。栅电极7也可以隔着栅绝缘膜6而设置在n型阱区12的表面。
在碳化硅半导体基体的正面侧设有以覆盖栅电极7的方式设置而成的层间绝缘膜13。作为层间绝缘膜13，层叠有BPSG(Boron Phospho Silicate Glass：硼磷硅玻璃)膜100。
设有通过在层间绝缘膜13开口的接触孔而与n+型源区4和p++型接触区5接触并且与n+型源区4和p++型接触区5电连接的源电极8。
源电极8由第一Ti(钛)膜21、第二TiN(氮化钛)膜22、第二Ti膜23、Al-Si膜24依次层叠而成。Al-Si膜24是以例如1％比例含有硅的铝膜。
第一Ti膜21具有将从外部侵入或者在Al-Si膜24中产生的氢(H)原子、氢离子吸收并以不到达下层的层间绝缘膜13的方式遮蔽的功能。因此，第一Ti膜21被设为较厚。氢原子、氢离子(以下，简称为氢离子)是指以氢原子作为最小的构成单位的粒子，具体而言是指氢原子、氢离子和氢分子。第二TiN膜22具有防止因与Al-Si膜24的合金化而导致第一Ti膜21消失的功能。第二Ti膜23具有提高与Al-Si膜24的密合性的功能。
Al-Si膜24也可以是Al-Si-Cu膜或者Al-Cu膜。Al-Si-Cu膜是含有数％以下的硅和铜的铝膜。Al-Cu膜是含有百分之几以下的铜的铝膜。在此，通过使铝膜含有硅或者铜，能够抑制铝膜腐蚀。另外，通过使铝膜含有硅，能够形成硬的膜，也有助于应力缓和。
另外，在碳化硅半导体基体的背面设有漏电极9。在源电极8上选择性地形成保护膜15，在不设有保护膜15的源电极8上设有镀膜16。保护膜15具有保护半导体装置的正面的功能。另外，保护膜15具有在形成镀膜16时不使镀膜16的镀金流出到外部的功能。另外，保护膜15具有对围绕活性区周围的边缘终端结构部(未图示)进行保护的功能。在此，活性区是指在半导体装置导通状态时电流流动的区域。另外，边缘终端结构部是指以围绕活性区的周围的方式设置，缓和漂移层的基板正面侧的电场并保持耐压的区域。
另外，以选择性地覆盖镀膜16与保护膜15接触部分的方式设置第二保护膜17。第二保护膜17覆盖镀膜16与保护膜15之间的间隙，具有防止例如焊锡19等向基体侧侵入的功能。第二保护膜17用作形成焊锡19时的掩模。另外，第二保护膜17也可以覆盖整个保护膜15。另外，设有针状电极18，该针状电极18是通过焊锡19而连接到镀膜16部分并且将源电极8的电位引出到外部的布线材料。针状电极18具有针状的形状，并且以直立的状态接合到源电极8。
(实施方式1的碳化硅半导体装置的制造方法)
接着，对于实施方式的碳化硅半导体装置的制造方法，以制作例如1200V的耐压等级的MOSFET的情况为例进行说明。首先，准备以例如2×1019cm-3左右的杂质浓度掺杂有氮的n+型碳化硅基板1。n+型碳化硅基板1的主面也可以是在例如＜11-20＞方向上具有4度左右的偏角(off angle)的(000-1)面。
接着，在n+型碳化硅基板1的(000-1)面上，使以1.0×1016cm-3的杂质浓度掺杂有氮且厚度10μm的n型碳化硅外延层2外延生长。
接着，在n型碳化硅外延层2的表面上，利用例如抗蚀剂通过光刻技术形成具有所期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模而通过离子注入法使p型的杂质、例如铝原子以离子方式注入。由此，在n型碳化硅外延层2的表面区域的一部分形成p+型区10。接着，除去在用于形成p+型区10的离子注入时所使用的掩模。
接着，在n型碳化硅外延层2的表面使p型碳化硅外延层11以例如0.5μm的厚度进行外延生长。此时，例如，也可以使p型碳化硅外延层11的杂质浓度变为2.0×1016cm-3的方式进行外延生长。
接着，在p型碳化硅外延层11的表面上，利用例如抗蚀剂通过光刻技术形成具有所期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模而通过离子注入法使n型的杂质、例如氮以离子方式注入。由此，在p型碳化硅外延层11的表面区域的一部分形成n+型源区4。接着，除去在用于形成n+型源区4的离子注入时所使用的掩模。
接着，在p型碳化硅外延层11的表面上，利用例如抗蚀剂通过光刻技术形成具有所期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模而通过离子注入法使p型的杂质、例如铝以离子方式注入。由此，在p型碳化硅外延层11的表面区域的一部分形成p++型接触区5。接着，除去在用于形成p++型接触区5的离子注入时所使用掩模。
接着，在p型碳化硅外延层11的表面上，利用例如抗蚀剂通过光刻技术形成具有所期望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模而通过离子注入法使n型的杂质，例如氮以离子方式注入。由此，在p型碳化硅外延层11的表面区域的一部分形成n型阱区12。接着，除去在用于形成n型阱区12的离子注入时所使用的掩模。
接着，进行用于使n+型源区4、p++型接触区5和n型阱区12活性化的热处理(退火)。此时的热处理温度和热处理时间可以分别为1620℃和2分钟。
形成n+型源区4、p++型接触区5和n型阱区12的顺序也可以进行各种改变。
接着，使碳化硅半导体基体的正面侧进行热氧化，以100nm的厚度形成栅绝缘膜6。该热氧化也可以在氧(O2)和氢(H2)的混合气氛中通过1000℃左右的温度的热处理来进行。由此，在p型碳化硅外延层11和n型碳化硅外延层2的表面形成的各区域被栅绝缘膜6覆盖。
接着，在栅绝缘膜6上，形成掺杂有例如磷(P)的多晶硅层作为栅电极7。接着，使多晶硅层图案化并将其选择性地除去，在p型碳化硅外延层11的被夹在n+型源区4与n型阱区12之间的部分上保留多晶硅层。此时，也可以在n型阱区12上保留多晶硅层。
接着，以覆盖栅电极7的方式形成BPSG膜100作为层间绝缘膜13。例如，使硼磷玻璃(BPSG)以1.0μm的厚度成膜。接着，为了进行BPSG膜100的平坦化，进行回流处理。
接着，使层间绝缘膜13图案化并将其选择性地除去，由此形成接触孔，使n+型源区4和p++型接触区5露出。
接着，通过例如溅射法在碳化硅半导体基体的正面侧形成镍膜。接着，通过烧结(热处理)使碳化硅半导体部(n+源区4和p++型接触区5)与镍膜反应而形成镍硅化物膜，由此形成与碳化硅半导体部的欧姆接触。
接着，形成第一Ti膜21、第二TiN膜22、第二Ti膜23、Al-Si膜24，作为源电极8。例如，通过溅射法形成第一Ti膜21后，通过溅射法，在第一Ti膜21上部形成第二TiN膜22。接着，通过溅射法，在第二TiN膜22上部形成第二Ti膜23。接着，通过溅射法，在第二Ti膜23上部形成Al-Si膜24。也可以形成Al-Si-Cu膜或者Al-Cu膜来取代Al-Si膜24。在此，上部是指将从n+型碳化硅基板1朝n型碳化硅外延层2的方向作为上方时的上方的部分。
接着，在n+型碳化硅基板1的表面(碳化硅半导体基体的背面)，使例如镍膜成膜作为漏电极9。然后，在例如970℃的温度下进行热处理，形成n+型碳化硅基板1与漏电极9的欧姆接合。
接着，在镍膜的表面使例如钛、镍(Ni)和金(Au)依次成膜作为漏电极9。接着，在碳化硅半导体基体的正面侧的源电极8上选择性地形成保护膜15。
接着，将保护膜15用作掩模，从而在源电极8上的无保护膜15的部分，选择性地形成镀膜16。由此，镀膜16以镀金不流到边缘终端结构部的方式形成在源电极8上。接着，以使用包括例如酰亚胺键的高分子树脂即聚酰亚胺膜等来覆盖镀膜16与保护膜15所邻接的部分的方式选择性地形成第二保护膜17。
接着，将保护膜15和第二保护膜17用作锡焊时的掩模，从而在镀膜16形成焊锡19，形成通过焊锡而连接到镀膜的针状电极18。由此，完成图1所示的MOSFET。
如以上所说明的那样，根据实施方式1，通过在源电极中，将第二TiN膜设于第一Ti膜与Al-Si膜之间，从而能够抑制第一Ti膜与Al-Si膜合金化而使第一Ti膜变薄，能够通过第一Ti膜抑制氢离子向层间绝缘膜的侵入。因此，能够防止半导体元件的阈值电压在低电流区域变动。另外，通过将第二Ti膜设于第二TiN膜与Al-Si膜之间，能够提高源电极的密合性。
(实施方式2)
图2是示出实施方式2的碳化硅半导体装置的构成的截面图。实施方式2的半导体装置与实施方式1的半导体装置的不同之处在于，在源电极8，进一步将第一TiN膜20层叠于碳化硅半导体基体与第一Ti膜21之间，从而形成5层结构。
源电极8由第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜23、Al-Si膜24依次层叠而成。Al-Si膜24也可以是Al-Si-Cu膜或者Al-Cu膜。
第一TiN膜20在用于形成镍硅化物膜的热处理中防止镍(Ni)扩散到层间绝缘膜13内。
接着，对实施方式2的半导体装置的制造方法进行说明。首先，与实施方式1同样，依次进行从形成n型碳化硅外延层2的工序至形成接触孔的工序。
接着，通过例如溅射法，形成第一TiN膜20作为源电极8。选择性地除去第一TiN膜20，再次在接触孔露出n+源区4和p++型接触区5。接着，通过例如溅射法，形成与在接触孔露出的碳化硅半导体部(n+源区4和p++型接触区5)接触的镍膜(未图示)。接着，通过热处理使得碳化硅半导体部与镍膜反应而形成镍硅化物膜，形成与碳化硅半导体部的欧姆接触。此时，通过在层间绝缘膜13与镍膜之间配置有第一TiN膜20，从而能够防止镍膜的镍原子扩散到层间绝缘膜13内。镍膜的在第一TiN膜20上的部分可以原样保留，也可以除去。
接着，进行与实施方式1同样的处理，依次形成第一Ti膜21、第二TiN膜22、第二Ti膜23、Al-Si膜24，作为源电极8。
然后，与实施方式1同样，通过依次进行漏电极9的形成工序以后的工序，完成图2所示的MOSFET。
如以上所说明的那样，根据实施方式2的碳化硅半导体装置和碳化硅半导体装置的制造方法，能够获得与实施方式1的碳化硅半导体装置和碳化硅半导体装置的制造方法同样的效果。
另外，根据实施方式2的半导体装置和半导体装置的制造方法，通过在源电极将第一TiN膜进一步层叠于碳化硅半导体基体与第一Ti膜之间，从而能够防止在用于形成欧姆接触的热处理中，镍膜的镍原子扩散而进入到层间绝缘膜。因此，能够防止半导体装置的阈值变动。
(实施方式3)
实施方式3的碳化硅半导体装置的构成与实施方式1的碳化硅半导体装置的构成相同，因此省略图示。实施方式3的半导体装置与实施方式1的半导体装置的不同之处在于，第二保护膜17为聚酰胺膜。聚酰胺膜是在分子中具有酰胺键的合成高分子材料，与聚酰亚胺膜相比，具有密合性高的特征。
另外，聚酰胺膜与聚酰亚胺膜同样，至少覆盖镀膜16、保护膜15和源电极8彼此接触的三个重点部分。通过使覆盖三个重点部分的膜为聚酰胺膜，从而提高与镀膜(或者在镀膜与保护膜之间露出的源电极)的密合性。另外，第二保护膜17也可以覆盖整个保护膜15。由此，与镀膜(或者在镀膜与保护膜之间露出的源电极)的密合性进一步提高。
(实施方式3的碳化硅半导体装置的制造方法)
接着，对实施方式3的碳化硅半导体装置的制造方法进行说明。首先，与实施方式1同样，依次进行从形成n型碳化硅外延层2的工序至形成镀膜16的工序。
接着，以使用聚酰胺膜来覆盖镀膜16与保护膜15邻接的部分的方式选择性地形成第二保护膜17。
然后，与实施方式1同样，通过进行针状电极18的形成工序，完成实施方式3的碳化硅半导体装置。
如以上所说明的那样，根据实施方式3的碳化硅半导体装置和碳化硅半导体装置的制造方法，能够获得与实施方式1的碳化硅半导体装置和碳化硅半导体装置的制造方法同样的效果。
另外，根据实施方式3的半导体装置和半导体装置的制造方法，通过将第二保护膜设为聚酰胺膜，从而能够提高与镀膜(或者在镀膜与第一保护膜之间露出的源电极)的密合性，抑制焊锡侵入到碳化硅半导体基体侧。因此，能够抑制半导体装置的特性劣化、可靠性降低。
另外，虽然在实施方式3中，将实施方式1的碳化硅半导体装置的第二保护膜17设为聚酰胺膜，但也可以将实施方式2的碳化硅半导体装置的第二保护膜17设为聚酰胺膜。在这种情况下，能够获得与实施方式2的碳化硅半导体装置和碳化硅半导体装置的制造方法同样的效果。
另外，虽然在本发明的实施方式中以MOSFET为例进行了说明，但不限于此，也可以适用于IGBT等MOS型半导体装置、通过层间绝缘膜的阶差使应力集中产生于元件结构的构成的半导体装置等各种构成的半导体装置。另外，在上述的各实施方式中，以作为宽禁带半导体而使用了碳化硅的情况为例进行了说明，但在使用了氮化镓(GaN)等除碳化硅以外的宽禁带半导体的情况下也可获得同样的效果。另外，在各实施方式中将第一导电型设为n型、将第二导电型设为p型，但本发明即使将第一导电型设为p型、将第二导电型设为n型也同样成立。
工业上的可利用性
如上，本发明的半导体装置对于电力转换装置、各种工业用机械等的电源装置等中所使用的高耐压半导体装置是有用的，特别是，适用于使用了针状电极作为将正面电极的电位引出到外部的布线材料的碳化硅半导体装置。

Claims (6)

1.一种半导体装置，其特征在于，具备：
第一导电型宽禁带半导体基板，包括带隙比硅宽的半导体；
第一导电型宽禁带半导体堆积层，堆积在所述第一导电型宽禁带半导体基板的正面，并且杂质浓度比所述第一导电型宽禁带半导体基板低；
第二导电型半导体区，选择性地设置在所述第一导电型宽禁带半导体堆积层的相对于所述第一导电型宽禁带半导体基板侧相反一侧的表面层；
第二导电型宽禁带半导体层，设置在所述第一导电型宽禁带半导体堆积层和所述第二导电型半导体区的表面，并且包括带隙比硅宽的半导体；
第一个第一导电型区，选择性地设置在所述第二导电型宽禁带半导体层内的所述第一导电型宽禁带半导体堆积层上；
第二个第一导电型区，选择性地设置在所述第二导电型宽禁带半导体层内；
第二导电型接触区，选择性地设置在所述第二导电型宽禁带半导体层内；
栅电极，隔着栅绝缘膜而设置在所述第二个第一导电型区和所述第一个第一导电型区之上；
源电极，与所述第二导电型接触区和所述第二个第一导电型区接触；
层间绝缘膜，覆盖所述栅电极；
漏电极，设置在所述第一导电型宽禁带半导体基板的背面；
镀膜，选择性地设置在所述源电极上；
针状电极，通过焊锡而连接到所述镀膜并且引出外部信号；
第一保护膜，选择性地设置在所述源电极上；以及
第二保护膜，覆盖所述镀膜与所述第一保护膜所接触的部分，并且与所述镀膜接触，
所述源电极具有至少由Ti膜、TiN膜、Ti膜、含有铝的金属膜依次层叠而成的结构。
2.根据权利要求1所述的半导体装置，其特征在于，所述源电极具有由TiN膜、Ti膜、TiN膜、Ti膜、含有铝的金属膜依次层叠而成的结构。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述含有铝的金属膜是Al-Si膜、Al-Cu膜或者Al-Si-Cu膜。
4.根据权利要求1或2所述的半导体装置，其特征在于，所述第二保护膜是聚酰胺膜。
5.根据权利要求3所述的半导体装置，其特征在于，所述第二保护膜是聚酰胺膜。
6.一种半导体装置的制造方法，其特征在于，包括以下工序：
在包括带隙比硅宽的半导体的第一导电型宽禁带半导体基板的正面，形成杂质浓度比所述第一导电型宽禁带半导体基板低的第一导电型宽禁带半导体堆积层；
在所述第一导电型宽禁带半导体堆积层的表面层选择性地形成第二导电型半导体区；
在所述第一导电型宽禁带半导体堆积层的表面形成第二导电型宽禁带半导体层，所述第二导电型宽禁带半导体层包括带隙比硅宽的半导体；
在所述第二导电型宽禁带半导体层的内部的所述第一导电型宽禁带半导体堆积层上选择性地形成第一个第一导电型区；
在所述第二导电型宽禁带半导体层的内部选择性地形成第二个第一导电型区；
在所述第二导电型宽禁带半导体层的内部选择性地形成第二导电型接触区；
在所述第二个第一导电型区和所述第一个第一导电型区之上隔着栅绝缘膜而形成栅电极；
形成与所述第二导电型接触区和所述第二个第一导电型区接触的源电极；
形成覆盖所述栅电极的层间绝缘膜；
在所述第一导电型宽禁带半导体基板的背面形成漏电极；
在所述源电极上选择性地形成第一保护膜；
在所述源电极上选择性地形成镀膜；
以覆盖所述镀膜与所述第一保护膜所接触的部分的方式选择性地形成第二保护膜；以及
形成针状电极，所述针状电极通过焊锡连接到所述镀膜并且引出外部信号，
在形成所述源电极的工序中，依次层叠Ti膜、TiN膜、Ti膜、含有铝的金属膜。
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