JP6069059B2 - 炭化珪素半導体装置 - Google Patents

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Description

本発明は、炭化珪素半導体装置に関し、特に、アルミニウムを含有する材料から作られた配線層が設けられた炭化珪素半導体装置に関する。
炭化珪素半導体装置として、炭化珪素基板と、それにオーミックに接続された主電極とを有するものがある。たとえばMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の場合、主電極のひとつであるソース電極として、炭化珪素基板上のオーミック電極が必要となる。接触抵抗の低いオーミック電極としてはアルミニウム(Al)を含有するものが知られている。またオーミック電極上には、通常、配線層が設けられる。配線層の材料としては、Alまたはその合金がしばしば用いられる。たとえば、国際公開第2009/128382号(特許文献1)によれば、Ti、AlおよびSiを含有するソース電極と、その上に設けられAlからなる配線層とを有するMOSFETが開示されている。
国際公開第2009/128382号
上記従来の技術においては、配線層中のAl原子が主電極中に拡散することで、主電極中のAl原子濃度が変動することがあった。この結果、主電極の特性が変動してしまうことがあった。
本発明は上記のような課題を解決するためになされたのものである。本発明の主たる目的は、安定した特性を有する主電極が設けられた炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、主電極と、第1のバリア層と、配線層とを有する。主電極は、炭化珪素基板上に直接設けられている。第1のバリア層は、主電極上に設けられており、アルミニウムを含有しない導電性材料から作られている。配線層は、第1のバリア層上に設けられており、第1のバリア層によって電極から隔てられており、アルミニウムを含有する材料から作られている。
本発明によれば、主電極中のアルミニウム原子濃度の変動を抑制することにより、主電極の特性の変動を抑制することができる。
本発明の実施の形態1における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図1の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態2における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態3における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態4における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
はじめに、実施の形態の概要について、以下の(i)〜(xiii)に記す。
(i) 炭化珪素半導体装置101〜104は、炭化珪素基板10と、主電極52と、第1のバリア層70a,70pと、配線層60とを有する。主電極52は、炭化珪素基板10上に直接設けられている。第1のバリア層70a,70pは、主電極52上に設けられており、アルミニウムを含有しない導電性材料から作られている。配線層60は、第1のバリア層70a,70p上に設けられており、第1のバリア層70a,70pによって主電極52から隔てられており、アルミニウムを含有する材料から作られている。
この炭化珪素半導体装置101〜104によれば、配線層60と主電極52との間に第1のバリア層70a,70pが設けられることによって、配線層60中のアルミニウム原子が主電極52中へ拡散することが抑制される。これにより、主電極52中のアルミニウム原子濃度の変動を抑制することができる。よって主電極52の特性、特にオーミック特性の変動を抑制することができる。
(ii) 主電極52にはアルミニウムが添加されていてもよい。
これにより主電極52の接触抵抗を低減することができる。また上述したようにアルミニウム原子濃度の変動が抑制されることで、アルミニウム添加による接触抵抗の低減を安定的に行なうことができる。
(iii) 炭化珪素半導体装置101〜104はさらに、ゲート電極30および層間絶縁膜40を有してもよい。ゲート電極30は炭化珪素基板10上に設けられている。層間絶縁膜40は、ゲート電極と配線層60との間を絶縁するようにゲート電極上に設けられており、コンタクトホールCHを有する。主電極52はコンタクトホールCHにおいて炭化珪素基板10と接している。第1のバリア層70a,70pは、配線層60と層間絶縁膜40との間に位置する部分を含む。
これにより、配線層60と層間絶縁膜40との間に第1のバリア層70a,70pが設けられる。よって、配線層60中のアルミニウム原子が層間絶縁膜40中へ拡散することが抑制される。よって層間絶縁膜40の劣化が抑制される。
(iv) 第1のバリア層70a,70pは、主電極52上において主電極52の端部E52まで延在する部分X70と、端部E52からさらに延在する部分R70とを有してもよい。
これにより、第1のバリア層70a,70pによるAl原子の拡散防止を、より確実に行なうことができる。
(v) 第1のバリア層70aは、主電極52および層間絶縁膜40を全体的に覆っていてもよい。
これにより第1のバリア層70aが、層間絶縁膜40中へのAl原子の拡散を層間絶縁膜40全体にわたって防止することができる。よって、層間絶縁膜40の劣化がより抑制される。
(vi) 炭化珪素半導体装置101〜104はさらに第2のバリア層50a,50pを有してもよい。第2のバリア層50a,50pは、層間絶縁膜40上に直接設けられ、層間絶縁膜40と主電極52とを隔てる。第2のバリア層50a,50pは、アルミニウムを含有する材料とは異なる材料から作られている。
これにより、主電極52中のアルミニウム原子が層間絶縁膜40中へ拡散することが抑制される。よって、層間絶縁膜40の劣化がより抑制される。
(vii) 第2のバリア層50a,50pは、主電極52上において主電極52の端部E52まで延在する部分X50と、端部E52からさらに延在する部分R50とを有してもよい。
これにより、第2のバリア層50a,50pによるAl原子の拡散防止を、より確実に行なうことができる。
(viii) 第2のバリア層50aは、層間絶縁膜40を全体的に覆っていてもよい。
これにより第2のバリア層50aが、層間絶縁膜40中へのAl原子の拡散を層間絶縁膜40全体にわたって防止することができる。よって、層間絶縁膜40の劣化がより抑制される。
(ix) 第1のバリア層70a,70pは多層構造を有してもよい。
これにより、第1のバリア層70a,70pのうち、主電極52に面する部分71a,71pと、配線層60に面する部分72a,72pとで、適した材料を独立して選択することができる。
(x) 第1のバリア層70a,70pは金属層を含んでもよい。
(xi) 金属層は、Ti層、TiW層、Au層およびPt層のいずれかであってもよい。
(xii) 第1のバリア層70a,70pはTiN層72a,72pを含んでもよい。
(xiii) 第1のバリア層70a,70pは、TiN層72a,72pと、主電極52の間に設けられTiN層72a,72pおよび主電極52の各々に接するTi層71a,71pとを含んでもよい。
次に、本願発明の実施の形態のより詳細な説明として、以下に実施の形態1〜4について説明する。
(実施の形態1)
図1を参照して、MOSFET101(炭化珪素半導体装置)は、エピタキシャル基板10(炭化珪素基板)と、ゲート絶縁膜20と、ゲート電極30と、層間絶縁膜40と、ソース電極52(主電極)と、ドレイン電極79と、第1のバリア層70aと、第2のバリア層50pと、配線層60とを有する。
エピタキシャル基板10は炭化珪素から作られている。エピタキシャル基板10はベース基板11およびエピタキシャル層12を有する。エピタキシャル層12は、エピタキシャル基板10の主表面10Aをなしている。ベース基板11はエピタキシャル基板10の主表面10Bをなしている。エピタキシャル層12は、ドリフト領域13と、ボディ領域14と、ソース領域15と、コンタクト領域16とを有する。ベース基板11は、たとえばN(窒素)等のn型不純物を含むことにより導電型がn型(第1導電型)となっている。
ドリフト領域13は、ベース基板11の主表面上に形成されたエピタキシャル成長層である。ドリフト領域13は、ベース基板11と同様に、たとえばN(窒素)等のドナーを含むことにより導電型がn型となっており、その濃度はベース基板11よりも低くなっている。ボディ領域14は、エピタキシャル基板10の主表面10A上に位置する部分を含む。ボディ領域14は、たとえばAl(アルミニウム)またはB(硼素)などのアクセプタを含むことにより、導電型がp型(第2導電型)となっている。ソース領域15は、主表面10A上に位置する部分を含み、ボディ領域14に取り囲まれるように各ボディ領域14内に形成されている。ソース領域15は、たとえばP(リン)などのドナーを含むことにより、ベース基板11およびドリフト領域13と同様に導電型がn型となっている。また、ソース領域15に含まれるn型不純物の濃度は、ドリフト領域13に含まれるn型不純物の濃度よりも高くなっている。コンタクト領域16は、ソース領域15と同様に、主表面10A上に位置する部分を含みつつボディ領域14に取り囲まれ、かつソース領域15に隣接するように各ボディ領域14内に形成されている。コンタクト領域16は、ボディ領域14と同様に、たとえばAl(アルミニウム)やB(硼素)などのアクセプタを含むことにより導電型がp型となっており、その濃度は、ボディ領域14よりも高くなっている。
ゲート絶縁膜20は、好ましくはSiO2(二酸化珪素)膜であり、たとえば熱酸化膜である。ゲート絶縁膜20は、主表面10A上においてソース領域15およびドリフト領域13の間のボディ領域14を被覆している部分を有する。ゲート電極30はゲート絶縁膜20を介してエピタキシャル基板10上に設けられている。ゲート電極30は、ゲート絶縁膜20を介してソース領域15およびドリフト領域13の間のボディ領域14に対向する部分を有する。ゲート電極30は導電体から作られており、たとえば、不純物が添加されたポリシリコンから作られている。なおゲート絶縁膜20の材料はSiO2に限定されるものではなく、たとえばSi34から作られていてもよい。
層間絶縁膜40は、ゲート絶縁膜20上においてゲート電極30を取り囲むように形成されている。層間絶縁膜40は、ゲート電極30と配線層60との間を絶縁するようにゲート電極30上に設けられている。層間絶縁膜40は、ゲート電極30から離れて配置されたコンタクトホールCHを有する。コンタクトホールCHは、エピタキシャル基板10の主表面10Aを部分的に露出する底面BTと、底面BTを取り囲む側壁面SWとを有する。コンタクトホールCHは、ソース領域15およびコンタクト領域16の各々を露出するように形成されている。層間絶縁膜40は、たとえばSiO2(二酸化珪素)膜である。
ソース電極52は、エピタキシャル基板10に接するように、エピタキシャル基板10上に直接設けられている。具体的には、ソース電極52はコンタクトホールCHにおいて、ソース領域15およびコンタクト領域16の各々と接している。ソース電極52は、第2のバリア層50pを介して、層間絶縁膜40の側壁面SW上、およびゲート絶縁膜20の端面上に位置する部分を有する。これによりソース電極52は、層間絶縁膜40およびゲート絶縁膜20の各々から隔てられている。ソース電極52にはアルミニウムが添加されていることが好ましく、たとえばTiAlSi合金から作られている。
第1のバリア層70aはソース電極52上に設けられている。第1のバリア層70aは、アルミニウムを含有しない導電性材料から作られている。第1のバリア層70aは、ソース電極52および層間絶縁膜40を全体的に覆っている。第1のバリア層70aは、配線層60と層間絶縁膜40との間に位置する部分を含む。第1のバリア層70aは多層構造を有してもよい。本実施の形態においては、第1のバリア層70aは、下層71aと、下層71a上に設けられた上層72aとを有する。第1のバリア層70aは金属層を含んでもよい。金属層は、Ti層、TiW層、Au層およびPt層のいずれかであってもよい。第1のバリア層70aはTiN層を含んでもよい。具体的には上層72aがTiN層であってもよい。第1のバリア層70aは、下層71aとしてTi層を有してもよい。このTi層は、上層72aとしてのTiN層と、ソース電極52との間に設けられ、かつTiN層とソース電極52との各々に接してもよい。
第2のバリア層50pは、層間絶縁膜40とソース電極52とを隔てるように、層間絶縁膜40上に直接設けられている。第2のバリア層50pは、ソース電極52上においてソース電極52の端部E52まで延在する部分である並列部分X50を有する。第2のバリア層50pは、端部E52からさらに延在する部分である延長部分R50を有していることが好ましい。第2のバリア層50pは、アルミニウムを含有する材料とは異なる材料から作られている。また第2のバリア層50pはSiO2とは異なる材料から作られている。第2のバリア層50pは、第1のバリア層70aの材料として好適なものと同様の材料から作られていてもよく、たとえば窒化チタン(TiN)、チタンタングステン(TiW)、または窒化タンタル(TaN)から作られている。第2のバリア層50pの厚さは、25nm以上150nm以下が好ましい。
配線層60は、第1のバリア層70a上に設けられており、第1のバリア層70aによってソース電極52から隔てられている。配線層60は、Alを含有する材料から作られており、たとえばAlから作られている。配線層60は、第1のバリア層70aおよびソース電極52を介して、ソース領域15に接続されている。
ドレイン電極79は、エピタキシャル基板10の主表面10Aと反対の主表面10B上に形成されている。ドレイン電極79は、ソース電極52の材料として好適なものと同様の材料から作られていており、たとえばTiAlSi合金から作られている。
本実施の形態によれば、配線層60とソース電極52との間に第1のバリア層70aが設けられることによって、配線層60中のアルミニウム原子がソース電極52中へ拡散することが抑制される。これにより、ソース電極52中のAl原子濃度の変動を抑制することができる。よってソース電極52の特性、特にオーミック特性の変動を抑制することができる。
ソース電極52にAlが添加されている場合、ソース電極52の接触抵抗を低減することができる。また上述したようにAl原子濃度の変動が抑制されることで、Al添加による接触抵抗の低減を安定的に行なうことができる。
第1のバリア層70aは、配線層60と層間絶縁膜40との間に位置する部分を含む。これにより、配線層60と層間絶縁膜40との間に第1のバリア層70aが設けられる。よって、配線層60中のAl原子が層間絶縁膜40中へ拡散することが抑制される。よって層間絶縁膜40の劣化が抑制される。
第1のバリア層70aは、ソース電極52および層間絶縁膜40を全体的に覆っている。これにより第1のバリア層70aが、層間絶縁膜40中へのAl原子の拡散を層間絶縁膜40全体にわたって防止することができる。よって、層間絶縁膜40の劣化がより抑制される。
第1のバリア層70aが多層構造として下層71aおよび上層72aを有する場合、下層71aと上層72aとで適した材料を独立して選択することができる。具体的には、下層71aの材料としてソース電極52との密着性が高いもの(たとえばTi)を選択し、上層72aの材料としてAlの拡散の抑制に適したもの(たとえばTiN)を選択することができる。
第2のバリア層50pにより、ソース電極52中のAl原子が層間絶縁膜40中へ拡散することが抑制される。よって、層間絶縁膜40の劣化がより抑制される。第2のバリア層50pが延長部分R50を有する場合、第2のバリア層50pによるAl原子の拡散防止を、より確実に行なうことができる。
図2を参照して、次に、MOSFET101の製造方法の一例について説明する。
まず、基板準備工程(S10)が実施される。工程(S10)では、工程(S11)〜(S14)が実施されることにより、エピタキシャル基板10が準備される。まず、工程(S11)として、ベース基板準備工程が実施される。この工程(S11)では、たとえば4H−SiCからなるインゴットをスライスすることにより、導電型がn型のベース基板11が準備される。次に、工程(S12)として、エピタキシャル成長層形成工程が実施される。この工程(S12)では、エピタキシャル成長により、ベース基板11の主表面上に導電型がn型のエピタキシャル層12が形成される。次に、工程(S13)として、イオン注入工程が実施される。この工程(S13)では、まず、たとえばAlイオンが、エピタキシャル基板10の主表面10Aを含む領域に注入されることにより、エピタキシャル層12内に導電型がp型のボディ領域14が形成される。次に、たとえばPイオンが、上記Alイオンの注入深さよりも浅い深さでボディ領域14内に注入されることにより、導電型がn型のソース領域15が形成される。そして、たとえばAlイオンが、ボディ領域14内にさらに注入されることにより、ソース領域15と隣接し、かつソース領域15と同等の深さを有し、導電型がp型のコンタクト領域16が形成される。また、エピタキシャル層12において、ボディ領域14、ソース領域15およびコンタクト領域16のいずれも形成されない領域は、ドリフト領域13となる。次に、工程(S14)として、活性化アニール工程が実施される。この工程(S14)では、エピタキシャル基板10を加熱することにより、上記工程(S13)にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。上記工程(S11)〜(S14)が実施されることにより、エピタキシャル基板10が準備される。
次に、工程(S20)として、ゲート絶縁膜形成工程が実施される。この工程(S20)では、たとえば酸素を含む雰囲気中においてエピタキシャル基板10を熱酸化することにより、エピタキシャル基板10の主表面10Aを覆うゲート絶縁膜20が形成される。
次に、工程(S30)として、ゲート電極形成工程が実施される。この工程(S30)では、たとえばLPCVD(Low Pressure Chemical Vapor Deposition)法により、不純物を含むポリシリコンからなるゲート電極30がゲート絶縁膜20上に形成される。
次に、工程(S40)として、層間絶縁膜形成工程が実施される。この工程(S40)では、たとえばP(Plasma)−CVD法により、SiO2(二酸化珪素)からなる層間絶縁膜40が、ゲート絶縁膜20とともにゲート電極30を取り囲むようにゲート絶縁膜20上に形成される。
次に、工程(S50)として、コンタクトホール形成工程が実施される。具体的には、たとえば反応性イオンエッチング(RIE:Reactive Ion Etching)を用いて層間絶縁膜40およびゲート絶縁膜20を貫通するようにエッチングが行われることで、コンタクトホールCHが形成される。
次に、工程(S60)として、第2のバリア層形成工程が実施される。この工程(S60)では、たとえばスパッタリングにより、第2のバリア層50pが、コンタクトホールCHの底面BTおよび側壁面SW、ならびに層間絶縁膜40の上面上に接触するように形成される。
次に、工程(S70)として、エッチング工程が実施される。この工程(S70)では、第2のバリア層50pのパターニングが行われる。具体的には、第2のバリア層50pを残存させる領域にレジストパターンを形成し、このレジストパターンをマスクとして、エピタキシャル基板10の主表面10A側よりドライエッチングが実施される。これにより、層間絶縁膜40の上面上およびコンタクトホールCHの底面BT上に形成された第2のバリア層50pの一部が除去され、第2のバリア層50pは底面BTから側壁面SW上を上方に向かって延在するように形成される。このとき、コンタクトホールCH内においてエピタキシャル基板10の主表面10A(ソース領域15およびコンタクト領域16の上面)は再び露出される。
次に、工程(S80)として、ソース電極形成工程が実施される。この工程(S80)では、主表面10A上のソース電極52と、主表面10B上のドレイン電極79とが形成される。主表面10A上において、たとえばスパッタリングにより、Tiを含む第1金属膜と、第1金属層上に接触しAlを含む第2金属膜と、第2金属層上に接触しSiを含む第3金属膜とを有する積層膜が形成される。なお積層膜の代わりに、Ti、AlおよびSiを同時にスパッタリングすることにより、混合されたTi、AlおよびSiを有する混合膜が形成されてもよい。次に、積層膜(または混合膜)がパターニングされる。また主表面10B上においても、上述した積層膜または混合膜が形成される。次に、合金化アニール工程が実施される。この工程により、Ti、AlおよびSiの合金化が進行し、その結果TiAlSi合金からなり、エピタキシャル基板10にオーミック接触するソース電極52およびドレイン電極79が形成される。アニール温度は、例えば、1000℃程度としてもよい。
次に、工程(S90)として、第1のバリア層70aが形成される。具体的には、下層71aが形成され、下層71a上に上層72aが形成される。
次に、工程(S100)として、配線形成工程が実施される。この工程(S100)では、たとえば蒸着法により、Alなどの導電体からなる配線層60が、ソース電極52上に接触するように形成される。
上記工程(S10)〜(S100)が実施されることにより、MOSFET101が製造され得る。
(実施の形態2)
図3を参照して、本実施の形態のMOSFET102(炭化珪素半導体装置)は、第1のバリア層70pおよび第2のバリア層50aを有する。第1のバリア層70pは多層構造として下層71pおよび上層72pを有する。第1のバリア層70pは、第1のバリア層70a(図1)と異なり、層間絶縁膜40を全体的ではなく部分的に覆っている。第1のバリア層70aは、ソース電極52上においてソース電極52の端部E52まで延在する部分である並列部分X70と、端部E52からさらに延在する部分である延長部分R70とを有する。第2のバリア層50aは、層間絶縁膜40を全体的に覆っている。なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、第1のバリア層70pに延長部分R70が設けられることにより、第1のバリア層70pが並列部分X70のみからなる場合に比して、第1のバリア層70pによるAl原子の拡散防止を、より確実に行なうことができる。また第2のバリア層50aが層間絶縁膜40を全体的に覆っていることにより、第2のバリア層50aが、層間絶縁膜40中へのAl原子の拡散を層間絶縁膜40全体にわたって防止することができる。よって、層間絶縁膜40の劣化がより抑制される。
(実施の形態3)
図4を参照して、本実施の形態のMOSFET103(炭化珪素半導体装置)は、第1のバリア層70aおよび第2のバリア層50aを有する。なお、上記以外の構成については、上述した実施の形態1または2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
(実施の形態4)
図5を参照して、本実施の形態のMOSFET104(炭化珪素半導体装置)は、第1のバリア層70pおよび第2のバリア層50pを有する。なお、上記以外の構成については、上述した実施の形態1〜3の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
上記各実施の形態においては、MOSFETのゲート構造としてプレーナ型のものを示したが、ゲート構造はトレンチ型であってもよい。また炭化珪素半導体装置はMOSFET以外のトランジスタであってもよく、たとえば、主電極としてエミッタ電極を有するIGBT(Insulated Gate Bipolar Transisotor)であってもよい。またトランジスタは絶縁ゲートを有するものに限定されるものではなく、たとえば、接合ゲートを有する接合型電界効果トランジスタであってもよい。また炭化珪素半導体装置はトランジスタに限定されるものではなく、トランジスタの代わりに、またはトランジスタと共に、たとえばダイオードなどの他の素子を有してもよい。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
10 エピタキシャル基板(炭化珪素基板)
10A,10B 主表面
11 ベース基板
12 エピタキシャル層
13 ドリフト領域
14 ボディ領域
15 ソース領域
16 コンタクト領域
20 ゲート絶縁膜
30 ゲート電極
40 層間絶縁膜
50a,50p 第2のバリア層
52 ソース電極(主電極)
60 配線層
70a,70p 第1のバリア層
71a,71p 下層
72a,72p 上層
79 ドレイン電極
101〜104 MOSFET(炭化珪素半導体装置)
BT 底面
CH コンタクトホール
E52 端部
R50,R70 延長部分
SW 側壁面
X50,X70 並列部分

Claims (11)

  1. 炭化珪素基板と、
    前記炭化珪素基板上に直接設けられた主電極と、
    前記主電極上に設けられ、アルミニウムを含有しない導電性材料から作られた第1のバリア層と、
    前記第1のバリア層上に設けられ、前記第1のバリア層によって前記主電極から隔てられ、アルミニウムを含有する材料から作られた配線層と、
    前記炭化珪素基板上に設けられたゲート電極と、
    前記ゲート電極と前記配線層との間を絶縁するように前記ゲート電極上に設けられ、コンタクトホールを有する層間絶縁膜とを備え、前記主電極は前記コンタクトホールにおいて前記炭化珪素基板と接しており、
    前記第1のバリア層は、前記配線層と前記層間絶縁膜との間に位置する部分を含み、
    前記層間絶縁膜上に直接設けられ、前記層間絶縁膜と前記主電極とを隔て、アルミニウムを含有する材料とは異なる材料から作られた第2のバリア層をさらに備え、
    前記主電極は、前記第1のバリア層と前記第2のバリア層とに挟まれた部分を有する、炭化珪素半導体装置。
  2. 前記主電極にはアルミニウムが添加されている、請求項1に記載の炭化珪素半導体装置。
  3. 前記第1のバリア層は、前記主電極上において前記主電極の端部まで延在する部分と、前記端部からさらに延在する部分とを有する、請求項1に記載の炭化珪素半導体装置。
  4. 前記第1のバリア層は、前記主電極および前記層間絶縁膜を全体的に覆っている、請求項1〜3のいずれか1項に記載の炭化珪素半導体装置。
  5. 前記第2のバリア層は、前記主電極上において前記主電極の端部まで延在する部分と、前記端部からさらに延在する部分とを有する、請求項1に記載の炭化珪素半導体装置。
  6. 前記第2のバリア層は、前記層間絶縁膜を全体的に覆っている、請求項1〜5のいずれか1項に記載の炭化珪素半導体装置。
  7. 前記第1のバリア層は多層構造を有する、請求項1〜6のいずれか1項に記載の炭化珪素半導体装置。
  8. 前記第1のバリア層は金属層を含む、請求項1〜7のいずれか1項に記載の炭化珪素半導体装置。
  9. 前記金属層は、Ti層、TiW層、Au層およびPt層のいずれかである、請求項8に記載の炭化珪素半導体装置。
  10. 前記第1のバリア層はTiN層を含む、請求項1〜9のいずれか1項に記載の炭化珪素半導体装置。
  11. 前記第1のバリア層は、前記TiN層と、前記主電極の間に設けられ前記TiN層および前記主電極の各々に接するTi層とを含む、請求項10に記載の炭化珪素半導体装置。
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