CN107408577B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

半导体装置的将栅极(7)和源极(8)电绝缘的层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)而成的结构。另外，层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)、SiN膜(102)而成的结构，或者依次层叠BPSG膜(100)、SiN膜(102)、NSG膜(101)而成的结构。如此，能够提高通过焊料接合销状电极的半导体装置的可靠性。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
以往，作为控制高电压和/或大电流的功率半导体装置的构成材料，使用硅(Si)。功率半导体装置具有双极型晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极型晶体管)或MOSFET(Metal Oxide Semiconductor Field Eeffect Transistor(金属氧化物半导体场效应晶体管)：绝缘栅型场效应晶体管)等多个种类，这些可结合用途区分使用。
例如，双极型晶体管或IGBT与MOSFET相比，电流密度大，能够实现大电流化，但无法高速地开关。具体而言，双极型晶体管在数kHz左右的开关频率下使用是极限，IGBT在数十kHz左右的开关频率下使用是极限。另一方面，功率MOSFET与双极型晶体管或IGBT相比电流密度小，大电流化难，但能够实现达到数MHz左右的高速开关动作。
然而，在市场上，对兼具大电流和高速性的功率半导体装置要求变强，对IGBT、功率MOSFET的改良倾入了力量，当前开发进展到几乎接近材料极限。从功率半导体装置的观点出发，对代替硅的半导体材料进行了研究，作为能够制成(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料，碳化硅(SiC)备受瞩目(参照下述非专利文献1)。
碳化硅是化学上非常稳定的半导体材料，带隙宽至3eV，即使在高温下也能够作为半导体极其稳定地使用。另外，碳化硅由于最大电场强度也比硅大1个数量级以上，因此作为能够充分减小导通电阻的半导体材料而备受期待。这样的碳化硅的优点对其它的作为带隙比硅宽的宽带隙半导体的、例如氮化镓(GaN)也合适。因此，通过使用宽带隙半导体，能够实现半导体装置的高耐压化(例如，参照下述非专利文献2)。
这样的使用了碳化硅的高耐压半导体装置产生损耗变少，相应地在用于变频器时，以载波频率比现有的使用了硅的半导体装置高1个数量级的频率被应用。若以高频率应用半导体装置则芯片的发热温度变高，会影响到半导体装置的可靠性。特别是，作为将正面电极的电位引出到外部的布线部件，键合线接合到作为在半导体装置的正面露出的电极的正面电极，若在高温下使用半导体装置，则正面电极和键合线的密合性降低，对半导体装置的可靠性会产生影响。
另外，作为将正面电极的电位引出到外部的其它的布线部件，除了键合线以外存在使用了板状导体部件的技术(例如，参照下述专利文献1)。
另外，存在利用焊料将销状电极接合到正面电极的现有的碳化硅半导体装置。图4是表示现有的碳化硅半导体装置的构成的剖视图。在n+型碳化硅基板1的表面堆积有n型碳化硅外延层2，在n型碳化硅外延层2的表面设置有多个p+型区10。在p+型区10的表面设置有p型碳化硅外延层11。在未设置p+型区10的n型碳化硅外延层2上的p型碳化硅外延层11设置有n型阱区12。在p型碳化硅外延层11的内部，设置有n+型源区4和p++型接触区5。
在p型碳化硅外延层11的、被n+型源区4和n型阱区12夹着的表面隔着栅极绝缘膜6设置有栅极7，在栅极7的上部作为层间绝缘膜13，选择性地设置有PSG(Phospho SilicateGlass，磷硅玻璃)膜14。在n+型源区4和p++型接触区5的表面，设置有源极8。在源极8的上部，选择性地设置有第一保护膜15，在未设置有第一保护膜15的部分设置有镀膜16。
以覆盖镀膜16和第一保护膜15邻接的部分的方式设置有第二保护膜17。在镀膜16的一部分设置有将与外部信号连接的销状电极18连接到镀膜16的焊料19。在n+型碳化硅基板1的背面侧设置有漏极9。
在图4的结构的MOSFET中，在相对于源极8对漏极9施加正电压的状态下对栅极7施加栅极阈值以下的电压的情况下，p型碳化硅外延层11和n型阱区12的pn结为反向偏置的状态，有源区的耐压被确保而电流不流通。另一方面，若在栅极7施加栅极阈值以上的电压，则通过在栅极7正下方的p型碳化硅外延层11表面形成反转层而流通电流，因此能够利用施加到栅极7的电压而进行MOSFET的开关动作。
现有技术文献
专利文献
专利文献1:日本特开2014-99444号公报
非专利文献
非专利文献1:K.Shenai及其他2人,“Optimum Semiconductors for High-PowerElectronics”,IEEE Transactions on Electron Devices,1989年9月,第36卷,第9号,p.1811-1823
非专利文献2:B.Jayant Baliga著,“Silicon Carbide Power Divices”,美国,World Scientific Publishing Co.,2006年3月30日,p.61
发明内容
技术问题
然而，在现有的结构中，层间绝缘膜13的被覆性(阶梯覆盖性)差，在层间绝缘膜13的表面产生由下层的凹凸导致的高低差，因而在源极8焊接销状电极18时，应力集中施加在层间绝缘膜13的高低差的部分。此处，层间绝缘膜13的高低差是指通过层间绝缘膜13覆盖栅极7而产生的从组合n+型碳化硅基板1和n型碳化硅外延层2而成的碳化硅半导体基体起算的层间绝缘膜13的高度。另外，在焊接销状电极18时和/或开关半导体装置时，由于焊料19和周围的温度差变大，所以因热膨胀差而应力集中在焊料19的端部附近，特别是镀膜16、第一保护膜15和源极8相互接触的3重点部分。由于这样地应力集中，半导体装置的特性劣化，可靠性降低。在最坏的情况下，层间绝缘膜13会破裂，栅极7和源极8短路，半导体装置变得不良。
另外，由于将镀膜16成膜时的预处理液的侵入、气体的负面影响，从而阈值电压发生变动等半导体装置的特性劣化，可靠性降低。
本发明目的在于提供一种提高利用焊料接合销状电极的半导体装置的可靠性的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述的问题，实现本发明的目的，本发明的半导体装置具有以下的特征。该半导体装置具备：第一导电型宽带隙半导体基板；第一导电型宽带隙半导体堆积层；第二导电型半导体区；第二导电型宽带隙半导体层；第一个第一导电型区；第二个第一导电型区；栅极；源极；层间绝缘膜；漏极；镀膜；以及销状电极。第一导电型宽带隙半导体基板包括带隙比硅宽的半导体。第一导电型宽带隙半导体堆积层堆积在上述第一导电型宽带隙半导体基板的正面，并且杂质浓度比上述第一导电型宽带隙半导体基板低。第二导电型半导体区选择性地设置在上述第一导电型宽带隙半导体堆积层的与上述第一导电型宽带隙半导体基板侧相反一侧的表面层。第二导电型宽带隙半导体层设置在上述第一导电型宽带隙半导体堆积层和上述第二导电型半导体区的表面，并且包括带隙比硅宽的半导体。第一个第一导电型区选择性地设置在上述第二导电型宽带隙半导体层内的上述第一导电型宽带隙半导体堆积层上。第二个第一导电型区选择性地设置在上述第二导电型宽带隙半导体层内。栅极隔着栅极绝缘膜设置在上述第二个第一导电型区和上述第一个第一导电型区上。源极与上述第二导电型宽带隙半导体层和上述第二个第一导电型区接触。层间绝缘膜覆盖上述栅极。漏极设置在上述第一导电型宽带隙半导体基板的背面。镀膜选择性地设置在上述源极上。销状电极通过焊料连接到上述镀膜，并引出外部信号。并且，上述层间绝缘膜具有依次层叠第一绝缘膜和第二绝缘膜而成的结构，上述第二绝缘膜由比上述第一绝缘膜柔软的材料制成。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一绝缘膜为BPSG膜或者PSG膜，上述第二绝缘膜为NSG膜。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述层间绝缘膜具有依次层叠BPSG膜或PSG膜、NSG膜、SiN膜而成的结构，或者依次层叠BPSG膜或PSG膜、SiN膜、NSG膜而成的结构。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述层间绝缘膜具有下述结构：依次层叠有BPSG膜或者PSG膜、NSG膜、SiN膜，并且SiN膜覆盖BPSG膜或者PSG膜以及NSG膜的整面，BPSG膜或者PSG膜以及NSG膜的在接触孔露出的端部由SiN膜覆盖。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述源极的与上述层间绝缘膜接触的部分包括TiN。
另外，本发明的半导体装置的特征在于，在上述的发明中，所述半导体装置还具备：第一保护膜，其选择性地设置在上述源极上；和第二保护膜，其覆盖上述镀膜和上述第一保护膜接触的部分，上述镀膜选择性地设置在上述源极上的没有设置上述第一保护膜的部分。
为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有如下的特征。包括在包括带隙比硅宽的半导体的第一导电型宽带隙半导体基板的正面，形成杂质浓度比上述第一导电型宽带隙半导体基板低的第一导电型宽带隙半导体堆积层的工序。包括在上述第一导电型宽带隙半导体堆积层的表面层，选择性地形成第二导电型半导体区的工序。包括在上述第一导电型宽带隙半导体堆积层的表面，形成包括带隙比硅宽的半导体的第二导电型宽带隙半导体层的工序。包括在上述第二导电型宽带隙半导体层的内部的上述第一导电型宽带隙半导体堆积层上选择性地形成第一个第一导电型区的工序。包括在上述第二导电型宽带隙半导体层的内部选择性地形成第二个第一导电型区的工序。包括在上述第二个第一导电型区和上述第一个第一导电型区上隔着栅极绝缘膜形成栅极的工序。包括形成与上述第二导电型宽带隙半导体层和上述第二个第一导电型区接触的源极的工序。包括形成覆盖上述栅极的层间绝缘膜的工序。包括在上述第一导电型宽带隙半导体基板的背面形成漏极的工序。包括在上述源极上，选择性地形成镀膜的工序。包括形成通过焊料连接到上述镀膜并引出外部信号的销状电极的工序。并且，形成上述层间绝缘膜的工序依次层叠第一绝缘膜和比上述第一绝缘膜柔软的第二绝缘膜。
根据上述的发明，通过使层间绝缘膜为BPSG膜和NSG膜的双层结构，能够以双层使应力分散。具体而言，利用BPSG膜提高与栅极的密合性。另外，利用NSG膜能够释放高低差的部分的应力。
因此，通过缓和为了将销状电极接合到源极而施加到层间绝缘膜的高低差的部分的应力，能够抑制半导体装置的特性劣化，因而半导体装置的可靠性的降低受到抑制。另外，通过缓和施加到层间绝缘膜的高低差的部分的应力，能够防止层间绝缘膜破裂，因而能够抑制栅极和源极短路而半导体装置变得不良这一情形。
另外，通过使层间绝缘膜为双层结构或者三层结构，从而气密性提高，能够抑制由将镀膜成膜时的预处理液的侵入、气体的影响导致的特性劣化，因而抑制半导体装置的可靠性的降低。另外，由于利用焊料将销状电极接合到源极、而不是使用键合线和/或板状端子，所以即使在高温下使用半导体装置，源极和销状电极的密合性也不会降低，不会给半导体装置的可靠性带来影响。
另外，通过在层间绝缘膜层叠SiN膜，能够抑制水向栅极侧的侵入，能够防止半导体装置的特性的劣化。另外，通过在层间绝缘膜的BPSG膜、NSG膜以及SiN膜中使SiN膜层叠在最上层，能够提高与源极的TiN膜的密合性。
另外，通过利用SiN膜覆盖BPSG膜和NSG膜的端部，能够抑制水向层间绝缘膜的侵入。
发明效果
根据本发明的半导体装置及半导体装置的制造方法，起到能够提供半导体装置的特性劣化受到抑制，且具有良好的特性的半导体装置的效果。
附图说明
图1是表示实施方式1的碳化硅半导体装置的构成的剖视图。
图2是表示实施方式2的碳化硅半导体装置的构成的剖视图。
图3是表示实施方式3的碳化硅半导体装置的构成的剖视图。
图4是表示现有的碳化硅半导体装置的构成的剖视图。
符号说明
1：n+型碳化硅基板
2：n型碳化硅外延层
4：n+型源区
5：p++型接触区
6：栅极绝缘膜
7：栅极
8：源极
9：漏极
10：p+型区
11：p型碳化硅外延层
12：n型阱区
13：层间绝缘膜
14：PSG膜
15：第一保护膜
16：镀膜
17：第二保护膜
18：销状电极
19：焊料
20：第一TiN膜
21：第一Ti膜
22：第二TiN膜
23：第二Ti膜
24：Al-Si膜
100：BPSG膜
101：NSG膜
102：SiN膜
具体实施方式
以下，参照附图对本发明的半导体装置及半导体装置的制造方法的优选的实施方式进行详细地说明。在本说明书和附图中，前缀有n或p的层或区域分别指该层或区域中电子或空穴为多数载流子。另外，标记于n或p的+和-分别指与没有标记+和-的层或区域相比为高杂质浓度和低杂质浓度。包含+和-的n或p的标记相同的情况表示相近的浓度，不限于浓度同等。应予说明，在以下的实施方式的说明和附图中，对相同的构成标记相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的标记中，"-"是指标记于紧随其后的指数的横杠，通过在指数之前标记"-"来表示负指数。
(实施方式1)
本发明的半导体装置使用宽带隙半导体而构成。在实施方式1中，对于使用例如碳化硅(SiC)作为宽带隙半导体而制成的碳化硅半导体装置，以MOSFET为例进行说明。图1是表示实施方式1的碳化硅半导体装置的构成的剖视图。图1中示出了有源区的状态。
如图1所示，实施方式1的碳化硅半导体装置在n+型碳化硅基板(第一导电型宽带隙半导体基板)1的第一主面(正面)堆积有n型碳化硅外延层(第一导电型宽带隙半导体堆积层)2。
n+型碳化硅基板1是例如掺杂有氮(N)的碳化硅单晶基板。n型碳化硅外延层2是以比n+型碳化硅基板1低的杂质浓度例如掺杂有氮的低浓度n型漂移层。以下，将n+型碳化硅基板1和n型碳化硅外延层2合称为碳化硅半导体基体。
在碳化硅半导体基体的正面侧，形成有MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构(元件结构)。具体而言，在n型碳化硅外延层2的与n+型碳化硅基板1相反一侧(碳化硅半导体基体的正面侧)的表面层，选择性地设置有作为p基层发挥功能的p+型区(第二导电型半导体区)10。
在n型碳化硅外延层2和p+型区10的表面，堆积有p型碳化硅外延层11(第二导电型宽带隙半导体层)。另外，在p型碳化硅外延层11的、n型碳化硅外延层2上的部分，设置有沿深度方向贯通p型碳化硅外延层11而到达n型碳化硅外延层2的n型阱区12(第一个第一导电型区)。n型阱区12与n型碳化硅外延层2共同构成漂移区。
在p型碳化硅外延层11的内部的、沿深度方向与p+型区10对置的部分，以与n型阱区12分离的方式选择性地设置有n+型源区4(第二个第一导电型区)。另外，在p型碳化硅外延层11内的n+型源区4之间，选择性地设置有杂质浓度比p型碳化硅外延层11高的p++型接触区5(第二导电型区)。
在p型碳化硅外延层11的、被n+型源区4与n型阱区12夹着的部分的表面，隔着栅极绝缘膜6设置有栅极7。栅极7也可以隔着栅极绝缘膜6设置于n型阱区12的表面。
在碳化硅半导体基体的正面侧的整面，以覆盖栅极7的方式设置有层间绝缘膜13。作为层间绝缘膜13，层叠有BPSG(Boron Phospho Silicate Glass：硼磷硅玻璃)膜100、NSG(None-doped Silicate Glass：无掺杂硅玻璃)膜101。
在此，BPSG膜100具有与栅极7的密合性高的特点。另外，BPSG膜100具有能够以比PSG膜14低的温度实施用于平坦化的回流的特点。因此，BPSG膜100优选设置于栅极7的表面。另外，NSG膜101由于比BPSG膜100更柔软，所以具有能够释放在层间绝缘膜13的高低差部分集中施加的焊接时的应力和由热膨胀差导致的应力的特点。
设置有源极8，其经由在层间绝缘膜13开口得到的接触孔，与n+型源区4和p++型接触区5接触，并且与n+型源区4和p++型接触区5电连接。
作为源极8，层叠有第一TiN(氮化钛)膜20、第一Ti(钛)膜21、第二TiN膜22、第二Ti膜23、Al-Si膜24。Al-Si膜24是例如以1％的比例包含硅的铝膜。
Al-Si膜24也可以是Al-Si-Cu膜或Al-Cu膜。Al-Si-Cu膜是包含硅和铜的铝膜。Al-Cu膜是包含铜的铝膜。
另外，在碳化硅半导体基体的背面，设置有漏极9。在源极8上选择性地设置有第一保护膜15，在没有设置第一保护膜15的源极8上设置有镀膜16。第一保护膜15具有保护半导体装置的正面的功能。另外，第一保护膜15具有在形成镀膜16时，使镀膜16的镀覆料不向外部流出的功能。另外，第一保护膜15具有保护包围有源区的周围的边缘终端结构部(未图示)的功能。在此，有源区是指在半导体装置为导通状态时有电流流通的区域。另外，边缘终端结构部是指以包围有源区的周围的方式设置，并且缓和漂移层的基板正面侧的电场而保持耐压的区域。
另外，以覆盖镀膜16和第一保护膜15接触的部分的方式选择性地设置有第二保护膜17。第二保护膜17具有覆盖镀膜16和第一保护膜15的间隙，防止例如焊料19等向基体侧侵入的功能。第二保护膜17作为形成焊料19时的掩模发挥功能。另外，第二保护膜17也可以覆盖第一保护膜15的整面。另外，形成有销状电极18，其是通过焊料19连接到镀膜16的部分并且将源极8的电位引出到外部的布线部件。销状电极18具有针状的形状，以竖直的状态接合到源极8。
(实施方式1的碳化硅半导体装置的制造方法)
接下来，对于实施方式的碳化硅半导体装置的制造方法，例如举例说明制成1200V的耐压等级的MOSFET的情况。首先，准备例如以2×1019cm-3左右的杂质浓度掺杂了氮的n+型碳化硅基板1。n+型碳化硅基板1的主面例如可以是在＜11-20＞方向具有4度左右的偏角的(000-1)面。
接下来，使以1.0×1016cm-3的杂质浓度掺杂了氮的厚度10μm的n型碳化硅外延层2在n+型碳化硅基板1的(000-1)面上外延生长。
接下来，通过光刻技术在n型碳化硅外延层2的表面上，例如由抗蚀剂形成具有所希望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模而通过离子注入法对p型杂质、例如铝原子进行离子注入。由此，在n型碳化硅外延层2的表面区域的一部分，形成p+型区10。接下来，除去在用于形成p+型区10的离子注入时所使用的掩模。
接下来，使p型碳化硅外延层11在n型碳化硅外延层2的表面上例如以0.5μm的厚度外延生长。此时，例如可以以p型碳化硅外延层11的杂质浓度为2.0×1016cm-3的方式外延生长。
接下来，通过光刻技术在p型碳化硅外延层11的表面上，例如由抗蚀剂形成具有所希望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法对n型杂质例如氮进行离子注入。由此，在p型碳化硅外延层11的表面区域的一部分，形成n+型源区4。接下来，除去在用于形成n+型源区4的离子注入时所使用的掩模。
接下来，通过光刻技术在p型碳化硅外延层11的表面上，例如由抗蚀剂形成具有所希望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法对p型杂质例如铝进行离子注入。由此，在p型碳化硅外延层11的表面区域的一部分，形成p++型接触区5。接下来，除去在用于形成p++型接触区5的离子注入时所使用的掩模。
接下来，通过光刻技术在p型碳化硅外延层11的表面上，例如由抗蚀剂形成具有所希望的开口部的掩模。然后，将该抗蚀剂掩模作为掩模，通过离子注入法对n型杂质例如氮进行离子注入。由此，在p型碳化硅外延层11的表面区域的一部分，形成n型阱区12。接下来，除去在用于形成n型阱区12的离子注入时所使用的掩模。
接下来，进行用于使n+型源区4、p++型接触区5以及n型阱区12活性化的热处理(退火)。此时的热处理温度和热处理时间分别可以为1620℃和2分钟。
形成n+型源区4、p++型接触区5以及n型阱区12的顺序可以进行各种变更。
接下来，对碳化硅半导体基体的正面侧进行热氧化，以100nm的厚度形成栅极绝缘膜6。该热氧化可以在氧(O2)和氢(H2)的混合气氛中通过1000℃左右的温度的热处理而进行。由此，形成于p型碳化硅外延层11和n型碳化硅外延层2的表面的各区域由栅极绝缘膜6覆盖。
接下来，在栅极绝缘膜6上，作为栅极7，形成例如掺杂了磷(P)的多晶硅层。接下来，对多晶硅层进行图案化而选择性地除去，在p型碳化硅外延层11的被n+型源区4和n型阱区12夹着的部分上残留多晶硅层。此时，也可以在n型阱区12上残留多晶硅层。该残留的多晶硅层成为栅极7。
接下来，以覆盖栅极7的方式，作为层间绝缘膜13，形成BPSG膜100。BPSG膜100例如以1.0μm的厚度将硼磷玻璃(BPSG)成膜。接下来，为了进行BPSG膜100的平担化而进行回流处理。在回流处理之后，选择性地除去BPSG膜100，形成接触孔，使n+型源区4和p++型接触区5露出。接下来，在BPSG膜100上形成无掺杂的NSG膜101。NSG膜101的厚度例如为0.1μm左右。
接下来，通过对层间绝缘膜13进行图案化而选择性地除去，从而形成接触孔，使n+型源区4和p++型接触区5露出。另外，也可以在BPSG膜100的回流处理之后，在BPSG膜100上形成无掺杂的NSG膜101，通过对层间绝缘膜13进行图案化而选择性地除去，从而形成接触孔，使n+型源区4和p++型接触区5露出。在该情况下，能够减少形成接触孔的工序。
接下来，作为源极8，形成第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜23、Al-Si膜24。例如，通过溅射法形成第一TiN膜20，通过溅射法向第一TiN膜20上部形成第一Ti膜21。接下来，通过溅射法向第一Ti膜21上部形成第二TiN膜22。接下来，通过溅射法向第二TiN膜22上部形成第二Ti膜23，并在其上部形成Al-Si膜24。也可以代替Al-Si膜24，形成Al-Si-Cu膜或者Al-Cu膜。
接下来，在n+型碳化硅基板1的表面(碳化硅半导体基体的背面)，作为漏极9，例如将镍膜成膜。然后，例如以970℃的温度进行热处理，形成n+型碳化硅基板1和漏极9的欧姆接合。
接下来，在镍膜的表面，作为漏极9，例如依次将钛、镍(Ni)以及金(Au)成膜。接下来，在碳化硅半导体基体的正面侧的源极8上选择性地形成第一保护膜15。
接下来，使用第一保护膜15作为掩模，在源极8上的没有第一保护膜15的部分，选择性地形成镀膜16。由此，镀膜16以镀覆料不流到边缘终端结构部的方式形成在源极8上。接下来，例如使用高分子树脂等，以覆盖镀膜16和第一保护膜15邻接的部分的方式选择性地形成第二保护膜17。
接下来，使用第一保护膜15和第二保护膜17作为焊接时的掩模，在镀膜16隔着焊料19而形成销状电极18。由此，图1所示的MOSFET完成。
如上所述，根据实施方式1，通过使层间绝缘膜为BPSG膜和NSG膜的双层结构，能够利用NSG膜使应力分散。具体而言，利用BPSG膜，与栅极的密合性提高。另外，利用NSG膜，能够释放在层间绝缘膜13的高低差部分集中施加的焊接时的应力和由热膨胀差导致的应力。
这样，根据实施方式1，能够抑制半导体装置的特性劣化，因而抑制半导体装置的可靠性的降低。另外，BPSG膜由于焊接时的应力和由热膨胀差导致的应力，有时会发生破裂。即使在该情况下，利用柔软而不易破裂的NSG膜，也能够维持栅极和源极的绝缘，能够抑制栅极和源极短路而半导体装置变得不良这一情形。
另外，通过使层间绝缘膜为BPSG膜和NSG膜的双层结构，从而气密性提高，抑制由将镀膜成膜时的预处理液的侵入、气体的影响导致的特性劣化，因而抑制半导体装置的可靠性的降低。另外，通过使将源极的电位引出到外部的布线部件为销状电极、而不是键合线和/或板状端子，能够使销状电极竖直地接合到源极，从与芯片主面垂直的方向引出外部信号。因此，在使线和/或板状端子为布线部件而从与芯片主面水平的方向引出外部信号的情况下所必需的用于配置电极焊盘等的区域变得不需要，能够使半导体装置小型化。另外，由于利用焊料将销状电极接合到源极，所以即使在高温下使用半导体装置，源极和销状电极的密合性也不会降低，不会给可靠性带来影响。
(实施方式2)
图2是表示实施方式2的碳化硅半导体装置的构成的剖视图。实施方式2的半导体装置与实施方式1的半导体装置的不同点在于，在层间绝缘膜13、在NSG膜101或者在BPSG膜100与NSG膜101之间，进一步层叠SiN(氮化硅)膜102而形成三层结构。
层间绝缘膜13从栅极7侧依次层叠有BPSG膜100、NSG膜101、SiN膜102。另外，层间绝缘膜13也可以从栅极7依次层叠有BPSG膜100、SiN膜102、NSG膜101。
在此，SiN膜102具有吸水性低，能够抑制水向栅极7侧的侵入的特点。另外，SiN膜102具有与源极8的第一TiN膜20的密合性高，不易与源极8剥离的特点。
(实施方式2的碳化硅半导体装置的制造方法)
接下来，对实施方式2的碳化硅半导体装置的制造方法进行说明。首先，与实施方式1同样地，从形成n型碳化硅外延层2的工序依次进行到形成栅极7的工序。
接下来，与实施方式1同样地，作为层间绝缘膜13，形成BPSG膜100、NSG膜101。接下来，在NSG膜101上形成SiN膜102。SiN膜102的厚度例如为0.1μm左右。另外，NSG膜101和SiN膜102的形成顺序也可以调换。
另外，也可以使BPSG膜100的厚度和NSG膜101的厚度比双层结构的情况的厚度薄。例如，可以使三层结构的层间绝缘膜13为与双层结构的层间绝缘膜13相同程度的厚度。由此，层间绝缘膜13的高低差成为与双层结构的情况相同的程度，由于能够防止层间绝缘膜13的高低差比双层结构的情况更大，所以能够防止源极8的被覆性变差。
接下来，选择性地除去BPSG膜100、NSG膜101以及SiN膜102而形成接触孔，使n+型源区4和p++型接触区5露出。
之后，与实施方式1同样地，通过依次进行源极8的形成工序之后的工序，从而完成图2所示的MOSFET。
如上所述，根据实施方式2的碳化硅半导体装置和碳化硅半导体装置的制造方法，能够得到与实施方式1的碳化硅半导体装置及碳化硅半导体装置的制造方法相同的效果。
另外，根据实施方式2的碳化硅半导体装置及碳化硅半导体装置的制造方法，与层间绝缘膜为双层的情况相比，例如通过在层间绝缘膜层叠SiN膜，能够抑制水向层间绝缘膜的侵入，能够防止半导体装置的特性的劣化。另外，通过在层间绝缘膜的BPSG膜、NSG膜以及SiN膜中使SiN膜为层间绝缘膜的最上层，能够提高与源极的TiN膜的密合性。
(实施方式3)
图3是表示实施方式3的碳化硅半导体装置的构成的剖视图。实施方式3的半导体装置与实施方式2的半导体装置的不同点在于，通过使SiN膜102覆盖NSG膜101和BPSG膜100的整面，使层间绝缘膜13的BPSG膜100和NSG膜101的在接触孔露出的端部通过SiN膜102覆盖。
(实施方式3的碳化硅半导体装置的制造方法)
接下来，对实施方式3的碳化硅半导体装置的制造方法进行说明。首先，与实施方式1同样地，从形成n型碳化硅外延层2的工序依次进行到形成栅极7的工序。
接下来，与实施方式1同样地，作为层间绝缘膜13，形成BPSG膜100、NSG膜101。接下来，选择性地除去BPSG膜100和NSG膜101，形成接触孔，使n+型源区4和p++型接触区5露出。接下来，在NSG膜101上形成SiN膜102。SiN膜102的厚度例如为0.1μm左右。接下来，选择性地除去SiN膜102，再次在接触孔，使n+型源区4和p++型接触区5露出。通过到此为止的工序，SiN膜102覆盖NSG膜101和BPSG膜100的整面，从而可得到如下的构成：层间绝缘膜13的BPSG膜100和NSG膜101的在接触孔露出的端部通过SiN膜102覆盖。
之后，与实施方式1同样地，通过依次进行源极8的形成工序之后的工序，从而完成图3所示的MOSFET。
如上所述，根据实施方式3的碳化硅半导体装置及碳化硅半导体装置的制造方法，能够得到与实施方式1和实施方式2的碳化硅半导体装置及碳化硅半导体装置的制造方法相同的效果。
另外，根据实施方式3的碳化硅半导体装置及碳化硅半导体装置的制造方法，BPSG膜和NSG膜的在接触孔露出的端部通过SiN膜覆盖，能够抑制水向层间绝缘膜的侵入。
另外，在本发明的实施方式中，以MOSFET为例进行了说明，但并不限于此，能够应用于IGBT等MOS型半导体装置、由于层间绝缘膜的高低差而在元件结构产生应力集中的结构的半导体装置等各种结构的半导体装置。另外，在上述的各实施方式中，以使用了碳化硅作为宽带隙半导体的情况为例进行了说明，但即使在使用了氮化镓(GaN)等碳化硅以外的宽带隙半导体的情况下也可得到相同的效果。另外，在各实施方式中虽然将第一导电型设为n型，将第二导电型设为p型，但将即使将第一导电型设为p型，将第二导电型设为n型本发明也同样成立。另外，在上述的各实施方式中，以使用了BPSG膜作为层间绝缘膜的情况为例进行了说明，但由于NSG膜即使与PSG(Phospho Silicate Glass：磷硅玻璃)膜相比也柔软，因而即使代替BPSG膜而使用PSG膜也同样成立。
工业上的可利用性
以上，本发明的半导体装置对电力变换装置、各种工业用机械等的电源装置等中使用的高耐压半导体装置有用，特别是适用于使用销状电极作为将正面电极的电位引出到外部的布线部件的碳化硅半导体装置。

Claims (7)

1.一种半导体装置，其特征在于，具备：
第一导电型宽带隙半导体基板，由带隙比硅宽的半导体构成；
第一导电型宽带隙半导体堆积层，其堆积在所述第一导电型宽带隙半导体基板的正面，并且杂质浓度比所述第一导电型宽带隙半导体基板低；
第二导电型半导体区，其设置在所述第一导电型宽带隙半导体堆积层的与所述第一导电型宽带隙半导体基板侧相反一侧的表面层；
第二导电型宽带隙半导体层，其设置在所述第一导电型宽带隙半导体堆积层和所述第二导电型半导体区的表面，并且由带隙比硅宽的半导体构成；
第一个第一导电型区，其设置在所述第二导电型宽带隙半导体层内的所述第一导电型宽带隙半导体堆积层上；
第二个第一导电型区，其设置在所述第二导电型宽带隙半导体层内；
栅极，其隔着栅极绝缘膜设置在所述第二导电型宽带隙半导体层和所述第一个第一导电型区上；
源极，其与所述第二导电型宽带隙半导体层和所述第二个第一导电型区接触；
层间绝缘膜，其覆盖所述栅极；
漏极，其设置在所述第一导电型宽带隙半导体基板的背面；
镀膜，其设置在所述源极上；以及
销状电极，其通过焊料连接到所述镀膜，并且引出外部信号，
所述层间绝缘膜具有依次层叠第一绝缘膜和第二绝缘膜而成的结构，所述第二绝缘膜由比所述第一绝缘膜柔软的材料制成。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一绝缘膜为BPSG膜或者PSG膜，所述第二绝缘膜为NSG膜。
3.根据权利要求1所述的半导体装置，其特征在于，
所述层间绝缘膜具有依次层叠BPSG膜或PSG膜、NSG膜、SiN膜而成的结构，或者依次层叠BPSG膜或PSG膜、SiN膜、NSG膜而成的结构。
4.根据权利要求1所述的半导体装置，其特征在于，
所述层间绝缘膜具有下述结构：依次层叠有BPSG膜或者PSG膜、NSG膜、SiN膜，并且所述SiN膜覆盖所述BPSG膜或者所述PSG膜以及所述NSG膜的整面，所述BPSG膜或者所述PSG膜以及所述NSG膜的在接触孔露出的端部由所述SiN膜覆盖。
5.根据权利要求1所述的半导体装置，其特征在于，
所述源极的与所述层间绝缘膜接触的部分包括TiN。
6.根据权利要求1～4中任一项所述的半导体装置，其特征在于，还具备：
保护膜，其设置在所述源极上；以及
第二保护膜，其覆盖所述镀膜和所述保护膜接触的部分；
所述镀膜设置在所述源极上的没有设置所述保护膜的部分。
7.一种半导体装置的制造方法，其特征在于，包括：
在由带隙比硅宽的半导体构成的第一导电型宽带隙半导体基板的正面，形成杂质浓度比所述第一导电型宽带隙半导体基板低的第一导电型宽带隙半导体堆积层的工序；
在所述第一导电型宽带隙半导体堆积层的表面层，形成第二导电型半导体区的工序；
在所述第一导电型宽带隙半导体堆积层的表面，形成由带隙比硅宽的半导体构成的第二导电型宽带隙半导体层的工序；
在所述第二导电型宽带隙半导体层的内部的所述第一导电型宽带隙半导体堆积层上形成第一个第一导电型区的工序；
在所述第二导电型宽带隙半导体层的内部形成第二个第一导电型区的工序；
在所述第二导电型宽带隙半导体层和所述第一个第一导电型区上隔着栅极绝缘膜形成栅极的工序；
形成与所述第二导电型宽带隙半导体层和所述第二个第一导电型区接触的源极的工序；
形成覆盖所述栅极的层间绝缘膜的工序；
在所述第一导电型宽带隙半导体基板的背面形成漏极的工序；
在所述源极上，形成镀膜的工序；以及
形成通过焊料连接到所述镀膜并引出外部信号的销状电极的工序，
形成所述层间绝缘膜的工序依次层叠第一绝缘膜和比所述第一绝缘膜柔软的第二绝缘膜。
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