JPH07202185A - 縦型ｍｏｓトランジスタの製造方法 - Google Patents
縦型ｍｏｓトランジスタの製造方法Info
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- JPH07202185A JPH07202185A JP33805993A JP33805993A JPH07202185A JP H07202185 A JPH07202185 A JP H07202185A JP 33805993 A JP33805993 A JP 33805993A JP 33805993 A JP33805993 A JP 33805993A JP H07202185 A JPH07202185 A JP H07202185A
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- JP
- Japan
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- film
- wiring layer
- gate wiring
- region
- contact hole
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Abstract
(57)【要約】
【目的】 表面金属電極の断線がなく、フォトレジスト
膜の形成回数が少なく、工程の簡単な縦型ＭＯＳトラン
ジスタの製造方法を提供する。 【構成】 ゲート配線層とソース及びドット領域のコン
タクトホールを形成する領域の層間絶縁膜とゲート配線
層及びソース領域を貫通するエッチングを行ってゲート
配線層並びにソース及びドット領域のコンタクトホール
を同時に形成し、コンタクトホールを含む領域に金属層
を積層することによってコンタクトホールの側面でゲー
ト配線層並びにソース及びドット領域のコンタクトを形
成して縦型ＭＯＳトランジスタを形成する。
膜の形成回数が少なく、工程の簡単な縦型ＭＯＳトラン
ジスタの製造方法を提供する。 【構成】 ゲート配線層とソース及びドット領域のコン
タクトホールを形成する領域の層間絶縁膜とゲート配線
層及びソース領域を貫通するエッチングを行ってゲート
配線層並びにソース及びドット領域のコンタクトホール
を同時に形成し、コンタクトホールを含む領域に金属層
を積層することによってコンタクトホールの側面でゲー
ト配線層並びにソース及びドット領域のコンタクトを形
成して縦型ＭＯＳトランジスタを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳトランジス
タの製造方法に関する。
タの製造方法に関する。
【０００２】
【従来の技術】従来の縦型ＭＯＳトランジスタ（縦型Ｍ
ＯＳＦＥＴ）は、図２に示すような構造である。この製
造方法は次の通りである。図２に示すように、ドレイン
の第１導電型シリコン基板２１上に、第１導電型エピタ
キシャル層２２を積層し、このエピタキシャル層中に複
数の第２導電型のドット領域２３とドット領域のそれぞ
れの中にソース領域２４を形成し、ソース領域間上のゲ
ート配線層のコンタクトを形成する領域に厚い酸化膜２
５を介在させてソース領域間を跨ぐように半導体のゲー
ト配線層２６を形成し、全面に層間絶縁膜を積層した
後、層間絶縁膜２７の上に第１のフォトレジスト膜のパ
ターンを形成しゲート配線層２６上の層間絶縁膜２７に
ドライまたはウェットエッチングにより表面金属電極１
５との為のコンタクトホールを形成し、フォトレジスト
膜を除去後、第２のフォトレジスト膜のパターンを施
し、ソース領域２４上の層間絶縁膜２７を貫き、ソース
領域２４及びドット領域２３の一部まで到達するようエ
ピタキシャル層２２中に深さ約１μｍのコンタクトホー
ルを形成し、第２のフォトレジスト膜を除去後、表面に
アルミニウム（Ａｌ）等の金属２８を蒸着して、ソース
領域２４及びＰドット領域２３とのコンタクトを取って
いる。
ＯＳＦＥＴ）は、図２に示すような構造である。この製
造方法は次の通りである。図２に示すように、ドレイン
の第１導電型シリコン基板２１上に、第１導電型エピタ
キシャル層２２を積層し、このエピタキシャル層中に複
数の第２導電型のドット領域２３とドット領域のそれぞ
れの中にソース領域２４を形成し、ソース領域間上のゲ
ート配線層のコンタクトを形成する領域に厚い酸化膜２
５を介在させてソース領域間を跨ぐように半導体のゲー
ト配線層２６を形成し、全面に層間絶縁膜を積層した
後、層間絶縁膜２７の上に第１のフォトレジスト膜のパ
ターンを形成しゲート配線層２６上の層間絶縁膜２７に
ドライまたはウェットエッチングにより表面金属電極１
５との為のコンタクトホールを形成し、フォトレジスト
膜を除去後、第２のフォトレジスト膜のパターンを施
し、ソース領域２４上の層間絶縁膜２７を貫き、ソース
領域２４及びドット領域２３の一部まで到達するようエ
ピタキシャル層２２中に深さ約１μｍのコンタクトホー
ルを形成し、第２のフォトレジスト膜を除去後、表面に
アルミニウム（Ａｌ）等の金属２８を蒸着して、ソース
領域２４及びＰドット領域２３とのコンタクトを取って
いる。
【０００３】
【発明が解決しようとする課題】上記従来の縦型ＭＯＳ
トランジスタの製造方法は、フォトレジスト膜の形成を
２回も必要とし、工程が長くなるという欠点がある。
又、ソース領域２４・Ｐドット領域２３部分の段差が大
きくなり、表面金属電極の断線が多発するいう問題があ
る。
トランジスタの製造方法は、フォトレジスト膜の形成を
２回も必要とし、工程が長くなるという欠点がある。
又、ソース領域２４・Ｐドット領域２３部分の段差が大
きくなり、表面金属電極の断線が多発するいう問題があ
る。
【０００４】この発明は上記問題を解決するためになさ
れたものであって、表面金属電極の断線がなく、フォト
レジスト膜の形成回数が少なく工程の簡単な縦型ＭＯＳ
トランジスタの製造方法を提供しようとするものであ
る。
れたものであって、表面金属電極の断線がなく、フォト
レジスト膜の形成回数が少なく工程の簡単な縦型ＭＯＳ
トランジスタの製造方法を提供しようとするものであ
る。
【０００５】
【課題を解決するための手段】この発明によれば、ドレ
インの第１導電型シリコン基板上に、第１導電型エピタ
キシャル層を積層し、この第１導電型エピタキシャル層
の上部を酸化して厚い酸化膜を形成し、このエピタキシ
ャル層中に複数の第２導電型ドット領域とドット領域の
それぞれの中にソース領域を形成し、厚い酸化膜をソー
ス領域間上のゲート配線層のコンタクトを形成する領域
を残してエッチングし残った厚い酸化膜を介在させてソ
ース領域間を跨ぐようにゲート配線層を形成し、全面に
層間絶縁膜を積層した後、ゲート配線層とソース及びド
ット領域のコンタクトホールを形成する領域の層間絶縁
膜とゲート配線層及びソース領域を貫通するエッチング
を行ってゲート配線層並びにソース及びドット領域のコ
ンタクトホールを同時に形成し、コンタクトホールを含
む領域に金属層を積層することによってコンタクトホー
ルの側面でゲート配線層並びにソース及びドット領域の
コンタクトを形成して縦型ＭＯＳトランジスタを形成す
ることを特徴とする縦型ＭＯＳトランジスタの製造方法
が提供される。
インの第１導電型シリコン基板上に、第１導電型エピタ
キシャル層を積層し、この第１導電型エピタキシャル層
の上部を酸化して厚い酸化膜を形成し、このエピタキシ
ャル層中に複数の第２導電型ドット領域とドット領域の
それぞれの中にソース領域を形成し、厚い酸化膜をソー
ス領域間上のゲート配線層のコンタクトを形成する領域
を残してエッチングし残った厚い酸化膜を介在させてソ
ース領域間を跨ぐようにゲート配線層を形成し、全面に
層間絶縁膜を積層した後、ゲート配線層とソース及びド
ット領域のコンタクトホールを形成する領域の層間絶縁
膜とゲート配線層及びソース領域を貫通するエッチング
を行ってゲート配線層並びにソース及びドット領域のコ
ンタクトホールを同時に形成し、コンタクトホールを含
む領域に金属層を積層することによってコンタクトホー
ルの側面でゲート配線層並びにソース及びドット領域の
コンタクトを形成して縦型ＭＯＳトランジスタを形成す
ることを特徴とする縦型ＭＯＳトランジスタの製造方法
が提供される。
【０００６】この発明においては、ドレインの第１導電
型シリコン基板上に、第１導電型エピタキシャル層を積
層し、この第１導電型エピタキシャル層の上部を酸化し
て厚い酸化膜を形成し、このエピタキシャル層中に複数
の第２導電型ドット領域とドット領域のそれぞれの中に
ソース領域を形成する。上記第１導電シリコン基板は、
縦型ＭＯＳトランジスタのドレインを形成し、この上に
第１導電型エピタキシャル層を形成するためのものであ
って、高濃度の不純物がドーピングされたシリコン単結
晶を用いて形成することができる。この不純物は通常１
０18cm-3程度の濃度である。
型シリコン基板上に、第１導電型エピタキシャル層を積
層し、この第１導電型エピタキシャル層の上部を酸化し
て厚い酸化膜を形成し、このエピタキシャル層中に複数
の第２導電型ドット領域とドット領域のそれぞれの中に
ソース領域を形成する。上記第１導電シリコン基板は、
縦型ＭＯＳトランジスタのドレインを形成し、この上に
第１導電型エピタキシャル層を形成するためのものであ
って、高濃度の不純物がドーピングされたシリコン単結
晶を用いて形成することができる。この不純物は通常１
０18cm-3程度の濃度である。
【０００７】上記エピタキシャル層は、縦型ＭＯＳトラ
ンジスタのソース領域とチャネル領域を形成するための
ものであって、上記単結晶シリコン基板の上に、エピタ
キシー法によって形成される。この膜厚は通常１０〜５
０μｍである。この発明においては、ソース領域間上の
ゲート配線層のコンタクトを形成する領域に厚い酸化膜
を介在させてソース領域間を跨ぐようにゲート配線層を
形成する。
ンジスタのソース領域とチャネル領域を形成するための
ものであって、上記単結晶シリコン基板の上に、エピタ
キシー法によって形成される。この膜厚は通常１０〜５
０μｍである。この発明においては、ソース領域間上の
ゲート配線層のコンタクトを形成する領域に厚い酸化膜
を介在させてソース領域間を跨ぐようにゲート配線層を
形成する。
【０００８】上記厚い酸化膜は、ゲート配線層を貫通す
るコンタクトホールを形成するエッチング工程におい
て、この酸化膜内に入るオーバエッチングが行なわれて
もこの下のエピタキシャル層に達しない程度に厚い膜厚
を有するものが好ましい。この膜厚は、通常2000〜1000
0 Å、好ましくは4000〜8000Å、ことに好ましくは5000
〜7000Åである。
るコンタクトホールを形成するエッチング工程におい
て、この酸化膜内に入るオーバエッチングが行なわれて
もこの下のエピタキシャル層に達しない程度に厚い膜厚
を有するものが好ましい。この膜厚は、通常2000〜1000
0 Å、好ましくは4000〜8000Å、ことに好ましくは5000
〜7000Åである。
【０００９】この発明においては、全面に層間絶縁膜を
積層する。上記層間絶縁膜を形成する前の全面は、通常
エピタキシャル層及びゲート配線層の表面が酸化されて
形成された酸化シリコン膜でカバーされている。上記層
間絶縁膜は、上記酸化シリコン膜上にウェットエッチン
グ性の小さいものとそれより大きいものを順に多層に積
層するのが好ましい。
積層する。上記層間絶縁膜を形成する前の全面は、通常
エピタキシャル層及びゲート配線層の表面が酸化されて
形成された酸化シリコン膜でカバーされている。上記層
間絶縁膜は、上記酸化シリコン膜上にウェットエッチン
グ性の小さいものとそれより大きいものを順に多層に積
層するのが好ましい。
【００１０】具体的には、例えば酸化シリコン膜上に、
例えばシリケートガラス（ＮＳＧ）膜とリンドープトシ
リケートガラス（ＰＳＧ）膜を順に積層して形成され
る。この積層によってこの層間絶縁膜を貫通して形成さ
れるコンタクトホールの壁面に傾斜を付与し段差を緩和
することができる。この発明においては、この後にゲー
ト配線層とソース及びドット領域のコンタクトホールを
形成する領域の層間絶縁膜とゲート配線層及びソース領
域を貫通するエッチングを行ってゲート配線層並びにソ
ース及びドット領域のコンタクトホールを同時に形成す
る。
例えばシリケートガラス（ＮＳＧ）膜とリンドープトシ
リケートガラス（ＰＳＧ）膜を順に積層して形成され
る。この積層によってこの層間絶縁膜を貫通して形成さ
れるコンタクトホールの壁面に傾斜を付与し段差を緩和
することができる。この発明においては、この後にゲー
ト配線層とソース及びドット領域のコンタクトホールを
形成する領域の層間絶縁膜とゲート配線層及びソース領
域を貫通するエッチングを行ってゲート配線層並びにソ
ース及びドット領域のコンタクトホールを同時に形成す
る。
【００１１】上記エッチングは、ゲート配線層並びにソ
ース及びドット領域のコンタクトホールを同時に形成す
るためのものであって、上記層間絶縁膜の上に、コンタ
クトホールを形成する領域に開口部を有するパターンの
フォトレジスト膜を形成し、これをマスクにして層間絶
縁膜とゲート配線層及びソース領域を貫通するまで行な
われる。
ース及びドット領域のコンタクトホールを同時に形成す
るためのものであって、上記層間絶縁膜の上に、コンタ
クトホールを形成する領域に開口部を有するパターンの
フォトレジスト膜を形成し、これをマスクにして層間絶
縁膜とゲート配線層及びソース領域を貫通するまで行な
われる。
【００１２】このエッチングは、まず層間絶縁層の上部
に対してウェットエッチング法で行なわれ、続いて残り
の層間絶縁膜並びにゲート配線層及びソース領域に対し
てドライエッチング法で行なうのが好ましい。上記ウェ
ットエッチング法は、例えばバッファードフッ酸等を用
いて行なうことができる。
に対してウェットエッチング法で行なわれ、続いて残り
の層間絶縁膜並びにゲート配線層及びソース領域に対し
てドライエッチング法で行なうのが好ましい。上記ウェ
ットエッチング法は、例えばバッファードフッ酸等を用
いて行なうことができる。
【００１３】上記ドライエッチング法は、例えばＲＩＥ
（リアクティブ イオン エッチング）法、プラズマエ
ッチング法等を用いて行うことができる。このウェット
エッチングによって、等方性のエッチングが行なわれる
ので、コンタクトホールの上部の開口径が大きく下部に
いくに従って開口径が小さくなるようにコンタクトホー
ルの壁面に傾斜をつけ、段差を緩和することができる。
（リアクティブ イオン エッチング）法、プラズマエ
ッチング法等を用いて行うことができる。このウェット
エッチングによって、等方性のエッチングが行なわれる
ので、コンタクトホールの上部の開口径が大きく下部に
いくに従って開口径が小さくなるようにコンタクトホー
ルの壁面に傾斜をつけ、段差を緩和することができる。
【００１４】この発明においては、コンタクトホールを
含む領域に金属層を積層することによってコンタクトホ
ールの側面でゲート配線層並びにソース及びドット領域
のコンタクトを形成して縦型ＭＯＳトランジスタを形成
する。この発明においては、層間絶縁膜の形成が、酸化
シリコン膜上にリンドープトシリケートガラス（ＰＳ
Ｇ）膜とシリケートガラス（ＮＳＧ）膜を順に積層して
行なわれ、エッチング後、金属膜を積層する前に、コン
タクトホール内のリンドープトシリケートガラス膜、シ
リケートガラス膜及び酸化シリコン膜の端面を、ウェッ
トエッチング法で再びエッチングしてコンタクトホール
の段差を緩和するのが好ましい。
含む領域に金属層を積層することによってコンタクトホ
ールの側面でゲート配線層並びにソース及びドット領域
のコンタクトを形成して縦型ＭＯＳトランジスタを形成
する。この発明においては、層間絶縁膜の形成が、酸化
シリコン膜上にリンドープトシリケートガラス（ＰＳ
Ｇ）膜とシリケートガラス（ＮＳＧ）膜を順に積層して
行なわれ、エッチング後、金属膜を積層する前に、コン
タクトホール内のリンドープトシリケートガラス膜、シ
リケートガラス膜及び酸化シリコン膜の端面を、ウェッ
トエッチング法で再びエッチングしてコンタクトホール
の段差を緩和するのが好ましい。
【００１５】
【作用】ゲート配線層並びにソース及びドット領域のコ
ンタクトホールの形成を、ゲート配線層を貫通させて形
成することによって同じレジスト膜をマスクにしてエッ
チングすることができる。またゲート配線層下の厚い酸
化膜が、ゲート配線層下のエピタキシャル層に達するエ
ッチングを防止する。
ンタクトホールの形成を、ゲート配線層を貫通させて形
成することによって同じレジスト膜をマスクにしてエッ
チングすることができる。またゲート配線層下の厚い酸
化膜が、ゲート配線層下のエピタキシャル層に達するエ
ッチングを防止する。
【００１６】またウェットエッチング法のエッチング
は、等方性のためコンタクトホールの開口径が上部で大
きく下方で小さくなり、かつリンドープトシリケートガ
ラス膜とシリケートガラス膜と酸化シリコン膜に対する
エッチング速度がこの順に大のため、酸化シリコン膜、
シリケートガラス膜及びリンドープトシリケートガラス
膜の順に積層された層間絶縁膜に形成されたコンタクト
ホールの内面をウェットエッチングすることによりコン
タクトホールの段差が緩和される。
は、等方性のためコンタクトホールの開口径が上部で大
きく下方で小さくなり、かつリンドープトシリケートガ
ラス膜とシリケートガラス膜と酸化シリコン膜に対する
エッチング速度がこの順に大のため、酸化シリコン膜、
シリケートガラス膜及びリンドープトシリケートガラス
膜の順に積層された層間絶縁膜に形成されたコンタクト
ホールの内面をウェットエッチングすることによりコン
タクトホールの段差が緩和される。
【００１７】
【実施例】以下、本発明の１実施例について図面を参照
しながら説明する。図１は、本発明の縦型ＭＯＳＦＥＴ
の製造方法を示す説明図である。まず、図１の（ａ）の
ように、Ｎ型の不純物としてアンチモン（Ｓｂ）を１０
18cm-3程度の濃度で含むＮ型シリコン基板１上にＮ型の
不純物としてリン（Ｐ）を約３×１０14cm-3の濃度で含
む膜厚約４５μｍのＮ型エピタキシャル層２を設け、該
Ｎ型エピタキシャル層２上に、熱的に約6000Åのシリコ
ン酸化膜３を形成する。次にフォトリソグラフィー法に
よりシリコン酸化膜３に孔を開け、熱的に約300 Åのシ
リコン酸化膜を形成し、このシリコン酸化膜を通してＮ
型エピタキシャル層２中にＰ型不純物としてボロン
（Ｂ）を加速電圧４０ＫｅＶ、ドーズ量１〜２×１０15
cm-2でイオン注入し、酸素雰囲気中1100℃で数時間程度
熱処理を行うことによってＰドット領域となるＰ型拡散
層４を形成する。該Ｐ型拡散層４の上には約5000Åのシ
リコン酸化膜５ができる。
しながら説明する。図１は、本発明の縦型ＭＯＳＦＥＴ
の製造方法を示す説明図である。まず、図１の（ａ）の
ように、Ｎ型の不純物としてアンチモン（Ｓｂ）を１０
18cm-3程度の濃度で含むＮ型シリコン基板１上にＮ型の
不純物としてリン（Ｐ）を約３×１０14cm-3の濃度で含
む膜厚約４５μｍのＮ型エピタキシャル層２を設け、該
Ｎ型エピタキシャル層２上に、熱的に約6000Åのシリコ
ン酸化膜３を形成する。次にフォトリソグラフィー法に
よりシリコン酸化膜３に孔を開け、熱的に約300 Åのシ
リコン酸化膜を形成し、このシリコン酸化膜を通してＮ
型エピタキシャル層２中にＰ型不純物としてボロン
（Ｂ）を加速電圧４０ＫｅＶ、ドーズ量１〜２×１０15
cm-2でイオン注入し、酸素雰囲気中1100℃で数時間程度
熱処理を行うことによってＰドット領域となるＰ型拡散
層４を形成する。該Ｐ型拡散層４の上には約5000Åのシ
リコン酸化膜５ができる。
【００１８】次に図１の（ｂ）のようにフォトリソグラ
フィー法によりシリコン酸化膜３及び５に穴を開けた後
に熱的に約1000Åのシリコン酸化膜６を形成する。次に
全面に、減圧ＣＶＤ装置を用いてポリシリコン７を約60
00Åデポジットし、該ポリシリコン７にオキシ塩化リン
（ＰＯＣｌ3）を用いて、リン（Ｐ）を約900 ℃で熱拡
散し、さらに750 ℃で数時間酸化性雰囲気にてドライブ
してシート抵抗４０Ω／□程度にするとともにポリシリ
コン７上にシリコン酸化膜８を形成する。
フィー法によりシリコン酸化膜３及び５に穴を開けた後
に熱的に約1000Åのシリコン酸化膜６を形成する。次に
全面に、減圧ＣＶＤ装置を用いてポリシリコン７を約60
00Åデポジットし、該ポリシリコン７にオキシ塩化リン
（ＰＯＣｌ3）を用いて、リン（Ｐ）を約900 ℃で熱拡
散し、さらに750 ℃で数時間酸化性雰囲気にてドライブ
してシート抵抗４０Ω／□程度にするとともにポリシリ
コン７上にシリコン酸化膜８を形成する。
【００１９】次に図１の（ｃ）に示すように、フォトリ
ソグラフィー法によりポリシリコン７及びこの上のシリ
コン酸化膜８をプラズマエッチング装置によりエッチン
グしてゲート配線層７ａのパターンを形成し、このパタ
ーンをマスクとして、Ｐ型拡散層４の周囲にＰ型不純物
としてボロン（Ｂ）を加速電圧４０ＫｅＶ、ドーズ量約
５×１０13cm-2でイオン注入し、Ｎ2雰囲気中で1100℃
で数時間程度熱処理を行ってＰ型ドット領域１０を形成
する。次にＰ型ドット領域１０にＮ型不純物としてヒ素
（Ａｓ）を加速電圧８０ＫｅＶ、ドーズ量約５×１０15
cm-2でイオン注入し、全面に常圧ＣＶＤ法でＮＳＧ膜９
を約3000Å形成した後、Ｎ2雰囲気中1000℃で数１０分
程度熱処理すると、Ｐ型ドット領域１０となる浅いＰ型
拡散層が３〜４μｍ、ソース領域１１となるＮ型拡散層
が約0.5μｍの深さで形成される。
ソグラフィー法によりポリシリコン７及びこの上のシリ
コン酸化膜８をプラズマエッチング装置によりエッチン
グしてゲート配線層７ａのパターンを形成し、このパタ
ーンをマスクとして、Ｐ型拡散層４の周囲にＰ型不純物
としてボロン（Ｂ）を加速電圧４０ＫｅＶ、ドーズ量約
５×１０13cm-2でイオン注入し、Ｎ2雰囲気中で1100℃
で数時間程度熱処理を行ってＰ型ドット領域１０を形成
する。次にＰ型ドット領域１０にＮ型不純物としてヒ素
（Ａｓ）を加速電圧８０ＫｅＶ、ドーズ量約５×１０15
cm-2でイオン注入し、全面に常圧ＣＶＤ法でＮＳＧ膜９
を約3000Å形成した後、Ｎ2雰囲気中1000℃で数１０分
程度熱処理すると、Ｐ型ドット領域１０となる浅いＰ型
拡散層が３〜４μｍ、ソース領域１１となるＮ型拡散層
が約0.5μｍの深さで形成される。
【００２０】図１の（ｄ）では、ＮＳＧ膜９上にさらに
常圧ＣＶＤ法でＰＳＧ膜１２を約7000Å形成した後、フ
ォトリソグラフィー法によりＰＳＧ膜１２をバッファ−
ドフッ酸によるウェットエッチングで約6000Å除去した
後、残りの絶縁膜をＲＩＥ（リアクティブイオンエッ
チ）装置により除去する。さらにソース領域１１のシリ
コン及びゲート配線層７ａのポリシリコンをＲＩＥまた
はプラズマエッチング装置によりエッチングして深さ約
１μｍのコンタクトホール１３を形成する。
常圧ＣＶＤ法でＰＳＧ膜１２を約7000Å形成した後、フ
ォトリソグラフィー法によりＰＳＧ膜１２をバッファ−
ドフッ酸によるウェットエッチングで約6000Å除去した
後、残りの絶縁膜をＲＩＥ（リアクティブイオンエッ
チ）装置により除去する。さらにソース領域１１のシリ
コン及びゲート配線層７ａのポリシリコンをＲＩＥまた
はプラズマエッチング装置によりエッチングして深さ約
１μｍのコンタクトホール１３を形成する。
【００２１】図１の（ｅ）では深さ約１μｍのコンタク
トホール１３の側面のＮＳＧ膜及びＰＳＧ膜にバッファ
ードフッ酸によるウェットエッチングを行い、コンタク
トホール側面のＮＳＧ膜及びＰＳＧ膜を含む絶縁膜に傾
斜１４を形成する。この後に表面電極１５、裏面電極１
６を順次形成して行き、縦型ＭＯＳＦＥＴを得る。
トホール１３の側面のＮＳＧ膜及びＰＳＧ膜にバッファ
ードフッ酸によるウェットエッチングを行い、コンタク
トホール側面のＮＳＧ膜及びＰＳＧ膜を含む絶縁膜に傾
斜１４を形成する。この後に表面電極１５、裏面電極１
６を順次形成して行き、縦型ＭＯＳＦＥＴを得る。
【００２２】
【発明の効果】この発明によれば、表面電極の断線がな
く、フォトレジスト膜の形成回数が少なく、工程の簡単
な縦型ＭＯＳトランジスタの製造方法を提供することが
できる。
く、フォトレジスト膜の形成回数が少なく、工程の簡単
な縦型ＭＯＳトランジスタの製造方法を提供することが
できる。
【図１】この発明の実施例で作製した縦型ＭＯＳトラン
ジスタの製造工程説明図である。
ジスタの製造工程説明図である。
【図２】従来の縦型ＭＯＳトランジスタの説明図であ
る。
る。
１ シリコン基板 ２ Ｎ型エピタキシャル層 ３，５，６，８ シリコン酸化膜 ４ Ｐ型拡散層 ７ ポリシリコン ７ａ ゲート配線層 ９ ＮＳＧ膜 １０ Ｐ型ドット領域 １１ ソース領域 １２ ＰＳＧ膜 １３ コンタクトホール １４ 絶縁膜の傾斜 １５ 表面電極 １６ 裏面電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３２１ Ｓ
Claims (5)
- 【請求項１】 ドレインの第１導電型シリコン基板上
に、第１導電型エピタキシャル層を積層し、この第１導
電型エピタキシャル層の上部を酸化して厚い酸化膜を形
成し、このエピタキシャル層中に複数の第２導電型ドッ
ト領域とドット領域のそれぞれの中にソース領域を形成
し、厚い酸化膜をソース領域間上のゲート配線層のコン
タクトを形成する領域を残してエッチングし残った厚い
酸化膜を介在させてソース領域間を跨ぐようにゲート配
線層を形成し、全面に層間絶縁膜を積層した後、ゲート
配線層とソース及びドット領域のコンタクトホールを形
成する領域の層間絶縁膜とゲート配線層及びソース領域
を貫通するエッチングを行ってゲート配線層並びにソー
ス及びドット領域のコンタクトホールを同時に形成し、
コンタクトホールを含む領域に金属層を積層することに
よってコンタクトホールの側面でゲート配線層並びにソ
ース及びドット領域のコンタクトを形成して縦型ＭＯＳ
トランジスタを形成することを特徴とする縦型ＭＯＳト
ランジスタの製造方法。 - 【請求項２】 厚い酸化膜が、2000〜10000 Åの膜厚で
ある請求項１の製造方法。 - 【請求項３】 層間絶縁膜が、酸化シリコン膜上に、シ
リケートガラス膜とリンドープトシリケートガラス膜を
順に積層して形成される請求項１の製造方法。 - 【請求項４】 エッチングが、まず層間絶縁層の上部に
対してウェットエッチング法で行なわれ、続いて残りの
層間絶縁膜並びにゲート配線層及びソース領域に対して
ドライエッチング法で行なわれる請求項１の製造方法。 - 【請求項５】 金属膜を積層する前に、コンタクトホー
ル内のリンドープトシリケートガラス膜、シリケートガ
ラス膜及び酸化シリコン膜の端面を、ウェットエッチン
グ法で再びエッチングしてコンタクトホールの段差を緩
和することからなる請求項３の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33805993A JPH07202185A (ja) | 1993-12-28 | 1993-12-28 | 縦型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33805993A JPH07202185A (ja) | 1993-12-28 | 1993-12-28 | 縦型ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202185A true JPH07202185A (ja) | 1995-08-04 |
Family
ID=18314533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33805993A Pending JPH07202185A (ja) | 1993-12-28 | 1993-12-28 | 縦型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202185A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112823A (ja) * | 2006-10-30 | 2008-05-15 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| WO2013168484A1 (ja) * | 2012-05-07 | 2013-11-14 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JPWO2017047284A1 (ja) * | 2015-09-17 | 2018-02-01 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2018138817A1 (ja) * | 2017-01-26 | 2018-08-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-12-28 JP JP33805993A patent/JPH07202185A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112823A (ja) * | 2006-10-30 | 2008-05-15 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| WO2013168484A1 (ja) * | 2012-05-07 | 2013-11-14 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| US9177856B2 (en) | 2012-05-07 | 2015-11-03 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing same |
| JPWO2017047284A1 (ja) * | 2015-09-17 | 2018-02-01 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2018138817A1 (ja) * | 2017-01-26 | 2018-08-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
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