JP2595224B2 - 微細な素子の形成方法 - Google Patents

微細な素子の形成方法

Info

Publication number
JP2595224B2
JP2595224B2 JP2850787A JP2850787A JP2595224B2 JP 2595224 B2 JP2595224 B2 JP 2595224B2 JP 2850787 A JP2850787 A JP 2850787A JP 2850787 A JP2850787 A JP 2850787A JP 2595224 B2 JP2595224 B2 JP 2595224B2
Authority
JP
Japan
Prior art keywords
insulating film
oxide film
forming
coating
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2850787A
Other languages
English (en)
Other versions
JPS63196041A (ja
Inventor
三恵子 鈴木
邦幸 浜野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2850787A priority Critical patent/JP2595224B2/ja
Publication of JPS63196041A publication Critical patent/JPS63196041A/ja
Application granted granted Critical
Publication of JP2595224B2 publication Critical patent/JP2595224B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造法に関し、特に平坦な層間
絶縁膜およびセルフアラインコンタクトスルーホールを
有する微細素子の形成方法に関するものである。
〔従来の技術〕
半導体高集積回路製造法に於いて、層間絶縁膜の平坦
化は、重要課題の一である。従来ソース/ドレイン−ア
ルミニウム配線間の層間絶縁膜は、化学気相成長法によ
るBPSG膜(ボロン・リン・をドーピングした酸化膜)を
成長後900℃程度の温度でBPSG膜を軟化(リフロー)し
て形成されていた。また、ソース/ドレインコンタクト
スルーホール形成の際、レジストパターンの目合わせず
れを考慮してコンタクトスルーホール部面積のソース/
ドレイン領域が必要であった。
〔発明が解決しようとする問題点〕 ソース/ドレイン−アルミニウム配線層間絶縁膜に関
し上述した従来の形成方法では平坦性が不充分であり、
またコンタクトスルーホール形成時にレジストパターン
の目合わせずれによりゲート電極とソース電極配線又は
ドレイン電極配線が接触しないようにするため、広い面
積のソース/ドレイン領域を必要とし、微細な素子形成
ができないという欠点があった。
〔問題点を解決するための手段〕
本発明によれば、シリコン基板上にゲート酸化膜とゲ
ート電極とを形成し、ソースおよびドレイン領域を形成
した後、ソースおよびドレイン領域上よりもゲート電極
上に厚く膜形成できる膜成長法により、第1絶縁膜を形
成し、異方性エッチングにより、第1の絶縁膜を選択的
に除去してゲート電極部を第1絶縁膜が履う構造を形成
し、その後第2絶縁膜として を主成分とする溶液から成る塗布溶液あるいは該溶液に
有機リン化合物を含有せしめた塗布溶液、あるいは、該
溶液に有機ボロン化合物を含有せしめた塗布溶液、ある
いは該溶液に有機リン化合物および有機ボロン化合物を
含有せしめた塗布溶液を、塗布し、酸素雰囲気中で500
℃以下の温度で熱処理して塗布形成シリコン酸化膜ある
いは塗布形成リン含有シリコン酸化膜、あるいは塗布形
成ボロン含有シリコン酸化膜あるいは塗布形成リン・ボ
ロン含有シリコン酸化膜を形成し、この第2の絶縁膜上
にレジストパターンを形成し、異方性エッチングにより
第2の絶縁膜を選択的に除去してソース/ドレインコン
タクトスルーホールを形成後、600℃以上の温度で熱処
理して塗布形成シリコン酸化膜、あるいは塗布形成リン
含有シリコン酸化膜あるいは塗布形成ボロン含有シリコ
ン酸化膜あるいは、塗布形成リン・ボロン含有シリコン
酸化膜の緻密化を行ない、第2の絶縁膜のコンタクトス
ルーホールを介してソース領域およびドレイン領域の配
線を行う微細な素子の形成方法を得る。
〔実施例〕
次に、本発明について図面を参照してより詳細に説明
する。
第1図(a)〜(f)は本発明の第1の実施例を説明
する素子断面図によるフローチャートである。
P型シリコン基板101の素子形成領域以外の部分に厚
さ1.0μmのフィールド酸化膜104を、又、素子形成領域
中チャンネル部上に厚さ200Åのゲート酸化膜105を形成
し、ゲート酸化膜105上にポリシリコンゲート電極106を
またその両側に不純物拡散によりソース領域102とドレ
イン領域103を形成する。ポリシリコンゲート電極106の
側面には厚さ150Åの側面酸化膜107を形成する(第1図
(a))。続いて、SiH4−O2ガス系を用いた常圧型化学
気相成長法により、第1絶縁膜108として、シリコン酸
化膜を形成する(第1図(b))。ここで、SiH4−O2
ス系を用いた常圧型化学気相成長法によれば、シリコン
酸化膜の段差被覆性が悪いため領域102やドレイン領域1
03上よりもゲート電極106上にシリコン酸化膜が集中
し、厚い膜が形成される。第1図(c)の工程に於いて
第1の絶縁膜108をエッチングマスクなしで異方性エッ
チングすることによりポリシリコンゲート電極106のみ
を覆うように残してエッチングする。第1図(d)の工
程に於いては、第1図(c)の工程で得た基板上に を主成分とする溶液から成る塗布溶液を2000回転/分で
回転塗布し、500℃、30分酸素雰囲気中で熱処理し第2
絶縁膜109として塗布形成シリコン酸化膜を形成する。
第1図(e)の工程に於いて、第2絶縁膜109の上にレ
ジスト110を所定の形状に形成し、CF4,CHF3等のフロン
系ガスを用いたドライエッチングにより異方性エッチン
グを行なう。ここで、500℃アニール後の塗布法形成膜
のエッチングレートは、第1絶縁膜108のエッチングレ
ートより桁大きく、レジスト110によるパターニングに
位置ずれがあっても、第1絶縁膜108はほとんどエッチ
ングされずに残る。続いて750℃窒素雰囲気中で熱処理
し、塗布形成膜を緻密化を行ない、金属配線111を形成
して第1図(f)に示すように素子構造が完成する。
次に、本発明をCMOS型素子作成に適用した第2の実施
例について説明する。
第2図(a)〜(f)は本発明の第2の実施例を説明
する素子断面図によるフローチャートである。
N型シリコン基板201の上に公知の方法で厚さ1.0μm
のフィールド酸化膜206と厚さ200Åのゲート酸化膜207
を形成し、不純物拡散によりP型ソース領域202、P型
ドレイン領域203を、またPウェル領域中にN型ソース
領域204、N型ドレイン領域205を形成する。ソース領域
間のゲート酸化膜207上には厚さ0.4μmのポリシリコン
ゲート電極208を形成し、その側面に厚さ150Åの側面酸
化膜209を形成する(第2図(a))。続いてSiH4−O2
ガス系を用いた常圧型化学気相成長法により、第1絶縁
膜210として化学気相成長法シリコン酸化膜を形成する
(第2図(b))。第2図(c)の工程に於いて、第1
絶縁膜210を異方性エッチングによりゲートポリシリコ
ン208のみを履うようにエッチングする。第2図(d)
に於いては第2図(c)の工程で得た基板上に を主成分とする溶液から成る塗布溶液を2000回転/分で
回転塗布し500℃30分酸素雰囲気中で熱処理し、第2絶
縁膜211塗布形成シリコン酸化膜を形成する。第2図
(e)の工程に於いて第2絶縁膜211の上にレジスト212
を所定形状で形成しCF4,CHF3等のフロン系ガスを用いた
ドライエッチングにより異方性エッチングを行う。続い
て750℃窒素雰囲気中で熱処理し、塗布形成膜の緻密化
を行ない金属配線213を形成し、第2図(f)に示す如
きCMOS素子構造が完成する。
第1および第2実施例に於いて塗布剤として を主成分とする塗布溶液を用いたが、この塗布溶液に有
機リン化合物あるいは有機ボロン化合物を含有せしめた
塗布溶液でも同様の結果を得ることができる。
〔発明の効果〕 以上説明したように、本発明によれば、ソース/ドレ
イン−アルミニウム配線層間膜の形成がゲート電極部の
みを履うように化学気相成長第1絶縁膜を形成する工程
と、その上部に を主成分とする樹脂塗布溶液を塗布し、500℃以下の低
温で第2の絶縁膜を形成する工程とを有するため、特に
第2絶縁膜は塗布により形成しているので平坦性に優
れ、かつ第1の絶縁膜と第2の絶縁膜のエッチングレー
トが異なることによりセルフアラインコンタクトが形成
できるという利点をもち、微細素子製造に有効である。
【図面の簡単な説明】
第1図(a)〜(f)は本発明の第1の実施例を説明す
る素子縦断面図によるフローチャートである。第2図
(a)〜(f)は本発明の第2の実施例を説明する素子
縦断明図によるフローチャートである。 101……シリコンP型基板、102……ソース、103……ド
レイン、104……フィールド酸化膜、105……ゲート酸化
膜、106……ゲートポリシリコン、107……ゲートポリシ
リ側面酸化膜、108……第1絶縁膜、109……第2絶縁
膜、110……レジスト、111……金属配線、201……シリ
コンN型基板、202……P型ソース、203……P型ドレイ
ン、204……N型ソース、205……N型ドレイン、206…
…フィールド酸化膜、207……ゲート酸化膜、208……ゲ
ートポリシリコン、209……ゲートポリシリコン側面酸
化膜、210……第1絶縁膜、211……第2絶縁膜、212…
…レジスト、213……金属配線。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体基板上にゲート酸化膜およびゲート
    電極部を形成し、ソース領域およびドレイン領域を形成
    した後、化学気相成長法によりシリコン酸化膜の第1絶
    縁膜を全面に形成し、異方性エッチングにより、ゲート
    電極部のみを第1絶縁膜が履うように選択的に除去し、
    第2絶縁膜として、 を、主成分とする塗布溶液を、回転塗布し、酸素雰囲気
    中で500℃以下の温度で熱処理して塗布形成シリコン酸
    化膜を形成し、前記第2の絶縁膜としての塗布形成シリ
    コン酸化膜上にレジストパターンを形成し、異方性エッ
    チングにより、ソースおよびドレインコンタクトスルー
    ホールを前記第2の絶縁膜に形成した後、600℃以上の
    熱処理により前記第2の絶縁膜としての塗布形成シリコ
    ン酸化膜の緻密化を行なうことを特徴とする微細な素子
    の形成方法。
  2. 【請求項2】前記塗布溶液は前記主成分に有機リン化合
    物および有機ボロン化合物の少くとも一種を含み、前記
    第2の絶縁膜としての塗布形成シリコン酸化膜にはリン
    およびボロンの少くとも一種を含有することを特徴とす
    る特許請求の範囲第1項記載の微細な素子の形成方法。
JP2850787A 1987-02-09 1987-02-09 微細な素子の形成方法 Expired - Lifetime JP2595224B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2850787A JP2595224B2 (ja) 1987-02-09 1987-02-09 微細な素子の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2850787A JP2595224B2 (ja) 1987-02-09 1987-02-09 微細な素子の形成方法

Publications (2)

Publication Number Publication Date
JPS63196041A JPS63196041A (ja) 1988-08-15
JP2595224B2 true JP2595224B2 (ja) 1997-04-02

Family

ID=12250592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2850787A Expired - Lifetime JP2595224B2 (ja) 1987-02-09 1987-02-09 微細な素子の形成方法

Country Status (1)

Country Link
JP (1) JP2595224B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4965618B2 (ja) * 2009-09-15 2012-07-04 シャープ株式会社 空気調節装置の風向変更装置

Also Published As

Publication number Publication date
JPS63196041A (ja) 1988-08-15

Similar Documents

Publication Publication Date Title
US4871685A (en) Method of manufacturing bipolar transistor with self-aligned external base and emitter regions
JP2978748B2 (ja) 半導体装置の製造方法
JPH0228902B2 (ja)
US5077238A (en) Method of manufacturing a semiconductor device with a planar interlayer insulating film
JPS6318673A (ja) 半導体装置の製法
EP0438693A2 (en) Method of manufacturing semiconductor device
JP2595224B2 (ja) 微細な素子の形成方法
JPH0945900A (ja) Mis型fetおよびその製造方法
JP2707536B2 (ja) 半導体装置の製造方法
JPH05283404A (ja) 半導体装置の素子分離領域製造方法
US4679306A (en) Self-aligned process for forming dielectrically isolating regions formed in semiconductor device
US6169026B1 (en) Method for planarization of semiconductor device including pumping out dopants from planarization layer separately from flowing said layer
JP3158486B2 (ja) 半導体装置の製造方法
JPH043419A (ja) 半導体装置の製造方法
JPH0313745B2 (ja)
JP2712245B2 (ja) 半導体装置の製造方法
JP4593888B2 (ja) 半導体装置の製造方法
JPH0126186B2 (ja)
JP3003804B2 (ja) 半導体装置の製造方法
JPH0786278A (ja) 半導体装置の製造方法
JPH1126756A (ja) 半導体装置の製造方法
JPH0256933A (ja) 半導体装置の製造方法
JPH08236617A (ja) 半導体装置の製造方法
JPS6377156A (ja) 半導体装置の製造方法
JPH0216019B2 (ja)