JPH05198528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05198528A JPH05198528A JP932192A JP932192A JPH05198528A JP H05198528 A JPH05198528 A JP H05198528A JP 932192 A JP932192 A JP 932192A JP 932192 A JP932192 A JP 932192A JP H05198528 A JPH05198528 A JP H05198528A
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- Japan
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- semiconductor substrate
- impurity diffusion
- ions
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Abstract
(57)【要約】
【構成】 半導体基板（１）にリン、あるいはリン＋砒
素のイオン注入を行うことにより不純物拡散領域（２）
を形成する工程、不純物拡散領域（２）上に絶縁膜
（３）を積層して絶縁膜（３）にコンタクトホール
（４）を形成した後、コンタクトホール（４）に、ブラ
ンケットＷ膜（７）／ＷＳｉｘ膜（６）を埋設する工程
を含む半導体装置の製造方法。 【効果】 半導体基板（１）を構成しているシリコンの
原子半径よりも大きい砒素イオンのみを注入する場合よ
りも、後工程で形成されるＷＳｉｘ膜（６）との整合性
が向上し、コンタクト抵抗が低下する。
素のイオン注入を行うことにより不純物拡散領域（２）
を形成する工程、不純物拡散領域（２）上に絶縁膜
（３）を積層して絶縁膜（３）にコンタクトホール
（４）を形成した後、コンタクトホール（４）に、ブラ
ンケットＷ膜（７）／ＷＳｉｘ膜（６）を埋設する工程
を含む半導体装置の製造方法。 【効果】 半導体基板（１）を構成しているシリコンの
原子半径よりも大きい砒素イオンのみを注入する場合よ
りも、後工程で形成されるＷＳｉｘ膜（６）との整合性
が向上し、コンタクト抵抗が低下する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細には微細コンタクト部の埋め込み方法に
関する。
関し、より詳細には微細コンタクト部の埋め込み方法に
関する。
【０００２】
【従来の技術】従来より、イオン注入によって形成され
たソース／ドレイン領域に絶縁膜が積層され、この絶縁
膜にコンタクトホールが形成されたシリコン基板上の、
微細コンタクト部の埋め込み方法として、ＣＶＤ法によ
りブランケットＷ／ＷＳｉｘ膜を埋設する方法が有望視
されている。この際、ＷＳｉｘ膜はブランケットＷ膜と
シリコン基板との間のバリヤメタルとして用いられてお
り、段差被膜性も良好である。
たソース／ドレイン領域に絶縁膜が積層され、この絶縁
膜にコンタクトホールが形成されたシリコン基板上の、
微細コンタクト部の埋め込み方法として、ＣＶＤ法によ
りブランケットＷ／ＷＳｉｘ膜を埋設する方法が有望視
されている。この際、ＷＳｉｘ膜はブランケットＷ膜と
シリコン基板との間のバリヤメタルとして用いられてお
り、段差被膜性も良好である。
【０００３】
【発明が解決しようとする課題】一般に、シリコン基板
表面に形成されたソース／ドレイン領域がＰ+ 層（Ｂ+
注入層）の場合にはソース／ドレイン領域とブランケッ
トＷ／ＷＳｉｘ膜とのコンタクト抵抗は低いが、ソース
／ドレイン領域がＮ+ 層（Ａｓ+ 注入層）の場合にはコ
ンタクト抵抗が高く、不安定となる。これは、Ｂの原子
半径がＳｉより小さいためにＰ+ 層がシリコン基板内で
圧縮される方向に向き、一方、Ａｓの原子半径はＳｉよ
り大きいためにＮ+ 層がシリコン基板内で引っ張られる
方向に向くためである。また、ＣＶＤ−ＷＳｉｘ膜はシ
リコン基板上においては、Ｎ+ 層と同様に引っ張られる
方向に向いている。従って、ソース／ドレイン領域がＮ
+ 層（Ａｓ+ 注入層）の場合には、ＣＶＤ−ＷＳｉｘ膜
との整合性は悪く、コンタクト抵抗が高くなるという課
題があった。
表面に形成されたソース／ドレイン領域がＰ+ 層（Ｂ+
注入層）の場合にはソース／ドレイン領域とブランケッ
トＷ／ＷＳｉｘ膜とのコンタクト抵抗は低いが、ソース
／ドレイン領域がＮ+ 層（Ａｓ+ 注入層）の場合にはコ
ンタクト抵抗が高く、不安定となる。これは、Ｂの原子
半径がＳｉより小さいためにＰ+ 層がシリコン基板内で
圧縮される方向に向き、一方、Ａｓの原子半径はＳｉよ
り大きいためにＮ+ 層がシリコン基板内で引っ張られる
方向に向くためである。また、ＣＶＤ−ＷＳｉｘ膜はシ
リコン基板上においては、Ｎ+ 層と同様に引っ張られる
方向に向いている。従って、ソース／ドレイン領域がＮ
+ 層（Ａｓ+ 注入層）の場合には、ＣＶＤ−ＷＳｉｘ膜
との整合性は悪く、コンタクト抵抗が高くなるという課
題があった。
【０００４】本発明はこのような課題を鑑みなされたも
のであり、半導体基板上に形成された微細コンタクト部
において、コンタクト抵抗を低くすることができる半導
体装置の製造方法を提供することを目的としている。
のであり、半導体基板上に形成された微細コンタクト部
において、コンタクト抵抗を低くすることができる半導
体装置の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、半導体基板にリン、あるいは
リン＋砒素のイオン注入を行うことにより不純物拡散領
域を形成する工程、前記不純物拡散領域に絶縁膜を積層
して該絶縁膜にコンタクトホールを形成した後、該コン
タクトホールに、ブランケットＷ／ＷＳｉｘ膜を埋設す
る工程を含む半導体装置の製造方法が提供される。
るために本発明によれば、半導体基板にリン、あるいは
リン＋砒素のイオン注入を行うことにより不純物拡散領
域を形成する工程、前記不純物拡散領域に絶縁膜を積層
して該絶縁膜にコンタクトホールを形成した後、該コン
タクトホールに、ブランケットＷ／ＷＳｉｘ膜を埋設す
る工程を含む半導体装置の製造方法が提供される。
【０００６】本発明において、半導体基板上に形成され
る不純物拡散領域はＰ+ を１〜５×１０15ｃｍ-2の濃度
で、Ｐ+ 単独で注入するか、Ａｓ+ を１〜５×１０15ｃ
ｍ-2、Ｐ+ を１〜５×１０15ｃｍ-2の濃度で、Ｐ+ 単独
で注入した後Ａｓ+ を単独で注入するか、あるいはＡｓ
+ ＋Ｐ+ の混合注入を行うことができる。また、コンタ
クトホールを形成する絶縁膜は、下方の半導体基板に形
成された素子を絶縁するためのものであって、ＳｉＯ2
膜、ＮＳＧ膜、ＢＰＳＧ膜等を用いて、通常０．８〜
２．０μｍの膜厚で形成される。
る不純物拡散領域はＰ+ を１〜５×１０15ｃｍ-2の濃度
で、Ｐ+ 単独で注入するか、Ａｓ+ を１〜５×１０15ｃ
ｍ-2、Ｐ+ を１〜５×１０15ｃｍ-2の濃度で、Ｐ+ 単独
で注入した後Ａｓ+ を単独で注入するか、あるいはＡｓ
+ ＋Ｐ+ の混合注入を行うことができる。また、コンタ
クトホールを形成する絶縁膜は、下方の半導体基板に形
成された素子を絶縁するためのものであって、ＳｉＯ2
膜、ＮＳＧ膜、ＢＰＳＧ膜等を用いて、通常０．８〜
２．０μｍの膜厚で形成される。
【０００７】さらに、コンタクトホールは半導体基板に
形成された素子にコンタクトを形成するためのものであ
って、素子の所定位置の上方の絶縁膜に、例えばフォト
リソグラフィ法等によって、直径０．５μｍ以下で形成
することができる。また、本発明において、ＷＳｉｘ膜
はＣＶＤ法により、厚さ５００〜１０００Åで堆積さ
せ、さらにＣＶＤ法によりＷをＷＳｉｘ膜上に選択的に
堆積させ、その後エッチバックすることによって厚さ３
０００〜４０００Åの埋め込み層を形成することができ
る。
形成された素子にコンタクトを形成するためのものであ
って、素子の所定位置の上方の絶縁膜に、例えばフォト
リソグラフィ法等によって、直径０．５μｍ以下で形成
することができる。また、本発明において、ＷＳｉｘ膜
はＣＶＤ法により、厚さ５００〜１０００Åで堆積さ
せ、さらにＣＶＤ法によりＷをＷＳｉｘ膜上に選択的に
堆積させ、その後エッチバックすることによって厚さ３
０００〜４０００Åの埋め込み層を形成することができ
る。
【０００８】
【作用】上記した方法によれば、半導体基板の不純物拡
散領域にＡｓより原子半径の小さいリン、あるいはリン
＋砒素を注入することにより、半導体基板を構成してい
るシリコンの原子半径よりも大きい砒素イオンのみを注
入する場合よりも、後工程で形成されるＷＳｉｘ膜との
整合性が向上し、コンタクト抵抗が低下する。
散領域にＡｓより原子半径の小さいリン、あるいはリン
＋砒素を注入することにより、半導体基板を構成してい
るシリコンの原子半径よりも大きい砒素イオンのみを注
入する場合よりも、後工程で形成されるＷＳｉｘ膜との
整合性が向上し、コンタクト抵抗が低下する。
【０００９】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図面に基づいて説明する。まず、Ｐ型のシリコン基板
（１）上に活性領域及びフィールド酸化膜からなる素子
分離領域を形成することによって、素子形成領域を確保
した後、この素子形成領域上に、例えば約３５００Åの
厚さのポリシリコンからなるゲート電極（５）を形成し
た後、イオン注入を行ってＮ+ 型の不純物拡散層（２）
を形成した。この際のイオンは例えば、Ａｓ+ を１〜５
×１０15ｃｍ-2、Ｐ+ を１〜５×１０ 15ｃｍ-2の濃度
で、Ｐ+ 単独で注入した後Ａｓ+ を単独で注入する。そ
の後、９００℃で１０分間アニール処理を行う。
を図面に基づいて説明する。まず、Ｐ型のシリコン基板
（１）上に活性領域及びフィールド酸化膜からなる素子
分離領域を形成することによって、素子形成領域を確保
した後、この素子形成領域上に、例えば約３５００Åの
厚さのポリシリコンからなるゲート電極（５）を形成し
た後、イオン注入を行ってＮ+ 型の不純物拡散層（２）
を形成した。この際のイオンは例えば、Ａｓ+ を１〜５
×１０15ｃｍ-2、Ｐ+ を１〜５×１０ 15ｃｍ-2の濃度
で、Ｐ+ 単独で注入した後Ａｓ+ を単独で注入する。そ
の後、９００℃で１０分間アニール処理を行う。
【００１０】次いで、ゲート電極（５）上に例えば、厚
さ６０００ÅのＳｉＯ2 層間絶縁膜（３）を被覆したの
ち、７００℃で平坦化熱処理を施し、０．３５μｍのコ
ンタクホール（４）を形成した。そして、ＣＶＤ法によ
り、ＷＳｉ2 膜（６）を例えば、厚さ１０００Å堆積さ
せ、さらにＷ膜（７）を堆積させ、その後エッチバック
することによって厚さ約３０００Åの埋め込み層を形成
した。
さ６０００ÅのＳｉＯ2 層間絶縁膜（３）を被覆したの
ち、７００℃で平坦化熱処理を施し、０．３５μｍのコ
ンタクホール（４）を形成した。そして、ＣＶＤ法によ
り、ＷＳｉ2 膜（６）を例えば、厚さ１０００Å堆積さ
せ、さらにＷ膜（７）を堆積させ、その後エッチバック
することによって厚さ約３０００Åの埋め込み層を形成
した。
【００１１】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板の不純物拡散領域にＡｓより原子半径
の小さいリン、あるいはリン＋砒素を注入することによ
り、半導体基板を構成しているシリコンの原子半径より
も大きい砒素イオンのみを注入する場合よりも、後工程
で形成されるＷＳｉｘ膜との整合性が向上し、コンタク
ト抵抗が低下する。
れば、半導体基板の不純物拡散領域にＡｓより原子半径
の小さいリン、あるいはリン＋砒素を注入することによ
り、半導体基板を構成しているシリコンの原子半径より
も大きい砒素イオンのみを注入する場合よりも、後工程
で形成されるＷＳｉｘ膜との整合性が向上し、コンタク
ト抵抗が低下する。
【図１】本発明に係わる半導体装置の製造方法の実施例
を示す概略断面図である。
を示す概略断面図である。
１ 半導体基板（シリコン基板） ２ 不純物拡散領域 ３ コンタクトホール ４ ＷＳｉ2 膜 ７ Ｗ膜
Claims (1)
- 【請求項１】 半導体基板にリン、あるいはリン＋砒素
のイオン注入を行うことにより不純物拡散領域を形成す
る工程、前記不純物拡散領域上に絶縁膜を積層して該絶
縁膜にコンタクトホールを形成した後、該コンタクトホ
ールに、ブランケットＷ／ＷＳｉｘ膜を埋設する工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP932192A JPH05198528A (ja) | 1992-01-22 | 1992-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP932192A JPH05198528A (ja) | 1992-01-22 | 1992-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198528A true JPH05198528A (ja) | 1993-08-06 |
Family
ID=11717207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP932192A Pending JPH05198528A (ja) | 1992-01-22 | 1992-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461006A (en) * | 1993-02-11 | 1995-10-24 | Eastman Kodak Company | Method for forming contacts with anomalously low resistance |
| US6342441B1 (en) * | 1999-04-02 | 2002-01-29 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device |
-
1992
- 1992-01-22 JP JP932192A patent/JPH05198528A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461006A (en) * | 1993-02-11 | 1995-10-24 | Eastman Kodak Company | Method for forming contacts with anomalously low resistance |
| US6342441B1 (en) * | 1999-04-02 | 2002-01-29 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device |
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