JPH0555577A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0555577A JPH0555577A JP21126391A JP21126391A JPH0555577A JP H0555577 A JPH0555577 A JP H0555577A JP 21126391 A JP21126391 A JP 21126391A JP 21126391 A JP21126391 A JP 21126391A JP H0555577 A JPH0555577 A JP H0555577A
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- Japan
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- film
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Abstract
(57)【要約】 （修正有）
【目的】 下部ゲート型薄膜トランジスタのソース／ド
レイン領域の層抵抗を増加させることがないようにし
て、酸化によるトランジスタ特性の改善を図る。 【構成】 チャンネルが形成される多結晶シリコン薄膜
１０５を形成した後、全面にシリコン窒化膜１１２を堆
積し、多結晶シリコンゲート上（すなわちチャンネル
上）に開口部を設けてから酸化する。この方法によって
チャンネル部の多結晶シリコン薄膜だけが酸化される。
この酸化膜１１３はイオン注入のマスクなどに用いられ
る。 【効果】 ソース／ドレイン領域が酸化されないため層
抵抗を増加させることがない。
レイン領域の層抵抗を増加させることがないようにし
て、酸化によるトランジスタ特性の改善を図る。 【構成】 チャンネルが形成される多結晶シリコン薄膜
１０５を形成した後、全面にシリコン窒化膜１１２を堆
積し、多結晶シリコンゲート上（すなわちチャンネル
上）に開口部を設けてから酸化する。この方法によって
チャンネル部の多結晶シリコン薄膜だけが酸化される。
この酸化膜１１３はイオン注入のマスクなどに用いられ
る。 【効果】 ソース／ドレイン領域が酸化されないため層
抵抗を増加させることがない。
Description
【０００１】
【産業上の利用分野】本発明は、主として高密度集積回
路に組込まれる薄膜ＭＯＳＦＥＴ （Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に関するものであ
る。
路に組込まれる薄膜ＭＯＳＦＥＴ （Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に関するものであ
る。
【０００２】
【従来の技術】従来の多結晶シリコンをチャンネルとす
る下部ゲート型薄膜ＭＯＳＦＥＴの構造を図９および図
１０に示す。このＭＯＳＦＥＴは次のようにして製造さ
れる。
る下部ゲート型薄膜ＭＯＳＦＥＴの構造を図９および図
１０に示す。このＭＯＳＦＥＴは次のようにして製造さ
れる。
【０００３】まず、図９に示すように、シリコン基板４
０１上に酸化膜４０２を形成する。その上に多結晶シリ
コン膜を堆積し、不純物を高濃度にドープした後、パタ
ーニングを行い、多結晶シリコンゲート４０３を形成す
る。その後、化学気相成長法でゲート酸化膜４０４とな
るシリコン酸化膜を堆積し、その上に多結晶シリコン薄
膜４０５を形成する。多結晶シリコン薄膜４０５の結晶
性、特に平均粒径は形成されるトランジスタの特性に強
い影響を与えることから、非晶質シリコンをまず堆積
し、６００℃程度の温度で長時間熱処理を行い粒径増大
を図ることが多い。その後、ホトリソグラフィー技術と
イオンエッチング技術を用い、多結晶シリコン薄膜４０
５をパターニングする。ホトレジスト膜４０６をマスク
としてソース領域４０７とドレイン領域４０８に不純物
を高濃度にイオン注入する。不純物としては、Ｎ型トラ
ンジスタに対しヒ素かリンが、Ｐ型トランジスタに対し
ＢＦ2 かボロンが用いられる。
０１上に酸化膜４０２を形成する。その上に多結晶シリ
コン膜を堆積し、不純物を高濃度にドープした後、パタ
ーニングを行い、多結晶シリコンゲート４０３を形成す
る。その後、化学気相成長法でゲート酸化膜４０４とな
るシリコン酸化膜を堆積し、その上に多結晶シリコン薄
膜４０５を形成する。多結晶シリコン薄膜４０５の結晶
性、特に平均粒径は形成されるトランジスタの特性に強
い影響を与えることから、非晶質シリコンをまず堆積
し、６００℃程度の温度で長時間熱処理を行い粒径増大
を図ることが多い。その後、ホトリソグラフィー技術と
イオンエッチング技術を用い、多結晶シリコン薄膜４０
５をパターニングする。ホトレジスト膜４０６をマスク
としてソース領域４０７とドレイン領域４０８に不純物
を高濃度にイオン注入する。不純物としては、Ｎ型トラ
ンジスタに対しヒ素かリンが、Ｐ型トランジスタに対し
ＢＦ2 かボロンが用いられる。
【０００４】次に、図１０に示すように、イオン注入の
後、ホトレジスト膜４０６を除去し、熱処理により不純
物の活性化を行う。続いて層間絶縁膜４０９の堆積、コ
ンタクトホール４１０の形成、配線アルミ４１１の堆積
とパターニングを行うことにより、図に示したような下
部ゲート型薄膜トランジスタが形成される。
後、ホトレジスト膜４０６を除去し、熱処理により不純
物の活性化を行う。続いて層間絶縁膜４０９の堆積、コ
ンタクトホール４１０の形成、配線アルミ４１１の堆積
とパターニングを行うことにより、図に示したような下
部ゲート型薄膜トランジスタが形成される。
【０００５】液晶ディスプレイの場合には、酸化膜４０
２をシリコン基板４０１上に形成したものの代わりにガ
ラス基板が用いられる。
２をシリコン基板４０１上に形成したものの代わりにガ
ラス基板が用いられる。
【０００６】下部ゲート型薄膜ＭＯＳＦＥＴでは、多結
晶シリコン薄膜４０５を形成した後に酸化を行うことに
よりトランジスタ特性が改善されることがアイ，イー，
イー，イー，インターナショナル，エレクトロン，デバ
イス，ミーティング １９９０年の第４６９頁から４７
２頁（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（１９９
０） ｐｐ．４６９−４７２）において報告されてい
る。この酸化によって漏れ電流の低減、オン電流の増
加、サブスレッシュホールド・スイッチの改善が得られ
ている。
晶シリコン薄膜４０５を形成した後に酸化を行うことに
よりトランジスタ特性が改善されることがアイ，イー，
イー，イー，インターナショナル，エレクトロン，デバ
イス，ミーティング １９９０年の第４６９頁から４７
２頁（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（１９９
０） ｐｐ．４６９−４７２）において報告されてい
る。この酸化によって漏れ電流の低減、オン電流の増
加、サブスレッシュホールド・スイッチの改善が得られ
ている。
【０００７】ソース領域およびドレイン領域形成のため
の不純物イオンの注入の後に酸化を行っても、こうした
特性改善は得られる。
の不純物イオンの注入の後に酸化を行っても、こうした
特性改善は得られる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな全面酸化はソース／ドレイン領域の層抵抗を増加さ
せるという欠点がある。漏れ電流低減のため多結晶シリ
コン薄膜４０５は５０ｎｍ前後の膜厚であることが多い
が、このような膜厚においては、薄膜化による層抵抗の
増加が著しい。また酸化は多結晶シリコン膜の粒界に沿
って大きく、そのため粒界の分布に起因して単体のトラ
ンジスタにおいてさえオン電流のばらつきが大きくなる
という欠点があった（オン電流自体は増加する）。ソー
ス／ドレイン領域が配線の一部として利用される高集積
回路においては、実際上、オン電流の減少となる場合す
らあるという欠点があった。
うな全面酸化はソース／ドレイン領域の層抵抗を増加さ
せるという欠点がある。漏れ電流低減のため多結晶シリ
コン薄膜４０５は５０ｎｍ前後の膜厚であることが多い
が、このような膜厚においては、薄膜化による層抵抗の
増加が著しい。また酸化は多結晶シリコン膜の粒界に沿
って大きく、そのため粒界の分布に起因して単体のトラ
ンジスタにおいてさえオン電流のばらつきが大きくなる
という欠点があった（オン電流自体は増加する）。ソー
ス／ドレイン領域が配線の一部として利用される高集積
回路においては、実際上、オン電流の減少となる場合す
らあるという欠点があった。
【０００９】
【課題を解決するための手段】本発明は、チャンネルが
形成されるシリコン薄膜の下にゲート絶縁膜を介してゲ
ート電極が存在する下部ゲート型薄膜トランジスタの製
造方法において、前記シリコン薄膜のチャンネルが形成
される領域を選択的に酸化することを特徴とする。
形成されるシリコン薄膜の下にゲート絶縁膜を介してゲ
ート電極が存在する下部ゲート型薄膜トランジスタの製
造方法において、前記シリコン薄膜のチャンネルが形成
される領域を選択的に酸化することを特徴とする。
【００１０】
【作用】多結晶シリコン薄膜の酸化は粒界に沿って進む
ため、トランジスタ特性悪化の原因である粒界中の未結
合手の低減に有効である。ソース／ドレイン領域をも酸
化してしまうとその領域の層抵抗が増加してしまうが、
酸化をチャンネル領域に限ることによって、ソース／ド
レイン領域での層抵抗を増加させることなしに漏れ電流
低減やサブスレッシュホールド・スイングの改善といっ
たトランジスタ特性の改善を図ることができる。
ため、トランジスタ特性悪化の原因である粒界中の未結
合手の低減に有効である。ソース／ドレイン領域をも酸
化してしまうとその領域の層抵抗が増加してしまうが、
酸化をチャンネル領域に限ることによって、ソース／ド
レイン領域での層抵抗を増加させることなしに漏れ電流
低減やサブスレッシュホールド・スイングの改善といっ
たトランジスタ特性の改善を図ることができる。
【００１１】
【実施例】次に、本発明を実施例を用いて説明する。
【００１２】図１〜図３は本発明の第１の実施例を説明
するための縦断面図である。
するための縦断面図である。
【００１３】図１に示すように、従来例と同様にしてシ
リコン基板１０１上に、酸化膜１０２，多結晶シリコン
ゲート１０３，シリコン酸化膜１０４，多結晶シリコン
薄膜１０５を順次形成し、多結晶シリコン薄膜１０５を
パターニングする。
リコン基板１０１上に、酸化膜１０２，多結晶シリコン
ゲート１０３，シリコン酸化膜１０４，多結晶シリコン
薄膜１０５を順次形成し、多結晶シリコン薄膜１０５を
パターニングする。
【００１４】図２に示すように、全面に薄いシリコン酸
化膜を堆積した後シリコン窒化膜１１２を堆積し、ホト
リソグラフィー技術とイオンエッチング技術を用いて、
多結晶シリコンゲート１０３上だけに開口部を形成す
る。その後、全体を酸化し、チャンネル領域上に選択的
に〜８０ｎｍの熱酸化膜１１３を形成する。
化膜を堆積した後シリコン窒化膜１１２を堆積し、ホト
リソグラフィー技術とイオンエッチング技術を用いて、
多結晶シリコンゲート１０３上だけに開口部を形成す
る。その後、全体を酸化し、チャンネル領域上に選択的
に〜８０ｎｍの熱酸化膜１１３を形成する。
【００１５】この後、図３に示すように、シリコン窒化
膜１１２を除去し、３０ｋｅＶでＢＦ2 をイオン注入
し、熱処理によって不純物の活性化を行うことにより、
ソース領域１０７とドレイン領域１０８とを形成する。
膜１１２を除去し、３０ｋｅＶでＢＦ2 をイオン注入
し、熱処理によって不純物の活性化を行うことにより、
ソース領域１０７とドレイン領域１０８とを形成する。
【００１６】この実施例では選択的に形成した熱酸化膜
１１３をイオン注入のマスクとして用いている。下部ゲ
ート型薄膜ＭＯＳＦＥＴの場合に、ソース／ドレインの
イオン注入に対してホトレジスト工程を必要とする。従
って、ソース／ドレイン領域のイオン注入用マスクとし
て使えるほど厚く熱酸化するとができる場合には、ホト
レジスト工程の回数を増加させることなしに薄膜ＭＯＳ
ＦＥＴを形成することができる。必要な酸化膜の厚さは
イオン注入条件（イオン種と加速エネルギー）に依存す
ることは当然であり、この実施例の場合、ＢＦ2 を３０
ｋｅＶで注入するという条件から酸化膜厚を８０ｎｍと
した。
１１３をイオン注入のマスクとして用いている。下部ゲ
ート型薄膜ＭＯＳＦＥＴの場合に、ソース／ドレインの
イオン注入に対してホトレジスト工程を必要とする。従
って、ソース／ドレイン領域のイオン注入用マスクとし
て使えるほど厚く熱酸化するとができる場合には、ホト
レジスト工程の回数を増加させることなしに薄膜ＭＯＳ
ＦＥＴを形成することができる。必要な酸化膜の厚さは
イオン注入条件（イオン種と加速エネルギー）に依存す
ることは当然であり、この実施例の場合、ＢＦ2 を３０
ｋｅＶで注入するという条件から酸化膜厚を８０ｎｍと
した。
【００１７】高集積回路の場合、たとえば８０ｎｍの熱
酸化膜形成が可能かどうかは、既に形成されている不純
物プロファイルを保てるかどうかで決まる。薄膜ＭＯＳ
ＦＥＴの特性改善の点からすると、１０ｎｍ程度の酸化
でも効果がある。従って、薄膜ＭＯＳＦＥＴの下地に既
に微細なＭＯＳＦＥＴが形成されているＳＲＡＭ（Ｓｔ
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）などの場合、イオン注入のマスクとして用いられる
程の酸化が行えなければ、チャンネル部の酸化の後、改
めてソース／ドレイン領域のイオン注入用にホトレジス
ト工程が必要なる。
酸化膜形成が可能かどうかは、既に形成されている不純
物プロファイルを保てるかどうかで決まる。薄膜ＭＯＳ
ＦＥＴの特性改善の点からすると、１０ｎｍ程度の酸化
でも効果がある。従って、薄膜ＭＯＳＦＥＴの下地に既
に微細なＭＯＳＦＥＴが形成されているＳＲＡＭ（Ｓｔ
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）などの場合、イオン注入のマスクとして用いられる
程の酸化が行えなければ、チャンネル部の酸化の後、改
めてソース／ドレイン領域のイオン注入用にホトレジス
ト工程が必要なる。
【００１８】図１〜図３で説明した方法の部分酸化を用
いることにより、漏れ電流が１／４、サブスレッシュホ
ールド・スイングが８００ｍＶ／ｄｅｃから３００ｍＶ
／ｄｅｃまで改善され、単体ＭＯＳＦＥＴのオン電流は
２桁近くまで増加した。多結晶シリコン薄膜１０５の全
体を酸化した場合、ソース／ドレイン領域の層抵抗は酸
化しない場合に較べ２〜３桁大きくなるが本実施例のよ
うにチャンネル部だけを酸化することによって、そのよ
うな抵抗増加は見られない。
いることにより、漏れ電流が１／４、サブスレッシュホ
ールド・スイングが８００ｍＶ／ｄｅｃから３００ｍＶ
／ｄｅｃまで改善され、単体ＭＯＳＦＥＴのオン電流は
２桁近くまで増加した。多結晶シリコン薄膜１０５の全
体を酸化した場合、ソース／ドレイン領域の層抵抗は酸
化しない場合に較べ２〜３桁大きくなるが本実施例のよ
うにチャンネル部だけを酸化することによって、そのよ
うな抵抗増加は見られない。
【００１９】図４および図５は本発明の第２の実施例を
説明するための縦断面図である。
説明するための縦断面図である。
【００２０】図４に示すように、従来例と同様にしてシ
リコン基板２０１上に、酸化膜２０２，多結晶シリコン
ゲート２０３，シリコン酸化膜２０４，多結晶シリコン
薄膜２０５を順次形成し、多結晶シリコン薄膜２０５の
パターニングを行った。その後、酸化膜２１４を堆積
し、ソース領域２０７およびソース領域２０８へのイオ
ン注入を行った。
リコン基板２０１上に、酸化膜２０２，多結晶シリコン
ゲート２０３，シリコン酸化膜２０４，多結晶シリコン
薄膜２０５を順次形成し、多結晶シリコン薄膜２０５の
パターニングを行った。その後、酸化膜２１４を堆積
し、ソース領域２０７およびソース領域２０８へのイオ
ン注入を行った。
【００２１】その後、図５に示すように、全面にシリコ
ン窒化膜２１５を堆積し、ホトリソグラフィー技術とイ
オンエッチング技術を用いて、チャンネル領域の上に開
口部を形成する。続いて、４００ｎｍの層間絶縁膜２０
９を化学気相成長法で堆積し、全面をＨ2 −Ｏ2 雰囲気
中８５０℃で酸化した。熱酸化膜と異なり化学気相成長
法で堆積した酸化膜中では酸素が拡散しやすく、４００
ｎｍの厚さの酸化膜を通して多結晶シリコン薄膜２０５
は酸化される。
ン窒化膜２１５を堆積し、ホトリソグラフィー技術とイ
オンエッチング技術を用いて、チャンネル領域の上に開
口部を形成する。続いて、４００ｎｍの層間絶縁膜２０
９を化学気相成長法で堆積し、全面をＨ2 −Ｏ2 雰囲気
中８５０℃で酸化した。熱酸化膜と異なり化学気相成長
法で堆積した酸化膜中では酸素が拡散しやすく、４００
ｎｍの厚さの酸化膜を通して多結晶シリコン薄膜２０５
は酸化される。
【００２２】図５に示した構造では、シリコン窒化膜２
１５で覆われた領域は酸化されず、チャンネル領域（の
背面）だけが酸化される。従って、第１の実施例と同様
に、ソース／ドレイン領域の層抵抗を増加させることな
しに、薄膜ＭＯＳＦＥＴの特性を改善することができ
る。酸化条件にもよるが、実施例のＨ2−Ｏ2 雰囲気
中、８５０℃での酸化ではゲート長０．４μｍ程度まで
は良好なトランジスタ特性を得ることができ、短チャン
ネル効果の抑制にも有効であった。
１５で覆われた領域は酸化されず、チャンネル領域（の
背面）だけが酸化される。従って、第１の実施例と同様
に、ソース／ドレイン領域の層抵抗を増加させることな
しに、薄膜ＭＯＳＦＥＴの特性を改善することができ
る。酸化条件にもよるが、実施例のＨ2−Ｏ2 雰囲気
中、８５０℃での酸化ではゲート長０．４μｍ程度まで
は良好なトランジスタ特性を得ることができ、短チャン
ネル効果の抑制にも有効であった。
【００２３】図６〜図８は本発明の第３の実施例を説明
するための縦断面図である。
するための縦断面図である。
【００２４】図６に示すように、従来例と同様にしてシ
リコン基板３０１上に、酸化膜３０２，多結晶シリコン
ゲート３０３，シリコン酸化膜３０４，多結晶シリコン
薄膜３０５を順次形成し、多結晶シリコン薄膜３０５の
パターニングを行う。
リコン基板３０１上に、酸化膜３０２，多結晶シリコン
ゲート３０３，シリコン酸化膜３０４，多結晶シリコン
薄膜３０５を順次形成し、多結晶シリコン薄膜３０５の
パターニングを行う。
【００２５】この後、図７に示すように、全面にシリコ
ン窒化膜３１２を堆積し、多結晶シリコンゲート３０３
だけに開口部を形成する。その後、全面を酸化し、チャ
ンネル領域上に選択的に〜２０ｎｍの熱酸化膜３１３を
形成した。
ン窒化膜３１２を堆積し、多結晶シリコンゲート３０３
だけに開口部を形成する。その後、全面を酸化し、チャ
ンネル領域上に選択的に〜２０ｎｍの熱酸化膜３１３を
形成した。
【００２６】この後、図８に示すように、シリコン窒化
膜３１２を除去し、多結晶シリコン薄膜３０５の露出部
を種として選択シリコン成長を行うことにより、多結晶
シリコン膜３１６を選択的に成長した。選択成長は８０
０℃でＳｉＨ2 Ｃｌ2 にＨＣＬを添加することによって
行った。成長時に高濃度にＢ2 Ｈ6 を添加しておくこと
によりソース／ドレインとなる領域を自己整合的に形成
することができる。
膜３１２を除去し、多結晶シリコン薄膜３０５の露出部
を種として選択シリコン成長を行うことにより、多結晶
シリコン膜３１６を選択的に成長した。選択成長は８０
０℃でＳｉＨ2 Ｃｌ2 にＨＣＬを添加することによって
行った。成長時に高濃度にＢ2 Ｈ6 を添加しておくこと
によりソース／ドレインとなる領域を自己整合的に形成
することができる。
【００２７】この実施例はＰ型薄膜ＭＯＳＦＥＴの場合
であるが、Ｎ型薄膜ＭＯＳＦＥＴの場合はＡｓＨ3 ある
いはＰＨ3 を添加すればよい。この方法によればソース
／ドレイン領域は、実施例１や実施例２に較べ、より厚
膜化されるので、ソース／ドレイン領域をより低抵抗化
することができるという利点がある。
であるが、Ｎ型薄膜ＭＯＳＦＥＴの場合はＡｓＨ3 ある
いはＰＨ3 を添加すればよい。この方法によればソース
／ドレイン領域は、実施例１や実施例２に較べ、より厚
膜化されるので、ソース／ドレイン領域をより低抵抗化
することができるという利点がある。
【００２８】
【発明の効果】以上述べたように本発明は、下部ゲート
型薄膜トランジスタにおいて、シリコン薄膜のチャンネ
ルが形成される領域を選択的に酸化することを特徴と
し、そのことによってソース／ドレイン領域の層抵抗を
増加させることなしに薄膜ＭＯＳＦＥＴの特性を大幅に
向上させることができる。
型薄膜トランジスタにおいて、シリコン薄膜のチャンネ
ルが形成される領域を選択的に酸化することを特徴と
し、そのことによってソース／ドレイン領域の層抵抗を
増加させることなしに薄膜ＭＯＳＦＥＴの特性を大幅に
向上させることができる。
【図１】本発明の第１の実施例を示した断面図である。
【図２】本発明の第１の実施例を示した断面図である。
【図３】本発明の第１の実施例を示した断面図である。
【図４】本発明の第２の実施例を示した断面図である。
【図５】本発明の第２の実施例を示した断面図である。
【図６】本発明の第３の実施例を示した断面図である。
【図７】本発明の第３の実施例を示した断面図である。
【図８】本発明の第３の実施例を示した断面図である。
【図９】本発明を使用しない従来の下部ゲート型薄膜ト
ランジスタの製造方法を示す断面図である。
ランジスタの製造方法を示す断面図である。
【図１０】本発明を使用しない従来の下部ゲート型薄膜
トランジスタの製造方法を示す断面図である。
トランジスタの製造方法を示す断面図である。
１０１，２０１，３０１，４０１ シリコン基板 １０２，２０２，３０２，４０２ 酸化膜 １０３，２０３，３０３，４０３ 多結晶シリコンゲー
ト １０４，２０４，３０４，４０４ ゲート絶縁膜 １０５，２０５，３０５，４０５ 多結晶シリコン薄膜 １０７，２０７，４０７ ソース領域 １０８，４０７，４０８ ドレイン領域 １１２，２１５，３１２ シリコン窒化膜 １１３，２１４，３１３ 熱酸化膜 ２０６，４０６ ホトレジスト膜 ２０９，４０９ 層間絶縁膜 ３１６ 多結晶シリコン膜 ４１０ コンタクトホール ４１１ 配線アルミ
ト １０４，２０４，３０４，４０４ ゲート絶縁膜 １０５，２０５，３０５，４０５ 多結晶シリコン薄膜 １０７，２０７，４０７ ソース領域 １０８，４０７，４０８ ドレイン領域 １１２，２１５，３１２ シリコン窒化膜 １１３，２１４，３１３ 熱酸化膜 ２０６，４０６ ホトレジスト膜 ２０９，４０９ 層間絶縁膜 ３１６ 多結晶シリコン膜 ４１０ コンタクトホール ４１１ 配線アルミ
Claims (1)
- 【請求項１】チャンネルが形成されるシリコン薄膜の下
にゲート絶縁膜を介してゲート電極が存在する下部ゲー
ト型薄膜トランジスタの製造方法において、前記シリコ
ン薄膜のチャンネルが形成される領域を選択的に酸化す
ることを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21126391A JPH0555577A (ja) | 1991-08-23 | 1991-08-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21126391A JPH0555577A (ja) | 1991-08-23 | 1991-08-23 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555577A true JPH0555577A (ja) | 1993-03-05 |
Family
ID=16603019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21126391A Pending JPH0555577A (ja) | 1991-08-23 | 1991-08-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09196765A (ja) * | 1996-01-23 | 1997-07-31 | Matsushita Electric Ind Co Ltd | 焦電型赤外線検出素子 |
| KR100759086B1 (ko) * | 2007-02-23 | 2007-09-19 | 실리콘 디스플레이 (주) | 국부 산화를 이용한 박막 트랜지스터 제조 방법 및 투명박막 트랜지스터 |
-
1991
- 1991-08-23 JP JP21126391A patent/JPH0555577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09196765A (ja) * | 1996-01-23 | 1997-07-31 | Matsushita Electric Ind Co Ltd | 焦電型赤外線検出素子 |
| KR100759086B1 (ko) * | 2007-02-23 | 2007-09-19 | 실리콘 디스플레이 (주) | 국부 산화를 이용한 박막 트랜지스터 제조 방법 및 투명박막 트랜지스터 |
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