JPH11345963A - Ｍｏｓｆｅｔ半導体装置およびその製造方法 - Google Patents
Ｍｏｓｆｅｔ半導体装置およびその製造方法Info
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- JPH11345963A JPH11345963A JP15298698A JP15298698A JPH11345963A JP H11345963 A JPH11345963 A JP H11345963A JP 15298698 A JP15298698 A JP 15298698A JP 15298698 A JP15298698 A JP 15298698A JP H11345963 A JPH11345963 A JP H11345963A
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴのゲート電極を直接窒化膜で覆
うことは、ゲート電極への水の侵入防止に対しては有効
であるが、ホットキャリア耐性が劣化したり、ゲートフ
リンジ容量が増加するなどの問題が生じる。 【解決手段】 シリコン基板上のゲート電極との間に酸
化膜を介在させた窒化膜からなるゲート側壁を有するＭ
ＯＳＦＥＴ半導体装置において、ゲート電極およびシリ
コン基板と窒化膜からなるゲート側壁との間に介在する
酸化膜の端部を部分的に除去し、この除去部分を窒化膜
またはシリコンで塞ぐ。
うことは、ゲート電極への水の侵入防止に対しては有効
であるが、ホットキャリア耐性が劣化したり、ゲートフ
リンジ容量が増加するなどの問題が生じる。 【解決手段】 シリコン基板上のゲート電極との間に酸
化膜を介在させた窒化膜からなるゲート側壁を有するＭ
ＯＳＦＥＴ半導体装置において、ゲート電極およびシリ
コン基板と窒化膜からなるゲート側壁との間に介在する
酸化膜の端部を部分的に除去し、この除去部分を窒化膜
またはシリコンで塞ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極との間
に酸化膜を介在させた窒化膜からなるゲート側壁を有す
るＭＯＳＦＥＴ半導体装置に関する。
に酸化膜を介在させた窒化膜からなるゲート側壁を有す
るＭＯＳＦＥＴ半導体装置に関する。
【０００２】
【従来の技術】ゲート電極との間に酸化膜を介在させた
窒化膜からなるゲート側壁を有するＭＯＳＦＥＴ半導体
装置は、半導体装置として種々の回路に広く使用されて
いる。
窒化膜からなるゲート側壁を有するＭＯＳＦＥＴ半導体
装置は、半導体装置として種々の回路に広く使用されて
いる。
【０００３】このようなＭＯＳＦＥＴ半導体装置におい
て、高い信頼性を確保するためには、チップ外部からの
水の侵入を阻止することが重要である。
て、高い信頼性を確保するためには、チップ外部からの
水の侵入を阻止することが重要である。
【０００４】すなわち、層間膜形成中に取り込まれた水
が、ゲート酸化膜へ拡散すると、酸化膜自身と反応して
欠陥を生成する。このようにして生成した欠陥は、電荷
捕獲中心として働くため、ＭＯＳＦＥＴの動作中に発生
したホットキャリアが捕獲される確率が高くなり、しき
い値電圧やドレイン電流などの特性変動を増加させる。
が、ゲート酸化膜へ拡散すると、酸化膜自身と反応して
欠陥を生成する。このようにして生成した欠陥は、電荷
捕獲中心として働くため、ＭＯＳＦＥＴの動作中に発生
したホットキャリアが捕獲される確率が高くなり、しき
い値電圧やドレイン電流などの特性変動を増加させる。
【０００５】このような観点から、たとえば、特開平９
−４５７０５号公報には、第１導電型の半導体基板の表
面部の第２導電型のウエハ内に設けられた第１導電型の
ソース領域およびドレイン領域と、前記ウェハ上にゲー
ト酸化膜を介して設けられたゲート電極とを有する横型
ＭＯＳＦＥＴを備えた半導体装置において、横型ＭＯＳ
ＦＥＴのゲート電極を窒化シリコン膜で直接覆うことに
より、層間膜からの水の侵入を防止することが提案され
ている。
−４５７０５号公報には、第１導電型の半導体基板の表
面部の第２導電型のウエハ内に設けられた第１導電型の
ソース領域およびドレイン領域と、前記ウェハ上にゲー
ト酸化膜を介して設けられたゲート電極とを有する横型
ＭＯＳＦＥＴを備えた半導体装置において、横型ＭＯＳ
ＦＥＴのゲート電極を窒化シリコン膜で直接覆うことに
より、層間膜からの水の侵入を防止することが提案され
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
９−４５７０５号公報に記載されているＭＯＳＦＥＴの
ように、ゲート電極を直接窒化膜で覆うことは、前述の
水の侵入防止に対しては有効であるが、ゲート電極の側
面およびシリコン基板上に、窒化膜側壁を直接形成する
と、ストレスの影響により逆にホットキャリア耐性が劣
化したり、酸化膜との誘電率の差からゲートフリンジ容
量が増加するなどの別の問題が生じる。
９−４５７０５号公報に記載されているＭＯＳＦＥＴの
ように、ゲート電極を直接窒化膜で覆うことは、前述の
水の侵入防止に対しては有効であるが、ゲート電極の側
面およびシリコン基板上に、窒化膜側壁を直接形成する
と、ストレスの影響により逆にホットキャリア耐性が劣
化したり、酸化膜との誘電率の差からゲートフリンジ容
量が増加するなどの別の問題が生じる。
【０００７】本発明の目的は、このようなゲート電極を
直接窒化膜で覆うことによる問題を生じることなく、層
間膜からの水の侵入を効果的に防止することが可能のＭ
ＯＳＦＥＴ半導体装置を提供することである。
直接窒化膜で覆うことによる問題を生じることなく、層
間膜からの水の侵入を効果的に防止することが可能のＭ
ＯＳＦＥＴ半導体装置を提供することである。
【０００８】
【課題を解決するための手段】本発明のＭＯＳＦＥＴ半
導体装置は、シリコン基板上のゲート電極との間に酸化
膜を介在させた窒化膜からなるゲート側壁を有するＭＯ
ＳＦＥＴ半導体装置において、前記ゲート電極および前
記シリコン基板と前記窒化膜からなるゲート側壁との間
に介在する前記酸化膜の端部を部分的に除去し、この除
去部分を窒化膜またはシリコンで塞いだことを特徴とす
る。
導体装置は、シリコン基板上のゲート電極との間に酸化
膜を介在させた窒化膜からなるゲート側壁を有するＭＯ
ＳＦＥＴ半導体装置において、前記ゲート電極および前
記シリコン基板と前記窒化膜からなるゲート側壁との間
に介在する前記酸化膜の端部を部分的に除去し、この除
去部分を窒化膜またはシリコンで塞いだことを特徴とす
る。
【０００９】また本発明は、上記のＭＯＳＦＥＴ半導体
装置を製造する方法であって、シリコン基板上のゲート
電極側面に、酸化膜を介在させた窒化膜からなるゲート
側壁を形成する工程と、ついで前記ゲート電極および前
記シリコン基板と前記窒化膜からなるゲート側壁との間
に介在する前記酸化膜の一部を除去する工程と、窒化膜
を一様に被着させた後、異方性のエッチングを行って、
酸化膜の除去された部分を窒化膜で塞ぐ工程と、を備え
たことを特徴とする。
装置を製造する方法であって、シリコン基板上のゲート
電極側面に、酸化膜を介在させた窒化膜からなるゲート
側壁を形成する工程と、ついで前記ゲート電極および前
記シリコン基板と前記窒化膜からなるゲート側壁との間
に介在する前記酸化膜の一部を除去する工程と、窒化膜
を一様に被着させた後、異方性のエッチングを行って、
酸化膜の除去された部分を窒化膜で塞ぐ工程と、を備え
たことを特徴とする。
【００１０】さらに本発明は、上記のＭＯＳＦＥＴ半導
体装置を製造する方法であって、シリコン基板上のゲー
ト電極側面に、酸化膜を介在させた窒化膜からなるゲー
ト側壁を形成する工程と、ついで前記ゲート電極および
前記シリコン基板と前記窒化膜からなるゲート側壁との
間に介在する前記酸化膜の一部を除去する工程と、前記
ゲート電極上にシリコンを選択成長させて、酸化膜の除
去された部分をシリコンで塞ぐ工程と、を備えたことを
特徴とする。
体装置を製造する方法であって、シリコン基板上のゲー
ト電極側面に、酸化膜を介在させた窒化膜からなるゲー
ト側壁を形成する工程と、ついで前記ゲート電極および
前記シリコン基板と前記窒化膜からなるゲート側壁との
間に介在する前記酸化膜の一部を除去する工程と、前記
ゲート電極上にシリコンを選択成長させて、酸化膜の除
去された部分をシリコンで塞ぐ工程と、を備えたことを
特徴とする。
【００１１】すなわち本発明によれば、酸化膜を介して
形成した窒化膜側壁を有するＭＯＳＦＥＴ半導体装置に
おいて、ゲート電極およびシリコン基板と窒化膜側壁と
の間の酸化膜の一部を除去し、代わりに窒化膜またはシ
リコンで塞ぐことにより、層間膜からゲート酸化膜への
水の拡散を防ぐことができる。
形成した窒化膜側壁を有するＭＯＳＦＥＴ半導体装置に
おいて、ゲート電極およびシリコン基板と窒化膜側壁と
の間の酸化膜の一部を除去し、代わりに窒化膜またはシ
リコンで塞ぐことにより、層間膜からゲート酸化膜への
水の拡散を防ぐことができる。
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１３】図１および図２は、本発明にしたがってＭ
ＯＳＦＥＴ半導体装置を製造する一連の工程を示してい
る。まず、図１（ａ）に示すように、ｐ型のシリコン基
板１上に、厚さ４ｎｍのゲート酸化膜２を介して、高さ
１５０ｎｍ、幅１５０ｎｍの多結晶シリコンのゲート電
極３を形成する。次に、厚さ８ｎｍの酸化膜４をＣＶＤ
法により被着させ、ヒ素を３０ｋｅＶで５×１０13／ｃ
ｍ2注入して、ｎ型低濃度拡散層５を形成する。次に、
厚さ１００ｎｍの窒化膜をＣＶＤ法により被着させ、異
方性エッチングを行って、図１（ｂ）に示すように、ゲ
ート電極３の側面に窒化膜側壁６を形成する。
ＯＳＦＥＴ半導体装置を製造する一連の工程を示してい
る。まず、図１（ａ）に示すように、ｐ型のシリコン基
板１上に、厚さ４ｎｍのゲート酸化膜２を介して、高さ
１５０ｎｍ、幅１５０ｎｍの多結晶シリコンのゲート電
極３を形成する。次に、厚さ８ｎｍの酸化膜４をＣＶＤ
法により被着させ、ヒ素を３０ｋｅＶで５×１０13／ｃ
ｍ2注入して、ｎ型低濃度拡散層５を形成する。次に、
厚さ１００ｎｍの窒化膜をＣＶＤ法により被着させ、異
方性エッチングを行って、図１（ｂ）に示すように、ゲ
ート電極３の側面に窒化膜側壁６を形成する。
【００１４】次に、図１（ｃ）に示すように、ゲート電
極３およびシリコン基板１と窒化膜側壁６との間の酸化
膜４を、バッファードフッ酸により途中まで除去する。
次に、図１（ｄ）に示すように、厚さ８０ｎｍの窒化膜
１１をＣＶＤ法により被着させる。
極３およびシリコン基板１と窒化膜側壁６との間の酸化
膜４を、バッファードフッ酸により途中まで除去する。
次に、図１（ｄ）に示すように、厚さ８０ｎｍの窒化膜
１１をＣＶＤ法により被着させる。
【００１５】次に、異方性エッチングを行って、図２
（ｅ）に示すように、ゲート電極３およびシリコン基板
１と窒化膜側壁６との間の酸化膜４の除去された部分を
窒化膜で塞ぐ。この結果、窒化膜側壁６は、図２（ｃ）
の状態では露出されていた、酸化膜４の側壁の上端面と
ともに、シリコン基板１の表面に沿って延びる部分の端
面をも覆うことになる。
（ｅ）に示すように、ゲート電極３およびシリコン基板
１と窒化膜側壁６との間の酸化膜４の除去された部分を
窒化膜で塞ぐ。この結果、窒化膜側壁６は、図２（ｃ）
の状態では露出されていた、酸化膜４の側壁の上端面と
ともに、シリコン基板１の表面に沿って延びる部分の端
面をも覆うことになる。
【００１６】次に、図２（ｆ）に示すように、ヒ素を５
０ｋｅＶで３×１０15／ｃｍ2注入し、１０００℃で１
０秒間活性化アニールを行って、ｎ型高濃度拡散層７を
形成する。この後、ゲート電極３の頂部および高濃度拡
散層７の表面に、自己整合的に厚さ３０ｎｍのコバルト
シリサイド８を形成する。
０ｋｅＶで３×１０15／ｃｍ2注入し、１０００℃で１
０秒間活性化アニールを行って、ｎ型高濃度拡散層７を
形成する。この後、ゲート電極３の頂部および高濃度拡
散層７の表面に、自己整合的に厚さ３０ｎｍのコバルト
シリサイド８を形成する。
【００１７】最後に、図２（ｇ）に示すように、厚さ１
００ｎｍの酸化膜９と厚さ１０００ｎｍのＢＰＳＧ膜１
０をＣＶＤ法により連続して被着させ、ＣＭＰで平坦化
を行う。この後、図示しない金属配線を形成し、ＭＯＳ
ＦＥＴ半導体装置が完成する。
００ｎｍの酸化膜９と厚さ１０００ｎｍのＢＰＳＧ膜１
０をＣＶＤ法により連続して被着させ、ＣＭＰで平坦化
を行う。この後、図示しない金属配線を形成し、ＭＯＳ
ＦＥＴ半導体装置が完成する。
【００１８】ここで、外部から侵入する水の影響に対す
る防御作用について、図５および図６に示す本発明のＭ
ＯＳＦＥＴ半導体装置と、図７に示す従来例のＭＯＳＦ
ＥＴ半導体装置とを比較して説明する。なお図５は、前
述の第１の実施態様で得られたＭＯＳＦＥＴ半導体装
置、図６は第２の実施態様で得られたＭＯＳＦＥＴ半導
体装置にそれぞれ対応する。
る防御作用について、図５および図６に示す本発明のＭ
ＯＳＦＥＴ半導体装置と、図７に示す従来例のＭＯＳＦ
ＥＴ半導体装置とを比較して説明する。なお図５は、前
述の第１の実施態様で得られたＭＯＳＦＥＴ半導体装
置、図６は第２の実施態様で得られたＭＯＳＦＥＴ半導
体装置にそれぞれ対応する。
【００１９】まず、図７に示した従来の半導体装置で
は、ゲート電極３と窒化膜側壁６との間に酸化膜４が、
またシリコン基板１と窒化膜側壁６との間にゲート酸化
膜２がそれぞれ存在し、その端面が酸化膜９に接してい
る。このため、水（Ｈ2Ｏ）がＢＰＳＧ膜１０からこの
酸化膜９部分を通って、矢印で示す箇所からゲート酸化
膜２へ容易に拡散し、この結果、ゲート酸化膜２中に欠
陥が生成され、ホットキャリア耐性が劣化する。
は、ゲート電極３と窒化膜側壁６との間に酸化膜４が、
またシリコン基板１と窒化膜側壁６との間にゲート酸化
膜２がそれぞれ存在し、その端面が酸化膜９に接してい
る。このため、水（Ｈ2Ｏ）がＢＰＳＧ膜１０からこの
酸化膜９部分を通って、矢印で示す箇所からゲート酸化
膜２へ容易に拡散し、この結果、ゲート酸化膜２中に欠
陥が生成され、ホットキャリア耐性が劣化する。
【００２０】一方、図５に示した本発明の半導体装置で
は、ゲート電極３およびシリコン基板１と窒化膜側壁６
との間の酸化膜４の一部を除去し、代わりに窒化膜で塞
いでおり、酸化膜４の端面は酸化膜９に接していない。
このため、水の拡散経路が絶たれ（図中に×印で示
す）、ホットキャリア耐性が顕著に改善される。
は、ゲート電極３およびシリコン基板１と窒化膜側壁６
との間の酸化膜４の一部を除去し、代わりに窒化膜で塞
いでおり、酸化膜４の端面は酸化膜９に接していない。
このため、水の拡散経路が絶たれ（図中に×印で示
す）、ホットキャリア耐性が顕著に改善される。
【００２１】同様に、図６に示した本発明の半導体装置
においても、ゲート電極３およびシリコン基板１と窒化
膜側壁６との間の酸化膜４の一部を除去し、代わりにシ
リコン（後にシリサイド８化）で塞いでいる。このた
め、水の拡散経路が絶たれ（×印）、ホットキャリア耐
性が改善される。
においても、ゲート電極３およびシリコン基板１と窒化
膜側壁６との間の酸化膜４の一部を除去し、代わりにシ
リコン（後にシリサイド８化）で塞いでいる。このた
め、水の拡散経路が絶たれ（×印）、ホットキャリア耐
性が改善される。
【００２２】図３および図４は、本発明の他の実施形態
を示している。この例では、図３（ａ）に示すように、
ｐ型のシリコン基板１上に、厚さ４ｎｍのゲート酸化膜
２を介して、高さ１５０ｎｍ、幅１５０ｎｍの多結晶シ
リコンのゲート電極３を形成する。次に、厚さ８ｎｍの
酸化膜４をＣＶＤ法により被着させ、ヒ素を３０ｋｅＶ
で５×１０13／ｃｍ2注入して、ｎ型低濃度拡散層７を
形成する。次に、厚さ１００ｎｍの窒化膜をＣＶＤ法に
より被着させ、異方性エッチングを行って、図３（ｂ）
に示すように、ゲート電極３の側面に窒化膜側壁６を形
成する。
を示している。この例では、図３（ａ）に示すように、
ｐ型のシリコン基板１上に、厚さ４ｎｍのゲート酸化膜
２を介して、高さ１５０ｎｍ、幅１５０ｎｍの多結晶シ
リコンのゲート電極３を形成する。次に、厚さ８ｎｍの
酸化膜４をＣＶＤ法により被着させ、ヒ素を３０ｋｅＶ
で５×１０13／ｃｍ2注入して、ｎ型低濃度拡散層７を
形成する。次に、厚さ１００ｎｍの窒化膜をＣＶＤ法に
より被着させ、異方性エッチングを行って、図３（ｂ）
に示すように、ゲート電極３の側面に窒化膜側壁６を形
成する。
【００２３】次に、図３（ｃ）に示すように、ゲート電
極３およびシリコン基板１と窒化膜側壁６との間の酸化
膜４を、バッファードフッ酸により途中まで除去する。
次に、図３（ｄ）に示すように、ヒ素を５０ｋｅＶで３
×１０15／ｃｍ2注入し、１０００℃で１０秒間活性化
アニールを行って、ｎ型高濃度拡散層７を形成する。次
に、図４（ｅ）に示すように、ゲート電極４の頂部およ
び高濃度拡散層７の表面に、ＵＨＶ−ＣＶＤ法によりシ
リコンを選択的に３０ｎｍ成長させ、ゲート電極３およ
びシリコン基板１と窒化膜側壁６との間の酸化膜４の除
去された部分をシリコン１２で塞ぐ。
極３およびシリコン基板１と窒化膜側壁６との間の酸化
膜４を、バッファードフッ酸により途中まで除去する。
次に、図３（ｄ）に示すように、ヒ素を５０ｋｅＶで３
×１０15／ｃｍ2注入し、１０００℃で１０秒間活性化
アニールを行って、ｎ型高濃度拡散層７を形成する。次
に、図４（ｅ）に示すように、ゲート電極４の頂部およ
び高濃度拡散層７の表面に、ＵＨＶ−ＣＶＤ法によりシ
リコンを選択的に３０ｎｍ成長させ、ゲート電極３およ
びシリコン基板１と窒化膜側壁６との間の酸化膜４の除
去された部分をシリコン１２で塞ぐ。
【００２４】次に、図４（ｆ）に示すように、ゲート電
極４の頂部および高濃度拡散層７の表面に選択成長させ
たシリコン１２をシリサイド化し、自己整合的に厚さ３
０ｎｍのコバルトシリサイド８を形成する。最後に、図
４（ｇ）に示すように、厚さ１００ｎｍの酸化膜９と厚
さ１０００ｎｍのＢＰＳＧ膜１０をＣＶＤ法により連続
して被着させ、ＣＭＰで平坦化を行う。この後、図示し
ない金属配線を形成し、ＭＯＳＦＥＴ半導体装置が完成
する。
極４の頂部および高濃度拡散層７の表面に選択成長させ
たシリコン１２をシリサイド化し、自己整合的に厚さ３
０ｎｍのコバルトシリサイド８を形成する。最後に、図
４（ｇ）に示すように、厚さ１００ｎｍの酸化膜９と厚
さ１０００ｎｍのＢＰＳＧ膜１０をＣＶＤ法により連続
して被着させ、ＣＭＰで平坦化を行う。この後、図示し
ない金属配線を形成し、ＭＯＳＦＥＴ半導体装置が完成
する。
【００２５】
【発明の効果】以上に説明したように、本発明によれ
ば、ゲート電極の周囲に設けられた酸化膜は、その端面
が層間膜に接触することがないように窒化膜で覆われて
いるので、水の拡散経路が遮断され、層間膜形成中に取
り込まれた水が、ゲート酸化膜へ拡散することがなくな
り、ホットキャリア耐性が改善され、ＭＯＳＦＥＴ半導
体装置の信頼性が向上する。またゲート電極の側面およ
びシリコン基板上に窒化膜側壁を直接形成することによ
るストレスの影響から、逆にホットキャリア耐性が劣化
したり、酸化膜との誘電率の差からゲートフリンジ容量
が増加するなどの問題が生じることもない。
ば、ゲート電極の周囲に設けられた酸化膜は、その端面
が層間膜に接触することがないように窒化膜で覆われて
いるので、水の拡散経路が遮断され、層間膜形成中に取
り込まれた水が、ゲート酸化膜へ拡散することがなくな
り、ホットキャリア耐性が改善され、ＭＯＳＦＥＴ半導
体装置の信頼性が向上する。またゲート電極の側面およ
びシリコン基板上に窒化膜側壁を直接形成することによ
るストレスの影響から、逆にホットキャリア耐性が劣化
したり、酸化膜との誘電率の差からゲートフリンジ容量
が増加するなどの問題が生じることもない。
【図１】本発明の実施の形態の一例によるＭＯＳＦＥＴ
半導体装置の製造工程の前半部を示す工程説明図。
半導体装置の製造工程の前半部を示す工程説明図。
【図２】本発明の実施の形態の一例によるＭＯＳＦＥＴ
半導体装置の製造工程の後半部を示す工程説明図。
半導体装置の製造工程の後半部を示す工程説明図。
【図３】本発明の実施の形態の他の例によるＭＯＳＦＥ
Ｔ半導体装置の製造工程の前半部を示す工程説明図。
Ｔ半導体装置の製造工程の前半部を示す工程説明図。
【図４】本発明の実施の形態の他の例によるＭＯＳＦＥ
Ｔ半導体装置の製造工程の後半部を示す工程説明図。
Ｔ半導体装置の製造工程の後半部を示す工程説明図。
【図５】本発明の実施の形態の一例によるＭＯＳＦＥＴ
半導体装置を示す縦断面図。
半導体装置を示す縦断面図。
【図６】本発明の実施の形態の他の例によるＭＯＳＦＥ
Ｔ半導体装置を示す縦断面図。
Ｔ半導体装置を示す縦断面図。
【図７】従来のＭＯＳＦＥＴ半導体装置を示す縦断面
図。
図。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 酸化膜 ５ 低濃度拡散層 ６ 窒化膜側壁 ７ 高濃度拡散層 ８ コバルトシリサイド ９ 酸化膜 １０ ＢＰＳＧ膜 １１ 窒化膜 １２ 選択成長シリコン
Claims (3)
- 【請求項１】 シリコン基板上のゲート電極との間に酸
化膜を介在させた窒化膜からなるゲート側壁を有するＭ
ＯＳＦＥＴ半導体装置において、前記ゲート電極および
前記シリコン基板と前記窒化膜からなるゲート側壁との
間に介在する前記酸化膜の端部を部分的に除去し、この
除去部分を窒化膜またはシリコンで塞いだことを特徴と
するＭＯＳＦＥＴ半導体装置。 - 【請求項２】 シリコン基板上のゲート電極側面に、酸
化膜を介在させた窒化膜からなるゲート側壁を形成する
工程と、ついで前記ゲート電極および前記シリコン基板
と前記窒化膜からなるゲート側壁との間に介在する前記
酸化膜の一部を除去する工程と、窒化膜を一様に被着さ
せた後、異方性のエッチングを行って、酸化膜の除去さ
れた部分を窒化膜で塞ぐ工程と、を備えたことを特徴と
するＭＯＳＦＥＴ半導体装置の製造方法。 - 【請求項３】 シリコン基板上のゲート電極側面に、酸
化膜を介在させた窒化膜からなるゲート側壁を形成する
工程と、ついで前記ゲート電極および前記シリコン基板
と前記窒化膜からなるゲート側壁との間に介在する前記
酸化膜の一部を除去する工程と、前記ゲート電極上にシ
リコンを選択成長させて、酸化膜の除去された部分をシ
リコンで塞ぐ工程と、を備えたことを特徴とするＭＯＳ
ＦＥＴ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15298698A JP3186041B2 (ja) | 1998-06-02 | 1998-06-02 | Ｍｏｓｆｅｔ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15298698A JP3186041B2 (ja) | 1998-06-02 | 1998-06-02 | Ｍｏｓｆｅｔ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345963A true JPH11345963A (ja) | 1999-12-14 |
| JP3186041B2 JP3186041B2 (ja) | 2001-07-11 |
Family
ID=15552472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15298698A Expired - Fee Related JP3186041B2 (ja) | 1998-06-02 | 1998-06-02 | Ｍｏｓｆｅｔ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186041B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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