KR20030019088A - 반도체 장치 - Google Patents

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KR20030019088A
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nitride film
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oxide film
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기누가사아키노리
시라타케시게루
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미쓰비시덴키 가부시키가이샤
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Abstract

게이트 전극(2)을 덮도록, 반도체 기판(1)상에 실리콘 질화막(4)을 형성한다. 다음에, 실리콘 질화막(4)에 열산화 처리를 실시함으로써, 실리콘 질화막(4)의 표면에 실리콘 열산화막(5)을 형성한다. 실리콘 질화막(4)에 핀홀이 존재하는 경우에는, 그 핀홀 내도 산화되어 실리콘 열산화막에 의해 매립된다. 다음에, 실리콘 질화막에 이방성 에칭을 실시하는 것에 의해 실리콘 질화막(4a)을 형성한다. 그 후, 반도체 기판 상에 형성한 실리콘 산화막(6)에 콘택트 홀(8)을 형성한다. 그 콘택트 홀(8) 내에 비트선 콘택트부(20)를 형성하고, 또한 비트선(21)을 형성한다. 이것에 의해, 전기적 단락이 억제되는 반도체 장치가 얻어진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 전기적 단락이 억제되는 반도체 장치에 관한 것이다.
종래의 반도체 장치의 일례로서 다이나믹 랜덤 액세스 메모리(이하, 「DRAM」이라고 함)에 대하여 설명한다. 대표적인 DRAM의 메모리 셀은, 도 37에 나타내는 바와 같이, 하나의 스위칭 트랜지스터 T와 하나의 캐패시터 C로 구성된다. 그 메모리 셀의 스위칭 트랜지스터 T의 게이트에는 워드선(102)이 접속되고, 한쪽의 소스/드레인에는 비트선(120)이 접속되며, 다른쪽의 소스/드레인에는 캐패시터 C가 접속되어 있다.
다음에, 메모리 셀에서의 스위칭 트랜지스터 근방의 구조의 일례에 대하여 설명한다. 도 38에 나타내는 바와 같이, 반도체 기판(101) 상에 게이트절연막(110)을 개재시켜 폴리실리콘막(102a) 및 텅스텐 실리사이드막(102b)을 포함하는 게이트 전극(102)이 형성되어 있다. 또, 그 게이트 전극(102)을 사이에 두고 위치하는 반도체 기판(101)의 한쪽 영역과 다른쪽 영역에는 소스·드레인 영역(도시하지 않음)이 각각 형성되어 있다.
그 게이트 전극(102) 상에 실리콘 질화막(103)이 형성되어 있다. 그 실리콘 질화막(103) 및 게이트 전극(102)의 측면 상에 사이드 월 절연막으로서의 실리콘 질화막(104)이 형성되어 있다. 그 실리콘 질화막(104)을 덮도록 반도체 기판(101)상에 실리콘 산화막(106)이 형성되어 있다.
그 실리콘 산화막(106)에는 소스·드레인 영역과 전기적으로 접속되는 비트선 콘택트부(120)가 형성되어 있다. 실리콘 산화막(106) 상에는 비트선 콘택트부(120)와 전기적으로 접속되는 비트선(121)이 형성되어 있다. 종래의 DRAM의 메모리 셀에서의 스위칭 트랜지스터의 근방 부분은 상기한 바와 같이 구성된다.
그러나, 상술한 종래의 DRAM에서는 다음과 같은 문제점이 있었다. 게이트 전극(102)의 측면 상에 위치하는 사이드 월 절연막으로서의 실리콘 질화막(104)은 게이트 전극(102) 및 실리콘 질화막(103)을 덮도록 반도체 기판(101) 상에 형성된 실리콘 질화막에 이방성 에칭을 실시함으로써 형성된다.
이 실리콘 질화막(104)을 형성할 때에, 실리콘 질화막(104) 내에 발생하는 기포나 수분 또는 이물에 기인하여, 도 38에 나타내는 바와 같이, 실리콘질화막(104)에 핀홀(111)이 발생되는 경우가 있다.
이러한 핀홀(111)이 존재함으로써, 핀홀(111)과 게이트 전극(102) 사이에 위치하는 실리콘 질화막(104)이 극소적으로 얇아져 있는 부분 A가 생기는 경우가 있다. 이러한 상태로 비트선 콘택트부(120)가 형성된 경우, 이 실리콘 질화막이 얇아져 있는 부분 A에서 전계가 발생하기 쉬워진다.
그 때문에, 이 실리콘 질화막(104)에서의 이 부분 A를 거쳐서, 도 37에 나타내는 바와 같이, 게이트 전극(102)과 비트선(120) 사이에 전기적인 단락(화살표(130))이 발생하는 경우가 있었다. 또한, 핀홀(111)이 비교적 큰 경우에는, 직접 게이트 전극(102)과 비트선 콘택트부(120) 사이에 전기적인 단락이 발생하는 경우가 있었다. 그 결과, DRAM이 소망하는 동작을 행할 수 없게 되는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 전기적 단락이 억제되는 반도체 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 2는 동(同) 실시예에서, 도 1에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 3은 동 실시예에서, 도 2에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 4는 동 실시예에서, 도 3에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 5는 동 실시예에서, 도 4에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 6은 동 실시예에서, 도 5에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 7은 동 실시예에서, 도 6에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 8은 동 실시예에서, 절연 내성의 향상을 설명하기 위한 일 공정을 나타내는 단면도,
도 9는 동 실시예에서, 절연 내성의 향상을 설명하기 위한 도 8에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 10은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 11은 동 실시예에서, 도 10에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 12는 동 실시예에서, 도 11에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 13은 동 실시예에서, 도 12에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 14는 동 실시예에서, 도 13에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 15는 동 실시예에서, 도 14에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 16은 동 실시예에서, 절연 내성의 향상을 설명하기 위한 일 공정을 나타내는 단면도,
도 17은 동 실시예에서, 절연 내성의 향상을 설명하기 위한 도 16에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 18은 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 일 공정을나타내는 단면도,
도 19는 동 실시예에서, 도 18에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 20은 동 실시예에서, 도 19에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 21은 동 실시예에서, 절연 내성의 향상을 설명하기 위한 일 공정을 나타내는 단면도,
도 22는 동 실시예에서, 절연 내성의 향상을 설명하기 위한 도 21에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 23은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 24는 동 실시예에서, 도 23에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 25는 동 실시예에서, 도 24에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 26은 동 실시예에서, 도 25에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 27은 동 실시예에서, 도 26에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 28은 동 실시예에서, 도 27에 나타내는 공정 이후에 행하여지는 공정을나타내는 단면도,
도 29는 동 실시예에서, 도 28에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 30은 동 실시예에서, 절연 내성의 향상을 설명하기 위한 일 공정을 나타내는 단면도,
도 31은 동 실시예에서, 절연 내성의 향상을 설명하기 위한 도 30에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 32는 동 실시예에서, 변형예에 따른 일 공정을 나타내는 단면도,
도 33은 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 34는 동 실시예에서, 도 33에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 35는 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 36은 동 실시예에서, 도 35에 나타내는 공정 이후에 행하여지는 공정을 나타내는 단면도,
도 37은 DRAM에서의 메모리 셀의 등가 회로를 도시하는 도면,
도 38은 종래의 DRAM의 일 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판2 : 게이트 전극
2a : 폴리실리콘막2b : 텅스텐 실리사이드막
3, 4, 4a, 4b : 실리콘 질화막5, 5a, 9, 9a : 실리콘 열산화막
10 : 게이트 절연막11, 11a, 11b : 핀홀
20 : 비트선 콘택트부21 : 비트선
본 발명의 하나의 국면에서의 반도체 장치는, 제 1 전극부, 제 1 절연막, 제 2 절연막, 개구부, 제 2 도전부 및 단락 방지부를 구비하고 있다. 제 1 도전부는 반도체 기판의 주표면 상에 형성된 측면과 상면을 갖는다. 제 1 절연막은 제 1 도전부의 측면 위 및 상면 위를 덮도록 형성되어 있다. 제 2 절연막은 제 1 절연막을 덮도록 반도체 기판 상에 형성되고 제 1 절연막과는 에칭 특성이 다르다. 개구부는 제 1 절연막과 평면적으로 오버랩되고, 반도체 기판의 표면을 노출하도록 제 2 절연막에 형성되어 있다. 제 2 도전부는 개구부 내에 형성되어 있다. 제 1 절연막에는 제 1 도전부와 제 2 도전부 사이를 공동(空洞)이 실질적으로 관통되는 것을 방지하기 위한 처리가 실시되어 있는 것에 의해, 제 1 도전부와 제 2 도전부와의 전기적인 단락이 저지되어 있다.
이 구성에 따르면, 제 1 절연막에 제 1 도전부와 제 2 도전부 사이를 공동이 실질적으로 관통되는 것을 방지하기 위한 처리가 실시되어 있다. 이것에 의해, 예를 들면 제 1 절연막을 형성할 때에 발생하는 핀홀이 제 1 도전부와 제 2 도전부 사이를 관통하는 것이 방지되어, 제 1 도전부와 제 2 도전부와의 전기적인 단락을 저지하게 된다. 그 결과, 반도체 장치의 전기적인 동작이 안정해진다.
바람직하게는, 제 1 절연막은 적어도 2층으로 이루어진다.
이 경우에는, 제 1 절연막 중 1층째의 층에 발생한 핀홀은 2층째의 층에 의해서 덮여지게 된다. 이것에 의해, 제 1 도전부 근방의 제 1 절연막 부분으로부터 제 2 도전부 근방의 제 1 절연막 부분에까지 도달하는 비교적 큰 핀홀의 형성이 억제되어, 제 1 도전부와 제 2 도전부와의 전기적인 단락을 효과적으로 저지할 수 있다.
또한 바람직하게는, 제 1 절연막에 열산화 처리를 실시함으로써 형성된 열산화부를 포함하고 있다.
이것에 의해, 제 1 도전부와 제 2 도전부 사이에 열산화부가 위치하게 되어 제 1 도전부와 제 2 도전부와의 절연 내성이 향상하여, 양자의 전기적인 단락을 확실히 저지할 수 있다.
더 바람직하게는, 제 1 절연막에 공동으로서 핀홀이 존재하는 경우에, 열산화부는 그 핀홀 내에 형성되어 있다.
이 경우에는, 예를 들면 핀홀과 제 1 도전부 사이에 위치하는 제 1 절연막이 극소적으로 얇아져 있는 부분이 생기더라도, 핀홀 내부가 열산화부에 의해서 충전되어 있는 것에 의해, 핀홀 부분 근방에서 전계가 발생하는 것이 억제된다.
또한 바람직하게는, 열산화부는 제 1 절연막의 표면에 위치하는 표면 열산화부를 포함하고 있다.
이것에 의해, 제 1 도전부와 제 2 도전부 사이에는 제 1 절연막에 부가하여 표면 열산화부가 위치하게 되어, 제 1 도전부와 제 2 도전부와의 절연 내성이 더 향상하여, 양자의 전기적인 단락을 보다 확실히 저지할 수 있다.
바람직하게는, 제 1 도전부는 게이트 전극을 포함하고, 제 2 도전부는 비트선 콘택트부를 포함하고 있다.
이 경우에는, 예를 들면 DRAM 등의 메모리 소자를 갖는 반도체 장치의 전기적 동작의 안정성이 향상된다.
보다 구체적인 막 종류로서, 제 1 절연막은 실리콘 질화막이고, 제 2 절연막은 실리콘 산화막이다.
이 경우에는, 실리콘 질화막을 실질적으로 에칭하는 일없이 실리콘 산화막만을 에칭할 수 있어, 자기(自己) 정합적으로 용이하게 개구부를 형성할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
본 발명의 실시예 1에 따른 DRAM의 제조 방법과 그 방법에 의해서 얻어지는 반도체 장치에 대하여 설명한다. 먼저 도 1에 나타내는 바와 같이, 반도체 기판(1) 상에 게이트 절연막(10)을 거쳐서 게이트 전극으로 되는, 예를 들면 폴리실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성한다. 그 텅스텐 실리사이드막 상에, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해 실리콘 질화막을 형성한다. 그 실리콘 질화막 상에 소정의 레지스트 패턴(도시하지 않음)을 형성하고, 그 레지스트 패턴을 마스크로 하여 실리콘 질화막에 이방성 에칭을 실시함으로써, 게이트 전극을 패터닝하기 위한 마스크재로 되는 실리콘 질화막(3)을 형성한다.
그 실리콘 질화막(3)을 마스크로 하여 텅스텐 실리콘막 및 폴리실리콘막에 순차적으로 이방성 에칭을 실시하는 것에 의해, 폴리실리콘막(2a) 및 텅스텐 실리콘막(2b)을 포함하는 게이트 전극(2)을 형성한다. 다음에, 예를 들면 CVD법에 의해 실리콘 질화막(3) 및 게이트 전극(2)을 덮도록, 반도체 기판(1)상에 실리콘 질화막(4)을 형성한다.
다음에, 도 2에 나타내는 바와 같이, 그 실리콘 질화막(4)에 열산화 처리를 실시함으로써, 실리콘 질화막(4)의 표면에 실리콘 열산화막(5)을 형성한다. 이 때, 후술하는 바와 같이 실리콘 질화막(4)에 핀홀이 존재하는 경우에는, 그 핀홀내도 산화되어 실리콘 열산화막에 의해 매립되게 된다.
다음에, 도 3에 나타내는 바와 같이, 실리콘 열산화막(5)에 의해서 덮어진 실리콘 질화막(4)의 전면(全面)에 이방성 에칭을 실시함으로써, 게이트 전극(2) 및 실리콘 질화막(3)의 측면 상에 사이드 월 절연막으로서의 실리콘 질화막(4a)을 형성한다.
다음에, 도 4에 나타내는 바와 같이, 실리콘 질화막(4a, 3) 및 게이트 전극(2)을 덮도록, 반도체 기판(1) 상에 CVD법에 의해 실리콘 질화막과는 에칭 특성이 다른, 예를 들면 BPTEOS(Boro Phospho Tetra Ethyl Ortho Silicate g1ass)막 등의 실리콘 산화막(6)을 형성한다.
다음에, 도 5에 나타내는 바와 같이, 실리콘 산화막(6) 상에 소정의 레지스트 패턴(7)을 형성한다. 그 레지스트 패턴(7)을 마스크로 하여 실리콘 산화막(6)에 이방성 에칭을 실시함으로써, 실리콘 기판(1)의 표면을 노출하는 콘택트 홀(8)을 형성한다. 그 후, 레지스트 패턴(7)을 제거한다.
또, 콘택트 홀(8)은 평면적으로 실리콘 질화막(4a)과 오버랩되도록 배치된다. 그 때문에, 실리콘 질화막(4a)이 실질적으로 에칭되는 일없이 실리콘 산화막(6)이 에칭되어, 콘택트 홀(8)이 자기 정합적으로 용이하게 형성된다.
다음에, 그 콘택트 홀(8)을 메우도록 실리콘 산화막(6) 상에, 예를 들면 CVD법에 의해 도핑 포토폴리실리콘막(도시하지 않음)을 형성한다. 그 후, 도 6에 나타내는 바와 같이, 그 도핑 포토폴리실리콘막의 전면에 이방성 에칭을 실시하여 실리콘 산화막(6)의 상면 상에 위치하는 도핑 포토폴리실리콘막을 제거함으로써, 콘택트 홀(8) 내에 도핑 포토폴리실리콘막을 남겨 비트선 콘택트부(20)를 형성한다.
다음에, 도 7에 나타내는 바와 같이, 실리콘 산화막(6) 상에 비트선 콘택트부(20)와 전기적으로 접속되는 비트선(21)을 형성한다. 이것에 의해, 메모리 셀에서의 트랜지스터의 주요 부분이 형성된다. 이 DRAM에서는, 이 후에, 캐패시터나 각 메모리 셀을 전기적으로 접속하는 금속 배선 등(모두 도시하지 않음)이 형성되게 된다. 또, 메모리 셀의 등가 회로는 도 37에 나타내는 회로와 동일하다.
상술한 DRAM의 제조 방법에서는, 게이트 전극(2)의 측면 상에 형성되는 사이드 월 절연막으로서의 실리콘 질화막(4a)은, 도 1에 나타내는 바와 같이 게이트 전극(2) 등을 덮도록 형성한 실리콘 질화막(4)에 이방성 에칭을 실시함으로써 형성된다.
도 1에 나타내는 공정에서 실리콘 질화막(4)을 형성할 때에는, 전술한 바와 같이, 실리콘 질화막(4) 내에 발생하는 기포나 수분 또는 이물에 기인하여 실리콘 질화막(4)에 핀홀이 발생하는 경우가 있다. 실리콘 질화막(4)은 실리콘 산화막 등의 다른 절연막과 비교하면 비교적 단단한 막질이다. 그 때문에, 이 핀홀은 이후의 공정에서의 처리에 의해서는 영향을 받기 어려워, 핀홀로서 실리콘 질화막(4) 중에 그대로 남는 경우가 있다.
그래서, 도 2에 나타내는 바와 같이, 실리콘 질화막(4)을 형성한 후에 열산화 처리를 실시한다. 열산화 처리를 실시함으로써, 도 8에 나타내는 바와 같이, 실리콘 질화막(4)의 표면에는 실리콘 열산화막(5)이 형성되고, 또한 실리콘 질화막(4)에 핀홀(11)이 존재하고 있는 경우에는, 그 핀홀(11) 내부가 실리콘 열산화막(5a)에 의해서 매립되게 된다.
이 열산화 처리 이후에는, 핀홀(11) 내부가 실리콘 열산화막(5a)에 의해서 매립된 상태에서, 상술한 도 3∼도 7에 나타내는 각 처리가 반도체 기판에 실시하게 된다.
그리고, 도 9에 나타내는 바와 같이, 비트선(21)이 형성된 단계에서도, 실리콘 질화막(4a)에 잔존하는 핀홀(11) 내는 실리콘 열산화막(5a)에 의해서 매립된 상태가 유지되어 있다.
이것에 의해, 도 38에 나타내는 종래의 DRAM과 같이 핀홀(111)과 게이트 전극(102) 사이에 위치하는 실리콘 질화막(104)이 극소적으로 얇아져 있는 부분 A가 생기더라도, 본 반도체 장치에는 핀홀(11) 내가 실리콘 열산화막(5a)에 의해서 매립되어 있는 것에 의해, 핀홀(11) 부분 근방에서 전계가 발생하는 것이 억제된다.
그 결과, 비트선 콘택트부(20)를 거쳐서 게이트 전극(2)과 비트선(21)과의 전기적인 단락을 억제할 수 있어, 소망하는 동작을 확실히 실행할 수 있는 DRAM이 얻어진다.
(실시예 2)
본 발명의 실시예 2에 따른 DRAM의 제조 방법과 그 방법에 의해서 얻어지는 반도체 장치에 대하여 설명한다. 전술한 도 1에 나타내는 공정과 마찬가지의 공정을 거쳐서, 도 10에 나타내는 바와 같이, 게이트 전극(2) 등을 덮도록 반도체 기판(1) 상에 실리콘 질화막(4)을 형성한다. 다음에, 도 11에 나타내는 바와 같이, 실리콘 질화막(4)의 전면에 이방성 에칭을 실시함으로써, 게이트 전극(2) 및 실리콘 질화막(3)의 측면 상에 사이드 월 절연막으로서의 실리콘 질화막(4a)을 형성한다.
다음에, 도 12에 나타내는 바와 같이, 실리콘 질화막(4a, 3)에 열산화 처리를 실시함으로써, 실리콘 질화막(4a, 3)의 표면에 실리콘 열산화막(5)을 형성한다. 이 때, 후술하는 바와 같이 실리콘 질화막(4)에 잔존하는 핀홀에서는, 그 핀홀 내도 산화되어 실리콘 열산화막에 의해 매립되게 된다.
다음에, 도 13에 나타내는 바와 같이, 실리콘 열산화막(5)을 덮도록 반도체 기판(1) 상에, CVD법에 의해 실리콘 질화막(4a)과는 에칭 특성이 다른, 예를 들면 BPTEOS막 등의 실리콘 산화막(6)을 형성한다.
다음에, 도 14에 나타내는 바와 같이, 실리콘 산화막(6) 상에 소정의 레지스트 패턴(7)을 형성한다. 그 레지스트 패턴(7)을 마스크로 하여 실리콘 산화막(6)에 이방성 에칭을 실시함으로써, 실리콘 기판(1)의 표면을 노출시키는 콘택트 홀(8)을 형성한다. 그 후, 레지스트 패턴(7)을 제거한다.
그 후, 전술한 도 6 및 도 7에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 비트선 콘택트부(20) 및 비트선(21)을 형성한다. 이것에 의해, 도 15에 나타내는 바와 같이, 메모리 셀에서의 트랜지스터의 주요 부분이 형성된다.
상술한 DRAM의 제조 방법에서는, 도 16에 나타내는 바와 같이, 실리콘 질화막(4)을 형성할 때에 실리콘 질화막(4) 중에 핀홀이 발생했다고 해도, 실리콘 질화막(4a)을 형성한 후에 열산화 처리를 실시함으로써, 핀홀 내가 실리콘열산화막(5a)에 의해서 매립되게 된다.
이것에 의해, 도 17에 나타내는 바와 같이, 본 반도체 장치에서는 핀홀(11) 내가 실리콘 열산화막(5a)에 의해서 매립되어 있는 것에 의해, 이미 설명한 바와 같이, 핀홀(11) 부분 근방에서 전계가 발생하는 것이 억제된다. 그 결과, 비트선 콘택트부(20)를 거쳐서 게이트 전극(2)과 비트선(21)과의 전기적인 단락을 억제할 수 있어, 소망하는 동작을 확실히 실행할 수 있는 DRAM이 얻어진다.
전술한 실시예 1에서는, 실리콘 질화막(4)을 형성한 후 실리콘 질화막(4)의 전면에 이방성 에칭을 실시하기 전에 열산화 처리가 실시하고 있었다. 이 경우에는, 실리콘 질화막(4)을 형성할 때에 발생한 핀홀의 형상에 따라서는, 열산화 처리에 의해서 핀홀 내의 부분이 실리콘 열산화막에 의해 매립되지 않고서 공동 그대로의 상태인 것이 상정된다.
그와 같은 경우에는, 실리콘 질화막(4)의 전면에 이방성 에칭을 실시했을 때에 핀홀의 공동 부분이 노출될 우려가 있다. 그 상태로 비트선 콘택트부를 형성하면, 종래의 DRAM과 마찬가지로 핀홀(11)과 게이트 전극(2) 사이에 위치하는 실리콘 질화막(4a)이 극소적으로 얇아져 있는 부분에서 전계가 발생하여, 비트선 콘택트부(20)를 거쳐서 게이트 전극(2)과 비트선(21)과의 전기적인 단락이 일어나는 것이 상정된다.
이것에 반하여, 상술한 방법에서는, 사이드 월 절연막으로서의 실리콘 질화막(4a)을 형성한 후에 실리콘 질화막(4a)에 열산화 처리를 실시함으로써, 도 17에 나타내는 바와 같이, 실리콘 질화막(4a)에 잔존하는 핀홀(11) 내에 확실히 실리콘열산화막(5a)이 형성되고, 실리콘 열산화막에 의해서 매립되어 있지 않은 핀홀이 노출되는 경우가 없어진다.
그 결과, 게이트 전극(2)과 비트선(21)과의 전기적인 단락을 확실히 방지할 수 있다.
(실시예 3)
본 발명의 실시예 3에 따른 DRAM의 제조 방법과 그 방법에 의해서 얻어지는 반도체 장치에 대하여 설명한다. 전술한 도 10 및 도 11에 나타내는 공정과 마찬가지의 공정을 거친 후, 도 18에 나타내는 바와 같이, 실리콘 질화막(4a, 3)을 덮도록, 예를 들면 CVD법에 의해 반도체 기판(1) 상에 또한 실리콘 질화막(24)을 형성한다.
다음에, 도 19에 나타내는 바와 같이, 그 실리콘 질화막(24)의 전면에 이방성 에칭을 실시함으로써, 실리콘 질화막(4a)의 표면상에 사이드 월 절연막으로서의 실리콘 질화막(24a)을 또한 형성한다.
그 후, 전술한 도 4∼도 7에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 20에 나타내는 바와 같이, 비트선 콘택트부(20) 및 비트선(21)을 형성한다. 이것에 의해, 메모리 셀에서의 트랜지스터의 주요 부분이 형성된다.
상술한 DRAM의 제조 방법에서는, 도 18에 나타내는 바와 같이, 실리콘 질화막(4a)을 형성한 후에 그 실리콘 질화막(4a)을 덮도록, 또한 실리콘 질화막(24)이 형성된다.
이것에 의해, 도 21에 나타내는 바와 같이, 본 반도체 장치에서는 실리콘 질화막(4)을 형성할 때에 발생한 핀홀이 사이드 월 절연막으로서의 실리콘 질화막(4a)에 핀홀(11a)로서 잔존하고 있더라도, 실리콘 질화막(24)을 형성함으로써, 그 핀홀(11a)이 막히게 된다.
또한, 실리콘 질화막(24)을 형성할 때에 발생한 핀홀(11b)과 실리콘 질화막(4a)에 잔존하는 핀홀(11a)이 연결되는 일도 없고, 비교적 큰 핀홀이 형성되는 것을 방지할 수 있다.
이것에 의해, 도 22에 나타내는 바와 같이, 게이트 전극(2) 근방의 실리콘 질화막(4a) 부분으로부터 비트선 콘택트부(20) 근방의 실리콘 질화막(24a) 부분에까지 도달하는 핀홀이 형성되는 일이 없어져, 게이트 전극(2)과 비트선 콘택트부(20) 사이를 핀홀이 관통하는 것을 방지할 수 있다.
그 결과, 비트선 콘택트부(20)를 거쳐서 게이트 전극(2)과 비트선(21)과의 전기적인 단락을 억제할 수 있어, 소망하는 동작을 확실히 실행할 수 있는 DRAM이 얻어진다.
(실시예 4)
본 발명의 실시예 4에 따른 DRAM의 제조 방법과 그 방법에 의해서 얻어지는 반도체 장치에 대하여 설명한다. 전술한 도 1에 나타내는 공정과 마찬가지의 공정을 지나서, 도 23에 나타내는 바와 같이, 게이트 전극(2) 등을 덮도록 반도체 기판(1) 상에 실리콘 질화막(4)을 형성한다.
다음에, 도 24에 나타내는 바와 같이, 실리콘 질화막(4)의 전면에 이방성 에칭을 실시함으로써, 게이트 전극(2) 및 실리콘 질화막(3)의 측면 상에 사이드 월 절연막으로서의 실리콘 질화막(4a)을 형성한다.
그 후, 도 25에 나타내는 바와 같이, 실리콘 질화막(4a, 3) 및 게이트 전극(2)을 덮도록 반도체 기판(1) 상에 실리콘 질화막(4a, 3)과는 에칭 특성이 다른, 예를 들면 BPTEOS막 등의 실리콘 산화막(6)을 형성한다. 그 실리콘 산화막(6) 상에 소정의 레지스트 패턴(7)을 형성한다.
다음에, 도 26에 나타내는 바와 같이, 그 레지스트 패턴(7)을 마스크로 하여 실리콘 산화막(6)에 이방성 에칭을 실시함으로써, 실리콘 기판(1)의 표면을 노출시키는 콘택트 홀(8)을 형성한다. 그 후, 레지스트 패턴(7)을 제거한다.
다음에, 도 27에 나타내는 바와 같이, 열산화 처리를 실시함으로써, 콘택트 홀(8) 내의 표면을 포함하는 실리콘 산화막(6)의 표면 및 실리콘 질화막(4a)의 표면에 실리콘 열산화막(9)을 형성한다. 이 때, 후술하는 바와 같이 노출한 실리콘 질화막(4a)에 핀홀이 잔존하는 경우에는, 그 핀홀 내도 산화되어 실리콘 열산화막에 의해 매립되게 된다.
다음에, 도 28에 나타내는 바와 같이, 실리콘 질화막(4a) 등의 표면에 형성된 실리콘 열산화막(9)을, 예를 들면 습식 에칭을 실시하는 것에 의해 제거하여, 콘택트 홀(8)의 바닥에 위치하는 반도체 기판(1) 영역의 표면을 노출시킨다.
그 후, 전술한 도 6 및 도 7에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 비트선 콘택트부(20) 및 비트선(21)을 형성한다. 이것에 의해, 도 29에 나타내는 바와 같이, 메모리 셀에서의 트랜지스터의 주요 부분이 형성된다.
상술한 DRAM의 제조 방법에서는, 도 30에 나타내는 바와 같이, 실리콘 질화막(4)을 형성할 때에 실리콘 질화막(4) 중에 핀홀이 발생했다고 해도, 콘택트 홀(8)을 형성한 후에 열산화 처리를 실시함으로써, 노출한 실리콘 질화막(4a)에 잔존하는 핀홀(11) 내가 실리콘 열산화막(9a)에 의해서 매립되게 된다. 또한, 실리콘 열산화막(9)을 제거할 때에, 핀홀(11) 내에 형성된 실리콘 열산화막(9a)이 제거되는 일도 없다.
이것에 의해, 도 31에 나타내는 바와 같이, 핀홀(11) 내가 실리콘 열산화막(9a)에 의해서 매립되어 있는 것에 의해, 이미 설명한 바와 같이, 핀홀(11) 부분 근방에서 전계가 발생하는 것이 억제된다. 그 결과, 비트선 콘택트부(20)를 거쳐서 게이트 전극(2)과 비트선(21)과의 전기적인 단락을 억제할 수 있어, 소망하는 동작을 확실히 실행할 수 있는 DRAM이 얻어진다.
또, 이 실시예에서는 도 28에 나타내는 공정에서 실리콘 열산화막(9)을 습식 에칭에 의해 제거하는 경우에 대하여 설명했지만, 도 32에 나타내는 바와 같이, 이방성 에칭을 실시함으로써 콘택트 홀(8)의 바닥에 반도체 기판(1)의 표면을 노출시키더라도 된다.
이 경우에는, 실리콘 열산화막(9) 중 반도체 기판의 표면상이나 실리콘 산화막(6)의 상면 상에 위치하는 실리콘 열산화막(9) 부분이 제거되어 실리콘 질화막(4a)의 표면상이나 실리콘 산화막(6)의 측면 상에 위치하는 실리콘 열산화막(9)은 그다지 제거되지 않고 남게 된다.
이것에 의해, 비트선 콘택트부(20)와 실리콘 질화막(4a) 사이에 실리콘 열산화막(9)이 개재되게 되어, 비트선 콘택트부(20)와 게이트 전극(2)과의 절연 내성을 향상시킬 수 있다.
(실시예 5)
본 발명의 실시예 5에 따른 DRAM의 제조 방법과 그 방법에 의해서 얻어지는 반도체 장치에 대하여 설명한다. 여기서는, 실시예 2에서 설명한 실리콘 질화막에 열산화 처리를 실시하는 방법과, 실시예 3에서 설명한 실리콘 질화막을 2층 형성하는 방법을 조합한 방법에 대하여 설명한다.
먼저, 전술한 도 19에 나타내는 공정 이후에, 도 33에 나타내는 바와 같이, 열산화 처리를 실시함으로써 실리콘 질화막(24a, 3) 등의 표면에 실리콘 열산화막(5)을 형성한다.
그 후, 전술한 도 4∼도 7에 나타내는 공정과 마찬가지의 처리를 실시함으로써, 도 34에 나타내는 바와 같이, 비트선 콘택트부(20) 및 비트선(21)을 형성한다. 이것에 의해, 메모리 셀에서의 트랜지스터의 주요 부분이 형성된다.
상술한 DRAM의 제조 방법에서는, 도 33에 나타내는 바와 같이, 실리콘 질화막(4a) 상에 또한 실리콘 질화막(24a)이 형성된다. 이것에 의해, 실리콘 질화막(4)을 형성할 때에 발생한 핀홀이 사이드 월 절연막으로서의 실리콘 질화막(4a)에 핀홀(11a)로서 잔존하고 있더라도, 실리콘 질화막(24a)을 형성함으로써, 그 핀홀(11a)이 막히게 된다.
그리고, 실리콘 질화막(24a)을 형성할 때에 발생한 핀홀이 핀홀(11b)로서 잔존하고 있더라도, 실리콘 질화막(24a)이 형성된 후에 열산화 처리가 실시됨으로써, 핀홀(11b) 내에 실리콘 열산화막(5b)이 형성되고, 핀홀(11a) 내에도 실리콘 열산화막(5a)이 형성되게 된다.
또한, 콘택트 홀내에 노출한 실리콘 열산화막(5)을, 예를 들면 습식 에칭에 의해 제거할 때에, 핀홀(11b) 내에 형성된 실리콘 열산화막(5a)이 제거되는 일도 없다. 또한, 실리콘 열산화막(5)을 제거함으로써, 반도체 기판(1)과 비트선 콘택트부(20)와의 콘택트 저항도 저감할 수 있다.
이상에 의해, 비트선 콘택트부(20)와 게이트 전극(2)과의 절연 내성이 향상하여, 비트선 콘택트부(20)를 거쳐서 게이트 전극(2)과 비트선(21)과의 전기적인 단락을 확실히 억제할 수 있어, 소망하는 동작을 확실히 실행할 수 있는 DRAM이 얻어진다.
(실시예 6)
본 발명의 실시예 6에 따른 DRAM의 제조 방법과 그 방법에 의해서 얻어지는 반도체 장치에 대하여 설명한다. 여기서는, 실시예 3에서 설명한 실리콘 질화막을 2층 형성하는 방법과 실시예 4에서 설명한 비트선 콘택트 홀 개구 후에 실리콘 질화막에 열산화 처리를 실시하는 방법을 조합한 방법에 대하여 설명한다.
먼저, 전술한 도 18 및 도 19에 나타내는 공정을 지나서, 도 20에 나타내는 공정에서 실리콘 산화막(6)에 콘택트 홀(8)을 형성한 후, 열산화 처리를 실시함으로써, 도 35에 나타내는 바와 같이 콘택트 홀(8) 내의 표면을 포함하는 실리콘 산화막(6)의 표면 및 실리콘 질화막(24a)의 표면에 열 산화막(9)을 형성한다.
다음에, 도 36에 나타내는 바와 같이, 열 산화막(9)의 전면에 이방성 에칭을 실시함으로써, 콘택트 홀(8)의 저면(底面)에 반도체 기판(1)의 표면을 노출시킨다. 그 후, 비트선 콘택트부(20) 및 비트선(21)을 형성한다. 이것에 의해, 메모리 셀에서의 트랜지스터의 주요 부분이 형성된다.
상술한 DRAM의 제조 방법에서는, 도 35에 나타내는 바와 같이, 실리콘 질화막(4a) 상에 또한 실리콘 질화막(24a)이 형성된다. 이것에 의해, 실리콘 질화막(4)을 형성할 때에 발생한 핀홀이 사이드 월 절연막으로서의 실리콘 질화막(4a)에 핀홀(11a)로서 잔존하고 있더라도, 실리콘 질화막(24a)을 형성함으로써, 그 핀홀(11a)이 막히게 된다.
그리고, 실리콘 질화막(24a)을 형성할 때에 발생한 핀홀이 핀홀(11b)로서 잔존하고 있더라도, 콘택트 홀(8)이 형성된 후에 실리콘 질화막(24a) 등에 열산화 처리가 실시됨으로써 핀홀(11b) 내에 실리콘 열산화막(5b)이 형성되고, 핀홀(11a) 내에도 실리콘 열산화막(5a)이 형성되게 된다.
또한, 콘택트 홀(8) 내에 형성된 실리콘 열산화막(9)에 이방성 에칭을 실시하여 콘택트 홀(8)의 바닥면에 반도체 기판(1)을 노출시킴으로서, 실리콘 질화막(24a)의 표면에는 실리콘 열산화막(9)의 일부(9a)가 남게 된다.
이상에 의해, 비트선 콘택트부(20)와 게이트 전극(2)과의 절연 내성이 향상하여, 비트선 콘택트부(20)를 거쳐서 게이트 전극(2)과 비트선(21)과의 전기적인단락을 확실히 억제할 수 있어, 소망하는 동작을 확실히 실행할 수 있는 DRAM이 얻어진다.
일반적으로 DRAM에서는, 통상의 검사로는 스크린닝할 수가 없는 불량을 미리 검출하기 위해서, 가속 평가(Burn-in)가 행하여진다. 이 가속 평가에서 불량이 인식되어, 그 DRAM에 대하여 불량 해석을 행하더라도, 그 불량을 특정할 수가 없는 경우가 있다. 특히, 이 게이트 전극과 비트선 콘택트부간의 전기적인 단락은 실제 장치에서 발견하기 어려운 불량 모드로 되어 있다.
각 실시예에서 각각 설명한 바와 같이, 본 반도체 장치의 제조 방법에서는 그 불량의 원인이라고 생각되고 있는 핀홀에 기인하는 전기적인 단락을 효과적으로 저지할 수 있다.
또, 상기 각 실시예에서는, 반도체 장치로서 DRAM을 예로 들어 설명하였다. 게이트 전극과 같은 일 도전부와 이 일 도전부를 덮는 소정의 절연막, 그 소정의 절연막을 덮는 층간 절연막을 갖고, 그 층간 절연막에 대하여 적어도 소정의 절연막과 평면적으로 오버랩되도록 형성된 콘택트부와 같은 다른 도전부를 구비한 반도체 장치이면, DRAM에 한정되지 않고, 예를 들면 SRAM와 같은 반도체 장치이어도 무방하다.
이번 개시된 실시예는 모든 점에서 예시로서, 제한적인 것이 아니다라고 생각해야 할 것이다. 본 발명은 상기의 설명이 아니라 특허청구범위에 의해서 나타내어지고, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것을 의도한다.
이상 설명한 바와 같이, 본 발명에 의하면, 전기적 단락이 억제되어, 소망하는 동작을 확실히 실행할 수 있는 반도체 장치를 얻을 수 있다.

Claims (3)

  1. 반도체 기판의 주표면 상에 형성된 측면과 상면을 갖는 제 1 도전부와,
    상기 제 1 도전부의 상기 측면 상 및 상기 상면 상을 덮도록 형성된 제 1 절연막과,
    상기 제 1 절연막을 덮도록 상기 반도체 기판 상에 형성된 상기 제 1 절연막과는 에칭 특성이 다른 제 2 절연막과,
    상기 제 1 절연막과 평면적으로 오버랩되고, 상기 반도체 기판의 표면을 노출시키도록 상기 제 2 절연막에 형성된 개구부와,
    상기 개구부 내에 형성된 제 2 도전부
    를 구비하되,
    상기 제 1 절연막에는 상기 제 1 도전부와 상기 제 2 도전부 사이를 공동(空洞)이 실질적으로 관통하는 것을 방지하기 위한 처리가 실시되어 있는 것에 의해, 상기 제 1 도전부와 상기 제 2 도전부와의 전기적인 단락이 저지된
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 적어도 2층으로 이루어지는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 절연막에 열산화 처리를 실시함으로써 형성된 열산화부를 포함하는 반도체 장치.
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