KR20070114557A - 퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 퓨즈 리세스 영역내에 배치된 퓨즈 도전체, 퓨즈 리세스 영역 일측의 퓨즈 활성영역에 형성된 퓨즈 도핑 영역, 및 퓨즈 도핑 영역과 퓨즈 도전체 사이에 개재된 퓨즈 절연막을 포함한다.

Description

퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법{SEMICONDUCTOR MEMORY DEVICES HAVING FUSES AND METHODS OF FORMING THE SAME}
도 1은 종래 반도체 기억 소자의 퓨즈를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 3b는 본 발명의 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위한 평면도이다.
도 5는 도 4의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 11 내지 도 15는 도 3b에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 16 및 도 17은 도 4 및 도 5에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 4의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법에 관한 것이다.
현재, 반도체 기억 소자들은 수백 만개 내지 수백 억개의 기억 셀들을 포함한다. 이러한 많은 기억 셀들 중의 일부가 불량일 경우에, 불량된 셀들을 여분의 셀들(redundant cells)로 대체하는 기술이 공지된 바 있다. 즉, 반도체 기억 소자를 테스트(test)하여 불량된 셀들을 체크(check)하고, 불량된 셀들 여분의 셀들로 대체하는 리페어 공정(repair process)을 수행할 수 있다. 이러한 리페어 공정을 위하여 반도체 기억 소자는 퓨즈 회로(fuse circuit)를 포함한다. 퓨즈 회로의 퓨즈(fuse)를 절단하거나 연결함으로써, 불량된 셀들을 여분의 셀들로 대체할 수 있다. 통상적으로 퓨즈는 금속 라인들을 사용한다. 즉, 금속 라인 형태의 퓨즈를 레이저(laser)로 절단함으로써, 불량된 셀을 여분의 셀로 대체할 수 있다. 공지된 퓨즈를 도면을 참조하여 설명한다.
도 1은 종래 반도체 기억 소자의 퓨즈를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 하부 층간 산화막(2)이 배치되고, 상기 하부 층간 산화막(2) 상에 퓨즈 라인(3)이 배치된다. 상기 하부 층간 산화막(2)은 복수층으로 형성될 수 있다. 상기 퓨즈 라인(3)은 알루미늄으로 형성될 수 있다. 상부 층간 산화막(4)이 상기 퓨즈 라인(3)을 갖는 반도체 기판(1) 전면을 덮고, 보호막(5, passivation layer)이 상기 상부 층간 산화막(4)을 덮는다. 상기 보호막(5)은 수증기등을 포함하는 여러 형태의 오염원들로 부터 반도체 기억 소자를 보호하는 역할을 수행할 수 있다. 상기 상부 층간 산화막(4)은 생략될 수도 있다. 즉, 상기 퓨즈 라인(3)은 반도체 기억 소자의 최종 금속층으로 형성될 수도 있다.
개구부(6)가 상기 보호막(5) 및 상부 층간 산화막(4)을 관통하여 상기 퓨즈 라인(3)을 노출시킨다. 상기 개구부(6)를 통하여 레이저(laser)등을 조사하여 상기 퓨즈(3)를 절단함으로써, 반도체 기억 소자의 리페어 공정이 수행될 수 있다.
하지만, 반도체 소자의 고집적화 경향이 심화됨에 따라, 상기 퓨즈 라인(3)의 선폭이 점점 감소되고 있으며, 또한, 상기 개구부(6)의 면적도 점점 감소되고 있다. 이에 따라, 레이저를 이용하는 상기 리페어 공정의 불량이 발생될 수 있다. 예컨대, 리페어 공정시, 미세화된 상기 퓨즈 라인(3)이 절단되지 않을 수 있다. 또한, 상기 개구부(6)를 통하여 수증기등과 같은 외부 오염원들이 침투하여 반도체 기억 소자의 불량이 초래될 수 있다.
본 발명은 상술한 제반적인 문제점을 해결하기 위하여 고안된 것으로, 고집적화에 최적화된 퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 외부 오염원들의 침투를 방지할 수 있는 퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자를 제공한다. 이 소자는 퓨즈 영역(fuse region)을 갖는 기판; 상기 퓨즈 영역에 배치되어 퓨즈 활성영역을 정의하는 퓨즈 소자분리막; 상기 퓨즈 활성영역에 형성된 퓨즈 리세스 영역(fuse recess region); 상기 퓨즈 리세스 영역내에 배치된 퓨즈 도전체(fuse conductor); 상기 퓨즈 리세스 영역의 측면 및 바닥면과, 상기 퓨즈 도전체 사이에 개재된 퓨즈 절연막; 및 상기 퓨즈 절연막을 개재하여 상기 퓨즈 도전체 옆의 상기 퓨즈 활성영역에 형성된 퓨즈 도핑 영역을 포함한다.
구체적으로, 상기 소자는 기판 전면을 덮는 층간 절연막, 및 상기 층간 절연막 상에 서로 이격되어 배치된 제1 배선 및 제2 배선을 더 포함할 수 있다. 상기 제1 배선은 상기 층간 절연막을 관통하는 제1 콘택홀을 경유하여 상기 퓨즈 도핑 영역과 전기적으로 접속하고, 상기 제2 배선은 상기 층간 절연막을 관통하는 제2 콘택홀을 경유하여 상기 퓨즈 도전체에 전기적으로 접속한다.
상기 퓨즈 리세스 영역의 아랫부분은 상기 퓨즈 리세스 영역의 윗부분에 비하여 넓은 폭을 가질 수 있다. 상기 퓨즈 도핑 영역과 상기 퓨즈 도전체 사이의 상기 퓨즈 절연막은 제1 상태 및 제2 상태 중에 어느 하나일 수 있다. 상기 제1 상태는 상기 퓨즈 도핑 영역과 상기 퓨즈 도전체를 절연시키는 상태이고, 상기 제2 상태는 상기 퓨즈 도핑 영역과 상기 퓨즈 도전체 사이의 전압에 의하여 파손(breakdown)된 상태이다. 상기 퓨즈 절연막이 상기 제2 상태일때, 상기 퓨즈 도핑 영역 및 퓨즈 도전체는 서로 전기적으로 접속된다.
상기 퓨즈 도전체는 연장되어 인접한 상기 퓨즈 도핑 영역의 상부면 가장자리를 덮을 수 있다. 이 경우에, 상기 퓨즈 절연막은 연장되어 상기 퓨즈 도전체와 상기 퓨즈 도핑 영역의 상부면 가장자리 사이에 개재된다. 이 경우에, 상기 퓨즈 도전체의 연장된 부분 아래에 위치한 상기 퓨즈 리세스 영역의 상부 모서리에 형성된 퓨즈 절연막은 상기 퓨즈 리세스 영역의 측면에 형성된 퓨즈 절연막에 비하여 얇을 수 있다.
상기 퓨즈 도핑 영역은 n형 도펀트들 또는 p형 도펀트들로 도핑될 수 있다.
일 실시예에 따르면, 상기 기판은 트랜지스터 영역을 더 포함할 수 있다. 이 경우에, 상기 소자는 상기 트랜지스터 영역에 배치되어 트랜지스터 활성영역을 정의하는 트랜지스터 소자분리막; 상기 트랜지스터 활성영역을 가로지르는 게이트 전극; 상기 게이트 전극과 트랜지스터 활성영역 사이에 개재된 게이트 절연막; 및 상기 게이트 전극 양측의 상기 트랜지스터 활성영역에 형성된 소오스/드레인 영역을 더 포함할 수 있다. 상기 게이트 전극 아래의 상기 트랜지스터 활성영역에 채널 리세스 영역이 배치될 수 있다. 이때, 상기 게이트 전극은 상기 게이트 절연막을 개재하여 상기 채널 리세스 영역을 채운다. 상기 채널 리세스 영역의 아랫부분은 상기 채널 리세스 영역의 윗부분에 비하여 넓을 수 있다. 상기 퓨즈 절연막의 두께는 상기 게이트 절연막의 두깨와 동일하거나 얇을 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법을 제공한다. 이 방법은 기판의 퓨즈 영역에 퓨즈 소자분리막을 형성하여 퓨즈 활성영역을 정의하는 단계; 상기 퓨즈 활성영역에 퓨즈 리세스 영역을 형성하는 단계; 상기 퓨즈 리세스 영역을 갖는 퓨즈 활성영역 상에 퓨즈 절연막을 형성하는 단계; 상기 퓨즈 리세스 영역내에 퓨즈 도전체를 형성하는 단계; 및 상기 퓨즈 도전체 옆의 상기 퓨즈 활성영역에 퓨즈 도핑 영역을 형성하는 단계를 포함한다.
상기 방법은 상기 기판 전면 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 패터닝하여 상기 퓨즈 도핑 영역을 노출시키는 제1 콘택홀 및 상기 퓨즈 도전체를 노출시키는 제2 콘택홀을 형성하는 단계; 및 상기 층간 절연막 상에 서로 이격된 제1 배선 및 제2 배선을 형성하는 단계를 더 포함할 수 있다. 상기 제1 배선은 상기 제1 콘택홀을 경유하여 상기 퓨즈 도핑 영역에 전기적으로 접속하고, 상기 제2 배선은 상기 제2 콘택홀을 경유하여 상기 퓨즈 도전체에 전기적으로 접속한다.
상기 퓨즈 리세스 영역을 형성하는 단계는, 상기 퓨즈 활성영역을 갖는 기판 상에 마스크막을 형성하는 단계; 상기 마스크막을 패터닝하여 상기 퓨즈 활성영역의 일부를 노출시키는 개구부를 형성하는 단계; 상기 노출된 퓨즈 활성영역을 이방성 식각하여 상기 퓨즈 리세스 영역을 형성하는 단계; 및 상기 패터닝된 마스크막을 제거하는 단계를 포함할 수 있다.
이와는 달리, 상기 퓨즈 리세스 영역을 형성하는 단계는, 상기 퓨즈 활성영역을 갖는 기판 상에 차례로 적층된 제1 층 및 제2 층을 포함하는 마스크막을 형성하는 단계; 상기 마스크막을 패터닝하여 상기 퓨즈 활성영역의 일부를 노출시키는 개구부를 형성하는 단계; 상기 노출된 퓨즈 활성영역을 이방성 식각하여 퓨즈 상부 리세스 영역을 형성하는 단계; 상기 퓨즈 상부 리세스 영역의 측벽에 스페이서를 형성하는 단계; 상기 퓨즈 상부 리세스 영역의 바닥면을 등방성 식각하여 퓨즈 하부 리세스 영역을 형성하는 단계; 및 상기 마스크막의 적어도 일부 및 스페이서를 제거하는 단계를 포함할 수 있다. 이 경우에, 상기 퓨즈 하부 및 상부 리세스 영역들은 상기 퓨즈 리세스 영역을 구성한다.
상기 퓨즈 도전체는 연장되어 인접한 상기 퓨즈 도핑 영역의 상부면 가장자리를 덮도록 형성될 수 있다. 이때, 상기 퓨즈 절연막은 연장되어 상기 상기 퓨즈 도전체와 상기 퓨즈 도핑 영역의 상부면 가장자리 사이에 개재된다. 상기 퓨즈 도전체의 연장된 부분 아래에 위치한 상기 퓨즈 리세스 영역의 상부 모서리에 형성된 퓨즈 절연막은 상기 퓨즈 리세스 영역의 측면에 형성된 퓨즈 절연막에 비하여 얇게 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 기억 소자를 설명하기 위한 평면도이고, 도 3a는 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다. 도 3a에 있어서, 참조부호 "50"은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도를 나타내고, 참조부호 "60"은 도 2의 Ⅱ-Ⅱ'을 따라 취해진 단면도를 나타내며, 참조부호 "70"은 도 2의 Ⅲ-Ⅲ'을 따라 취해진 단면도를 나타낸다.
도 2 및 도 3a를 참조하면, 반도체 기판(100, 이하, 기판이라 함)은 퓨즈 영역(a, fuse region) 및 트랜지스터 영역(b, transistor region)을 포함한다. 상기 퓨즈 영역(a)가 퓨즈 회로의 퓨즈(fuse)가 배치되는 영역이다. 상기 트랜지스터 영역(b)은 모스 전계 효과 트랜지스터(MOS field effect transistor, 이하 트랜지스터라 함)가 형성되는 영역이다. 상기 트랜지스터 영역(b)은 트랜지스터를 포함하는 기억 셀이 배치된 영역일 수 있다. 예컨대, 상기 트랜지스터 영역(b)은 트랜지스터를 포함하는 디램의 기억 셀일 수 있다. 이와는 달리, 상기 트랜지스터 영역(b)은 주변회로의 트랜지스터가 배치되는 주변회로 영역일 수도 있다. 본 발명에 따른 퓨즈를 갖는 반도체 기억 소자는 디램 기억 소자에 국한되지 않는다. 즉, 본 발명에 따른 퓨즈를 갖는 반도체 기억 소자는 퓨즈 및 트랜지스터를 포함하는 모든 반도체 기억 소자일 수 있다. 예컨대, 본 발명에 따른 퓨즈를 갖는 기억 소자는 디램 소자, 에스램 소자, 플래쉬 기억 소자, 강유전체 기억 소자, 자기 기억 소자 또는 상변화 기억 소자등일 수 있다.
상기 퓨즈 영역(a)에 퓨즈 활성영역(103a)을 정의하는 퓨즈 소자분리막(105a)이 배치된다. 상기 퓨즈 소자분리막(105a)은 트렌치형 소자분리막일 수 있 다. 상기 퓨즈 활성영역(103a)에 퓨즈 리세스 영역(120a, fuse recess)이 배치된다. 상기 퓨즈 리세스 영역(120a)는 내측면 및 바닥면을 갖는다. 상기 퓨즈 리세스 영역(120a)의 바닥면은 상기 퓨즈 활성영역(103a)의 상부면에 비하여 낮다. 상기 퓨즈 리세스 영역(120a)의 내측면의 적어도 일부는 상기 퓨즈 활성영역(103a)으로 이루어진다. 상기 퓨즈 리세스 영역(120a)은 상기 퓨즈 소자분리막(105a)에 인접할 수 있다. 이 경우에, 상기 퓨즈 소자분리막(105a)에 인접한 상기 퓨즈 리세스 영역(120a)의 내측면 일부는 상기 퓨즈 소자분리막(105a)으로 이루어질 수 있다. 이와는 다르게, 상기 퓨즈 리세스 영역(120a)은 상기 퓨즈 소자분리막(105a)과 이격될 수도 있다. 이 경우에, 상기 퓨즈 리세스 영역(120a)의 모든 내측면은 상기 퓨즈 활성영역(103a)으로 이루어진다.
상기 퓨즈 리세스 영역(120a)내에 퓨즈 도전체(130a)가 배치된다. 퓨즈 절연막(125a)이 상기 퓨즈 리세스 영역(120a)의 상기 퓨즈 활성영역(103a)으로 이루어진 내측면과 상기 퓨즈 도전체(130a) 사이에 개재된다. 이에 더하여, 상기 퓨즈 절연막(125a)은 상기 퓨즈 도전체(130a)와 상기 퓨즈 리세스 영역(120a)의 바닥면 사이에도 개재된다. 상기 퓨즈 도전체(130a) 일측에 인접한 상기 퓨즈 활성영역(103a)에 퓨즈 도핑 영역(140)이 배치된다. 상기 퓨즈 도핑 영역(140)은 도펀트(dopant)들에 의해 도핑된 영역이다. 상기 퓨즈 도핑 영역(140)은 n형 도펀트들로 도핑될 수 있다. 이와는 달리, 상기 퓨즈 도핑 영역(140)은 p형 도펀트들로 도핑될 수도 있다. 상기 퓨즈 도핑 영역(140)과 상기 퓨즈 도전체(130a) 사이에 상기 퓨즈 절연막(125a)이 개재된다. 상기 퓨즈 도핑 영역(140)의 상부면은 상기 퓨즈 활성영역(103a)의 상부면과 동일한 높이이다. 상기 퓨즈 도핑 영역(140)의 하부면은 상기 퓨즈 리세스 영역(120a)의 하부면에 비하여 높은 것이 바람직하다. 상기 퓨즈 도핑 영역(140)은 상기 퓨즈 리세스 영역(120a)의 상기 퓨즈 소자분리막(105a)과 이격된 측면과 모두 접촉할 수 있다.
도시된 바와 같이, 상기 퓨즈 리세스 영역(120a)내에 배치된 상기 퓨즈 도전체(130a)은 제1 부분 및 제2 부분으로 구분될 수 있다. 상기 퓨즈 도전체(130a)의 제1 부분은 상기 퓨즈 활성영역(103a)의 상부면과 동일한 높이거나 낮을 수 있다. 상기 퓨즈 도전체(130a)의 제2 부분은 상기 퓨즈 활성영역(103a)의 상부면 보다 높게 위로 연장된다. 상기 퓨즈 도전체(130a)의 제2 부분은 상기 퓨즈 소자분리막(105a)에 인접할 수 있다. 이때, 상기 퓨즈 도전체(130a)의 제2 부분은 상기 퓨즈 소자분리막(105a) 상으로 연장될 수 있다. 이와는 달리,상기 퓨즈 도전체(130a)는 상기 퓨즈 리세스 영역(120a)내에만 배치될 수도 있다.
층간 절연막(145)이 상기 기판(100) 전면을 덮는다. 상기 층간 절연막(145)은 산화막으로 형성될 수 있다. 제1 콘택홀(150a) 및 제2 콘택홀(150b)이 상기 층간 절연막(145)을 관통한다. 상기 제1 및 제2 콘택홀들(150a,150b)은 서로 이격되어 있다. 상기 제1 콘택홀(150a)은 상기 퓨즈 도핑 영역(140)을 노출시키고, 상기 제2 콘택홀(150b)은 상기 퓨즈 도전체(130a)를 노출시킨다. 상기 제2 콘택홀(150b)은 상기 퓨즈 소자분리막(105a) 상에 배치된 상기 퓨즈 도전체(130a)를 노출시킬 수 있다. 이와는 달리, 상기 퓨즈 도전체(130a)가 상기 퓨즈 리세스 영역(120a)내에만 존재하는 경우에, 상기 제2 콘택홀(150b)은 상기 퓨즈 리세스 영역(120a)내의 퓨즈 도전체(130a)를 노출시킬 수 있다.
상기 층간 절연막(145) 상에 제1 배선(160a) 및 제2 배선(160b)이 서로 이격되어 배치된다. 상기 제1 배선(160a)은 상기 제1 콘택홀(150a)을 경유하여 상기 퓨즈 도핑 영역(140)과 전기적으로 접속한다. 상기 제1 배선(160a)은 아래로 연장되어 상기 제1 콘택홀(150a)을 채워 상기 퓨즈 도핑 영역(140)에 직접 접촉할 수 있다. 이와는 달리, 제1 콘택 플러그(155a)가 상기 제1 콘택홀(150a)을 채워 상기 퓨즈 도핑 영역(140)과 접촉하고, 상기 제1 배선(160a)이 상기 제1 콘택 플러그(155a)의 상부면과 접촉할 수 있다. 상기 제2 배선(160b)은 상기 제2 콘택홀(150b)을 경유하여 상기 퓨즈 도전체(130a)에 전기적으로 접속한다. 상기 제2 배선(160b)이 아래로 연장되어 상기 제2 콘택홀(150b)을 채워 상기 퓨즈 도전체(130a)에 직접 접촉할 수 있다. 이와는 달리, 제2 콘택 플러그(155b)가 상기 제2 콘택홀(150b)을 채워 상기 퓨즈 도전체(130a)와 접촉하고, 상기 제2 배선(160b)이 상기 제2 콘택 플러그(155b)의 상부면과 접촉할 수 있다.
상기 트랜지스터 영역(b)에 트랜지스터 활성영역(103b)을 정의하는 트랜지스터 소자분리막(105b)이 배치된다. 게이트 전극(130b)이 상기 트랜지스터 활성영역(103b)을 가로지른다. 상기 게이트 전극(130b)과 상기 트랜지스터 활성영역(103b) 사이에 게이트 절연막(125b)이 개재된다. 상기 게이트 전극(130b) 아래의 상기 트랜지스터 활성영역(103b)에 채널 리세스 영역(120b, channel recess region)이 배치된다. 상기 채널 리세스 영역(120b)의 바닥면은 상기 트랜지스터 활성영역(103b)의 상부면에 비하여 낮다. 이때, 상기 게이트 전극(130b)은 아래로 연 장되어 상기 채널 리세스 영역(120b)을 채운다. 이때, 상기 게이트 절연막(125b)은 상기 게이트 전극(130b)과 상기 채널 리세스 영역(120b)의 양측면들 사이와, 상기 게이트 전극(130b)과 상기 채널 리세스 영역(120b)의 바닥면 사이에 개재된다. 상기 게이트 전극(130b) 양측의 상기 트랜지스터 활성영역(103b)내에 소오스/드레인 영역(142)이 배치된다. 상기 소오스/드레인 영역(142)의 바닥면은 상기 채널 리세스 영역(120b)의 바닥면에 비하여 높은 것이 바람직하다. 상기 층간 절연막(145)이 상기 트랜지스터 영역(b)의 기판(100)을 덮는다. 상기 상기 소오스/드레인 영역(142) 아래의 상기 채널 리세스 영역(120b)의 양측면들 및 바닥면은 채널 영역에 해당한다.
상술한 바와 같이, 상기 트랜지스터 영역(b)에는 채널 리세스 영역(120b)에 의한 리세스된 채널을 갖는 트랜지스터가 배치된다. 이와는 달리, 상기 트랜지스터 영역(b)에는 평면형 트랜지스터가 배치될 수도 있다. 상기 게이트 전극(130b)의 양측벽에는 게이트 절연 스페이서(미도시함)가 배치될 수 있다. 이 경우에, 상기 퓨즈 리세스 영역(120b)의 외부에 위치하는 상기 퓨즈 도전체(130a)의 연장된 부분의 측벽에도 상기 게이트 절연 스페이서와 동일한 물질의 스페이서 배치될 수 있다.
상기 퓨즈 도전체(130a)는 도전 물질인 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함한다. 상기 퓨즈 도전체(130a)는 상기 게이트 전극(130b)과 동일한 물질을 포함할 수 있다. 상기 퓨즈 절연막(125a)은 산화막으로 형성되는 것이 바람직 하다. 특히, 상기 퓨즈 절연막(125a)은 열산화막으로 형성될 수 있다. 상기 게이트 절연막(125b)은 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 퓨즈 절연막(125a) 및 게이트 절연막(125b)은 동일한 두께로 형성될 수 있다. 이와는 달리, 상기 퓨즈 절연막(125a) 및 게이트 절연막(125b)은 서로 다른 두께로 형성될 수 있다. 특히, 상기 퓨즈 절연막(125a)은 상기 게이트 절연막(125b)에 비하여 얇게 형성되는 것이 바람직하다.
상기 소오스/드레인 영역(142)은 도펀트들에 의해 도핑된다. 상기 소오스/드레인 영역(142)과 상기 퓨즈 도핑 영역(140)은 서로 동일한 타입의 도펀트들에 의해 도핑될 수 있다. 이와는 달리, 상기 소오스/드레인 영역(142) 및 퓨즈 도핑 영역(140)은 서로 다른 타입의 도펀트들에 의해 도핑될 수 있다. 상기 퓨즈 도핑 영역(140)은 상기 소오스/드레인 영역(142)에 비하여 높은 도펀트 농도를 가질 수 있다. 이와는 달리, 상기 퓨즈 도핑 영역(140) 및 소오스/드레인 영역(142)은 동일한 도펀트 농도를 가질 수도 있다.
상기 콘택 플러그들(155a,155b)은 도전물질을 포함한다. 예컨대, 상기 콘택 플러그들(155a,155b)은 도핑된 폴리실리콘, 금속(ex, 텅스텐등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex,티타늄실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 콘택 플러그들(155a,155b)이 도핑된 폴리실리콘을 포함하는 경우, 상기 도핑된 폴리실리콘내 도펀트는 상기 퓨즈 도핑 영역(140)과 동일한 타입의 도펀트인 것이 바람직하다. 상기 배선들(160a,160b)은 도전 물질들을 포함한다. 상기 배선들(160a,160b)은 반도체 기억 소자가 요구하는 종류의 도전 물질로 형성될 수 있다.
상술한 반도체 기억 소자에 있어서, 상기 퓨즈 도핑 영역(140)은 퓨즈의 제1 단자에 해당하고, 상기 퓨즈 도전체(130a)는 상기 퓨즈의 제2 단자에 해당한다. 상기 퓨즈의 초기 상태는 상기 퓨즈 도핑 영역(140) 및 퓨즈 도전체(130a)가 상기 퓨즈 절연막(125a)에 의하여 전기적으로 절연된 상태이다. 리페어 공정시, 상기 제1 및 제2 배선들(160a,160b)을 통하여 상기 퓨즈 도핑 영역(140) 및 퓨즈 도전체(130a)간에 퓨즈 전압(fuse voltage)를 인가한다. 이때, 상기 퓨즈 전압은 상기 퓨즈 도핑 영역(140) 및 퓨즈 도전체(130a) 사이의 퓨즈 절연막(125a)을 파손(breakdown)시킬 수 있는 전압이다. 상기 퓨즈 전압에 의하여 상기 퓨즈 절연막(125a)이 파손되어 상기 퓨즈 도핑 영역(140) 및 퓨즈 도전체(130a)는 전기적으로 도통된다. 상기 퓨즈 절연막(125a)을 상기 게이트 절연막(125b)에 비하여 얇게 형성함으로써, 상기 퓨즈 전압을 낮출 수 있다.
상기 퓨즈가 포함된 퓨즈 회로의 설계에 의해 상기 퓨즈가 전기적으로 도통된 상태일때, 상기 퓨즈에 의해 선택된 기억 셀들이 여분의 셀들로 대체될 수 있다. 이 경우에, 리페어 공정시, 불량 기억 셀들을 선택하는 상기 퓨즈를 전기적으로 도통(즉, 상기 퓨즈 전압을 인가하여 퓨즈 절연막(125a)을 파손함)시킴으로써, 상기 불량 기억 셀들을 여분의 셀들로 대체시킬 수 있다.
이와는 반대로, 상기 퓨즈가 포함된 퓨즈 회로의 설계에 의해 상기 퓨즈가 전기적으로 절연된 상태일때, 상기 퓨즈에 의해 선택된 기억 셀들이 여분의 셀들로 대체될 수 있다. 이 경우에, 리페어 공정시, 불량 기억 셀들을 선택하는 상기 퓨즈 를 절연된 상태로 그대로 유지하고, 정상동작하는 기억 셀들을 선택하는 상기 퓨즈들을 전기적으로 도통(즉, 퓨즈 절연막(125a)을 파손함)시킨다.
상술한 반도체 기억 소자의 퓨즈는 퓨즈 전압에 의하여 온(on)/오프(off)된다. 이에 따라, 종래의 레이저를 조사하기 위한 개구부를 요구하지 않는다. 그 결과, 종래의 퓨즈를 노출시키는 개구부로 야기되는 외부의 오염원에 의한 불량을 방지할 수 있다.
또한, 상기 퓨즈 도전체(130a)가 상기 퓨즈 리세스 영역(120a)내에 배치됨으로써, 상기 퓨즈 도전체(130a)를 미세하게 형성할 수 있다. 이에 따라, 상기 퓨즈 영역(a)을 매우 미세하게 구현할 수 있다. 그 결과, 고도로 집적화된 반도체 기억 소자를 구현할 수 있다.
한편, 상술한 반도체 기억 소자의 퓨즈 리세스 영역은 다른 형태를 가질수도 있다. 또한, 상술한 반도체 기억 소자의 퓨즈 도전체의 형태도 일부 변형될 수 있다. 이들을 도면들을 참조하여 설명한다. 변형예들에 있어서, 상술한 구성요소와 동일한 구성요소들은 동일한 참조부호를 사용한다.
먼저, 도 3b를 참조하여 퓨즈 리세스 영역의 다른 형태를 설명한다.
도 3b는 본 발명의 실시예에 따른 반도체 기억 소자의 일 변형예를 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 3b를 참조하면, 퓨즈 리세스 영역(120a')의 아랫부분(118a)은 퓨즈 리세스 영역(120a')의 윗부분(117a)에 비하여 넓은 폭을 가질 수 있다. 상기 퓨즈 리세스 영역(120a')의 윗부분(117a)을 퓨즈 상부 리세스 영역(117a, fuse upper recess region)로 정의하고, 상기 퓨즈 리세스 영역(120a')의 아랫부분(118a)을 퓨즈 하부 리세스 영역(118a, fuse lower recess region)으로 정의한다. 상기 퓨즈 상부 리세스 영역(117a)의 내측면의 단면은 직선 형태이고, 상기 퓨즈 하부 리세스 영역(118a)의 내측면의 단면은 곡선 형태이다. 상기 퓨즈 하부 리세스 영역(118a)의 폭이 상기 퓨즈 상부 리세스 영역(117a)의 폭에 비하여 넓다. 상기 퓨즈 상부 및 하부 리세스 영역들(117a,118a)의 내측면들은 연속적으로 연결되어 있다.
퓨즈 절연막(125a)을 개재하여 퓨즈 도전체(130a)가 상기 퓨즈 리세스 영역(120a')내에 배치된다. 퓨즈 도전체(130a)는 상기 퓨즈 하부 리세스 영역(118a)을 채운다. 또한, 상기 퓨즈 도전체(130a)는 상기 퓨즈 상부 리세스 영역(117a)의 적어도 일부를 채운다. 퓨즈 도핑 영역(140)의 하부면은 상기 퓨즈 하부 리세스 영역(118a)의 최상부보다 높은 것이 바람직하다.
채널 리세스 영역(120b')의 아랫부분(118b)의 폭이 상기 채널 리세스 영역(120b')의 윗부분(117b)의 폭에 비하여 넓다. 상기 채널 리세스 영역(120b')의 윗부분(117b) 및 아랫부분(118b)을 각각 채널 상부 리세스 영역(117b) 및 채널 하부 리세스 영역(118b)으로 정의한다. 상기 채널 상부 리세스 영역(117b)의 내측면의 단면은 직선 형태이고, 상기 채널 하부 리세스 영역(118b)의 내측면의 단면은 곡선 형태이다. 상기 채널 하부 리세스 영역(118b)의 폭이 상기 채널 상부 리세스 영역(117b)의 폭에 비하여 넓다. 상기 채널 상부 및 하부 리세스 영역들(117b,118b)의 내측면들은 연속적으로 연결되어 있다.
게이트 전극(130b)이 게이트 절연막(125b)을 개재하여 상기 채널 리세스 영 역(120b')을 채운다. 소오스/드레인 영역(142)의 하부면은 상기 채널 하부 리세스 영역(118b)의 최상부 보다 높은 것이 바람직하다. 상기 채널 하부 리세스 영역(118b)의 형태에 의하여 제한된 평면적내에서 트랜지스터의 채널 길이를 더욱 증가시킬 수 있다.
다음으로, 도 4 및 도 5를 참조하여 퓨즈 도전체의 다른 형태를 설명한다.
도 4는 본 발명의 실시예에 따른 반도체 기억 소자의 다른 변형예를 설명하기 위한 평면도이고, 도 5는 도 4의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 퓨즈 도전체(130a')는 연장되어 퓨즈 리세스 영역(120a)에 인접한 퓨즈 도핑 영역(140)의 상부면의 가장자리를 덮는다. 이때, 퓨즈 절연막(125a)은 연장되어 상기 퓨즈 도핑 영역(140)의 상부면 가장자리와 상기 퓨즈 도전체(130a') 사이에도 개재된다. 이때, 상기 퓨즈 도전체(130a')는 상기 퓨즈 리세스 영역(120a)의 상부 모서리(A)를 덮는다. 상기 상부 모서리(A)는 상기 퓨즈 도핑 영역(140)의 상부면 및 상기 퓨즈 리세스 영역(120a)의 내측면의 상단이 만나는 모서리에 해당한다.
상기 상부 모서리(A)에 형성된 퓨즈 절연막(125a)은 상기 퓨즈 리세스 영역(125a)의 내측면에 형성된 퓨즈 절연막(125a)에 비하여 얇게 형성되는 것이 바람직하다. 이에 따라, 리페어 공정시, 상기 퓨즈 도전체(130a')와 상기 퓨즈 도핑 영역(140) 사이에 퓨즈 전압이 인가될때, 상기 상부 모서리(A)에 상대적으로 얇은 퓨즈 절연막(125a)이 파손될 수 있다. 그 결과, 상기 퓨즈 전압을 감소시킬 수 있다. 이에 더하여, 상기 상부 모서리(A)에는 실질적으로 뾰족한 형태를 가져 전계가 집 중된다. 이에 따라, 상기 퓨즈 전압을 더욱 감소시킬 수 있다.
도 4 및 도 5에 도시된 반도체 기억 소자의 특징 및 도 3b에 도시된 반도체 기억 소자의 특징은 혼용될 수 있다. 즉, 도 4 및 도 5에 도시된 반도체 기억 소자의 퓨즈 리세스 영역(120a)은 도 3b의 퓨즈 리세스 영역(120a')으로 대체될 수 있다. 또한, 도 4 및 도 5에 도시된 반도체 기억 소자는 도 3a에 도시된 참조부호 "70"의 트랜지스터를 포함할 수 있다. 이와는 달리, 도 4 및 도 5에 도시된 반도체 기억 소자는 도 3b에 도시된 참조부호 "70"의 트랜지스터를 포함할 수 있다.
다음으로, 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 6을 참조하면, 도 2의 퓨즈 영역(a) 및 트랜지스터 영역(b)을 갖는 기판(100)을 준비한다. 상기 퓨즈 영역에 퓨즈 소자분리막(105a)을 형성하여 도 2의 퓨즈 활성영역(103a)을 정의한다. 상기 트랜지스터 영역에 도 2의 트랜지스터 소자분리막(105b)을 형성하여 도 2의 트랜지스터 활성영역(103b)을 정의한다. 상기 퓨즈 및 트랜지스터 소자분리막들(105a,105b)은 동시에 형성될 수 있다.
상기 기판(100) 전면 상에 마스크막(110)을 형성한다. 상기 마스크막(110)은 하드마스크막으로 형성할 수 있다. 이와는 달리, 상기 마스크막(110)은 감광막으로 형성할 수도 있다. 상기 마스크막(110)이 하드마스크막으로 형성되는 경우, 상기 마스크막(110)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질을 포함한다. 예컨대, 상기 마스크막(110)은 질화막을 포함할 수 있다. 이에 더하여, 상기 마스크막(110)은 질화막과 기판(100) 사이에 개재된 버퍼 산화막을 더 포함할 수도 있다.
상기 마스크막(110)을 패터닝하여 상기 퓨즈 활성영역의 일부를 노출시키는 제1 개구부(115a) 및 상기 트랜지스터 활성영역의 일부를 노출시키는 제2 개구부(115b)를 형성한다. 상기 제1 개구부(115a)는 상기 퓨즈 활성영역에 인접한 상기 퓨즈 소자분리막(105a)의 일부를 더 노출시킬 수도 있다. 물론, 상기 제2 개구부(115b)도 상기 트랜지스터 소자분리막의 일부를 더 노출시킬 수도 있다. 상기 트랜지스터 영역에 형성되는 트랜지스터가 평면 채널을 갖는 트랜지스터인 경우에, 상기 제2 개구부(115b)는 형성되지 않을 수도 있다.
도 7을 참조하면, 상기 개구부들(115a,115b)에 노출된 퓨즈 활성영역 및 트랜지스터 활성영역을 선택적으로 이방성 식각하여 퓨즈 리세스 영역(120a) 및 채널 리세스 영역(120b)을 형성한다. 상기 퓨즈 및 트랜지스터 활성영역들의 상기 이방성 식각에 대한 식각율이 상기 퓨즈 소자분리막(105a) 및 트랜지스터 활성영역의 상기 이방성 식각에 대한 식각율에 비하여 높다.
상기 기판(100)으로부터 상기 패터닝된 마스크막(110)을 제거한다.
도 8을 참조하면, 상기 퓨즈 리세스 영역(120a)을 포함하는 상기 퓨즈 활성영역 상에 퓨즈 절연막(125a)을 형성한다. 상기 상기 채널 리세스 영역(120b)을 포함하는 상기 트랜지스터 활성영역 상에 게이트 절연막(125b)을 형성한다. 상기 퓨즈 절연막(125a)은 산화막, 특히, 열산화막으로 형성하는 것이 바람직하다. 상기 게이트 절연막(125b)은 산화막, 특히, 열산화막으로 형성할 수 있다.
상기 퓨즈 및 게이트 절연막들(125a,125b)은 동시에 형성되어 동일한 두께로 형성될 수 있다. 이와는 달리, 상기 퓨즈 절연막(125a) 및 게이트 절연막(125b)은 서로 다른 두께로 형성될 수 있다. 이 경우에, 상기 퓨즈 절연막(125a)은 상기 게이트 절연막(125b)에 비하여 얇게 형성되는 것이 바람직하다. 상기 퓨즈 절연막(125a) 및 상기 게이트 절연막(125b)을 서로 다른 두께로 형성하는 방법을 설명한다. 먼저, 상기 퓨즈 및 트랜지스터 활성영역들을 포함하는 기판(100) 전면 상에 상기 게이트 절연막(125b)을 형성한다. 이어서, 상기 퓨즈 영역의 게이트 절연막(125b)을 제거하여 상기 퓨즈 활성영역 및 퓨즈 리세스 영역(120a)의 내측면 및 바닥면을 노출시킨다. 이어서, 상기 기판(100)에 열산화 공정을 수행하여 상기 퓨즈 활성영역 상에 퓨즈 절연막(125a)을 형성한다.
상기 퓨즈 절연막(125a)은 상기 퓨즈 활성영역의 상부면, 상기 퓨즈 리세스 영역(120a)의 내측면 및 바닥면 상에 형성된다. 상기 게이트 절연막(125b)은 상기 트랜지스터 활성영역 및 채널 리세스 영역(120b)의 내측면 및 바닥면 상에 형성된다.
이어서, 상기 기판(100) 전면 상에 상기 퓨즈 및 채널 리세스 영역들(120a,120b)을 채우는 도전막(130)을 형성한다. 상기 퓨즈 영역의 도전막(130) 상의 제1 마스크 패턴(135a) 및 상기 트랜지스터 영역의 도전막(130) 상에 제2 마스크 패턴(135a)을 형성한다. 상기 제1 마스크 패턴(135a)은 상기 퓨즈 리세스 영역을 채우는 도전막(130)의 일부를 덮을 수 있다. 이에 더하여, 상기 제1 마스크 패턴(135a)은 상기 퓨즈 소자분리막(105a) 상의 도전막(130)의 일부를 연속적으로 덮을 수 있다. 상기 제1 및 제2 마스크 패턴들(135a,135b)은 감광막으로 형성될 수 있다.
도 9를 참조하면, 상기 제1 및 제2 마스크 패턴들(135a,135b)을 마스크로 사용하여 상기 도전막(130)을 이방성 식각하여 퓨즈 도전체(130a) 및 게이트 전극(130b)을 형성한다. 상기 퓨즈 도전체(130a) 및 게이트 전극(130b)은 도 2 및 도 3a를 참조하여 설명한 형태로 형성된다. 상기 퓨즈 리세스 영역(120a)을 채우면서 상기 제1 마스크 패턴(135a)에 의해 덮혀지지 않은 도전막(130)은 식각되어 상기 퓨즈 도전체(130a)의 제1 부분으로 형성된다. 상기 퓨즈 도전체(130a)의 제1 부분은 상기 퓨즈 리세스 영역(120a)내에 배치되면서 상기 퓨즈 활성영역의 상부면과 동일한 높이거나 낮은 상부면을 갖는다. 상기 게이트 전극(130b)은 상기 제2 마스크 패턴(135b) 아래에 형성된다.
상기 기판(100)으로부터 상기 제1 및 제2 마스크 패턴들(135a,135b)을 제거한다.
이어서, 상기 퓨즈 도전체(130a)을 마스크로 사용하여 상기 퓨즈 활성영역에 도펀트 이온들(dopant ions)을 주입하여 퓨즈 도핑 영역(140)을 형성한다. 상기 게이트 전극(130b)을 마스크로 사용하여 상기 트랜지스터 활성영역에 도펀트 이온들을 주입하여 소오스/드레인 영역(142)을 형성한다. 상기 퓨즈 도핑 영역(140)은 상술한 바와 같이, n형 도펀트들에 의해 도핑되거나, p형 도펀트들에 의해 도핑될 수 있다. 상기 퓨즈 도핑 영역(140) 및 소오스/드레인 영역(142)은 동시에 형성할 수 있다. 이와는 달리, 상기 퓨즈 도핑 영역(140)을 형성한 후에 상기 소오스/드레인 영역(142)을 형성하거나, 상기 소오스/드레인 영역(142)을 형성한 후에 상기 퓨즈 도핑 영역(140)을 형성할 수 있다.
상기 퓨즈 도핑 영역(140)을 형성하는 도펀트 이온 주입 공정시 상기 퓨즈 도전체(130a) 옆의 상기 퓨즈 활성영역의 상부면 상에 퓨즈 절연막(125a)이 잔존할 수 있다. 이 경우에, 상기 잔존하는 퓨즈 절연막(125a)은 이온 주입 버퍼막으로 사용될 수 있다. 이와는 달리, 상기 퓨즈 도전체(130a)을 형성한 후에, 상기 퓨즈 도전체(130a) 옆에 잔존하는 퓨즈 절연막(125a)을 습식 식각으로 제거하고 이온 주입 버퍼막을 형성한 후에 상기 퓨즈 도핑 영역(140)을 형성할 수도 있다.
이와 마찬가지로, 상기 게이트 전극(130b) 양측의 게이트 절연막(125b)은 잔존하여 소오스/드레인 영역(142)을 위한 이온 주입 공정시 이온 주입 버퍼막으로 사용할 수 있다. 이와는 달리, 게이트 전극(130b) 양측의 게이트 절연막(125b)을 습식 식각으로 제거하고 이온 주입 버퍼막을 형성한 후에 상기 소오스/드레인 영역(142)을 형성할 수도 있다.
도 10을 참조하면, 상기 퓨즈 도핑 영역(140) 및 소오스/드레인 영역(142)을 형성한 후에, 상기 퓨즈 도전체(130a) 옆의 퓨즈 활성영역의 상부면 및 상기 게이트 절연막(130b)의 옆의 트랜지스터 활성영역을 습식 식각으로 노출시킬 수 있다.
이어서, 상기 기판(100) 전면 상에 층간 절연막(145)을 형성한다. 상기 층간 절연막(145)을 패터닝하여 상기 퓨즈 도핑 영역(140)을 노출시키는 제1 콘택홀(150a) 및 상기 퓨즈 도전체(130a)를 노출시키는 제2 콘택홀(150b)을 형성한다. 상기 제1 및 제2 콘택홀들(150a,150b)은 동시에 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 콘택홀들(150a,150b)은 순차적으로 형성될 수도 있다.
이어서, 도 3a의 제1 및 제2 콘택 플러그들(155a,155b) 및 제1 및 제2 배선들(160a,160b)을 형성하여 도 2 및 도 3a에 도시된 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 3b에 도시된 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다. 이 방법은 도 6 내지 도 11을 참조하여 설명한 반도체 기억 소자의 형성 방법과 유사하다. 이 방법의 특징적인 부분은 리세스 영역의 형성 방법에 있다. 이를 중심으로 설명한다.
도 11 내지 도 15는 도 3b에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 11을 참조하면, 퓨즈 영역의 퓨즈 소자분리막(105a) 및 트랜지스터 영역의 트랜지스터 소자분리막을 형성하는 방법은 도 6을 참조하여 설명한 것과 동일할 수 있다.
퓨즈 및 트랜지스터 활성영역들을 갖는 기판(100) 상에 마스크막(110')을 형성한다. 상기 마스크막(110')은 차례로 적층된 제1 층(107) 및 제2 층(108)을 포함한다. 상기 제2 층(108)은 상기 활성영역들에 대하여 식각선택비를 갖는 물질로 형성한다. 또한, 상기 제2 층(108)은 상기 제1 층(107)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예컨대, 상기 제1 층(107)은 산화막으로 형성하고, 상기 제2 층(108)은 질화막으로 형성할 수 있다.
상기 마스크막(110')을 패터닝하여 퓨즈 활성영역의 일부를 노출시키는 제1 개구부(115a) 및 트랜지스터 활성영역의 일부를 노출시키는 제2 개구부(115b)를 형성한다. 상기 제1 및 제2 개구부들(115a,115b)은 도 6을 참조하여 설명한 것과 동일한 특징을 갖는다.
도 12를 참조하면, 상기 개구부들(115a,115b)에 노출된 퓨즈 활성영역 및 트랜지스터 활성영역을 선택적으로 이방성 식각하여 퓨즈 상부 리세스 영역(117a) 및 채널 상부 리세스 영역(117b)을 형성한다. 상기 퓨즈 상부 및 채널 상부 리세스 영역들(117a,117b)의 깊이는 도 7의 퓨즈 및 채널 리세스 영역들(120a,120b)의 깊이에 비하여 얕을 수 있다.
도 13을 참조하면, 상기 기판(100) 전면 상에 스페이서막을 화학기상증착법으로 형성한다. 상기 스페이서막을 상기 퓨즈 상부 및 채널 상부 리세스 영역들(117a,117b)의 바닥면들이 노출될때까지 전면 이방성 식각하여 제1 및 제2 스페이서들(109a,109b)을 형성한다. 상기 제1 스페이서(109a)는 상기 퓨즈 상부 리세스 영역(117a)의 내측면을 덮고, 상기 제2 스페이서(109b)는 상기 채널 상부 리세스 영역(117b)의 내측면을 덮는다. 상기 제1 및 제2 스페이서들(109a,109b)은 상기 퓨즈 및 트랜지스터 활성영역들에 대하여 식각선택비를 갖는 절연 물질로 형성한다. 예컨대, 상기 제1 및 제2 스페이서들(109a,109b)은 산화막으로 형성할 수 있다.
도시된 바와 같이, 상기 스페이서막을 형성하기 전에, 상기 패터닝된 제2 층(108)을 제거하여 상기 패터닝된 제1 층(107)을 노출시킬 수 있다.
도 14를 참조하면, 노출된 퓨즈 상부 및 채널 상부 리세스 영역 들(117a,117b)의 바닥면을 등방성 식각하여 퓨즈 하부 리세스 영역(118a) 및 채널 하부 리세스 영역(118b)을 형성한다. 상기 퓨즈 상부 및 퓨즈 하부 리세스 영역들(117a,118a)은 퓨즈 리세스 영역(120a')을 구성하고, 상기 채널 상부 및 채널 하부 리세스 영역들(117b,118b)은 채널 리세스 영역(120b')을 구성한다.
상기 기판(100)으로부터 패터닝된 제1 층(107) 및 스페이서들(109a,109b)을 제거한다. 이에 따라, 상기 퓨즈 리세스 영역(120a')의 내측면 및 바닥면과 퓨즈 활성영역의 상부면이 노출된다. 또한, 상기 채널 리세스 영역(120b')의 내측면 및 바닥면과 트랜지스터 활성영역의 상부면이 노출된다.
도 15를 참조하면, 상기 퓨즈 리세스 영역(120a')을 포함하는 상기 퓨즈 활성영역 상에 퓨즈 절연막(125a)을 형성한다. 상기 채널 리세스 영역(120b')을 포함하는 상기 트랜지스터 활성영역 상에 게이트 절연막(125b)을 형성한다. 상기 퓨즈 및 게이트 절연막들(125a,125b)은 도 8을 참조하여 설명한 것과 동일하게 수행할 수 있다.
이어서, 상기 기판(100) 전면 상에 상기 퓨즈 및 채널 리세스 영역들(120a',120b')을 채우는 도전막(130)을 형성한다. 상기 도전막(130)을 패터닝하는 공정 및 그 후의 공정들은 도 8, 도 9 및 도 10을 참조하여 설명한 것과 동일하게 수행할 수 있다. 이로써, 도 3a에 개시된 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 4 및 도 5에 도시된 반도체 기억 소자의 형성 방법을 도면들을 참조하여 설명한다. 이 방법은 도 6 내지 도 11을 참조하여 설명한 방법과 유사하다.
도 16 및 도 17은 도 4 및 도 5에 도시된 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 4의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 16을 참조하면, 퓨즈 리세스 영역(120a)을 형성하고, 퓨즈 활성영역 상에 퓨즈 절연막(125a)을 형성한다. 상기 퓨즈 절연막(125a)은 산화막, 특히, 열산화막으로 형성하는 것이 바람직하다. 즉, 상기 퓨즈 리세스 영역(120a)을 갖는 기판에 열산화 공정을 수행하여 상기 퓨즈 절연막(125a)을 형성한다. 이때, 상기 퓨즈 리세스 영역(120a)의 상부모서리에 형성된 퓨즈 절연막(125a)은 상기 퓨즈 리세스 영역(120a)의 내측면에 형성된 퓨즈 절연막(125a)에 비하여 얇게 형성된다.
상기 퓨즈 절연막(125a)을 갖는 기판(100) 전면 상에 상기 퓨즈 리세스 영역(120a)을 채우는 도전막(130)을 형성한다. 이어서, 상기 퓨즈 영역(130)의 도전막(130) 상에 제1 마스크 패턴(135a')을 형성한다. 상기 제1 마스크 패턴(135a')은 상기 도전막(130)의 상기 퓨즈 리세스 영역(120a)을 채우는 부분을 모두 덮는 것이 바람직하다. 또한, 상기 제1 마스크 패턴(135a')은 상기 퓨즈 리세스 영역(120a)에 인접한 상기 퓨즈 활성영역의 상부면의 가장자리 상에 형성된 도전막(130)을 덮는다. 이에 더하여, 상기 제1 마스크 패턴(135a')은 상기 퓨즈 리세스 영역(120a)에 인접한 퓨즈 소자분리막(105a) 상의 도전막(130)도 덮을 수 있다.
도 17을 참조하면, 상기 제1 마스크 패턴(135a')을 마스크로 식각하여 상기 도전막(130)을 이방성 식각하여 퓨즈 도전체(130a')를 형성한다. 상기 퓨즈 도전체(130a')은 상기 퓨즈 리세스 영역(120a)의 상부모서리를 덮는다.
이어서, 상기 퓨즈 도전체(130a')를 마스크로 사용하여 상기 퓨즈 활성영역 에 도펀트 이온들을 주입하여 도 5의 퓨즈 도핑 영역(140)을 형성한다. 물론, 상기 퓨즈 도핑 영역(140)내 도펀트들의 활성화를 위한 어닐링 공정도 수행한다. 상기 어닐리 공정에 의하여 상기 퓨즈 도핑 영역(140)내 도펀트들은 확산되어 상기 퓨즈 도핑 영역(140)이 상기 퓨즈 리세스 영역(120a)의 내측면(즉, 퓨즈 절연막(125a))과 접촉할 수 있다.
도 5의 층간 절연막(145)을 형성하는 공정 및 그 이후의 공정들은 도 10을 참조하여 설명한 것과 동일하게 수행될 수 있다.
도 6 내지 도 10을 참조하여 설명한 제1 형성 방법, 도 11 내지 도 15를 참조하여 설명한 제2 형성 방법 및 도 16 및 도 17을 참조하여 설명한 제3 형성 방법은 서로 조합될 수 있다. 이로 인하여, 다양한 형태의 반도체 기억 소자들을 구현할 수 있다.
상술한 바와 같이, 본 발명에 따른 퓨즈는 퓨즈 활성영역에 형성된 퓨즈 리세스 영역내에 배치된 퓨즈 도전체, 상기 퓨즈 도전체 옆의 상기 퓨즈 활성영역에 형성된 퓨즈 도핑 영역, 및 상기 퓨즈 도전체 및 퓨즈 도핑 영역 사이에 개재된 퓨즈 절연막을 포함한다. 상기 퓨즈는 상기 퓨즈 도전체 및 퓨즈 도핑 영역간에 인가된 퓨즈 전압에 의하여 온(on) 상태 또는 오프(off) 상태가 된다. 이에 따라, 본 발명에 따른 반도체 기억 소자는 종래의 퓨즈를 노출시키는 개구부를 요구하지 않는다. 그 결과, 종래 퓨즈를 노출시키는 개구부로 야기되는 외부 오염원에 의한 반도체 기억 소자의 불량을 방지할 수 있다.
또한, 미세한 상기 퓨즈 리세스 영역내에 상기 퓨즈 도전체를 형성함으로써, 매우 미세한 퓨즈를 구현할 수 있다. 이에 따라, 고도로 집적화된 반도체 기억 소자를 구현할 수 있다.

Claims (24)

  1. 퓨즈 영역을 갖는 기판;
    상기 퓨즈 영역에 배치되어 퓨즈 활성영역을 정의하는 퓨즈 소자분리막;
    상기 퓨즈 활성영역에 형성된 퓨즈 리세스 영역(fuse recess region);
    상기 퓨즈 리세스 영역내에 배치된 퓨즈 도전체(fuse conductor);
    상기 퓨즈 리세스 영역의 측면 및 바닥면과, 상기 퓨즈 도전체 사이에 개재된 퓨즈 절연막; 및
    상기 퓨즈 절연막을 개재하여 상기 퓨즈 도전체 옆의 상기 퓨즈 활성영역에 형성된 퓨즈 도핑 영역을 포함하는 반도체 기억 소자.
  2. 제 1 항에 있어서,
    기판 전면을 덮는 층간 절연막; 및
    상기 층간 절연막 상에 서로 이격되어 배치된 제1 배선 및 제2 배선을 더 포함하되,
    상기 제1 배선은 상기 층간 절연막을 관통하는 제1 콘택홀을 경유하여 상기 퓨즈 도핑 영역과 전기적으로 접속하고, 상기 제2 배선은 상기 층간 절연막을 관통하는 제2 콘택홀을 경유하여 상기 퓨즈 도전체에 전기적으로 접속하는 반도체 기억 소자.
  3. 제 2 항에 있어서,
    상기 퓨즈 도전체는 상기 퓨즈 활성영역에 인접한 상기 퓨즈 소자분리막 상으로 연장되고, 상기 제2 콘택홀은 상기 퓨즈 소자분리막 상에 위치한 상기 퓨즈 도전체를 노출시키는 반도체 기억 소자.
  4. 제 1 항에 있어서,
    상기 퓨즈 리세스 영역의 아랫부분은 상기 퓨즈 리세스 영역의 윗부분에 비하여 넓은 폭을 갖는 반도체 기억 소자.
  5. 제 1 항에 있어서,
    상기 퓨즈 도핑 영역과 상기 퓨즈 도전체 사이의 상기 퓨즈 절연막은 제1 상태 및 제2 상태 중에 어느 하나이되,
    상기 제1 상태는 상기 퓨즈 도핑 영역과 상기 퓨즈 도전체를 절연시키는 상태이고, 상기 제2 상태는 상기 퓨즈 도핑 영역과 상기 퓨즈 도전체 사이의 전압에 의하여 파손(breakdown)된 상태이며, 상기 퓨즈 절연막이 상기 제2 상태일때, 상기 퓨즈 도핑 영역 및 퓨즈 도전체는 서로 전기적으로 접속되는 반도체 기억 소자.
  6. 제 1 항에 있어서,
    상기 퓨즈 도전체는 연장되어 인접한 상기 퓨즈 도핑 영역의 상부면 가장자리를 덮고, 상기 퓨즈 절연막은 연장되어 상기 퓨즈 도전체와 상기 퓨즈 도핑 영역 의 상부면 가장자리 사이에 개재된 반도체 기억 소자.
  7. 제 6 항에 있어서,
    상기 퓨즈 도전체의 연장된 부분 아래에 위치한 상기 퓨즈 리세스 영역의 상부 모서리에 형성된 퓨즈 절연막은 상기 퓨즈 리세스 영역의 측면에 형성된 퓨즈 절연막에 비하여 얇은 반도체 기억 소자.
  8. 제 1 항에 있어서,
    상기 퓨즈 도핑 영역은 n형 도펀트들 또는 p형 도펀트들로 도핑된 반도체 기억 소자.
  9. 제 1 항 내지 제 8 항 중에 어느 한 항에 있어서,
    상기 기판은 트랜지스터 영역을 더 포함하되,
    상기 트랜지스터 영역에 배치되어 트랜지스터 활성영역을 정의하는 트랜지스터 소자분리막;
    상기 트랜지스터 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극과 트랜지스터 활성영역 사이에 개재된 게이트 절연막; 및
    상기 게이트 전극 양측의 상기 트랜지스터 활성영역에 형성된 소오스/드레인 영역을 더 포함하는 반도체 기억 소자.
  10. 제 9 항에 있어서,
    상기 게이트 전극 아래의 상기 트랜지스터 활성영역에 채널 리세스 영역이 배치되되, 상기 게이트 전극은 상기 게이트 절연막을 개재하여 상기 채널 리세스 영역을 채우는 반도체 기억 소자.
  11. 제 10 항에 있어서,
    상기 채널 리세스 영역의 아랫부분은 상기 채널 리세스 영역의 윗부분에 비하여 넓은 반도체 기억 소자.
  12. 제 9 항에 있어서,
    상기 퓨즈 절연막의 두께는 상기 게이트 절연막의 두께와 동일하거나 얇은 반도체 기억 소자.
  13. 제 9 항에 있어서,
    상기 퓨즈 도전체는 상기 게이트 전극과 동일한 물질을 포함하는 반도체 기억 소자.
  14. 기판의 퓨즈 영역에 퓨즈 소자분리막을 형성하여 퓨즈 활성영역을 정의하는 단계;
    상기 퓨즈 활성영역에 퓨즈 리세스 영역을 형성하는 단계;
    상기 퓨즈 리세스 영역을 갖는 퓨즈 활성영역 상에 퓨즈 절연막을 형성하는 단계;
    상기 퓨즈 리세스 영역내에 퓨즈 도전체를 형성하는 단계; 및
    상기 퓨즈 도전체 옆의 상기 퓨즈 활성영역에 퓨즈 도핑 영역을 형성하는 단계를 포함하는 반도체 기억 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 기판 전면 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 상기 퓨즈 도핑 영역을 노출시키는 제1 콘택홀 및 상기 퓨즈 도전체를 노출시키는 제2 콘택홀을 형성하는 단계; 및
    상기 층간 절연막 상에 서로 이격된 제1 배선 및 제2 배선을 형성하는 단계를 더 포함하되, 상기 제1 배선은 상기 제1 콘택홀을 경유하여 상기 퓨즈 도핑 영역에 전기적으로 접속하고, 상기 제2 배선은 상기 제2 콘택홀을 경유하여 상기 퓨즈 도전체에 전기적으로 접속하는 반도체 기억 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 퓨즈 도전체는 상기 퓨즈 활성영역에 인접한 상기 퓨즈 소자분리막 상에 연장되도록 형성하되, 상기 제2 콘택홀은 상기 퓨즈 소자분리막 상에 위치한 상기 퓨즈 도전체를 노출시키도록 형성되는 반도체 기억 소자의 형성 방법.
  17. 제 14 항에 있어서,
    상기 퓨즈 리세스 영역을 형성하는 단계는,
    상기 퓨즈 활성영역을 갖는 기판 상에 마스크막을 형성하는 단계;
    상기 마스크막을 패터닝하여 상기 퓨즈 활성영역의 일부를 노출시키는 개구부를 형성하는 단계;
    상기 노출된 퓨즈 활성영역을 이방성 식각하여 상기 퓨즈 리세스 영역을 형성하는 단계; 및
    상기 패터닝된 마스크막을 제거하는 단계를 포함하는 반도체 소자의 형성 방법.
  18. 제 14 항에 있어서,
    상기 퓨즈 리세스 영역을 형성하는 단계는,
    상기 퓨즈 활성영역을 갖는 기판 상에 차례로 적층된 제1 층 및 제2 층을 포함하는 마스크막을 형성하는 단계;
    상기 마스크막을 패터닝하여 상기 퓨즈 활성영역의 일부를 노출시키는 개구부를 형성하는 단계;
    상기 노출된 퓨즈 활성영역을 이방성 식각하여 퓨즈 상부 리세스 영역을 형성하는 단계;
    상기 퓨즈 상부 리세스 영역의 측벽에 스페이서를 형성하는 단계;
    상기 퓨즈 상부 리세스 영역의 바닥면을 등방성 식각하여 퓨즈 하부 리세스 영역을 형성하는 단계; 및
    상기 마스크막의 적어도 일부 및 스페이서를 제거하는 단계를 포함하되, 상기 퓨즈 하부 및 상부 리세스 영역들은 상기 퓨즈 리세스 영역을 구성하는 반도체 기억 소자의 형성 방법.
  19. 제 14 항에 있어서,
    상기 퓨즈 도전체는 연장되어 인접한 상기 퓨즈 도핑 영역의 상부면 가장자리를 덮도록 형성되고,
    상기 퓨즈 절연막은 연장되어 상기 상기 퓨즈 도전체와 상기 퓨즈 도핑 영역의 상부면 가장자리 사이에 개재되는 반도체 기억 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 퓨즈 도전체의 연장된 부분 아래에 위치한 상기 퓨즈 리세스 영역의 상부 모서리에 형성된 퓨즈 절연막은 상기 퓨즈 리세스 영역의 측면에 형성된 퓨즈 절연막에 비하여 얇게 형성되는 반도체 기억 소자의 형성 방법.
  21. 제 14 항 내지 제 20 항 중에 어느 한 항에 있어서,
    상기 기판은 트랜지스터 영역을 더 포함하되,
    상기 트랜지스터 영역에 트랜지스터 소자분리막을 형성하여 트랜지스터 활성영역을 정의하는 단계;
    상기 트랜지스터 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 트랜지스터 활성영역을 가로지르는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 트랜지스터 활성영역에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 기억 소자의 형성 방법.
  22. 제 21 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 트랜지스터 활성영역에 채널 리세스 영역을 형성하는 단계를 더 포함하되, 상기 게이트 전극은 상기 게이트 절연막을 개재하여 상기 채널 리세스 영역을 채우는 반도체 기억 소자의 형성 방법.
  23. 제 22 항에 있어서,
    상기 채널 리세스 영역은 상기 퓨즈 리세스 영역과 동시에 형성되는 반도체 소자의 형성 방법.
  24. 제 21 항에 있어서,
    상기 퓨즈 절연막은 상기 게이트 절연막의 두께와 동일하거나 얇게 형성되는 반도체 기억 소자의 형성 방법.
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