JP2003518876A - データ受信機における消去ベース瞬時ループ制御 - Google Patents

Abstract

(57)【要約】 データ入力信号からデータ信号を再生する受信機は、データ検出器と、前記データ検出器に結合した、該受信機における自動ゲイン制御、等化器適合及び／又はタイミング回復ループのような１つ以上のループを制御する制御信号発生器とを具える。前記受信機は、再生すべきデータ入力信号が消去ゾーンに入った場合、瞬時消去情報信号を発生する消去手段も具え、前記消去手段を、前記瞬時消去情報のループ制御への本質的に瞬時の使用のために前記制御信号発生器に結合した。好適には、前記個々の制御信号を、消去の期間中、時間において一定に保持する。

Description

【発明の詳細な説明】

【０００１】 本発明は、データ入力信号からデータ信号を再生する受信機であって、データ
検出器と、前記データ検出器に結合した、該受信機における自動ゲイン制御、等
化器適合及び／又はタイミング回復ループのような１つ以上のループを制御する
制御信号発生器とを具える受信機に関する。

【０００２】 本発明は、前記受信機において用いるデータ検出器にも関する。

【０００３】 このような受信機は、ＣＷ妨害を打ち消す判定帰還等化器を開示する米国特許
明細書第５３９８２５９号から既知である。特に、前記等化器をＱＰＳＫ（４値
位相偏位変調）システムに組み込み、入力信号を復調し、変換し、妨害キャンセ
ラに供給する。前記キャンセラは、フィードフォワード及びフィードバック等化
器フィルタを含み、これらの個々のフィルタ出力を減算し、しきい値判定回路に
供給する。前記判定回路は、論理１又は０のために判定を行い、前記判定回路と
交差して、前記フィードフォワード及びフィードバック等化器フィルタの制御に
関する誤差信号を発生する誤差検出器を設ける。前記フォワードフィルタの２つ
のタップ信号間の相関を検出し、しきい値と比較する。前記検出された相関が前
記しきい値より低くなった瞬時において、すべてのタップゲイン制御回路を凍結
し、すなわち、これらに、この瞬時において達したこれらの振幅値を保持させる
。相関の決定は、必然的にいくらかの時間を必要とする。この時間中、判定誤差
が、前記制御ループにおいて悪影響を与える恐れがある。この影響は厳しいかも
しれず、低い信号対雑音比の状況におけるようなビット誤差がありそうな場合の
状況における前記制御ループの誤収束をも含むかもしれない。

【０００４】 本発明の目的は、この悪影響を防ぐことである。さらに特に、本発明の目的は
、不完全な判定が前記検出器によって行われたまさにその瞬間において、不必要
な遅延無しで即時の測定を行うことができる受信機を提供することである。

【０００５】 それに対して、本発明による受信機は、該受信機が、再生すべきデータ入力信
号が消去ゾーンに入った場合、瞬時消去情報信号を発生する消去手段を具え、前
記消去手段を、前記瞬時消去情報のループ制御への本質的に瞬時の使用のために
前記制御信号発生器に結合したことを特徴とする。同様に、本発明によるデータ
検出器は、再生すべきデータ入力信号が消去ゾーンに入った場合、瞬時消去情報
信号を発生する消去手段を具え、前記消去手段を、前記瞬時消去情報のループ制
御への本質的に瞬時の使用のために前記制御信号発生器に結合したことを特徴と
する。

【０００６】 本発明による受信機の利点は、個々の入力判定が消去ゾーン内にあることを示
す消去情報が、前記判定を行うことにおいて含まれる不確実さの程度についての
瞬時情報を与えることである。この情報を、容易に得ることができ、この情報は
、前記検出器によって、追加のハードウェアなしで、これらに必要な検出器出力
信号なしで、しばしば自由に与えられる。実際には、消去情報は、前記ビット検
出器の中心において抽出され、したがって、本質的に信頼でき、結果として、前
記種々の制御ループの、他の信号に基づく技術と比較してより堅固な制御に使用
される確実なビット判定を生じる。

【０００７】 前記瞬時に利用可能な消去情報によって、誤った判定によって生じる前記制御
ループのこれらの所望の設定からの望ましくないドリフトを防ぐことができる。
実際上、高い程度の不確実さが前記検出器によって行われたビット判定に関係す
る場合、最終的な判定を、より確実な他のビット判定を与える高い程度の確実性
に達することができるまで、延期することができる。したがって、最終的な判定
は、より確実であり、制御情報をこの最終判断から得る場合、前記制御情報も同
様により確実である。有利には、上述した消去情報を、４値、８値、１６値ＱＡ
Ｍ、１６値ＣＣＩＴＴ Ｖ．２９、２５６値ＱＡＭ、ＱＰＳＫ、ＭＳＫオフセッ
トＱＰＳＫ等のような振幅及び/又は多値変調技術の双方における、バイナリ判
定、ターナリ判定、一般的に多レベル判定を行うことに使用することができる。

【０００８】 本発明による受信機の一実施形態は、前記制御信号発生器を、消去周期中、１
つ以上の前記ループを時間において大部分一定に保持された個々の制御信号によ
って制御するように配置したことを特徴とする。このようにこれらのループを凍
結することによって、これらは、前記検出器によって行われた誤った判定の影響
を受けない。

【０００９】 本発明による装置の他の実施形態は、消去周期中、通常は１対の消去検出しき
い値によって規定される消去ゾーンを、１つの共通しきい値に戻すことを特徴と
する。消去周期中に公平な判定に戻ることによって、より確実な判定を前記検出
器から得ることができる。前記消去周期中後には、消去ゾーンを有する元の消去
検出を復帰させることができる。バイナリ信号に関して、前記１つの共通しきい
値をゼロにすることができる。

【００１０】 本発明による装置のさらに他の実施形態は、前記瞬時消去情報信号を、消去周
期又はそれより少し長い期間中にのみ、用いられるループ制御技術に依存してセ
ットされる消去フラグとしたことを特徴とする。この実施形態は、前記判定帰還
等化器のような判定実行回路におけるオーバヘッドを本質的に必要としない。

【００１１】 本発明による装置の依然として他の実施形態は、前記判定回路が、中央しきい
値に関して非対称であるしきい値を有する２つのスライサを具える二重判定帰還
等化器を具えることを特徴とする。

【００１２】 本発明による受信機の依然として他の実施形態は、該受信機が、任意に遅延し
てもよい個々のスライサ出力ビット判定ａ［１，ｋ］及びａ［２，ｋ］と乗算す
る誤差信号ｅ［１，ｋ］及びｅ［２，ｋ］を供給する個々のスライサと交差して
並列配置において接続された２つの誤差検出器を具えることを特徴とする。有利
には、いくつかの実施形態がここで実行可能である。実際には、ａ［１，ｋ］及
び／又はａ［２，ｋ］を遅延させ、これによって、遅延されたビット判定を前記
スライサ出力のいずれか一方から行うことができる。遅延された瞬時ｌ＝ｋ−ｉ
において、消去が生じる場合、ａ［ｋ−ｉ］画ゼロになり、１つ以上の前記制御
ループを内積ｅ［ｋ］＊ａ［ｋ−ｉ］で駆動することは、前記消去周期中の前記
制御ループに影響を与えない。

【００１３】 本発明の受信機のある他の実施形態は、前記誤差信号を、 ｅ［ｋ］＝．５｛ｅ［ｌ，ｋ］＋ｅ［２，ｋ］｝ に従って結合していることを特徴とする。この結合された誤差信号において、構
成する判定誤差はそれほど顕著ではなくなり、これらの誤差は、前記制御ループ
の制御において、より小さい最悪の場合の影響を有するようになる。

【００１４】 本発明による検出器の依然として他の実施形態は、前記消去手段が、 ２つの縦列微分回路であって、個々の入力部及び出力部を有し、これらによっ
て、前記微分回路の各々の２つの対応する入力部をデータ入力端子に結合し、他
方の入力部を上側及び下側消去しきい値端子に各々結合する前記２つの縦列微分
回路と、 前記出力部に結合された加算回路であって、該加算回路の出力部においてター
ナリ消去情報信号が利用可能である前記加算回路とを具えることを特徴とする。
この依然として他の検出器実施形態の利点は、前記ビット判定実行プロセスの早
い瞬時において、前記データ入力レベルに関する確率データが、前記制御ループ
の制御及び制御計画におけるようなより後の使用に関して利用可能であることで
ある。

【００１５】 ここで、本発明による受信機及び検出器を、これらの追加の利点と共に、同様
の構成要素を同じ参照符によって示してある添付図面を参照しながらさらに説明
する。

【００１６】 図１は、入力信号ｒ（ｔ）からデータ出力信号ａ［ｋ］を得ることができるデ
ータ受信機１の図を示す。示すように受信機１は、可変ゲイン増幅器（ＶＧＡ）
２と、適応等化器３と、標本化器４と、前記データ出力信号ａ［ｋ］を供給する
データ検出器５とを具える。受信機１は、制御信号発生器６と、これらに結合さ
れた３つの制御ループも具える。第１ループは、ＶＧＡ２のゲインを制御する第
１積分器７を含む。第２制御ループにおける第２積分器バンク８は、等化器３を
直流制御してもよく、その電気的特性を、前記入力信号ｒ（ｔ）が受信機１に来
るのに通るチャネルの特性に従って調節してもよい。ループフィルタ９と、標本
化器４を制御する電圧制御発信器（ＶＣＯ）１０とを含む第３ループは、標本化
動作を入力データストリームと同期して制御する。記号検出器５は、ビット判定
ａ［ｋ］と、実際の検出器入力と送信された元の理想的な検出器入力ｈａｄ ａ
［ｋ］との間の瞬時の差に応じた測定を含む誤差信号ｅ［ｋ］とを供給する。こ
れら２つの信号ａ［ｋ］及びｅ［ｋ］を、制御信号発生器６において使用し、こ
れらから、ＶＧＡ２におけるゲイン制御と、等化器３における等化器適応と、タ
イミング再生とを、ＶＣＯ１０を制御することによって行わせる制御情報を得る
。前記制御信号発生器を使用し、ビット判定指向である、多くの一般的な適応及
びタイミング再生技術が存在する。これらの例は、ゼロフォーシング及び最小平
均平方誤差手法である。可能な手法のいくつかは、ａ［ｋ］及びｅ［ｋ］に加え
て、これらのうちの一方なしで得られる追加の入力を含む。しかしながら、すべ
ての場合において、前記入力信号における低い信号対雑音比から生じるような誤
った判定ａ［ｋ］は、結果として誤った制御情報を生じ、これは、用いられる制
御技術と制御ループパラメータとに応じて、数１０の記号間隔をさらに越えて延
びるかもしれない。

【００１７】 加えて、データ検出器５は、消去信号Ｆを発生し、この信号は、検出器５内で
抽出された消去情報に基づく。消去は、不確実なビット判定を示し、代表的に、
判定変数が２つ以上の判定しきい値によって規定される予め決められた不確実ゾ
ーンに入った場合に生じる。消去検出がすでに記号検出技術に使用されているデ
ータ検出器において、前記消去情報は自由に利用可能であり、消去信号フラグＦ
をそこから容易に得ることができる。例えば、消去の期間中、又は、前記消去の
影響が１つ以上の制御ループの制御における悪影響を示す間、個々の制御信号を
、時間において一定に保持することができ、有効な限り凍結することができる。
前記制御情報の瞬時利用可能性のため、悪影響に対する即時の働きを行うことが
できる。消去期間中、前記消去ゾーンをゼロに縮めることができ、結果として、
このような期間中、より正確な判定をデータ検出器５から得ることができる。

【００１８】 図２は、いわゆる二重判定帰還等化器（ＤＤＦＥ）として実現されたデータ検
出器の可能な実施形態を示す。標本化器４からのデータ信号ｚ［ｋ］を入力する
前記データ検出器を、２つの仮想的に同様な部分に分割する。各検出器部分は、
加算回路１１と、スライサ１２と、例えばＤ段を有するシフトレジスタ１３と、
制御入力部１５を有する制御可能スイッチ１４と、誤差統計回路１６と、制御入
力部１５に結合された履歴加算回路１７とを含む。スライサ１２−１及び１２−
２の出力判定を、帰還回路１８−１及び１８−２を経て、各々、個々の加算回路
１１−１及び１１−２の反転入力部に帰還させる。必要な制御ロジックを、図２
において明示しない。２つのスライサ１２−１及び１２−２は、これらのしきい
値が非対称オフセット±αだけ互いに異なるため、消去ゾーンを規定し、ここで
αは、例えば、０．２と０．３の間にある。上側及び下側ＤＥＦは、互いに独立
して動作し、これらの判定ａ［１，ｋ］及びａ［２，ｋ］は、低入力雑音の場合
において正確で理想的である。しかしながら、前記スライサ入力信号が時々前記
消去ゾーン［−α，α］に入ると、個々の判定は不確実になり、さらに異なる。
双方の判定をＤ段を有するシフトレジスタ１３−１及び１３−２に用いるため、
前記検出器は、それ自身、出力ａ［１，ｋ−Ｄ］又はａ［２，ｋ−Ｄ］のいずれ
に決めるかを見積もるのに、合計Ｄ記号期間を許可することができる。正確な判
定を下す前記上側及び下側検出器部分は、前記消去期間中、小さい誤差標本ｅ［
１，ｋ］及びｅ［２，ｋ］を発生しそうであり、他方の検出器部分の誤差標本は
、前記誤った判定が記号間干渉（ＩＳＩ）を引きずる不完全な打ち消しを引き起
こすため、比較的大きくなりそうである。履歴加算回路１７は、前記消去期間を
横切る双方の誤差のエネルギーの比較を行い、これを使用して、上側又は下側Ｄ
ＥＦ部分間で選択する。制御可能スイッチ１７を適宜に設定し、双方のＤＥＦを
、選択されたＤＥＦのレジスタ内容を他のＤＥＦに転送することによって再編成
する。検出しきい値は、これらのデフォルト値±αを再び取り、消去検出が再開
する。

【００１９】 フラグＦを図２のＤＤＦＥ内への信号から得るには、いくつかの手法が考えら
れる。Ｆは、ＤＤＦＥが消去期間内にあるか否かを決定する論理信号に基づくこ
とができ、Ｆを消去期間（又はわずかにより長い期間）を通じて活性化し、その
他では不活性化するようにすることができる。消去期間の持続時間が、誤差が制
御情報に悪影響を与える持続時間に匹敵する場合、この手法は、ＤＤＦＥ内のオ
ーバヘッドを本質的に必要としない。Ｆは、形式ｅ［ｋ］＊ａ［ｋ−ｉ］の内積
に基づくことができ、ここで、ａ［ｋ−ｉ］を、前記上側又は下側検出器部分の
いずれかから得ることができる遅延されたビット判定とする。代わりに、複合ビ
ット判定を、 ａ［ｋ−ｉ］＝．５＊｛ａ［１，ｋ−ｉ］＋ａ［２，ｋ−ｉ］｝ によって形成することができる。消去期間外では、双方のＤＤＦＥ判定は一致し
、ａ［ｋ］＝ａ［１，ｋ−ｉ］＝ａ［２，ｋ−ｉ］になる。消去期間内において
、双方のＤＤＥＦの判定は異なるかも知れないが、ａ［ｋ−ｉ］＝０であり、こ
の不確実な判定は、関連するループの制御に悪影響を与えない。同様の趣旨で、
ｅ［ｋ］を上側又は下側ＤＥＦのいずれかから取るよりも、Ｆを複合誤差信号 ｅ［ｋ］＝．５｛ｅ［１，ｋ−ｉ］＋ｅ［２，ｋ−ｉ］｝ から得ることができる。このときの判定誤差は、この複合誤差信号において、そ
の要素より目立たず、前記制御ループの制御において、より小さい最悪の場合の
影響を有するようになる。

【００２０】 これらの手法は、バイナリにも多レベルデータ信号にも適用可能であり、相互
に排他的ではない。特に、手法２及び３を有利に結合することができ、雑音およ
び他の妨害にもかかわらず、前記制御ループの堅牢性をさらに改善することがで
きる。

【００２１】 図３は、図２のデータ検出器において実現するスライサ１１における消去手段
の明示的な実施形態を示す。このような消去検出器は、個々の入力部−及び＋と
、前記検出器の加算装置２０の＋入力部に結合された個々の出力部とを有する２
つの縦列微分回路１９−１及び１９−２を具える。回路１９の個々の−入力部を
、消去しきい値＋ａ及び−ａに結合する。回路１９の双方の＋入力部を、入力信
号ｙに結合する。加算装置２０の出力部Ｙは、ターナリ消去情報信号を供給する
。図４は、出力信号Ｙが、入力信号ｙの種々の連続的な値の場合に取ることがで
きるターナリ値−１、０、＋１を示す。曲線Ｑは、ｙの関数としての誤差ｅを与
える。

【００２２】 上述した３つの制御ループに加えて、誤差信号ｅ［ｋ］を、入力信号中の直流
オフセットおよび低周波妨害を抑制する第４の形式の制御ループにおいても有効
に使用することができる。このようなループは、広いバンド幅を有するか、そう
でなければ高い制御速度を有すると言え、したがって、判定誤差にきわめて敏感
である。このような抑制ループは、標本化器４と検出器５との間に相互結合され
た加算回路（図示せず）を含む。誤差信号ｅ［ｋ］を入力するループ積分器（図
示せず）は、この誤差信号が信号ｚ［ｋ］から引かれ、したがって、検出器５に
きれいな信号ｚ［ｋ］を供給すれば、正確な信号を発生する。

【００２３】 上記を、本質的に好適な実施形態と最良の可能なモードとの参照と共に説明し
たが、添付した請求項の範囲内に入る種々の変形例、特徴及び特徴の組み合わせ
は、ここで当業者の手の届くところにあるため、これらの実施形態を、関係する
装置の限定的な例として解釈すべきでは決してないことは理解されるであろう。
例えば、バイナリ信号に適用できる消去ゾーンは、ターナリ信号を関係する送信
機−受信機システムにおいて用いた場合、二重ゾーンになる。８値技術において
、７つの消去ゾーンがあり、多値技術において、いくつかのゾーンがあり、これ
らの特定の形態はますます複雑になるが、１つの消去ゾーンのみに関して上述し
た原理は本質的に同じままである。

【図面の簡単な説明】

【図１】 本発明によるデータ受信機の概要図を示す。

【図２】 図１の受信機において用いるデータ検出器の一実施形態を示す。

【図３】 図３によるデータ検出器において実現するスライサの簡単な実施形態
を示す。

【図４】 図３のスライサの誤差変数入力特性を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハネス ウェー エム ベルフマンス オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ホ ウェー ウォン−ラム オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 5K004 AA01 BA02 BB01 BB02 5K046 AA05 BA05 EE10 EE61 5K061 AA11 AA13 BB06 CC52

Claims (9)

【特許請求の範囲】
1. 【請求項１】 データ検出器と、前記データ検出器に結合した、該受信機におけ
   る自動ゲイン制御、等化器適合及び／又はタイミング回復ループのような１つ以
   上のループを制御する制御信号発生器とを具える、データ入力信号からデータ信
   号を再生する受信機において、再生すべきデータ入力信号が消去ゾーンに入った
   場合、瞬時消去情報信号を発生する消去手段を具え、前記消去手段を、前記瞬時
   消去情報のループ制御への本質的に瞬時の使用のために前記制御信号発生器に結
   合したことを特徴とする受信機。
2. 【請求項２】 請求項１に記載の受信機において、前記制御信号発生器を、消去
   周期中、１つ以上の前記ループを時間において大部分一定に保持された個々の制
   御信号によって制御するように配置したことを特徴とする受信機。
3. 【請求項３】 請求項１又は２に記載の受信機において、消去周期中、通常は１
   対の消去検出しきい値によって規定される消去ゾーンを、１つの共通しきい値に
   戻すことを特徴とする受信機。
4. 【請求項４】 請求項１ないし３のいずれか１項に記載の受信機において、前記
   瞬時消去情報信号を、消去周期又はそれより少し長い期間中にのみ、用いられる
   ループ制御技術に依存してセットされる消去フラグとしたことを特徴とする受信
   機。
5. 【請求項５】 請求項１ないし４のいずれか１項に記載の受信機において、前記
   判定回路が、中央しきい値に関して非対称であるしきい値を有する２つのスライ
   サを具える二重判定帰還等化器を具えることを特徴とする受信機。
6. 【請求項６】 請求項５に記載の受信機において、該受信機が、任意に遅延して
   もよい個々のスライサ出力ビット判定ａ［１，ｋ］及びａ［２，ｋ］と乗算する
   誤差信号ｅ［１，ｋ］及びｅ［２，ｋ］を供給する個々のスライサと交差して並
   列配置において接続された２つの誤差検出器を具えることを特徴とする受信機。
7. 【請求項７】 請求項６に記載の受信機において、前記誤差信号を、 ｅ［ｋ］＝．５｛ｅ［ｌ，ｋ］＋ｅ［２，ｋ］｝ に従って結合していることを特徴とする受信機。
8. 【請求項８】 データ検出器と、前記データ検出器に結合した、該受信機におけ
   る自動ゲイン制御、等化器適合及び／又はタイミング回復ループのような１つ以
   上のループを制御する制御信号発生器とを具える、データ入力信号からデータ信
   号を再生する請求項１ないし７のいずれか１項に記載の受信機において用いるデ
   ータ検出器において、再生すべきデータ入力信号が消去ゾーンに入った場合、瞬
   時消去情報信号を発生する消去手段を具え、前記消去手段を、前記瞬時消去情報
   のループ制御への本質的に瞬時の使用のために前記制御信号発生器に結合したこ
   とを特徴とするデータ検出器。
9. 【請求項９】 請求項８に記載のデータ検出器において、前記消去手段が、 ２つの縦列微分回路であって、個々の入力部及び出力部を有し、これらによっ
   て、前記微分回路の各々の２つの対応する入力部をデータ入力端子に結合し、他
   方の入力部を上側及び下側消去しきい値端子に各々結合する前記２つの縦列微分
   回路と、 前記出力部に結合された加算回路であって、該加算回路の出力部においてター
   ナリ消去情報信号が利用可能である前記加算回路とを具えることを特徴とする。