KR100772850B1 - 데이터 수신기에서의 소거 기반 순시 루프 제어 - Google Patents

Abstract

데이터 입력 신호로부터 데이터 신호를 복원하기 위한 수신기는, 데이터 검출기와, 자동 이득 제어, 등화기 적응 및/또는 타이밍 회복 루프 등과 같은, 상기 데이터 검출기내의 하나 이상의 루프들을 제어하기 위해 상기 데이터 검출기에 결합된 제어 신호 발생기를 포함한다. 이 수신기는 또한 복원될 데이터 입력 신호가 소거 구역내에 이르는 경우에 순시 소거 정보 신호를 발생하기 위한 소거 수단을 포함하고, 이 소거 수단은 정확한 루프 제어를 위한 상기 순시 소거 정보를 본질적으로 순시 이용을 위해 상기 제어 신호 발생기에 결합된다. 바람직하게는 각각의 제어 신호들은 시간적으로 일정하게 유지된다.

데이터 검출기, 제어 신호 발생기, 소거 구역

Description

데이터 수신기에서의 소거 기반 순시 루프 제어{Erasure based instantaneous loop control in a data receiver}

본 발명은 데이터 입력 신호로부터 데이터 신호를 복원하는 수신기에 관한 것이며, 상기 수신기는 데이터 검출기, 및 데이터 검출기에 결합되어, 자동 이득 제어, 등화기 적응 및/또는 타이밍 회복 루프 등과 같은, 수신기 내의 하나 이상의 루프들을 제어하는 제어 신호 발생기를 포함한다.

또한, 본 발명은 수신기에 적용하기 위한 데이터 검출기에 관한 것이다.

이와 같은 수신기는 CW 간섭을 제거(canceling)하는 결정 피드백 등화기(decision feedback equalizer)를 개시하는 US-A-5,398,259에 공지되었다. 특히, 이러한 등화기는 QPSK(4 위상 편이 변조(Quadrature Phase Shift Keyed)) 시스템의 수신기에 내장되고, 여기서, 입력 신호는 복조되고 변환된 후 간섭 제거기(inference canceller)에 공급된다. 상기 제거기는 피드포워드(feedforward) 및 피드백 등화기 필터(feedback equalizer filter)를 포함하고, 그 각각의 필터 출력들은 감산되고 문턱값 결정 회로에 공급된다. 결정 회로는 논리 1 또는 0에 편승하여 결정을 수행하고, 결정 회로를 가로질러 피드포워드 및 피드백 등화기 필터들을 제어하는 에러 신호를 발생하기 위한 에러 검출기가 제공된다. 피드포워드 필터의 2 개의 탭(tap) 신호들 사이의 상관성(correlation)이 검출되고, 문턱값과 비교된다. 검출된 상관성이 문턱값보다 낮게 되는 순간, 모든 탭 이득(tap gain) 제어 회로들은 프리즈되는데(frozen), 즉, 이 회로들은 그 순간에 도달된 그들의 진폭 값들을 유지하게 된다. 상관성의 결정은 반드시 시간이 걸리며, 이러한 시간 동안 결정 에러들은 제어 루프들 상에 부정적인 영향(impact)을 가질 수 있다. 이러한 영향은 심각할 수 있으며, 심지어 낮은 신호 대 잡음비의 조건들에서와 같이, 비트 에러들이 있을 가능성이 있는 상황들에서 제어 루프들의 불수렴성(misconvergence)을 포함할 수도 있다.

본 발명의 목적은 이러한 부정적인 영향을 방지하는 것이다. 특히, 본 발명의 목적은 불완전한 결정(faulty decision)이 검출기에 의해 내려지는 바로 그 순간에 불필요한 지연없이 순시적인 측정들을 할 수 있는 수신기를 제공하는 것이다.

또한, 본 발명에 따른 수신기는 복원될 데이터 입력 신호가 소거 구역(erasure zone)내에 있는 경우에 순시 소거 정보 신호를 발생하기 위한 소거 수단을 포함하고, 상기 소거 수단은 루프 제어를 위한 상기 순시 소거 정보의 본질적인 순시 이용을 위해 상기 제어 신호 발생기에 결합된다.

유사하게, 본 발명에 따른 데이터 검출기는, 복원될 데이터 입력 신호가 소거 구역내에 있는 경우에 순시 소거 정보 신호를 생성하기 위한 소거 수단을 포함하고, 상기 소거 수단은 루프 제어를 위한 상기 순시 소거 정보의 본질적인 순시 이용을 위해 상기 제어 신호 발생기에 결합된다.

본 발명에 따른 수신기의 이점은, 관련하는 입력 결정 변수가 소거 구역내에 있다는 것을 나타내는 소거 정보가, 상기 결정을 하는데 수반되는 불확실성 정도에 관한 순시 정보(instantaneous information)를 제공한다는 것이다. 이러한 정보는, 부가적인 하드웨어 없이 그리고 그에 필요한 검출기 출력 신호 없이, 용이하게 얻어질 수 있으며, 종종 검출기에 의해 부담없이 제공될 수 있다. 실제로, 소거 정보는 비트 검출기(bit-detector) 내에서 추출되고, 따라서 본질적으로 신뢰할 수 있으며, 그것은 다른 유형들의 신호들에 기초하는 기술들에 비하여 각종 제어 루프들의 보다 확고한(robust) 제어에 이용되는 신뢰할 수 있는 비트 결정들(bit decisions)을 가져다 준다.

순시적으로 이용 가능한 소거 정보에 의해, 불완전한 결정에 의해 야기되는, 원하는 설정들로부터의 제어 루프들의 바람직하지 않은 드리프트(drifting)가 방지될 수 있다. 실제로, 높은 불확실성 정도가 검출기에 의해 행해진 비트 결정과 관련되는 경우, 보다 실뢰가능한 다른 비트 결정을 제공하는 보다 높은 확실성 정도가 도달될 수 있기까지 최종 결정이 연기될 수 있다. 그러므로, 최종 결정은 더 신뢰할 수 있으며, 제어 정보가 이러한 최종 결정으로부터 얻어지는 경우에, 제어 정보도 역시 더욱 신뢰가능하다. 유리하게도, 전술한 소거 정보는 2진 결정들(binary decisions), 3진 결정들(ternary decisions), 양 진폭 및/또는 다상 변조 기술들(4-상(phase), 8-상, 16 포인트 QAM, 16 포인트 CCITT V.29, 256 포인트 QAM, QPSK, MSK 오프셋 QPSK 등) 에서의 일반적인 멀티레벨 결정들을 하는데 이용될 수 있다.

본 발명에 따른 수신기의 실시예는, 상기 제어 신호 발생기가 소거 기간들 동안 하나 이상의 루프들이 각각의 제어 신호들에 의해 제어되고, 상기 각각의 제어 신호들이 대부분 시간적으로 일정하게 유지되도록 구성된다. 이렇게 이들 루프들을 프리징(freezing)함으로써, 루프들은 검출기에 의해 취해진 에러 결정들(erroneous decisions)에 의해 손상되지 않는다.

본 발명에 따른 장치의 다른 실시예는, 소거 기간들 동안 한 쌍의 소거 검출 문턱값들에 의해 일반적으로 규정되는 소거 구역이 단일의 공통 문턱값(common threshold)으로 되돌려지는 것을 특징으로 한다. 소거 기간들 동안 편향되지 않은 결정들(unbiased decisions)로 복귀함으로써, 더욱 신뢰할 수 있는 결정이 검출기로부터 얻어질 수 있다. 소거 기간후에는, 소거 구역을 갖는 원래의 소거 검출이 복원될 수 있다. 이진 신호들에 대해서, 단일의 공통 문턱값은 0일 수 있다.

본 발명에 따른 장치의 다른 실시예는, 상기 순시 소거 정보 신호가 단지 소거 기간들 동안에, 또는 채용된 루프 제어 기술에 따라 좀더 긴 기간 동안 설정되는 소거 플래그인 것을 특징으로 한다. 이 실시예는 결정 피드백 등화기와 같은, 결정 실행 회로에서의 오버헤드(overhead)를 본질적으로 요구하지 않는다.

본 발명에 따른 장치의 또 다른 실시예는, 결정 회로가 중간 문턱값에 비하여 비대칭인 문턱값들을 갖는 2개의 슬라이서(slicer)들을 포함하는 이중 결정 피드백 등화기를 포함하는 것을 특징으로 한다.

본 발명에 따른 수신기의 또 다른 실시예는, 상기 수신기가 각각의 슬라이스 출력 비트 결정들 a[1,k]와 a[2,k]로 곱하기 위한 에러 신호들 e[1,k]와 e[2,k]을 제공하기 위해 상기 각각의 슬라이서들을 가로질러 병렬 구성으로 접속된 2개의 에러 검출기들을 포함하고, 상기 비트 결정들은 선택적으로 지연될 수 있는 것을 특징으로 한다. 바람직하게, 몇몇 실제적인 실시예들이 이제 실행가능하다. 실제로, a[1,k] 및/또는 a[2,k]는 지연될 수 있으며, 그에 의해 지연된 비트 결정들은 슬라이서 출력들 중 어느 하나로부터 취해질 수 있다. 지연된 순간 1=k-i에서 소거가 발생한다면 a[k-i]는 0이 될 것이며, 외적(cross product) e[k]*a[k-i]으로 하나 이상의 제어 루프들을 구동하는 것은 소거 기간 동안 제어 루프에 영향을 주지 않을 것이다.

본 발명에 따른 수신기의 다른 실시예는, 상기 에러 신호들이 다음 식

e[k]=.5{e[1,k]+e[2,k]}

에 따라 결합되는 것을 특징으로 한다.

이 결합된 에러 신호에서, 성분 결정 에러들은 거의 주목할 정도가 되지 않으므로, 이들 에러들은 제어 루프들의 제어에 대해 보다 낮은 최악의 경우의 영향을 가질 것이다.

본 발명에 따른 검출기의 또 다른 실시예에 있어서, 상기 소거 수단은,

각각의 입력들 및 출력들을 갖는 2개의 캐스케이드된(cascaded) 차동 회로들로서, 각각의 상기 차동 회로들의 2 개의 대응하는 입력들은 데이터 입력 단자에 결합되고, 그의 다른 입력들은 상부 및 하부 소거 문턱 단자에 각각 결합되는, 상기 2개의 캐스케이드된 차동 회로들; 및

가산 장치의 출력에서 3개의 소거 정보 신호가 이용될 수 있도록 상기 출력들에 결합된 상기 가산 장치를 포함하는 것을 특징으로 한다.

이러한 다른 검출기의 실시예의 이점은 비트 결정 실행 처리에서의 초기 순간에 데이터 입력 레벨과 관련한 가능성 데이터가 제어 루프들의 제어 및 제어 전략에서 등과 같이, 나중에 이용하기 위해 이용될 수 있다는 것이다.

현재, 본 발명에 따른 수신기 및 검출기는 그들의 다른 부가적인 이점들을 함께 명료해 질 것이며, 첨부된 도면에 참조가 만들어지며, 유사한 구성 요소들은 동일한 참조 번호들로 표시되어 있다.

도 1은 본 발명에 따른 데이터 수신기의 개략도.

도 2는 도 1의 수신기에서의 적용을 위한 데이터 검출기의 실시예를 도시하는 도면.

도 3은 도 2에 따른 데이터 검출기에서 실행을 위한 슬라이서(slicer)의 간단한 실시예를 도시하는 도면.

도 4는 도 3의 슬라이서의 에러 대 입력 특성을 도시하는 도면.

도 1은 입력 신호 r(t)로부터 데이터 출력 신호 a[k]를 유도할 수 있는 데이터 수신기(1)의 도면을 도시한다. 도시된 바와 같은 수신기(1)는 가변 이득 증폭기(VGA;2), 조정 가능한 등화기(3), 샘플러(sampler;4), 데이터 출력 신호 a[k]를 제공하기 위한 데이터 검출기(5)를 포함한다. 수신기(1)는 또한 제어 신호 발생기(6)와 이에 결합된 3개의 제어 루프(loop)들을 포함한다. 제 1 루프는 VGA(2)의 이득을 제어하는 제 1 적분기(7)를 포함한다. 제 2 루프내의 제 2 적분기 뱅크(bank)(8)는 등화기(3)를 DC-제어할 수 있고, 수신기(1)에 입력 신호 r(t)가 들어오는 채널의 특성들을 따라 그 전기적 특성들을 조정할 수 있다. 루프 필터(9)와 샘플러(4)를 제어하는 전압 제어 발진기(VCO;10)를 포함하는 제 3 루프는 인입(incoming) 데이터 스트림과 동기하여 샘플링 동작을 제어한다. 심볼 검출기(5)는 실제의 검출기 입력과 원래 전송되는 a[k]를 갖는 이상적인 검출기 입력 사이의 순간적인 차이에 의존한 측정을 포함하는 에러 신호 e[k]와 비트 결정들(bit decisions) a[k]를 생성한다. 이들 두 신호들 a[k]와 e[k]는 VGA(2)에서의 이득, 등화기(3)에서의 등화기 적응, 및 VCO(10)을 제어함에 의한 타이밍 회복을 유도하는 제어 정보를 그로부터 유도하기 위해 제어 신호 발생기(6)에서 이용된다. 제어 신호 발생기를 이용하는 많은 대중적인 적응 및 타이밍 회복 기술들이 있으며, 그것은 비트 결정 배향된다. 그의 예들은 제로 포싱(zero forcing) 및 최소 평균 제곱 에러 접근법들(minimum mean square error approaches)이다. 가능한 접근법들 중 몇몇은 a[k]와 e[k] 외에 부가적인 입력들을 포함하고 이들 중 하나 없이도 얻어진다. 그러나, 모든 경우에, 입력 신호에서의 저(low) 신호 대 잡음비로부터 발생하는 것과 같은, 그릇된 결정들 a[k]은 그릇된 제어 정보를 가져오고, 그것은 제어된 루프 파라미터뿐만 아니라 채용된 제어 기술에 의존하여 수십의 기호 간격들(symbol intervals)까지 퍼질 수 있다.

부가적으로, 데이터 검출기(5)는 소거(erasure) 신호 F를 발생하며, 이는 검출기(5)내에서 추출된 소거 정보에 기초한다. 소거들은 확실하지 않은 비트 결정들을 나타내며, 2개 이상의 소거 검출 문턱값들에 의해 규정된 미리 결정된 불확실성 구역들(zones)내에 결정 변수가 있을 때에 전형적으로 발생한다. 데이터 검출기들에서, 기호 검출 기술들을 위해 소거 검출이 이미 이용되는 경우, 소거 정보는 자유롭게 이용될 수 있고, 소거 신호 플래그 F가 그후 그로부터 용이하게 유도될 수 있다. 예를 들어, 소거 기간들 동안 또는 소거의 영향이 하나 이상의 제어 루프들의 제어상의 그의 부정적 효과들을 나타내는 한, 각각의 제어 신호들은 시간적으로 일정하게 유지될 수 있거나, 또는 유효한 이상 프리즈(freeze)될 수 있다. 소거 정보의 순간적인 이용 가능성 때문에, 역 효과들에 대한 즉각적인 동작이 달성될 수 있다. 소거 기간 동안, 소거 구역은 그와 같은 기간 동안에 더 정확한 결정이 데이터 검출기(5)로부터 유도될 수 있도록 0으로 크림프(crimp)될 수 있다.

도 2는 소위 이중 결정 피드백 등화기(DDFE;Dual Decision Feedback Equalizer)로서 실행된 데이터 검출기의 가능한 실시예를 도시한다. 샘플러(4)로부터의 데이터 검출기 입력 신호 z[k]는 2개의 가상적으로 유사한 부분들로 분리된다. 각 검출기 부분은 가산 회로(11), 슬라이서(12), 예를 들어 D 스테이지들(stages)을 갖는 시프트 레지스터(13), 제어 입력(15)를 갖는 제어 가능한 스위치(14), 에러 통계 회로(16), 제어 입력(15)에 결합된 이력 가산 회로(history summing circuit; 17)를 포함한다. 슬라이서들(12-1, 12-2)의 출력 결정들은 각각의 가산 회로들(11-1, 11-2)의 입력들을 전환시키기 위해 피드백 회로들(18-1, 18-2)을 통해 각각 피드백된다. 필요한 제어 논리는 도 2에 명백하게 도시되지 않았다. 2개의 슬라이서들(12-1, 12-2)은 비대칭 오프셋들(antisymmetrical offsets) ±α를 가짐으로써 그들의 문턱값들이 서로 다르기 때문에 소거 구역을 규정하며, 여기서, α는 예를 들어 0.2와 0.3 사이에 있다. 상부 및 하부 DFE들은 서로 독립적으로 움직이고, 그들의 결정들 a[1,k], a[2,k]은 정확하고 저 입력 잡음의 경우에 동일하다. 그러나, 만일 슬라이서 입력 신호들이 소거 구역 [-α, α]내에 때때로 있으면, 각각의 결정들은 불확실하며 더욱이 다르다. 양 결정들이 D 스테이지들을 갖는 시프트 레지스터들(13-1, 13-2)에 적용되기 때문에, 검출기는 그 출력들 a[1,k-D] 또는 a[2,k-D]을 계산하기 위해 D 기호 간격들의 총계 자체가 결정되게 할 수 있다. 정확한 결정들을 전달하는 상부 또는 하부 검출기 부분은 소거 기간 동안 작은 에러 샘플들 e[1,k], e[2,k]을 생성할지도 모르며, 다른 검출기 부분의 에러 샘플들은 그릇된 결정이 트레일링(trailing) 기호간 간섭(ISI;InterSymbol Interference)의 그릇된 소거(cancellation)를 야기하기 때문에 비교적 크게 될지 모른다. 이력 가산 회로(17)는 소거 기간에 걸쳐 양 에러들의 에너지를 비교하고, 그것을 상부 또는 하부 DFE 부분 사이를 선택하기 위해 이용한다. 따라서, 제어 가능한 스위치(17)가 설정되고, 양쪽 DEF들은 선택된 DFE의 레지스터 콘텐츠(register contents)를 다른 하나에 전송함으로써 재정렬된다. 그 후 검출 문턱값들은 그들의 디폴트(default) 값들 ±α을 다시 취하고, 소거 검출은 재개한다.

내부 신호들로부터의 플래그 F를 도 2의 DDFE에 유도하기 위한 몇몇 접근법들이 상상될 수 있다:

F는 F가 소거 기간들(또는 약간 긴 간격들) 동안 활성(active) 또는 그렇지 않으면 불활성(inactive)이 되도록, DDFE가 소거 기간에 있는지의 여부를 결정하는 논리 신호에 기초할 수 있다. 소거 기간들의 기간이 에러가 부정적으로 제어 정보에 영향을 주는 기간과 비교될 수 있다면, 이 접근법은 DDFE내에서 필수적으로 오버헤드(overhead)를 필요로 하지는 않는다.

F는 형태 e[k]*a[k-i]의 외적(cross product)들에 기초할 수 있고, 여기서, a[k-i]는 상부 또는 하부 검출기 부분 중 하나로부터 취해질 수 있는 지연된 비트 결정이다. 대안적으로는, 복합 비트 결정들이 다음과 같이 형성될 수 있다:

a[k-i]=.5*{a[1,k-i]+a[2,k-i]}

외부 소거 기간 동안 양쪽 DFE 결정들은 a[k]=a[1,k-i]=a[2,k-i]가 되도록 일치한다. 양쪽 DFE들에서 소거 기간들 결정들은 다를 수 있지만, a[k-i]=0이어서, 이 불확실한 결정은 관련된 루프들의 제어에 영향을 주지 않는다.

3. 유사한 성질에서, 상부 또는 하부 DFE 중 하나로부터 e[k]를 취하기 보다는, F는 결합된 에러 신호들로부터 유도될 수 있다:

e[k]=.5{e[1,k]+e[2,k]}

그 후, 결정 에러들은 그 구성 요소들 중 하나에서 보다는 이 복합 에러 신호에서 덜 가시적일 것이며, 제어 루프들에서 보다 적은 가장 최악의 경우의 효과를 가질 것이다.

이들 접근법들은 2개의 데이터 신호들과 다중 레벨 데이터 신호들에 적용가능하며, 서로 배타적이지 않다. 특히, 접근법들 2와 3은 잡음 및 다른 방해들에 직면하여 제어 루프들의 견고성(robustness)을 더 개선하도록 유리하게 결합될 수 있다.

도 3은 도 2의 데이터 검출기에서 수행을 위해 슬라이서(11)에서의 소거 수단의 명백한 실시예를 도시한다. 이와 같은 소거 검출기는 각각의 입력 -와 +를 가지며 각각의 출력이 검출기의 가산 장치(20)의 + 입력들에 결합된 2개의 캐스케이드된(cascaded) 차동 회로들(19-1, 19-2)을 포함한다. 회로들(19)의 각각의 - 입력들은 소거 문턱값들 +a와 -a에 결합된다. 회로들(19)의 양쪽 + 입력들은 입력 신호 y에 결합된다. 가산 장치(20)의 출력 Y는 3개의 소거 정보 신호들 제공한다. 도 4는 출력 신호 Y가 입력 신호 y의 각종 연속값들의 경우에 취할 수 있는 3개의 값들 -1,0,+1을 도시한다. 곡선 Q는 y의 함수로서 에러 e를 준다.

전술한 3개의 제어 루프들에 부가하여, 에러 신호 e[k]도 또한 입력 신호에서 DC 오프셋들 및 저주파 방해들을 억제하는 제 4 유형의 제어 루프에 유효하게 이용될 수 있다. 이런 루프는 광대역폭을 가지거나, 그렇지 않으면 그것은 큰 제어 속도를 가지고, 따라서 결정 에러들에 매우 민감하다. 그와 같은 억제 루프는 샘플러(4)와 검출기(5) 사이에 상호접속된 (도시안됨) 가산 장치를 포함할 수 있다. 에러 신호 e[k]가 입력인 루프 적분기(도시안됨)는 정정 신호를 발생하고, 신호 z[k]로부터 감산되면, 검출기(5)를 위한 순수한 z[k] 신호를 제공한다.

위에서는 바람직한 실시예들 및 가장 가능성있는 모드들을 필수적으로 참조하여 설명하였지만, 첨부된 청구항들의 범위내에서 발생하는 각종 변형들, 특성들 및 특성들의 결합이 이제 당업자의 도달 범위내에 있기 때문에, 이들 실시예들은 관련된 장치들을 한정하는 예들로서 이들 실시예들이 해석된다는 것을 이해할 것이다. 예를 들어, 이진 신호들을 유지하는 소거 구역은 만일 3개의 신호가 관련 송신기-수신기 시스템에 적용되면 더블 구역(double zone)이 될 것이다. 8-상(phase) 기술에서, 7 소거 구역들이 있을 것이며, 멀티포인트(multipoint) 기술에서는 수개의 구역들이 될 것이고, 그 특별한 형태들은 점점 복잡하게 될 것이지만, 하나의 소거 구역을 위한 전술한 원리는 본질적으로 동일하다.

Claims (9)

1. 데이터 입력 신호로부터 데이터 신호를 복원하는 수신기로서, 상기 수신기는 데이터 검출기와, 상기 데이터 검출기에 결합되어 상기 데이터 검출기내의 하나 이상의 루프들, 등화기 적응 및 타이밍 회복 루프를 제어하는 제어 신호 발생기와, 복원될 상기 데이터 입력 신호가 소거 구역(erasure zone)내에 있는 경우 순시 소거 정보 신호(instantaneous erasure information signal)를 생성하는 소거 수단을 포함하며, 상기 소거 수단은 루프 제어를 위한 상기 순시 소거 정보의 본질적인 순시적 이용을 위해 상기 제어 신호 발생기에 결합되는, 상기 수신기에 있어서,

   상기 제어 신호 발생기는, 소거 기간들 동안 상기 하나 이상의 루프들이 시간적으로 일정하게 유지되는 각각의 제어 신호들에 의해 제어되도록 구성되는 것을 특징으로 하는, 수신기.
2. 삭제
3. 제 1 항에 있어서,

   소거 기간들 동안 한 쌍의 소거 검출 문턱값들에 의해 일반적으로 규정되는 소거 구역이 단일의 공통 문턱값으로 되돌려지는 것을 특징으로 하는, 수신기.
4. 제 1 항 또는 제 3 항에 있어서,

   상기 순시 소거 정보 신호는 단지 소거 기간들 동안 또는 상기 채용된 루프 제어 기술에 따라 소거 기간들보다 다소 긴 기간 동안 설정되는 소거 플래그(erasure flag)인 것을 특징으로 하는, 수신기.
5. 제 1 항 또는 제 3 항에 있어서,

   상기 데이터 검출기는 중간 문턱값(median threshold value)에 대하여 비대칭인 문턱값들을 갖는 두 개의 슬라이서들(slicers)을 포함하는 이중 결정 피드백 등화기를 포함하는 것을 특징으로 하는, 수신기.
6. 제 5 항에 있어서,

   상기 각각의 슬라이서들을 가로질러 병렬 구성으로 접속된 두 개의 에러 검출기들로서, 선택적으로 지연될 수 있는 각각의 슬라이서 출력 비트 결정들 a[1,k]와 a[2,k]에 곱하기 위한 에러 신호들 e[1,k]와 e[2,k]을 제공하는 상기 두 개의 에러 검출기들을 포함하는 것을 특징으로 하는, 수신기.
7. 제 6 항에 있어서,

   상기 에러 신호들은 e[k]= .5{e[1,k]+e[2,k]}에 따라 결합되는 것을 특징으로 하는, 수신기.
8. 제 1 항 또는 제 3 항에 따른 수신기에 적용하기 위한 데이터 검출기로서, 데이터 입력 신호로부터 데이터 신호를 복원하는 수신기가, 상기 데이터 검출기와, 상기 데이터 검출기에 결합되어 상기 데이터 검출기내의 하나 이상의 루프들, 등화기 적응 및 타이밍 회복 루프를 제어하는 제어 신호 발생기와, 복원될 상기 데이터 입력 신호가 소거 구역내에 있는 경우 순시 소거 정보 신호를 생성하는 소거 수단을 포함하고, 상기 소거 수단이 루프 제어를 위한 상기 순시 소거 정보의 본질적인 순시적 이용을 위해 상기 제어 신호 발생기에 결합되는, 상기 데이터 검출기에 있어서,

   상기 제어 신호 발생기는, 소거 기간들 동안 상기 하나 이상의 루프들이 시간적으로 일정하게 유지되는 각각의 제어 신호들에 의해 제어되도록 구성되는 것을 특징으로 하는, 데이터 검출기.
9. 제 8 항에 있어서, 상기 소거 수단은:

   각각의 입력들 및 출력들을 갖는 두 개의 캐스케이드된 차동 회로들(cascaded differential circuits)로서, 상기 차동 회로들 각각의 2 개의 대응하는 입력들이 데이터 입력 단자에 결합되고, 그의 다른 입력들은 상위 및 하위 소거 문턱 단자에 각각 결합되는, 상기 2 개의 캐스케이드된 차동 회로들; 및

   상기 출력들에 결합된 가산 장치로서, 그 출력에서 3 개의 소거 정보 신호가 이용될 수 있도록 된 상기 가산 장치를 포함하는 것을 특징으로 하는, 데이터 검출기.

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