KR100330236B1 - 무선통신시스템에서 수신단의 타이밍 복구회로 - Google Patents

무선통신시스템에서 수신단의 타이밍 복구회로 Download PDF

Info

Publication number
KR100330236B1
KR100330236B1 KR1019980062710A KR19980062710A KR100330236B1 KR 100330236 B1 KR100330236 B1 KR 100330236B1 KR 1019980062710 A KR1019980062710 A KR 1019980062710A KR 19980062710 A KR19980062710 A KR 19980062710A KR 100330236 B1 KR100330236 B1 KR 100330236B1
Authority
KR
South Korea
Prior art keywords
signal
timing
output
filter
timing error
Prior art date
Application number
KR1019980062710A
Other languages
English (en)
Other versions
KR20000046035A (ko
Inventor
김혜정
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019980062710A priority Critical patent/KR100330236B1/ko
Publication of KR20000046035A publication Critical patent/KR20000046035A/ko
Application granted granted Critical
Publication of KR100330236B1 publication Critical patent/KR100330236B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements
    • H04W56/003—Arrangements to increase tolerance to errors in transmission or reception timing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

가. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 무선통신 시스템의 수신단에 관한 것으로, 특히 수신단의 타이밍 복구회로에 관한 것이다.
나. 발명이 해결하려고 하는 기술적 과제
고정된 클럭신호에 따라 수신신호를 샘플링하며, 인터폴레이터를 통하여 샘플링 된 상기 수신신호의 타이밍을 직접 복구하는 회로의 제공.
다. 발명의 해결 방법의 요지
수신신호를 샘플링하여 측정된 타이밍 에러를 인터플레이터를 사용하여 직접 복구한다.
라. 발명의 중요한 용도
페이딩이 심한 멀티-패스 채널을 통하여 수신되는 신호의 타이밍 복구.

Description

무선통신 시스템에서 수신단의 타이밍 복구 회로 및 복구방법
본 발명은 무선통신 시스템의 수신단에 관한 것으로, 특히 수신단의 타이밍 복구회로 및 복구방법에 관한 것이다.
일반적으로 무선통신 시스템에서 수신단은 수신된 신호의 타이밍을 복구하여 송신단의 클럭과 자신의 클럭의 동기를 맞추는 동작을 수행한다. 즉, 수신단은 송신단과 동기화 되어 있지 않은 클럭을 사용함으로써 발생되는 샘플링(Sampling)에의한 타이밍 에러를 수신된 신호에서 찾아내어 최적의 샘플링 타이밍을 찾는다.
도 1은 종래의 무선통신 시스템의 타이밍 복구회로를 도시한 도면이다.
리미터(110)는 입력되는 베이스밴드신호의 밴드폭을 제한한다. 상기 베이스밴드신호는 도시되지 않은 수신단의 해당 처리부들을 통하여 복조 및 샘플링 된 신호이다. 그리고 미분기(112)는 상기 리미터(110)로부터 출력되는 신호의 고주파수 성분(타이밍 성분)을 강조하는 동작을 수행한다. 전파장 정류기(114)는 상기 미분기(112)로부터 출력되는 신호를 직류성분으로 변환하여 출력한다. 그리고 밴드패스필터(116)는 상기 전파장 정류기(114)로부터 출력되는 신호의 타이밍 성분을 뽑아낸다. 위상검출기(Phase Detector)(118)는 밴드패스필터(116)로부터 출력되는 신호의 제로 크로싱(Zero-Crossing) 부분을 검출하여 샘플링 타이밍을 찾아낸다. 그리고 루프필터(120)는 상기 위상검출기(118)로부터 출력되는 상기 샘플링 타이밍의 평균에러를 검출하여 샘플링 동작을 수행하는 아날로그/디지털 변환기(도시하지 않음)로 출력한다. 이로인해, 상기 아날로그/디지털 변환기는 샘플링 타이밍을 조정하여 송신단의 타이밍을 복구한다.
상기한 바와 같이, 종래의 타이밍 복구회로는 송신단의 타이밍을 복구하기 위하여, 수신신호의 타이밍 에러를 검출하며 상기 검출된 에러정보를 피드백(Feed-back)시켜 아날로그/디지털 변환기의 샘플링 타이밍을 조정하는 방식을 사용하였다. 그런데 상기 종래의 타이밍 복구회로는 BPSK(Binary Phase Shift Keying)나 QPSK(Quadrature Phase Shift Keying)등과 같이 변조된 신호가 시매트릭(Symmetric)한 성질을 가지는 경우나, 또는 페이딩이 심하지 않아 신호의최대값이 어느 부근인지를 어느 정도 예측 가능한 채널에서는 수신신호의 타이밍을 복구할 수가 있다.
그러나 GMSK (Gaussian Minimum Shift Keying)신호등과 같은 신호는 그 신호레벨이 일정하지 않기 때문에 신호의 최대값을 예측하기가 어렵다. 또한 상기 신호는 그 대역폭이 좁기 때문에, 종래의 타이밍 복구회로의 밴드패스필터를 이용한 상기 변조신호의 심볼 레이트 클럭의 재생이 용이하지가 않다. 또한 페이딩이 심한 멀티패스(Multi-Path) 채널을 통하여 신호가 수신되는 경우, Eye Opening이 거의 되지 않아서 신호의 최대값을 가지는 지점을 예측하기가 어렵고 최적의 샘플링 지점도 채널의 특성에 따라 변하기 때문에, 종래의 타이밍 복구회로는 송신단으로부터 출력된 신호의 정확한 타이밍을 복구하기가 어렵다.
또한 종래의 타이밍 복구 회로는 그 구성이 복잡해지는 단점을 가진다. 상기 도 1에 도시된 바와 같이 루프필터(120)로부터 상기 샘플링 타이밍의 평균에러가 피드-백 될시, 아날로그/디지털 변환기에 구비되는 전압제어발진기와 같은 아날로그 소자가 해당되는 동작을 수행해야 하는데, 일반적으로 아날로그 소자를 제어하기 위해서는 하드웨어가 복잡해지는 단점이 발생한다.
따라서, 본 발명의 목적은 페이딩이 심한 멀티-패스 채널을 통하여 수신되는 신호의 타이밍을 복구하는 회로를 제공함에 있다.
본 발명의 다른 목적은 변조된 신호의 레벨이 일정하지 않고 그 대역폭이 좁은 수신신호의 타이밍을 복구하는 회로를 제공함에 있다.
본 발명의 또 다른 목적은 고정된 클럭신호에 따라 수신신호를 샘플링하며, 인터폴레이터를 통하여 샘플링 된 상기 수신신호의 타이밍을 직접 복구하는 회로를 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명은 무선통신 시스템에서 수신단의 타이밍 복구 회로가, 고정된 타이밍으로 수신신호를 샘플링 하여 샘플링신호를 출력하는 아날로그/디지털 변환기와, 상기 샘플링신호를 내부에 구비되는 파로우 필터를 통과시켜 생성된 파로우 필터 출력과 최적의 타이밍 에러 추정값을 입력하여, 상기 샘플링신호의 타이밍 에러를 복구한 인터폴레이티드 신호를 출력하는 인터폴레이터와, 상기 인터폴레이티드 신호의 채널 인터심볼인터피어런스를 제거하는 이퀄라이져와, 상기 이퀄라이져로부터 출력된 신호의 레벨을 판단하여 송신단으로부터 출력된 원래의 값을 가지는 신호를 출력하는 판단부와, 상기 파로우 필터 출력과 상기 원래의 값을 가지는 신호를 입력하여, 로그-라이클리후드 함수를 사용하여 상기 최적의 타이밍 에러 추정값을 출력하는 타이밍 제어부로 구성됨을 특징으로 한다.
도 1은 종래의 무선통신 시스템의 타이밍 복구회로를 도시한 도면.
도 2는 본 발명의 실시예에 따른 타이밍 복구회로의 전체 블록도를 도시한 도면.
도 3은 본 발명의 실시예에 따른 인터폴레이터의 구조를 도시한 도면.
도 4는 본 발명의 실시예에 따른 샘플링 신호와 인터폴레이티드 신호와 타이밍 에러 추정값과의 관계를 도시한 그래프.
도 5는 본 발명의 실시예에 따른 인터폴레이터와 타이밍 제어부의 내부 구성도.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2는 본 발명의 실시예에 따른 타이밍 복구회로의 전체 블록도를 도시한 도면이다.
아날로그/디지털 변환기(210)는 국부발진기(220)로부터 출력되는 클럭신호에 따라 수신신호 r(t)를 고정된 타이밍으로 샘플링하여 샘플신호 r(k)를 출력한다. 그리고 인터폴레이터(Interpolator)(230)는 상기 샘플링신호 r(k)를 내부에 구비되는 Farrow 필터(도시하지 않음)에 통과시켜 생성된 Farrow 필터 출력 v (262)와 타이밍 제어부(260)로부터 최적의 타이밍 에러 추정값 μ(264)을 입력하여, 상기 샘플링신호 r(k)의 타이밍 에러를 복구한 인터폴레이티드(Interpolated)신호 y(n)(230)를 출력한다. 인터폴레이티드 신호 y(n)(230)는 상기 복구된 타이밍에 의해 샘플링 된 수신신호의 값을 말한다. 즉, 본 발명에서는 클럭을 변화시켜 수신신호를 복조하는 것이 아니라, 상기와 같이 타이밍 클럭을 고정시킨채로 인터폴레이티드 신호를 이용하여 타이밍 에러를 복구하여 수신신호를 복조한다. 상기와 같이 하는 것은 가변 클럭을 이용하여 수신신호에 맞는 클럭을 계산하여 출력함으로써 발생하는 하드웨어의 복잡도를 감소시키기 위함이다. 이퀄라이져(Equalizer)(240)는 인터폴레이티드 신호 y(n)(230)의 채널 ISI(Inter Symbol Interference)를 제거하는 동작을 수행한다. 이때, 이퀄라이져(240)로 입력되는 신호는 멀티-패스 채널을 통하여 수신된 신호가 될 수가 있다. 그리고 판단부(250)는 상기 이퀄라이져(240)로부터 출력되는 신호의 레벨을 판단하여, 송신단으로부터 출력된 원래 값(Original Value)을 가지는 신호 d(n)(252)을 생성한다. 그리고 타이밍 제어부(260)는 Farrow 필터 출력신호 v (262)와 신호 d(n)(252) 또는 트레이닝 시퀀스(254)를 입력하여 최적의 타이밍 에러 추정값 μ(264)을 계산한다. 이때, 트레이닝 시퀀스(254)는 송신단과 수신단이 실제 데이터를 송/수신하기전에 처리하는 서로 약속된 더미 데이터가 될 수 있다.
도 3은 본 발명의 실시예에 따른 인터폴레이터의 구조를 도시한 도면이다. 이하 상기 도 2를 참조하여 설명한다.
도시된 바와 같이, 인터폴레이터(230)에 구비되는 Farrow 필터(310)는 N+1개의 가지(Branch) 필터들로 구성된다. 그리고 Farrow 필터(310)는 입력되는 샘플링신호 r(k)(212)를 상기 각 가지필터에 통과시켜 VN(n) 내지 V0(n)의 Farrow 필터 출력을 생성한다. 이때, 도시된 각 bo내지 bN은 Farrow 필터계수가 된다. 또한 도시된 바와 같이, 하기 <수학식 1>으로 표현되는 구조를 가지는 인터폴레이티드 신호 계산부(320)는 최적의 타이밍 에러 추정값 μ(264)과 VN(n) 내지 VO(n)의 Farrow 필터출력 V (262)을 입력하여 인터폴레이티드 신호 y(n)(232)를 계산한다.
여기서 상기 y(n)은 인터플레이티드 신호 y(n)(232)이고μ는 최적의 타이밍 에러 추정값이며 v 는 Farrow 필터출력 VN(n) 내지 VO(n)이다. 그리고 상기 b는 Farrow 필터 계수이며 상기 r(k)는 상기 샘플링신호이다.
예를 들어 N이 3인 경우에, 인터폴레이티드 신호 y(n)(232)는 하기 <수학식2>로 표현된다.
상기 도 3의 설명에서, 본 발명의 실시예에 따른 인터폴레이터(230)는 샘플링신호 r(k)(212)를 상기 각 가지필터에 통과시켜 VN(n) 내지 VO(n)의 Farrow 필터출력을 생성하는 Farrow 필터(310)와 상기 Farrow 필터출력 VN(n) 내지 VO(n)을 일시 저장하는 메모리 수단(도시하지 않음)과 최적의 타이밍 에러 추정값 μ(264)과 상기 VN(n) 내지 VO(n)의 Farrow 필터출력을 입력하여 인터폴레이티드 신호 y(n)(232)를 계산하는 인터폴레이티드 신호 계산부(320)로 구성된다는 것을 알 수가 있다.
도 4는 본 발명의 실시예에 따른 인터폴레이터(230)의 원리를 설명하기 위하여 샘플링신호 r(k)(212)와 인터폴레이티드 신호 y(n)(232)와 타이밍 에러 추정값 μ(0≤μ<1)과의 관계를 도시한 그래프이다. 이하 상기 도 2 내지 도 3을 참조하여 설명한다.
아날로그/디지털 변환기(210)는 수신신호 r(t)(211)를 고정된 타이밍의 클럭신호에 따라 샘플링하여, 시간의 흐름에 따라 r(k-2), r(k-1) 및 r(k)등을 출력한다. 그리고 상기 도 4에 도시된 Tb(411)은 수신신호 r(t)(211)의 심볼주기를 나타내며 Ts(410)는 샘플링 주기로서, 본 발명의 실시예에서는 수신신호 r(t)(211)를 복구하기 위한 최소 레이트인 나이퀴스트(Nyquist) 샘플링 레이트가 사용된다. 즉,아날로그/디지털 변환기(210)는 수신신호 r(t)(211)의 최대 주파수의 2배의 레이트로 샘플링 동작을 수행한다. 그리고 인터폴레이터(230)는 타이밍 제어부(260)로부터 최적의 타이밍 에러 추정값 μ(264)을 입력하며, 상술한 도 3의 동작에 의해 인터폴레이티드 신호 y(n)(232)를 생성한다.
한편, 아날로그/디지털 변환기(210)의 샘플링 레이트는 항상 수신신호 r(t)(211)의 최대 주파수의 2배가 되지는 않는다. 이는 전송되는 데이터의 양이 많을 경우, 클럭신호 레이트의 오차가 계속 누적되어 타이밍 에러를 유발할 수가 있기 때문이다. 또한 페이딩이 심한 채널의 경우, 최적의 샘플링 지점이 상기 도 4에서와 같이, 심볼 타임 Tb의 정중간에 위치하는 것이 아니라, 채널특성에 따라 딜레이 되어 나타나는 경우가 있다. 상기와 같은 이유등으로 발생하는 타이밍 에러를 찾아내기 위하여, 본 발명의 실시예에 따른 타이밍 제어부(260)는 하기 <수학식 3>의 로그-라이클리후드(Log-likelihood) 함수를 사용하여 타이밍 에러 추정값 μ(264)를 계산한다.
상기 <수학식 3>의 우변 d(n)은 송신신호의 원래 값을 가지는 신호 d(n)(252) 또는 트레이닝 시퀀스(254)가 사용될 수가 있다.
상기 <수학식 3>에 상기 <수학식 1>의 첫 번째 식을 대입하면 하기 <수학식 4>가 된다.
이때, 하기 <수학식 5>의 가정을 하면,
상기 <수학식 4>는 하기 <수학식 6>으로 나타낼 수가 있다.
여기서 상기 Γ(n,μ)는 로그-라이클리후드 함수값이고, d(n)은 송신단으로부터 출력된 원래값을 가지는 신호이며,μ는 타이밍 에러 추정값이며 v 는 Farrow 필터출력이다.
한편, 상기 <수학식 3> 및 <수학식 6>은 원래의 값을 가지는 신호 d(n)(252)와 상관(Correlation)이 가장 큰 인터폴런트(Interpolant)를 구하는 함수식으로서, 함수값 Γ(n,μ)을 최대가 되게 하는 μ가 최적의 샘플링 지점을 결정하는 타이밍 에러 추정값 μ(264)이 된다. 즉, 타이밍 제어부(260)는 송신된 원래의 값을 가지는 신호 d(n)(252)와 Farrow 필터 출력v(262)를 입력하여 상기 함수값 Γ(n,μ)을 최대가 되게 하는 최적의 타이밍 에러 추정값 μ(264)을 계산한다.
본 발명의 실시예는 샘플링 레이트가 심볼 레이트의 두 배가 되므로, 단일의 심볼 주기 Tb(411)내의 두 개의 샘플링신호는 even 신호와 odd 신호로 나뉘어 질 수가 있다. 즉, 상기 각 샘플링신호에 대하여 Farrow 필터 출력v l (2(n-i))와v l (2(n-i)-1)가 존재한다.
따라서 상기 <수학식 6>은 하기 <수학식 7>로 나타낼 수가 있다.
여기서 상기 Γeven(n,μ)는 짝수 로그-라이클리후드 함수값이고, 상기 Γodd(n,μ)는 홀수 로그-라이클리후드 함수값이다. 그리고 d(n)은 송신단으로부터 출력된 원래값을 가지는 신호이며,μ는 타이밍 에러 추정값이며 v (2(n-i))는 짝수 Farrow 필터출력, v (2(n-i)-1)는 홀수 Farrow 필터출력이다.
도 5는 본 발명의 실시예에 따른 인터폴레이터와 타이밍 제어부의 내부 구성도이다. 이하 상기 도 2 내지 도 4를 참조하여 설명한다.
인터폴레이터(230)는 Farrow 필터(310), 메모리(515) 및 인터폴레이티드 신호 계산부(320)으로 구성된다. Farrow 필터(310)는 샘플링신호 r(k)(212)를 입력하여 Farrow 필터 출력 v (262)를 생성한다. 메모리(515)는 상기 Farrow 필터 출력 v (262)를 일시 저장한다. 인터폴레이티드 신호 계산부(320)는 Farrow 필터 출력 v (262)와 타이밍 제어부(260)로부터 출력되는 최적의 타이밍 에러 추정값 μ(264)을 이용하여 인터폴레이티드 신호 y(n)(232)을 계산한다. 상기 인터폴레이티드 신호 y(n)(232)는 이퀄라이져(240)와 판단부(250)를 거쳐서 송신단으로부터 출력된 원래 값(Original Value)을 가지는 신호 d(n)(252)가 된다.
한편, 타이밍 제어부(260)는 타이밍 에러 추정값 계산부(525)와 루프필터(530)으로 구성된다. 타이밍 에러 추정값 계산부(525)는 원래 값을 가지는 신호 d(n)(252) 또는 트레이닝 시퀀스(254)와 메모리(515)에 저장되는 Farrow 필터 출력 v (262)를 입력하여 Γ(n,μ)를 최대가 되게 하는 최적의 타이밍 에러 추정값 μ(264)을 계산하여 인터폴레이티드 신호 계산부(520)로 출력한다.
이때, 루프필터(530)는 타이밍 에러 추정값 μ(264)의 계산범위를 제한하는 동작을 수행한다. 이는 각 even과 odd 샘플링신호에 대하여 Γ(n,μ)를 최대로 만드는 타이밍 에러 추정값 μ(264)을 전체범위 0≤μ<1내에서 계산하면, 그 계산량이 너무 많아지게 되기 때문이다. 즉, 루프필터(530)는 타이밍 에러 추정값 계산부(525)로부터 출력되는 복수개의 타이밍 에러 추정값들을 입력하여 상기 에러값들의 평균을 계산하며, 적절한 계산범위 제한값 a을 출력한다. 이로 인해 도시된 바와 같이, 타이밍 에러 추정값 계산부(525)는 상기 계산범위 제한값 a과 일정한 범위 limit내에서 계산동작을 수행한다.
상기 도 2 내지 도 5의 설명에서, 본 발명의 실시예에 따른 타이밍 복구 회로는 고정된 클럭신호에 따라 수신신호 r(t)를 샘플링하며, 상기 회로에 구비되는 인터폴레이터(230)가 샘플링 된 상기 수신신호의 타이밍을 직접 복구한다는 것을 알 수가 있다.
상술한 바와 같이 본 발명은 고정된 클럭신호에 따라 수신신호를 샘플링하며 샘플링 된 상기 수신신호의 타이밍을 직접 복구하여, 신호의 레벨이 일정하지 않고 대역폭이 좁은 수신신호 및 멀티패스 채널을 통하여 수신되는 신호의 타이밍을 정확하게 복구할 수가 있는 이점이 있다.

Claims (9)

  1. 무선통신 시스템에서 수신단의 타이밍 복구 회로에 있어서,
    고정된 타이밍으로 수신신호를 샘플링 하여 샘플링신호를 출력하는 아날로그/디지털 변환기와,
    내부에 파로우 필터를 구비하고 상기 샘플링신호를 상기 파로우 필터를 통과시켜 생성한 파로우 필터 출력과 타이밍 제어부로부터 입력받은 최적의 타이밍 에러 추정값을 입력하여, 상기 샘플링신호의 타이밍 에러를 복구한 인터폴레이티드 신호를 출력하는 인터폴레이터와,
    상기 인터폴레이티드 신호의 채널 인터심볼인터피어런스를 제거하는 이퀄라이져와,
    상기 이퀄라이져로부터 출력된 신호의 레벨을 판단하여 송신단으로부터 출력된 원래의 값을 가지는 신호를 출력하는 판단부와,
    상기 인터폴레이터로부터 입력받은 파로우 필터 출력과 상기 원래의 값을 가지는 신호를 입력하여, 하기 <수학식 2>로 구성됨을 특징으로 하는 로그-라이클리후드 함수를 사용하여 상기 최적의 타이밍 에러 추정값을 출력하는 타이밍 제어부로 구성됨을 특징으로 하는 회로.
    [수학식 2]
    여기서 상기 Γ(n,μ)는 로그-라이클리후드 함수값이고, d(n)은 상기 송신단으로부터 출력된 원래값을 가지는 신호이며,μ는 타이밍 에러 추정값이며 v 는 상기 파로우 필터출력이다.
  2. 제 1항에 있어서,
    상기 인터폴레이터가,
    복수개의 가지 필터들로 구성되며, 상기 샘플링신호를 입력하여 복수개의 파로우 필터 출력을 생성하는 상기 파로우 필터와,
    상기 복수개의 파로우 필터 출력을 일시 저장하는 메모리와,
    상기 메모리에 저장된 복수개의 파로우 필터 출력과 상기 최적의 타이밍 에러 추정값을 입력하여 인터폴레이티드 신호를 계산하는 인터폴레이티드 신호 계산부로 이루어짐을 특징으로 하는 회로.
  3. 제 2항에 있어서, 상기 인터폴레이티드 신호 계산부가,
    하기 <수학식 1>로 구성됨을 특징으로 하는 회로.
    [수학식 1]
    여기서 y(n)은 상기 인터플레이티드 신호이고,μ는 상기 최적의 타이밍 에러 추정값이며, v 는 상기 복수개의 파로우 필터출력이며, b는 파로우 필터 계수이며, r(k)는 상기 샘플링신호이다.
  4. 제 1항에 있어서,
    상기 아날로그/디지털 변환기는 나이퀴스트 레이트로 동작함을 특징으로 하는 회로.
  5. 제 2항에 있어서, 상기 파로우 필터가,
    상기 수신신호의 각 심볼주기내에서 짝수신호와 홀수신호로 나뉘어진 두 개의 샘플링신호를 파로우 필터 출력으로 생성함을 특징으로 하는 회로.
  6. 제 1항에 있어서, 상기 로그-라이클리후드 함수가,
    하기 <수학식 3>으로 구성됨을 특징으로 하는 회로.
    [수학식 3]
    여기서 상기 Γeven(n,μ)는 짝수 로그-라이클리후드 함수값이고, 상기Γodd(n,μ)는 홀수 로그-라이클리후드 함수값이다. 그리고 d(n)은 상기 송신단으로부터 출력된 원래값을 가지는 신호이며,μ는 상기 타이밍 에러 추정값이며 v (2(n-i))는 짝수 파로우 필터출력, v (2(n-i)-1)는 홀수 파로우 필터출력이다.
  7. 제 6항에 있어서, 상기 타이밍 제어부가,
    상기 로그-라이클리후드 함수값을 최대가 되게 하는 상기 최적의 타이밍 에러 추정값을 계산하는 타이밍 에러 추정값 계산부와,
    상기 타이밍 에러 추정값들의 평균을 계산하여 상기 타이밍 에러 추정값 계산부의 계산범위를 결정하는 루프필터로 구성됨을 특징으로 하는 회로.
  8. 제 1항에 있어서,
    상기 수신신호의 초기 입력단계시, 상기 판단부의 뒷단에 연결되며 스위칭 동작을 수행하여 상기 판단부로부터 출력된 신호 대신에 트레이닝 시퀀스를 상기 타이밍 제어부로 출력하는 스위치가 더 구비됨을 특징으로 하는 회로.
  9. 무선통신 시스템에서, 샘플링된 수신신호의 타이밍 에러를 복구한 인터폴레이티드 신호를 출력하는 인터폴레이터와, 상기 인터폴레이티드 신호의 채널 인터심볼인터피어런스를 제거하는 이퀄라이져와, 상기 이퀄라이져로부터 출력된 신호의 레벨을 판단하여 송신단으로부터 출력된 원래의 값을 가지는 신호를 출력하는 판단부와, 상기 인터폴레이터로부터 입력받은 파로우 필터 출력과 상기 원래의 값을 가지는 신호를 입력하여, 로그-라이클리후드 함수를 사용하여 상기 최적의 타이밍 에러 추정값을 출력하는 타이밍 제어부로 구성되는 수신단의 타이밍 복구회로를 이용한 수신단의 타이밍 복구 방법에 있어서,
    수신신호를 샘플링하여 샘플링신호를 출력하는 제 1과정과,
    상기 샘플링신호를 파로우 필터를 통해 필터링하여 출력하는 제 2과정과,
    상기 파로우 필터 출력과 원래의 값을 가지는 신호에 대해 로그-라이클리후드 함수를 사용하여 최적의 타이밍 에러 추정값을 계산하여 출력하는 제 3과정과,
    상기 파로우 필터 출력과 상기 최적의 타이밍 에러 추정값으로부터 인터폴레이티드 신호를 계산하는 제 4과정과,
    상기 인터폴레이티드 신호의 채널 인터심볼인터피어런스를 제거하는 제 5과정과,
    상기 채널 인터심볼인터피어런스가 제거된 신호의 레벨을 판단하여 송신단으로부터 출력된 원래의 값을 가지는 신호를 출력하는 제 6과정으로 이루어짐을 특징으로 하는 무선통신시스템의 수신단의 타이밍 복구 방법.
KR1019980062710A 1998-12-31 1998-12-31 무선통신시스템에서 수신단의 타이밍 복구회로 KR100330236B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980062710A KR100330236B1 (ko) 1998-12-31 1998-12-31 무선통신시스템에서 수신단의 타이밍 복구회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980062710A KR100330236B1 (ko) 1998-12-31 1998-12-31 무선통신시스템에서 수신단의 타이밍 복구회로

Publications (2)

Publication Number Publication Date
KR20000046035A KR20000046035A (ko) 2000-07-25
KR100330236B1 true KR100330236B1 (ko) 2002-08-08

Family

ID=19569327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980062710A KR100330236B1 (ko) 1998-12-31 1998-12-31 무선통신시스템에서 수신단의 타이밍 복구회로

Country Status (1)

Country Link
KR (1) KR100330236B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598702B1 (ko) * 2000-03-22 2006-07-11 넥스원퓨처 주식회사 수신데이터의 수신감도 측정 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980023730A (ko) * 1996-09-30 1998-07-06 배순훈 가변 레이트 복조기의 심볼 타이밍 복원 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980023730A (ko) * 1996-09-30 1998-07-06 배순훈 가변 레이트 복조기의 심볼 타이밍 복원 회로

Also Published As

Publication number Publication date
KR20000046035A (ko) 2000-07-25

Similar Documents

Publication Publication Date Title
EP0702475B1 (en) Multi-threshold detection for 0.3-GMSK
CN105245303B (zh) 一种高速突发解调同步系统
JP2526931B2 (ja) Ｐｓｋ信号復調装置
US7995648B2 (en) Advanced digital receiver
JP3013763B2 (ja) キャリア同期ユニット
US6768780B1 (en) Non-data aided maximum likelihood based feedforward timing synchronization method
US5049830A (en) Carrier recovery system and digital phase demodulator
JPH03236652A (ja) 適応位相検出同期方法
US7298806B1 (en) Method and system for data-aided timing offset estimation for frequency selective fading channels
US5838744A (en) High speed modem and method having jitter-free timing recovery
CN113115430A (zh) 一种高速突发数字解调系统
KR101019481B1 (ko) 타이밍 복구 장치 및 방법
KR100534592B1 (ko) 디지털 통신 시스템의 수신 장치 및 그 방법
KR100330236B1 (ko) 무선통신시스템에서 수신단의 타이밍 복구회로
KR100594269B1 (ko) 주파수 위상 동기루프회로 및 이를 사용하는 ａｔｓｃｄｔｖ 복조기.
JP3613429B2 (ja) ディジタル変調方式の変調システムのディジタル信号適応判定エラー検出回路及び方法
CN114465691A (zh) 一种低复杂度的恒包络相位调制信号采样偏差估计和补偿方法及系统
JP3973332B2 (ja) ディジタル変復調の同期方式
EP0960479A2 (en) Method and apparatus for acquiring and tracking the sampling phase of a signal
KR100783399B1 (ko) 큐에이엠 수신기의 타이밍 락 디텍터
EP1337083A1 (en) DC offset and channel impulse response estimation
KR20000014912A (ko) 결정-지향 반송파 복원 장치
KR100438519B1 (ko) 순방향 구조로 심볼 타이밍을 추정하는 수신 시스템 및 그타이밍 추정방법
KR100524934B1 (ko) 버스트 모드 수신기를 위한 프레임 동기 장치 및 그 방법
KR940010430B1 (ko) Gmsk 디지탈 복조장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140227

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee