JP3404228B2 - クロック位相検出回路 - Google Patents

クロック位相検出回路

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JP3404228B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック位相検出
回路に関し、特に、多重無線装置の受信部に設けられる
クロック位相検出回路に関する。
【０００２】一般に、多重無線装置の受信部にはクロッ
ク再生回路が設けられる。クロック再生回路はＢＩＴ(B
it Timing Recovery) とも呼ばれ、通常、ＰＳＫ(Phase
Shift Keying)やＱＡＭ(Quadrature Amplitude Modula
tion) などによる多値直交変調信号を復調した信号から
クロック成分を再生して、これを、主に受信データを識
別する識別器（Ａ／Ｄ変換器）に対して、サンプリング
クロックとして供給する。
【０００３】ここで、このクロック再生回路にて再生さ
れるクロックは、復調信号のレベルを識別すべきタイミ
ングと位相が正確に一致していなければならないが、温
度変化等による回線状況の変動によって、再生クロック
に位相ずれが生じてしまうことがある。
【０００４】そこで、クロック再生回路にて再生される
クロックの位相補正を行う必要があるが、この補正のた
めには、クロックの位相ずれを高精度に検出できるクロ
ック位相検出回路が必要となる。
【０００５】
【従来の技術】図２４は、従来の多重無線装置の受信部
の構成を示すブロック図である。図中、発信側の多重無
線装置（図示せず）でＰＳＫ，ＱＡＭ等の多値直交変調
が施された信号が受信側の多重無線装置に送られ、受信
側の多重無線装置が、それを受信して周波数変換を施
す。この周波数変換されたＩＦ帯域の信号が直交検波部
１０１に入力され、直交検波部１０１は、これを検波し
て互いに９０°位相の異なる２種のベースバンド信号
（Ｉｃｈ信号、Ｑｃｈ信号）を識別部１０２，１０３へ
出力する。識別部１０２，１０３は、直交検波部１０１
で復調された各信号を、所定のクロックに基づきサンプ
リングし、所定の識別レベルで識別してディジタル信号
に変換する。等化器１０４は、識別部１０２，１０３か
ら出力された各ディジタル信号について等化処理を施
す。
【０００６】位相成分検出部１０５は、等化器１０４の
Ｉｃｈの入出力信号を基に、各識別部１０２，１０３に
おける信号識別のためのクロック（信号識別用クロッ
ク）の位相成分を検出し、これを積分器１０６へ出力す
る。積分器１０６は、位相成分検出部１０５から出力さ
れた位相成分を平均化し、位相器１０７へ位相調整用制
御信号として出力する。位相器１０７は、積分器１０６
から送られた位相調整用制御信号に基づき、クロック再
生部１０８で生成されたＡ／Ｄ変換用クロックの位相を
調整し、識別部１０２，１０３へ供給する。クロック再
生部１０８は、直交検波部１０１による検波前のＩＦ信
号を基に、Ａ／Ｄ変換用クロックを再生する。
【０００７】図２５は位相成分検出部１０５の内部構成
を示すブロック図である。図中、傾き判定部１１０は、
Ｉｃｈ信号の傾き、つまりＩｃｈ信号が時間的に増加方
向にあるか、減少方向にあるかを検出する。これは位相
ずれの補正方向を知るためのものである。誤差検出部１
１１は減算器から成り、等化器１０４のＩｃｈの入力信
号と出力信号との差を算出することで、等化器１０４の
入出力信号間誤差を検出する。この誤差は位相ずれ量に
対応するものである。クロック位相演算部１１２は乗算
器から成り、傾き判定部１１０の出力と誤差検出部１１
１の出力とを乗算し、Ａ／Ｄ変換用クロックの位相ずれ
情報（位相成分）を出力する。信号判定部１１３は、ク
ロック位相演算部１１２から出力された位相ずれ情報
（位相成分）が信頼に足る情報であるか否を判定するも
のである。すなわち、Ｉｃｈ信号が単純かつ急峻な増加
状態、または単純かつ急峻な減少状態にある場合にだ
け、クロック位相演算部１１２から出力された位相ずれ
情報（位相成分）が信頼に足る情報であり、そうした状
態にない場合には、クロック位相演算部１１２から出力
された位相ずれ情報（位相成分）を、クロック再生部１
０８で生成されたＡ／Ｄ変換用クロックの位相の調整に
使用することは好ましくない。したがって、信号判定部
１１３では、傾き判定部１１０および誤差検出部１１１
へ入力されるＩｃｈ信号の信号点が、いわゆるアイパタ
ーン上の特定の領域（信号点の正規の位置を中心とする
所定のレベル範囲）に存在するか否かを判定し、特定の
領域に存在する場合には、クロック位相演算部１１２か
ら出力された位相ずれ情報（位相成分）が信頼できない
情報と判断する。選択部１１４はフリップフロップから
成り、信号判定部１１３で、傾き判定部１１０および誤
差検出部１１１へ入力されるＩｃｈ信号の信号点が、ア
イパターン上の特定の領域に存在しないと判定されたと
きだけ、Ａ／Ｄ変換用クロックの位相ずれ情報（位相成
分）を出力し、それ以外のときには前回の位相ずれ情報
を出力するようにする。
【０００８】
【発明が解決しようとする課題】ところで、多重無線装
置の送信部と受信部との間の伝送路において深いフェー
ジングが発生している場合、従来の多重無線装置の受信
部の等化器１０４へ入力されたベースバンド信号の周波
数スペクトラムにおいて、一般に高周波数成分が減少し
てしまう。このため、信号点のレベル変化が緩やかにな
ってしまい、Ｉｃｈ信号の信号点付近のアイパターン形
状が比較的平らになってしまう。その結果、位相成分検
出部１０５の信号判定部１１３が、Ｉｃｈ信号の信号点
がアイパターン上の特定の領域に存在する、という判定
を下す確率が増え、選択部１１４が、信頼するに足る位
相ずれ情報（位相成分）を出力する頻度が減少する。
【０００９】そのため、深いフェージングが発生してい
る場合に、識別部１０２，１０３へ送られるＡ／Ｄ変換
用のクロックの位相補正が迅速に、かつ安定に行われな
いという問題点があった。特に、等化器１０４を判定帰
還型等化器（ＤＦＥ; Decision Feedback Equalizer)に
よって構成した場合に、こうした問題点が顕著になる。
【００１０】本発明はこのような点に鑑みてなされたも
のであり、深いフェージングが発生している場合でも、
識別部へ送られるＡ／Ｄ変換用のクロックの位相補正が
迅速に、かつ安定に行われるようにしたクロック位相検
出回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、クロック信号を再生
するクロック再生回路１と、多値直交復調信号を、クロ
ック再生回路１から供給されたクロック信号のタイミン
グでディジタル値に変換するＡ／Ｄ変換回路２，３と、
Ａ／Ｄ変換回路２，３の出力ディジタル値に対して等化
処理を行う等化回路４とから構成される多重無線装置の
受信部に、クロック位相検出回路５を設けるようにす
る。
【００１２】このクロック位相検出回路５は、等化回路
４の入力信号と出力信号との差分を検出する差分検出手
段５ａと、差分検出手段５ａが検出した差分を２乗する
２乗手段５ｂと、２乗手段５ｂの出力値が最小になるよ
うに、クロック再生回路１から出力されるクロック信号
の位相を調整する位相調整手段５ｃとから構成される。
【００１３】以上のような構成において、差分検出手段
５ａが、等化回路４の入力信号と出力信号との差分を検
出し、その差分を２乗手段５ｂが２乗する。得られた２
乗値は、クロック再生回路１から出力されるクロック信
号の位相が正規の信号点位置に一致しているときに最小
値を呈するので、位相調整手段５ｃは、この２乗値を監
視しながらクロック再生回路１に制御信号を出力して、
クロック再生回路１から出力されるクロック信号の位相
を調整し、２乗手段５ｂの出力する２乗値が最小になる
ようにする。
【００１４】このように、図１に示す発明では差分検出
手段５ａが検出した差分を全て使用してクロック再生回
路１を制御するようにしており、したがって、深いフェ
ージングが発生している場合でも、Ａ／Ｄ変換回路２，
３に送られるＡ／Ｄ変換用のクロック信号の位相補正が
迅速に、かつ安定に行われ得る。
【００１５】なお、２乗手段５ｂに代わって、差分検出
手段５ａが検出した差分を絶対値化する絶対値化手段を
使用してもよく、同様な作用効果が得られる。また、本
発明では上記目的を達成するために、図２に示すよう
に、クロック信号を再生するクロック再生回路１１と、
多値直交復調信号を、クロック再生回路１１から供給さ
れたクロック信号のタイミングでディジタル値に変換す
るＡ／Ｄ変換回路１２，１３と、Ａ／Ｄ変換回路１２，
１３の出力ディジタル値に対して等化処理を行う等化回
路１４とから構成される多重無線装置の受信部に、クロ
ック位相検出回路１５を設けるようにする。
【００１６】このクロック位相検出回路１５は、等化回
路１４の所定の２つのタップ係数を取り出し、それらの
絶対値を合算する合算手段１５ａと、合算手段１５ａが
合算した合算値が最小になるように、クロック再生回路
１１から出力されるクロック信号の位相を調整する位相
調整手段１５ｂとから構成される。
【００１７】以上のような構成において、合算手段１５
ａが、等化回路１４の所定の２つのタップ係数を取り出
し、それらの絶対値を合算する。得られた合算値は、ク
ロック再生回路１１から出力されるクロック信号の位相
が正規の信号点位置に一致しているときに最小値を呈す
るので、位相調整手段１５ｂは、クロック再生回路１１
に制御信号を出力して、クロック再生回路１１から出力
されるクロック信号の位相を調整し、合算手段１５ａの
出力する合算値が最小になるようにする。
【００１８】このように、図２に示す発明では等化回路
１４の所定の２つのタップ係数の各絶対値の合算値を利
用し、しかも合算値を全て使用してクロック再生回路１
１を制御するようにしており、したがって、深いフェー
ジングが発生している場合でも、Ａ／Ｄ変換回路１２，
１３に送られるＡ／Ｄ変換用のクロック信号の位相補正
が迅速に、かつ安定に行われ得る。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、第１の実施の形態の原理構
成を、図１を参照して説明する。第１の実施の形態は、
等化回路４の入力信号と出力信号との差分を検出する差
分検出手段５ａと、差分検出手段５ａが検出した差分を
２乗する２乗手段５ｂと、２乗手段５ｂの出力値が最小
になるように、クロック再生回路１から出力されるクロ
ック信号の位相を調整する位相調整手段５ｃとから構成
される。
【００２０】図３は、第１の実施の形態に係る多重無線
装置の受信部の構成を示すブロック図である。なお、図
１に示した各構成と、図３の各構成との対応関係につい
ては、後述する。
【００２１】図３において、発信側の多重無線装置（図
示せず）でＰＳＫ，ＱＡＭ等の多値直交変調が施された
信号が受信側の多重無線装置に送られ、受信側の多重無
線装置が、それを受信して周波数変換を施す。この周波
数変換されたＩＦ帯域の信号が直交検波部２０に入力さ
れ、直交検波部２０は、これを検波して互いに９０°位
相の異なる２種のベースバンド信号（Ｉｃｈ信号、Ｑｃ
ｈ信号）をＡ／Ｄ変換器３０，３１へ出力する。Ａ／Ｄ
変換器３０，３１は、直交検波部２０で復調された各信
号を、所定のクロックに基づきサンプリングし、量子化
してディジタル信号に変換する。等化器３２は、適応型
ディジタルフィルタであるトランスバーサル等化器また
はディシジョンフィードバック等化器から構成され、Ａ
／Ｄ変換器３０，３１から出力された各ディジタル信号
について等化処理を施す。
【００２２】クロック位相検出部３４は、等化器３２の
Ｉｃｈの入出力信号を基にクロック位相誤差信号ＰＥを
検出し、これをクロック再生回路３５へ出力する。な
お、等化器３２のＩｃｈの入力信号に対して遅延回路３
３で遅延が行われ、等化器３２のＩｃｈの出力信号と同
じ信号となるようにタイミング調整が図られる。クロッ
ク再生回路３５は、詳しい図示を省略したが、送信側ク
ロックと同じ所定のクロックを発生してＡ／Ｄ変換器３
０，３１に供給する。クロック再生回路３５は、クロッ
ク位相検出部３４から送られたクロック位相誤差信号Ｐ
Ｅに基づき、この所定のクロックの位相を調整して、Ａ
／Ｄ変換器３０，３１が正規のタイミングでサンプリン
グを行うことができるようにする。
【００２３】直交検波部２０は、ハイブリッド２１，２
２、位相検波器２３，２４、ロールオフフィルタ２５，
２６、ローカル発振器２７で構成される。そして、入力
されたＩＦ信号がハイブリッド２１で２分波され、それ
ぞれが位相検波器２３，２４へ出力される。このとき、
ローカル発振器２７から、搬送波に位相同期した搬送波
再生信号がハイブリッド２２に出力されており、この搬
送波再生信号がハイブリッド２２で、それぞれ位相が９
０°だけ異なる２波に分波されて各位相検波器２３，２
４へ出力されるようになっている。
【００２４】この結果、各位相検波器２３，２４では互
いに位相の９０°異なるベースバンド信号（Ｉｃｈ信
号、Ｑｃｈ信号）が得られる。これらのＩｃｈ信号、Ｑ
ｃｈ信号をそれぞれロールオフフィルタ２５，２６を通
してＡ／Ｄ変換器３０，３１へ出力してＡ／Ｄ変換を施
すことにより、互いに位相の９０°異なるディジタル復
調信号が得られる。
【００２５】クロック再生回路３５は、Ｄ／Ａ変換器３
６、ラグリードフィルタ３７、クロック発振器（ＶＣＸ
Ｏ）３８で構成される。クロック位相検出部３４から送
られたクロック位相誤差信号ＰＥをＤ／Ａ変換器３６が
アナログ信号に変換し、ラグリードフィルタ３７が平均
化する。クロック発振器３８はクロック信号を発生し、
その位相を、ラグリードフィルタ３６の出力電圧値に応
じて調整してＡ／Ｄ変換器３０，３１へ出力する。
【００２６】図４は、クロック位相検出部３４の内部構
成を示すブロック図である。クロック位相検出部３４
は、誤差検出部４１、２乗回路４２、微分回路４３で構
成され、各々は多ビットのディジタル信号の処理を行
う。誤差検出部４１は減算器４１ａから成り、等化器３
２のＩｃｈの入出力信号の差分を算出し、誤差信号Ｅと
して２乗回路４２へ出力する。２乗回路４２は乗算器か
ら成り、誤差信号Ｅどうしを乗算して値Ｅ2 を得る。
【００２７】図５は、第１の実施の形態に係る多重無線
装置が１６値ＱＡＭの変調方式を採用していると仮定し
たときのＩｃｈ信号のアイパターンを示す。図中、クロ
ック位相Ｐ０において正規の信号点が検出できるとき
に、クロック位相がＰ１にずれているとすると、誤差検
出部４１が検出する誤差信号Ｅは図５に示すような値と
なる。この誤差信号Ｅには正負が有り得るので、誤差信
号Ｅを２乗する。図６は誤差信号Ｅの２乗値Ｅ2 のグラ
フを示す。図６から分かるように、２乗値Ｅ2 は、クロ
ック位相に対して２次関数で表現され、クロック位相が
クロック位相Ｐ０に近づくに従って小さくなる。したが
って、２乗値Ｅ2 が最小となるように、クロック再生回
路３５の発生クロックの位相を制御すればよいことが分
かる。
【００２８】そのために、微分回路４３を、比較器４３
ａ、１クロック分遅延させるフリップフロップ４３ｂ、
排他的論理和回路（ＥＸ−ＯＲ）４３ｃ、１クロック分
遅延させるフリップフロップ４３ｄで構成する。比較器
４３ａは、２乗値Ｅ2 の今回値（Ｅ0)2 と前回値
（Ｅ+1)2とを比較し、今回値（Ｅ0)2 が前回値（Ｅ+1)2
よりも大きいときに値１を排他的論理和回路４３ｃへ出
力し、今回値（Ｅ0)2 が前回値（Ｅ+1)2よりも小さいと
きに値０を排他的論理和回路４３ｃへ出力する。排他的
論理和回路４３ｃは、比較器４３ａからの出力が値１で
あるときに、排他的論理和回路４３ｃの出力であるクロ
ック位相誤差信号ＰＥの前回値を反転させてクロック位
相誤差信号ＰＥの今回値として出力し、比較器４３ａか
らの出力が値０であるときに、クロック位相誤差信号Ｐ
Ｅの前回値をそのまま今回値として出力する。
【００２９】クロック位相誤差信号ＰＥを受け取ったク
ロック再生回路３５では、クロック位相誤差信号ＰＥが
値１であれば、図６においてクロック位相を正の方向
（右方向）へ移動し、クロック位相誤差信号ＰＥが値０
であれば、図６においてクロック位相を負の方向（左方
向）へ移動する。
【００３０】例えば、図６において、前回値（Ｅ+1)2に
対して今回値（Ｅ0)2 が検出されたとする。今回値（Ｅ
0)2 が前回値（Ｅ+1)2よりも大きいので、比較器４３ａ
の出力は値１となる。ここで、仮に、排他的論理和回路
４３ｃが前回、クロック位相誤差信号ＰＥとして値１を
出力していれば、排他的論理和回路４３ｃは今回、クロ
ック位相誤差信号ＰＥとして値０を出力する。これによ
り、クロック位相が負の方向（左方向）へ移動され、次
回値（Ｅ-1)2を得ることになる。この次回値（Ｅ-1)2は
今回値（Ｅ0)2 よりも小さいので、比較器４３ａの出力
は値０となる。したがって、排他的論理和回路４３ｃは
次回、クロック位相誤差信号ＰＥとして値０を出力す
る。これにより、クロック位相がまた負の方向（左方
向）へ移動される。これが繰り返され、２乗値Ｅ2 が最
小点（クロック位相Ｐ０対応）に至り、さらにそこを越
えると、比較器４３ａの出力が値１となり、クロック位
相誤差信号ＰＥが値０から値１に反転して、クロック位
相が正の方向（右方向）へ移動される。このようにして
２乗値Ｅ2 が最小点（クロック位相Ｐ０対応）に収束す
る。
【００３１】一方、図６において、前回値（Ｅ+1)2に対
して今回値（Ｅ0)2 が検出され、比較器４３ａの出力が
値１となった場合に、仮に、排他的論理和回路４３ｃが
前回、クロック位相誤差信号ＰＥとして値０を出力して
いれば、排他的論理和回路４３ｃは今回、クロック位相
誤差信号ＰＥとして値１を出力する。これにより、クロ
ック位相が正の方向（右方向）へ移動されてしまう。し
かし、次回では、比較器４３ａの出力が値１となり、排
他的論理和回路４３ｃが今回、クロック位相誤差信号Ｐ
Ｅとして値１を出力しているので、排他的論理和回路４
３ｃは次回、クロック位相誤差信号ＰＥとして値０を出
力する。これにより、クロック位相が負の方向（左方
向）へ移動する。その後の動作は、上記と同じとなる。
【００３２】以上のように、フェージングの発生やその
強弱に無関係に、誤差検出部４１が毎回検出する誤差信
号Ｅを全て、クロック位相誤差信号ＰＥとして使用す
る。そのため、深いフェージングが発生している場合で
も、Ａ／Ｄ変換用のクロックの位相補正が迅速に、かつ
安定に行われることになる。
【００３３】なお、図１に示したクロック再生回路１は
図３のクロック再生回路３５に対応し、図１に示したＡ
／Ｄ変換回路２，３は図３のＡ／Ｄ変換器３０，３１に
対応し、図１に示した等化回路４は図３の等化器３２に
対応し、図１に示したクロック位相検出回路５は図３の
クロック位相検出部３４に対応し、図１に示した差分検
出手段５ａは図４の誤差検出部４１に対応し、図１に示
した２乗手段５ｂは図４の２乗回路４２に対応し、図１
に示した位相調整手段５ｃは図４の微分回路４３に対応
する。
【００３４】つぎに第２の実施の形態を説明する。第２
の実施の形態の構成は、基本的に第１の実施の形態の構
成と同じであるが、クロック位相検出部３４の構成が一
部異なっている。また、微分回路４３およびクロック再
生回路３５が多ビット構成となっている。第２の実施の
形態の説明では、第１の実施の形態の説明を流用し、同
一構成部分には同一参照符号を付してその説明を省略す
る。
【００３５】図７は第２の実施の形態に係るクロック位
相検出部３４の内部構成を示すブロック図である。第２
の実施の形態では係数乗算回路４４を追加する。係数乗
算回路４４は乗算器から成り、２乗回路４２の出力値Ｅ
2 と微分回路４３の出力であるクロック位相誤差信号Ｐ
Ｅとの乗算を行い、値（Ｅ2 ×ＰＥ）をクロック再生回
路３５へ出力する。
【００３６】また、微分回路４３は、２乗回路４２の出
力値Ｅ2 の描くカーブ（図６）において、出力値Ｅ2 の
今回値における瞬時勾配（微分値）を求め、その瞬時勾
配の値を反転させて得られる多ビット値をクロック位相
誤差信号ＰＥとして出力する。クロック再生回路３５
は、係数乗算回路４４から送られた多ビットの値（Ｅ2
×ＰＥ）に基づき、クロック位相誤差信号ＰＥが正値で
あれば、図６においてクロック位相を正の方向（右方
向）へ、しかも、その絶対値の大きさが大きいほど大幅
に移動し、クロック位相誤差信号ＰＥが負値であれば、
図６においてクロック位相を負の方向（左方向）へ、し
かも、その絶対値の大きさが大きいほど大幅に移動す
る。
【００３７】すなわち、係数乗算回路４４を設けたこと
により、２乗値Ｅ2 が大きいほど、クロック位相の補正
量が大きく設定されるので、第１の実施の形態に比べ、
クロック位相のより迅速な収束が可能となる。
【００３８】つぎに第３の実施の形態を説明する。第３
の実施の形態の構成は、基本的に第１の実施の形態の構
成と同じであるが、クロック位相検出部３４の構成が一
部異なっている。第３の実施の形態の説明では、第１の
実施の形態の説明を流用し、同一構成部分には同一参照
符号を付してその説明を省略する。
【００３９】図８は第３の実施の形態に係るクロック位
相検出部３４の内部構成を示すブロック図である。第３
の実施の形態では、第１の実施の形態の２乗回路４２の
代わりに絶対値回路４５を使用する。絶対値回路４５
は、インバータ４５ａ、排他的論理和回路４５ｂで構成
する。
【００４０】図９は、クロック位相に対する絶対値回路
４５の出力値｜Ｅ｜を示すグラフである。図９から分か
るように、出力値｜Ｅ｜は、図６の２乗値Ｅ2 と同様
に、クロック位相がクロック位相Ｐ０に近づくに従って
小さくなる。したがって、出力値｜Ｅ｜が最小となるよ
うに、クロック再生回路３５の発生クロックの位相を制
御すればよいことが分かる。
【００４１】そのため、第３の実施の形態でも、第１の
実施の形態と同様に、微分回路４３によってクロック位
相誤差信号ＰＥを決定する。つぎに第４の実施の形態を
説明する。
【００４２】第４の実施の形態は、図７に示す第２の実
施の形態と図８に示す第３の実施の形態とを組み合わせ
たものである。図１０は、第４の実施の形態に係るクロ
ック位相検出部３４の内部構成を示すブロック図であ
る。すなわち、第４の実施の形態では、第２の実施の形
態の２乗回路４２の代わりに、第３の実施の形態の絶対
値回路４５を使用した構成となっている。動作は第２の
実施の形態と同じとなる。
【００４３】つぎに第５の実施の形態を説明する。第５
の実施の形態の構成は、基本的に第１の実施の形態の構
成と同じであるので、同一構成部分には同一参照符号を
付してその説明を省略する。
【００４４】図１１は、第５の実施の形態に係る多重無
線装置の受信部の構成を示すブロック図である。図中、
等化回路３２は、Ｉｃｈ等化回路３２ａとＱｃｈ等化回
路３２ｂとから成り、Ｉｃｈ等化回路３２ａには、ＦＩ
Ｒフィルタ４６、タップ係数更新部４７が設けられる。
タップ係数更新部４７は、Ｉｃｈ信号から極性信号を受
け取るとともに、後述の加算器５０の出力から誤差信号
を受け取り、これらに基づいてタップ係数を決定し、Ｆ
ＩＲフィルタ４６に設定する。ＦＩＲフィルタ４６は、
Ｉｃｈ信号に対して、設定されたタップ係数を使用して
等化処理を行う。また、Ｑｃｈ側からの干渉成分をキャ
ンセルする目的で、ＦＩＲフィルタ４８、タップ係数更
新部４９が設けられる。タップ係数更新部４９は、Ｑｃ
ｈ信号から極性信号を受け取るとともに、加算器５０の
出力から誤差信号を受け取り、これらに基づいてタップ
係数を決定し、ＦＩＲフィルタ４８に設定する。ＦＩＲ
フィルタ４８は、Ｉｃｈ信号に対して、設定されたタッ
プ係数を使用して等化処理を行う。加算器５０は、ＦＩ
Ｒフィルタ４６による等化結果とＦＩＲフィルタ４８に
よる等化結果とを加算してＩｃｈ信号として出力する。
この加算器５０の出力は、Ｉｃｈ信号からＱｃｈ側の干
渉成分がキャンセルされたデータとなっている。
【００４５】クロック位相検出部３４には、第１の実施
の形態と同様に、等化器３２のＩｃｈ側の入力信号が遅
延回路３３を介して入力される。一方、第５の実施の形
態では、ＦＩＲフィルタ４６の出力がクロック位相検出
部３４に入力される。クロック位相検出部３４の動作
は、第１の実施の形態と同様である。
【００４６】フェージングが発生している場合、Ｑｃｈ
側の干渉成分が大きな値を持つ。一方、クロック位相ず
れは、本来ＦＩＲフィルタの直前および直後の各信号を
監視してその度合いを知るべきものであって、直交干渉
成分が除去された後の信号を監視してその度合いを知る
べきものでない。つまり、Ｑｃｈ側の干渉成分がキャン
セルされた加算器５０の出力と、等化器３２のＩｃｈ側
の入力信号との差分に基づいて、クロック位相誤差を検
出することは好ましくない。そこで、第５の実施の形態
では、Ｑｃｈ側の干渉成分がキャンセルされる前のＦＩ
Ｒフィルタ４６の出力と、等化器３２のＩｃｈ側の入力
信号との差分に基づいて、クロック位相誤差を検出する
ことにする。これにより、フェージングが発生している
場合に、純粋なクロック位相誤差を検出することができ
る。
【００４７】なお、第５の実施の形態のクロック位相検
出部３４を、第２乃至第４の実施の形態のいずれかに示
されるようなクロック位相検出部と同じものにするよう
にしてもよい。
【００４８】つぎに第６の実施の形態を説明する。まず
第６の実施の形態の原理構成を、図２を参照して説明す
る。第６の実施の形態は、等化回路１４の所定の２つの
タップ係数を取り出し、それらの絶対値を合算する合算
手段１５ａと、合算手段１５ａが合算した合算値が最小
になるように、クロック再生回路１１から出力されるク
ロック信号の位相を調整する位相調整手段１５ｂとから
構成される。
【００４９】第６の実施の形態の詳しい構成は、基本的
に図３に示した第１の実施の形態の構成と同じである。
したがって、同一構成部分には同一参照符号を付してそ
の説明を省略する。
【００５０】図１２は、第６の実施の形態に係る多重無
線装置の受信部の構成を示すブロック図である。図中、
等化器３２はトランスバーサル等化器から構成され、そ
こで設定されているタップ係数α+1，α-1が取り出さ
れ、クロック位相検出部５１へ送られる。
【００５１】図１３はクロック位相検出部５１の内部構
成を示す図である。クロック位相検出部５１は加算器５
２から成り、タップ係数α+1，α-1の各絶対値を合算し
てクロック位相誤差信号ＰＥ２としてクロック再生回路
３５へ出力する。なお、加算器５２にはそれぞれ１４ビ
ットから成るタップ係数α+1，α-1が入力され、その合
算値のうちの上位４ビットが、クロック再生回路３５へ
出力されるようにする。ここで、タップ係数α+1，α-1
は、中心タップ係数α0 に隣接する前後の係数であり、
互いに逆の極性を有している。
【００５２】一般に、クロック位相検出部５１から出力
されるクロック信号の位相が正規の信号点の位相に一致
していれば、同一段の後方タップ係数および前方タップ
係数の各値は０となり、一方、位相がずれると０以外の
値をもつ。したがって、後方タップ係数および前方タッ
プ係数のうちの一方のタップ係数を監視して、その値が
０となるようにクロック位相の調整をすればよい。しか
し、フェージングが発生していると、一方のタップ係数
が０になっても、必ずしもクロック位相が正規の信号点
の位相に一致していない現象が発生する。そこで、クロ
ック再生回路３５の発生するクロック信号の位相を、タ
ップ係数α+1，α-1の各絶対値の合算値が０になるよう
に調整するようにする。これにより、フェージング発生
時でも正確なクロック位相の調整ができる。
【００５３】このように、本発明ではクロック位相検出
部５１が、入力した合算値を全て使用してクロック再生
回路３５を制御するようにしており、かつ、フェージン
グにより発生する現象に対応したクロック位相制御を行
うので、深いフェージングが発生している場合でも、Ａ
／Ｄ変換用のクロックの位相補正が迅速に、かつ安定に
行われることになる。
【００５４】つぎに第７の実施の形態を説明する。第７
の実施の形態の構成は、基本的に第６の実施の形態の構
成と同じであるが、クロック位相検出部５１の構成が一
部異なっている。第７の実施の形態の説明では、第６の
実施の形態の説明を流用し、同一構成部分には同一参照
符号を付してその説明を省略する。
【００５５】図１４は第７の実施の形態に係るクロック
位相検出部の内部構成を示すブロック図である。第７の
実施の形態では、第６の実施の形態の加算器５２の後
に、減算器５３、平均化回路５４を追加する。平均化回
路５４は、加算器５４ａ、１クロック分遅延させるフリ
ップフロップ５４ｂ、ビットシフト回路５４ｃから構成
され、加算器５４ａとフリップフロップ５４ｂとによ
り、減算器５３の出力値を積分し、ビットシフト回路５
４ｃがシフト量に応じた値により除算を行う。その結
果、平均化回路５４は、減算器５３の出力値の平均化を
行っている。減算器５３は、平均化回路５４からの平均
値と加算器５２の出力値との差分をクロック位相誤差信
号ＰＥ２としてクロック再生回路３５へ出力する。
【００５６】一般に、等化器３２もＡ／Ｄ変換用のクロ
ックの位相のずれに対して補正動作を行い、また、クロ
ック位相検出部５１の出力するクロック位相誤差信号Ｐ
Ｅ２に従ってクロック再生回路３５がクロック位相の調
整を行うので、２重の制御ループができてしまい、安定
したクロック位相の調整ができないという問題が発生す
る。そこで、第７の実施の形態では、減算器５３、平均
化回路５４を追加することにより、等化器３２の制御速
度よりも遅い制御速度によりクロック位相の調整を行う
ようにしている。これにより、安定したクロック位相の
調整が可能となる。
【００５７】つぎに第８の実施の形態を説明する。第８
の実施の形態は、図７に示す第２の実施の形態と図１４
に示す第７の実施の形態とを組み合わせたものである。
第８の実施の形態の構成において、第２の実施の形態お
よび第７の実施の形態の構成と同じ部分には同一の参照
符号を付してその説明を省略する。
【００５８】図１５は、第８の実施の形態に係る多重無
線装置の受信部の構成を示すブロック図である。第８の
実施の形態では、２つのクロック位相検出部３４，５５
を設ける。クロック位相検出部３４は、第２の実施の形
態のクロック位相検出部３４と同一構成であり、同一の
動作をする。クロック位相検出部５５は、第７の実施の
形態のクロック位相検出部５４とほぼ同一の構成である
が、減算器５３の出力部と平均化回路５４の入力部との
間に、新たに加算器５６を設ける。加算器５６には、ク
ロック位相検出部３４の微分回路４３の出力値ＰＥまた
は係数乗算回路４４の出力値（Ｅ2 ×ＰＥ）が多ビット
の形態で送られる。減算器５３の出力値ＰＥ２は、第７
の実施の形態と同様にクロック再生回路３５へ送られ
る。
【００５９】このように、第２の実施の形態のクロック
位相検出部３４で得られた出力値ＰＥまたは出力値（Ｅ
2 ×ＰＥ）を加算器５６において加算することにより、
第７の実施の形態に比べ、フェージングに対するクロッ
ク位相の制御の安定度が向上する。
【００６０】つぎに第９の実施の形態を説明する。第９
の実施の形態は、図３に示す第１の実施の形態と図１２
に示す第６の実施の形態とを組み合わせたものである。
第９の実施の形態の構成において、第１の実施の形態お
よび第６の実施の形態の構成と同じ部分には同一の参照
符号を付してその説明を省略する。
【００６１】図１６は、第９の実施の形態に係る多重無
線装置の受信部の構成を示すブロック図である。第９の
実施の形態では選択部５７が設けられ、選択部５７に、
第１の実施の形態のクロック位相検出部３４の出力であ
るクロック位相誤差信号ＰＥと、第６の実施の形態のク
ロック位相検出部５１の出力であるクロック位相誤差信
号ＰＥ２とが入力される。また、ＤＥＭ同期信号等の同
期状態／非同期状態を表す信号を基にした切替信号が選
択部５７へ入力される。選択部５７は切替信号に従い、
同期引き込み時にはクロック位相誤差信号ＰＥを選択し
てクロック再生回路３５へ出力し、同期時にはクロック
位相誤差信号ＰＥ２を選択してクロック再生回路３５へ
出力する。
【００６２】クロック位相誤差信号ＰＥを使用すると、
クロック位相の最適位置への収束が速いが、精度が悪
い。一方、クロック位相誤差信号ＰＥ２を使用すると、
クロック位相の最適位置への収束が遅いが、精度が良
い。そのため、精度が悪くとも速く収束させたい同期引
き込み時には、クロック位相誤差信号ＰＥを選択し、精
度が求められる同期時にはクロック位相誤差信号ＰＥ２
を選択するようにする。
【００６３】なお、第９の実施の形態では、選択部５７
に、第１の実施の形態のクロック位相検出部３４の出力
であるクロック位相誤差信号ＰＥと、第６の実施の形態
のクロック位相検出部５１の出力であるクロック位相誤
差信号ＰＥ２とが入力されるが、これに代わって、クロ
ック位相誤差信号ＰＥとして、第２乃至第５の実施の形
態のうちのいずれかのクロック位相検出部３４が出力す
るクロック位相誤差信号ＰＥを使用し、クロック位相誤
差信号ＰＥ２として、第７の実施の形態のクロック位相
検出部５１が出力するクロック位相誤差信号ＰＥ２を使
用するようにしてもよい。
【００６４】つぎに第１０の実施の形態を説明する。図
１７は、第１０の実施の形態に係る多重無線装置の受信
部の構成を示すブロック図である。第１０の実施の形態
の構成は、基本的に図１２に示す第６の実施の形態の構
成と同じであるので、同一構成部分には同一の参照符号
を付してその説明を省略する。
【００６５】第１０の実施の形態では、第６の実施の形
態とくらべ、等化器５８およびクロック位相検出部５９
の構成が異なっている。すなわち、等化器５８はディシ
ジョンフィードバックイコライザ（ＤＦＥ; Decision F
eedback Equalizer)５８ａとリニアイコライザ（ＬＥ;
Linear Equalizer) ５８ｂとから構成される。ディシジ
ョンフィードバックイコライザ５８ａは後方タップしか
備えていない構造となっているので、リニアイコライザ
５８ｂによって前方タップを補完するようにしている。
こうした構成の等化器５８からタップ係数α+1，α-1を
取り出し、クロック位相検出部５９へ送る。なお、こう
した構成の等化器５８では、最小位相推移形フェージン
グの発生によって、後方タップ係数（＋側）の絶対値が
大きくなる性質があり、こうした最小位相推移形フェー
ジングの発生時に、タップ係数α +1とタップ係数α-1の
各絶対値の大きさの間にアンバランスが生じる。
【００６６】図１８はクロック位相検出部５９の内部構
成を示すブロック図である。この構成は、図１４に示す
第７の実施の形態のクロック位相検出部５１の構成と基
本的に同じであるので、同一構成部分には同一の参照符
号を付してその説明を省略する。
【００６７】第１０の実施の形態のクロック位相検出部
５９では、ビットシフト回路６０が追加される。前述の
ように、最小位相推移形フェージングの発生によって、
タップ係数α+1の絶対値がタップ係数α-1の絶対値より
も大きくなり、両者の間でバランスを欠いているので、
ビットシフト回路６０がタップ係数α+1に対して、ビッ
トシフト量に応じた値の除算を施し、これによってタッ
プ係数α+1とタップ係数α-1との間のバランスを確保す
るようにする。
【００６８】つぎに第１１の実施の形態を説明する。第
１１の実施の形態の構成は、基本的に第１０の実施の形
態の構成と同じであるので、同一構成部分には同一の参
照符号を付してその説明を省略する。
【００６９】図１９は、第１１の実施の形態に係るクロ
ック位相検出部５９の内部構成を示すブロック図であ
る。第１１の実施の形態は、第１０の実施の形態とくら
べ、クロック位相検出部５９に入力されるタップ係数に
違いがあり、第１１の実施の形態では、タップ係数α+n
とタップ係数α-nが入力される。ｎは２以上の整数であ
り、したがって、中心のタップ係数α0 に隣接するタッ
プ係数α+1，α-1ではなく、もっと中心タップ係数α0
から離れたタップ係数を使用するようにする。中心タッ
プ係数α0 から離れたタップ係数α+n，α-nは、アイパ
ターンにおいて正規の信号から離れた位置のＩｃｈ信号
に関連しており、こうしたタップ係数α+n，α-nを使用
することにより、クロック位相の補正の精度を上げるこ
とが可能となる。これはフェージング時において一層効
果的である。
【００７０】つぎに第１２の実施の形態を説明する。第
１２の実施の形態の構成は、基本的に第１０の実施の形
態の構成と同じであるので、同一構成部分には同一の参
照符号を付してその説明を省略する。
【００７１】図２０は、第１２の実施の形態に係るクロ
ック位相検出部５９の内部構成を示すブロック図であ
る。第１２の実施の形態では制御部６１を新たに設け
る。制御部６１にはタップ係数α+2，α+1，α-1，α-2
が入力され、制御部６１の出力はビットシフト回路６０
へ送られる。制御部６１は、絶対値化回路６１ａ〜６１
ｄ、加算器６１ｅ，６１ｆ、減算器６１ｇから構成され
る。タップ係数α+2，α+1は絶対値化回路６１ａ，６１
ｂでそれぞれ絶対値にされ、それらの絶対値が加算器６
１ｅで加算され、減算器６１ｇへ送られる。同様に、タ
ップ係数α-1，α-2は絶対値化回路６１ｃ，６１ｄでそ
れぞれ絶対値にされ、それらの絶対値が加算器６１ｆで
加算され、減算器６１ｇへ送られる。減算器６１ｇは、
加算器６１ｅの出力値から加算器６１ｆの出力値を減算
し、その結果得られた値をビットシフト回路６０へ制御
信号として送る。ビットシフト回路６０は、制御信号が
０であればビットシフトを行わずタップ係数α+1をその
まま出力し、制御信号が正の値であれば、つまり、タッ
プ係数α+2，α+1の各絶対値の和が、タップ係数α-1，
α-2の各絶対値の和よりも大きいときには、ビットシフ
トを行ってタップ係数α +1を小さくする。
【００７２】すなわち、一般に、最小位相推移形フェー
ジングが発生している場合には、後方タップ係数（＋
側）の絶対値が大きな値になり、非最小位相推移形フェ
ージングが発生している場合には、前方タップ係数（−
側）の絶対値が大きな値になる。そうした場合には、タ
ップ係数α+1，α-1の各絶対値の単純な和を利用したク
ロック位相制御では正確なクロック位相の補正はできな
いので、最小位相推移形フェージングが発生している状
態を検出したときには、ビットシフト回路６０を動作さ
せ、これにより、タップ係数α+1とタップ係数α-1との
バランスをとるようにする。
【００７３】つぎに第１３の実施の形態を説明する。第
１３の実施の形態の構成は、基本的に第１０の実施の形
態の構成と同じであるので、同一構成部分には同一の参
照符号を付してその説明を省略する。
【００７４】図２１は、第１３の実施の形態に係るクロ
ック位相検出部５９の内部構成を示すブロック図であ
る。第１３の実施の形態では変換部６２を新たに設け
る。変換部６２はＡＮＤ回路から構成され、タップ係数
α-1および同期信号が入力され、その出力が加算器５２
へ送られる。すなわち、同期状態にあるときには第１０
の実施の形態と同じように、タップ係数α-1が加算器５
２へ送られるが、同期引き込み時のような非同期状態に
は、タップ係数α-1は加算器５２へ送られず、加算器５
２には信号０が出力される。これによって、同期引き込
み時のような非同期状態には、一方のタップ係数だけを
監視して、その値が０になるようにクロック位相制御が
行われ、この結果、同期の確立が早く実現する。なお、
等化器５８を構成するディシジョンフィードバックイコ
ライザ５８ａ側のタップ係数α+1とリニアイコライザ５
８ｂ側のタップ係数α-1とでは、ディシジョンフィード
バックイコライザ５８ａ側のタップ係数α+1の方が収束
が速いので、非同期状態には、タップ係数α+1だけを監
視し、その値が０になるようにクロック位相制御が行わ
れる。
【００７５】つぎに第１４の実施の形態を説明する。第
１４の実施の形態の構成は、図２４に示した多重無線装
置の受信部と同じ方式の構成となっている。
【００７６】図２２は第１４の実施の形態に係るクロッ
ク位相検出部の内部構成を示すブロック図である。図
中、傾き判定部６４は、Ｉｃｈ信号の傾き、つまりＩｃ
ｈ信号が時間的に増加方向にあるか、減少方向にあるか
を検出する。誤差検出部６５は減算器から成り、等化器
６３のＩｃｈの入力信号と出力信号との差を算出するこ
とで、等化器６３の入出力信号間誤差を検出する。クロ
ック位相演算部６６は乗算器から成り、傾き判定部６４
の出力と誤差検出部６５の出力とを乗算し、Ａ／Ｄ変換
用クロックの位相ずれ情報（位相成分）を出力する。信
号判定部６７には、等化器６３へ入力する前のＩｃｈ信
号とＱｃｈ信号とが入力され、信号判定部６７は、クロ
ック位相演算部６６から出力された位相ずれ情報（位相
成分）が信頼に足る情報であるか否を判定する。詳しく
は図２３を参照して後述する。
【００７７】選択部６８はフリップフロップから成り、
信号判定部６７で、クロック位相演算部６６から出力さ
れた位相ずれ情報（位相成分）が信頼に足る情報である
と判定されたときだけ、その位相ずれ情報を出力し、そ
れ以外のときには前回の位相ずれ情報を出力するように
する。
【００７８】図２３は信号判定部６７の内部構成を示す
ブロック図である。図中、Ｉｃｈ側入力信号は、２つの
フリップフロップ６７ａ，６７ｂを経てＲＯＭ６７ｃに
入力される。フリップフロップ６７ａ，６７ｂはそれぞ
れ１クロック分の遅延を行い、したがって、ＲＯＭ６７
ｃには、連続する３つのクロックタイミングでのＩｃｈ
信号の値が入力される。これを基に、ＲＯＭ６７ｃは、
Ｉｃｈ信号が単純かつ急峻な増加または減少状態にある
か否かを判断し、Ｉｃｈ信号が単純かつ急峻な増加また
は減少状態にあるときに信号「１」をＡＮＤ回路６７ｇ
へ出力する。同様に、Ｑｃｈ側入力信号は、２つのフリ
ップフロップ６７ｄ，６７ｅを経てＲＯＭ６７ｆに入力
される。フリップフロップ６７ｄ，６７ｅもそれぞれ１
クロック分の遅延を行い、ＲＯＭ６７ｆには、連続する
３つクロックタイミングでのＱｃｈ信号の値が入力され
る。これを基に、ＲＯＭ６７ｆは、Ｑｃｈ信号が単純か
つ急峻な増加または減少状態にあるか否かを判断し、Ｑ
ｃｈ信号が単純かつ急峻な増加または減少状態にあると
きに信号「１」をＡＮＤ回路６７ｇへ出力する。
【００７９】すなわち、フェージングが発生すると直交
干渉が発生するので、クロック位相の補正は、Ｉｃｈ信
号の状態だけを監視していたのでは正確に行えない。そ
こで、Ｑｃｈ信号の状態も監視し、両者の監視結果に基
づき選択部６８を制御しようとするものであり、Ｉｃｈ
信号が単純かつ急峻な増加または減少状態にあり、並び
にＱｃｈ信号が単純かつ急峻な増加または減少状態にあ
る場合にだけ、ＡＮＤ回路６７ｇが信号「１」を選択部
６８に出力し、これによって、クロック位相演算部６６
から出力された信頼に足る位相ずれ情報（位相成分）が
クロック再生部へ出力され、Ａ／Ｄ変換用クロックの位
相の調整に使用される。
【００８０】
【発明の効果】以上説明したように本発明では、差分検
出手段によって、等化回路の入力信号と出力信号との差
分を検出し、その差分を２乗するか、または絶対値化す
る。そうして得られた値を監視しながら、位相調整手段
が、クロック再生回路を制御して、クロック再生回路か
ら出力されるクロック信号の位相を調整する。
【００８１】このように、差分検出手段が検出した差分
を全て使用してクロック再生回路を制御するようにして
おり、したがって、深いフェージングが発生している場
合でも、Ａ／Ｄ変換回路に送られるＡ／Ｄ変換用のクロ
ック信号の位相補正が迅速に、かつ安定に行われ得る。
【００８２】また、合算手段によって、等化回路の所定
の２つのタップ係数を取り出し、それらの絶対値を合算
する。得られた合算値を監視しながら、位相調整手段
が、クロック再生回路を制御して、クロック再生回路か
ら出力されるクロック信号の位相を調整する。
【００８３】このように、等化回路の所定の２つのタッ
プ係数の各絶対値の合算値を利用し、しかも合算値を全
て使用してクロック再生回路を制御するようにしてお
り、したがって、深いフェージングが発生している場合
でも、Ａ／Ｄ変換回路に送られるＡ／Ｄ変換用のクロッ
ク信号の位相補正が迅速に、かつ安定に行われ得る。
【図面の簡単な説明】
【図１】本発明の第１の原理説明図である。
【図２】本発明の第２の原理説明図である。
【図３】第１の実施の形態に係る多重無線装置の受信部
の構成を示すブロック図である。
【図４】第１の実施の形態に係るクロック位相検出部の
内部構成を示すブロック図である。
【図５】第１の実施の形態に係る多重無線装置が１６値
ＱＡＭの変調方式を採用していると仮定したときのＩｃ
ｈ信号のアイパターンを示す図である。
【図６】誤差信号Ｅの２乗値Ｅ2 を表すグラフである。
【図７】第２の実施の形態に係るクロック位相検出部の
内部構成を示すブロック図である。
【図８】第３の実施の形態に係るクロック位相検出部の
内部構成を示すブロック図である。
【図９】クロック位相に対する絶対値回路の出力値｜Ｅ
｜を示すグラフである。
【図１０】第４の実施の形態に係るクロック位相検出部
の内部構成を示すブロック図である。
【図１１】第５の実施の形態に係る多重無線装置の受信
部の構成を示すブロック図である。
【図１２】第６の実施の形態に係る多重無線装置の受信
部の構成を示すブロック図である。
【図１３】第６の実施の形態に係るクロック位相検出部
の内部構成を示す図である。
【図１４】第７の実施の形態に係るクロック位相検出部
の内部構成を示す図である。
【図１５】第８の実施の形態に係る多重無線装置の受信
部の構成を示すブロック図である。
【図１６】第９の実施の形態に係る多重無線装置の受信
部の構成を示すブロック図である。
【図１７】第１０の実施の形態に係る多重無線装置の受
信部の構成を示すブロック図である。
【図１８】第１０の実施の形態に係るクロック位相検出
部の内部構成を示すブロック図である。
【図１９】第１１の実施の形態に係るクロック位相検出
部の内部構成を示すブロック図である。
【図２０】第１２の実施の形態に係るクロック位相検出
部の内部構成を示すブロック図である。
【図２１】第１３の実施の形態に係るクロック位相検出
部の内部構成を示すブロック図である。
【図２２】第１４の実施の形態に係るクロック位相検出
部の内部構成を示すブロック図である。
【図２３】第１４の実施の形態に係る信号判定部の内部
構成を示すブロック図である。
【図２４】従来の多重無線装置の受信部の構成を示すブ
ロック図である。
【図２５】従来のクロック位相検出部の内部構成を示す
ブロック図である。
【符号の説明】
１ クロック再生回路 ２ Ａ／Ｄ変換回路 ３ Ａ／Ｄ変換回路 ４ 等化回路 ５ クロック位相検出回路 ５ａ 差分検出手段 ５ｂ ２乗手段 ５ｃ 位相調整手段 １１ クロック再生回路 １２ Ａ／Ｄ変換回路 １３ Ａ／Ｄ変換回路 １４ 等化回路 １５ クロック位相検出回路 １５ａ 合算手段 １５ｂ 位相調整手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩松 隆則 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平６−311193（ＪＰ，Ａ) 特開 平５−41717（ＪＰ，Ａ) 特開 平５−41718（ＪＰ，Ａ) 特開 平７−22988（ＪＰ，Ａ) 特開 平７−50623（ＪＰ，Ａ) 特開 平８−256188（ＪＰ，Ａ) 特開 平９−98198（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 H04L 7/00

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】 クロック信号を再生するクロック再生回
    路と、多値直交復調信号を、前記クロック再生回路から
    供給されたクロック信号のタイミングでディジタル値に
    変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出力
    ディジタル値に対して等化処理を行う等化回路とから構
    成される多重無線装置の受信部に設けられたクロック位
    相検出回路において、 前記等化回路の入力信号と出力信号との差分を検出する
    差分検出手段と、 前記差分検出手段が検出した差分を２乗する２乗手段
    と、 前記２乗手段の出力値が最小になるように、前記クロッ
    ク再生回路から出力されるクロック信号の位相を調整す
    る位相調整手段と、 を有することを特徴とするクロック位相検出回路。
  2. 【請求項２】 前記位相調整手段は、 前記２乗手段の出力値の、クロック位相変化に対する微
    分値を求める微分手段と、 前記微分手段の出力値に基づき、前記クロック再生回路
    から出力されるクロック信号の位相を調整する調整手段
    と、 を含むことを特徴とする請求項１記載のクロック位相検
    出回路。
  3. 【請求項３】 前記位相調整手段は、 前記２乗手段の出力値の、クロック位相変化に対する微
    分値を求める微分手段と、 前記微分手段の出力値と前記２乗手段の出力値とを乗算
    する乗算手段と、 前記乗算手段の出力値に基づき、前記クロック再生回路
    から出力されるクロック信号の位相を調整する調整手段
    と、 を含むことを特徴とする請求項１記載のクロック位相検
    出回路。
  4. 【請求項４】 クロック信号を再生するクロック再生回
    路と、多値直交復調信号を、前記クロック再生回路から
    供給されたクロック信号のタイミングでディジタル値に
    変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出力
    ディジタル値に対して等化処理を行う等化回路とから構
    成される多重無線装置の受信部に設けられたクロック位
    相検出回路において、 前記等化回路の入力信号と出力信号との差分を検出する
    差分検出手段と、 前記差分検出手段が検出した差分を絶対値化する絶対値
    化手段と、 前記絶対値化手段の出力値が最小になるように、前記ク
    ロック再生回路から出力されるクロック信号の位相を調
    整する位相調整手段と、 を有することを特徴とするクロック位相検出回路。
  5. 【請求項５】 前記位相調整手段は、 前記絶対値化手段の出力値の、クロック位相変化に対す
    る微分値を求める微分手段と、 前記微分手段の出力値に基づき、前記クロック再生回路
    から出力されるクロック信号の位相を調整する調整手段
    と、 を含むことを特徴とする請求項４記載のクロック位相検
    出回路。
  6. 【請求項６】 前記位相調整手段は、 前記絶対値化手段の出力値の、クロック位相変化に対す
    る微分値を求める微分手段と、 前記微分手段の出力値と前記絶対値化手段の出力値とを
    乗算する乗算手段と、 前記乗算手段の出力値に基づき、前記クロック再生回路
    から出力されるクロック信号の位相を調整する調整手段
    と、 を含むことを特徴とする請求項４記載のクロック位相検
    出回路。
  7. 【請求項７】 クロック信号を再生するクロック再生回
    路と、多値直交復調信号を、前記クロック再生回路から
    供給されたクロック信号のタイミングでディジタル値に
    変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出力
    ディジタル値に対して等化処理を行う等化回路とから構
    成される多重無線装置の受信部に設けられたクロック位
    相検出回路において、 前記等化回路の一方のチャネルの入力信号と、直交干渉
    成分をキャンセルする前の前記一方チャネル用のＦＩＲ
    フィルタの出力信号との差分を検出する差分検出手段
    と、 前記差分検出手段が検出した差分を２乗する２乗手段
    と、 前記２乗手段の出力値が最小になるように、前記クロッ
    ク再生回路から出力されるクロック信号の位相を調整す
    る位相調整手段と、 を有することを特徴とするクロック位相検出回路。
  8. 【請求項８】 クロック信号を再生するクロック再生回
    路と、多値直交復調信号を、前記クロック再生回路から
    供給されたクロック信号のタイミングでディジタル値に
    変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出力
    ディジタル値に対して等化処理を行う等化回路とから構
    成される多重無線装置の受信部に設けられたクロック位
    相検出回路において、 前記等化回路の一方のチャネルの入力信号と、直交干渉
    成分をキャンセルする前の前記一方チャネル用のＦＩＲ
    フィルタの出力信号との差分を検出する差分検出手段
    と、 前記差分検出手段が検出した差分を絶対値化する絶対値
    化手段と、 前記絶対値化の出力値が最小になるように、前記クロッ
    ク再生回路から出力されるクロック信号の位相を調整す
    る位相調整手段と、 を有することを特徴とするクロック位相検出回路。
  9. 【請求項９】 クロック信号を再生するクロック再生回
    路と、多値直交復調信号を、前記クロック再生回路から
    供給されたクロック信号のタイミングでディジタル値に
    変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出力
    ディジタル値に対して等化処理を行う等化回路とから構
    成される多重無線装置の受信部に設けられたクロック位
    相検出回路において、 前記等化回路の所定の２つのタップ係数を取り出し、そ
    れらの絶対値を合算する合算手段と、 前記合算手段が合算した合算値が最小になるように、前
    記クロック再生回路から出力されるクロック信号の位相
    を調整する位相調整手段と、 を有することを特徴とするクロック位相検出回路。
  10. 【請求項１０】 クロック信号を再生するクロック再生
    回路と、多値直交復調信号を、前記クロック再生回路か
    ら供給されたクロック信号のタイミングでディジタル値
    に変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出
    力ディジタル値に対して等化処理を行う等化回路とから
    構成される多重無線装置の受信部に設けられたクロック
    位相検出回路において、 前記等化回路の所定の２つのタップ係数を取り出し、そ
    れらの絶対値を合算する合算手段と、 前記合算手段が算出した合算値と、所定の平均値との差
    分を算出する差分算出手段と、 前記差分算出手段の出力値の時間的平均化を行い、前記
    所定の平均値を出力する平均化手段と、 前記差分算出手段の出力値に基づき、前記クロック再生
    回路から出力されるクロック信号の位相を調整する位相
    調整手段と、 を有することを特徴とするクロック位相検出回路。
  11. 【請求項１１】 クロック信号を再生するクロック再生
    回路と、多値直交復調信号を、前記クロック再生回路か
    ら供給されたクロック信号のタイミングでディジタル値
    に変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出
    力ディジタル値に対して等化処理を行う等化回路とから
    構成される多重無線装置の受信部に設けられたクロック
    位相検出回路において、 前記等化回路の入力信号と出力信号との差分を検出する
    差分検出手段と、 前記差分検出手段が検出した差分を２乗または絶対値化
    する算術手段と、 前記算術手段の出力値の、クロック位相変化に対する微
    分値を求める微分手段と、 前記等化回路の所定の２つのタップ係数を取り出し、そ
    れらの絶対値を合算する第１の合算手段と、 前記第１の合算手段が算出した合算値と、所定の平均値
    との差分を算出する差分算出手段と、 前記差分算出手段の出力値と、前記微分手段の出力値と
    を合算する第２の合算手段と、 前記第２の合算手段の出力値の時間的平均化を行い、前
    記所定の平均値を出力する平均化手段と、 前記差分算出手段の出力値に基づき、前記クロック再生
    回路から出力されるクロック信号の位相を調整する位相
    調整手段と、 を有することを特徴とするクロック位相検出回路。
  12. 【請求項１２】 クロック信号を再生するクロック再生
    回路と、多値直交復調信号を、前記クロック再生回路か
    ら供給されたクロック信号のタイミングでディジタル値
    に変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出
    力ディジタル値に対して等化処理を行う等化回路とから
    構成される多重無線装置の受信部に設けられたクロック
    位相検出回路において、 前記等化回路の入力信号と出力信号との差分を検出する
    差分検出手段と、 前記差分検出手段が検出した差分を２乗または絶対値化
    する算術手段と、 前記算術手段の出力値の、クロック位相変化に対する微
    分値を求める微分手段と、 前記等化回路の所定の２つのタップ係数を取り出し、そ
    れらの絶対値を合算する合算手段と、 前記微分手段の出力値および前記合算手段の出力値のう
    ちの一方を、同期状態に応じて選択して前記クロック再
    生回路へ出力し、前記クロック再生回路の出力するクロ
    ック信号の位相を調整する位相調整手段と、 を有することを特徴とするクロック位相検出回路。
  13. 【請求項１３】 クロック信号を再生するクロック再生
    回路と、多値直交復調信号を、前記クロック再生回路か
    ら供給されたクロック信号のタイミングでディジタル値
    に変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出
    力ディジタル値に対して等化処理を行う等化回路とから
    構成される多重無線装置の受信部に設けられたクロック
    位相検出回路において、 前記等化回路の所定の２つのタップ係数を取り出し、そ
    れらのうちの一方のタップ係数に対して除算を施す除算
    手段と、 前記等化回路から取り出された所定の２つのタップ係数
    のうちの他方のタップ係数の絶対値と、前記除算手段か
    ら出力された値の絶対値とを合算する合算手段と、 前記合算手段が算出した合算値と、所定の平均値との差
    分を算出する差分算出手段と、 前記差分算出手段の出力値の時間的平均化を行い、前記
    所定の平均値を出力する平均化手段と、 前記差分算出手段の出力値に基づき、前記クロック再生
    回路から出力されるクロック信号の位相を調整する位相
    調整手段と、 を有することを特徴とするクロック位相検出回路。
  14. 【請求項１４】 前記等化回路から取り出される所定の
    ２つのタップ係数は、中心のタップ係数α0 に隣接する
    タップ係数α+1, α-1であることを特徴とする請求項１
    ３記載のクロック位相検出回路。
  15. 【請求項１５】 前記等化回路から取り出される所定の
    ２つのタップ係数は、中心のタップ係数α0 から離れた
    タップ係数α+n, α-n (n ＝2, 3, 4,・・)であること
    を特徴とする請求項１３記載のクロック位相検出回路。
  16. 【請求項１６】 後方タップ係数と前方タップ係数との
    間のバランスの崩れの有無を監視し、当該バランスの崩
    れが存在するときにのみ、前記除算手段を作動させる作
    動制御手段を、さらに有することを特徴とする請求項１
    ３記載のクロック位相検出回路。
  17. 【請求項１７】 非同期状態のときには、前記他方のタ
    ップ係数を前記合算手段へ入力させないようにする制御
    手段を、さらに有することを特徴とする請求項１３記載
    のクロック位相検出回路。
  18. 【請求項１８】 クロック信号を再生するクロック再生
    回路と、多値直交復調信号を、前記クロック再生回路か
    ら供給されたクロック信号のタイミングでディジタル値
    に変換するＡ／Ｄ変換回路と、当該Ａ／Ｄ変換回路の出
    力ディジタル値に対して等化処理を行う等化回路とから
    構成される多重無線装置の受信部に設けられたクロック
    位相検出回路において、 前記等化回路の一方のチャネルの入力信号と出力信号と
    の差分を検出する差分検出手段と、 前記等化回路の前記一方のチャネルの入力信号の傾きを
    検出する傾き検出手段と、 前記差分検出手段および前記傾き検出手段の各出力から
    Ａ／Ｄ変換用クロックの位相成分を演算する演算手段
    と、 前記等化回路の前記一方のチャネルの入力信号および他
    方のチャネルの入力信号に基づき、前記演算手段の出力
    値が信頼できる信号であるか否を判定する判定手段と、 前記判定手段によって信頼できると判定されたときにの
    み、前記演算手段の出力値を前記クロック再生回路へ出
    力する出力手段と、 を有することを特徴とするクロック位相検出回路。
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